JP3154658B2 - ゲート導体を備える基板 - Google Patents
ゲート導体を備える基板Info
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- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
Landscapes
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、上面アイ
ソレーション及び下面アイソレーションを共に含む基板
上に平坦化されたゲート導体を有する構造に関する。
ソレーション及び下面アイソレーションを共に含む基板
上に平坦化されたゲート導体を有する構造に関する。
【０００２】
【従来の技術】「電界シールド・アイソレーション」や
「厚い上面誘電体アイソレーション」のような表面アイ
ソレーション技術は、基板に形成された分離デバイスを
電気的に絶縁するために、半導体チップやウエハの製造
技術に使用される。「電界シールド・アイソレーショ
ン」は、半導体或は基板から絶縁された導体層を有する
ことを含む。「厚い上面誘電体アイソレーション」は、
基板上にパターニングされた厚い絶縁層（例えば、約３
００から２５００オングストロームの厚さ）を含む。
「厚い上面誘電体アイソレーション」のような表面アイ
ソレーション技術は、基板に形成された分離デバイスを
電気的に絶縁するために、半導体チップやウエハの製造
技術に使用される。「電界シールド・アイソレーショ
ン」は、半導体或は基板から絶縁された導体層を有する
ことを含む。「厚い上面誘電体アイソレーション」は、
基板上にパターニングされた厚い絶縁層（例えば、約３
００から２５００オングストロームの厚さ）を含む。
【０００３】これらのアイソレーション技術は、上面ア
イソレーション部材を横切らなければならないゲート導
体材料の適正な製造に困難な問題を持ち出している。図
１は、基板１２上においてアイソレーション（ＩＳＯ）
部材１４の上を横切るゲート導体１０の断面図を示して
いる。アイソレーション部材は、電界シールド・アイソ
レーション，厚い誘電体アイソレーション，或は他の上
面アイソレーションの構造となり得る。図２は、アイソ
レーション（ＩＳＯ）部材１４と基板１２を通過してい
るゲート導体１０の平面図を示している。図１の断面図
は、図２の線Ａ−Ａで切断した断面図である。アイソレ
ーション（ＩＳＯ）部材１４は、基板１２の表面上に突
出しており、その表面は平坦ではない。この非平坦性
は、アイソレーション／アクティブ領域の段差の位置に
ある領域１６に堆積されたゲート導体に転移される。
イソレーション部材を横切らなければならないゲート導
体材料の適正な製造に困難な問題を持ち出している。図
１は、基板１２上においてアイソレーション（ＩＳＯ）
部材１４の上を横切るゲート導体１０の断面図を示して
いる。アイソレーション部材は、電界シールド・アイソ
レーション，厚い誘電体アイソレーション，或は他の上
面アイソレーションの構造となり得る。図２は、アイソ
レーション（ＩＳＯ）部材１４と基板１２を通過してい
るゲート導体１０の平面図を示している。図１の断面図
は、図２の線Ａ−Ａで切断した断面図である。アイソレ
ーション（ＩＳＯ）部材１４は、基板１２の表面上に突
出しており、その表面は平坦ではない。この非平坦性
は、アイソレーション／アクティブ領域の段差の位置に
ある領域１６に堆積されたゲート導体に転移される。
【０００４】基板が非平坦性であるという特徴は、数々
の問題を生み出している。まず第１に、基板が非平坦で
あるので、アクティブ領域におけるゲート導体１０と他
の構造とをパターニングするときの焦点深度（ＤＯＦ）
の問題があり得る。特に、ゲート導体１０の上部に堆積
されたフォトレジスト（図示されていない）は、アイソ
レーション（ＩＳＯ）部材１４の上の領域における厚さ
よりも領域１６における厚さの方が厚い。従って、フォ
トリソグラフィーの際、フォトレジストはＤＯＦの変化
のため異なって露光される。図２に示すように、露光の
変化は最終的には領域１６におけるゲート導体１０の幅
の変化を引き起こす。この幅の変化は、デバイス・チャ
ンネルの短小化の故にデバイスの全体性能に悪い影響を
与える。第２に、ゲート導体のエッチングの際、除去さ
れなかったゲート導体材料の領域であるゲート導体「ス
トリンジャー」１８は、アイソレーション（ＩＳＯ）領
域１４から基板領域１２への段差におけるゲート導体の
厚さの増加によって、基板領域１２のアクティブ領域の
縁部に沿って形成される。ストリンジャーの存在は、隣
接したゲート間でショートを引き起こす。
の問題を生み出している。まず第１に、基板が非平坦で
あるので、アクティブ領域におけるゲート導体１０と他
の構造とをパターニングするときの焦点深度（ＤＯＦ）
の問題があり得る。特に、ゲート導体１０の上部に堆積
されたフォトレジスト（図示されていない）は、アイソ
レーション（ＩＳＯ）部材１４の上の領域における厚さ
よりも領域１６における厚さの方が厚い。従って、フォ
トリソグラフィーの際、フォトレジストはＤＯＦの変化
のため異なって露光される。図２に示すように、露光の
変化は最終的には領域１６におけるゲート導体１０の幅
の変化を引き起こす。この幅の変化は、デバイス・チャ
ンネルの短小化の故にデバイスの全体性能に悪い影響を
与える。第２に、ゲート導体のエッチングの際、除去さ
れなかったゲート導体材料の領域であるゲート導体「ス
トリンジャー」１８は、アイソレーション（ＩＳＯ）領
域１４から基板領域１２への段差におけるゲート導体の
厚さの増加によって、基板領域１２のアクティブ領域の
縁部に沿って形成される。ストリンジャーの存在は、隣
接したゲート間でショートを引き起こす。
【０００５】マイクロエレクトロニクスの製造方法は、
非常に小さい領域（ｒｅａｌ ｅｓｔａｔｅ）によって
分離されたアククティブ領域を有するより小さくよりコ
ンパクトな基板へと進歩しているので、表面アイソレー
ション技術を用いるときは、ラインの幅の変化及びスト
リンジャーの変形の問題を防止する効果的な方法を提供
する必要がある。
非常に小さい領域（ｒｅａｌ ｅｓｔａｔｅ）によって
分離されたアククティブ領域を有するより小さくよりコ
ンパクトな基板へと進歩しているので、表面アイソレー
ション技術を用いるときは、ラインの幅の変化及びスト
リンジャーの変形の問題を防止する効果的な方法を提供
する必要がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上面
アイソレーション及び下面アイソレーーションを共に含
む平坦化されたゲート導体を備える基板を提供すること
である。
アイソレーション及び下面アイソレーーションを共に含
む平坦化されたゲート導体を備える基板を提供すること
である。
【０００７】
【０００８】
【０００９】本発明は、基板（２０）の上部表面の下に
位置した下面アイソレーションを有する、基板の第１の
部分（２２）と、基板の上部表面の上に位置し、基板の
上部表面の上に突出して間隔を置いて配置された複数の
アイソレーション部材を含む上面アイソレーションを有
する、前記基板の第２の部分（２４）と、基板の第１の
部分の上と、基板の第２の部分に間隔を置いて配置され
た複数のアイソレーション部材の間とに位置する、第１
のゲート導体部分（３２）と、第１のゲート導体部分の
上に位置し、基板の第１と第２の部分において、基板の
上部表面の上で同一面である、第２のゲート導体部分
（３６）と、を具備する、ゲート導体を備える基板を提
供する。
位置した下面アイソレーションを有する、基板の第１の
部分（２２）と、基板の上部表面の上に位置し、基板の
上部表面の上に突出して間隔を置いて配置された複数の
アイソレーション部材を含む上面アイソレーションを有
する、前記基板の第２の部分（２４）と、基板の第１の
部分の上と、基板の第２の部分に間隔を置いて配置され
た複数のアイソレーション部材の間とに位置する、第１
のゲート導体部分（３２）と、第１のゲート導体部分の
上に位置し、基板の第１と第２の部分において、基板の
上部表面の上で同一面である、第２のゲート導体部分
（３６）と、を具備する、ゲート導体を備える基板を提
供する。
【００１０】
【００１１】本発明はまた、上面アイソレーションが用
いられる同じチップ，ウエハ，或は他の適正な基板の異
なった位置で下面アイソレーションを使用する可能性を
提供する。基板内の下面アイソレーションは、浅いアイ
ソレーション（ＳＴＩ）の形，或は類似の構造配列を取
ることができ、そのアイソレーション領域は、基板内で
作られその基板表面の下方に拡がっている。支持体或は
周辺回路（例えば、ＣＭＯＳ論理回路等）においては、
ＳＴＩ，或は他の適正な下面アイソレーションを、また
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）アレイのためには、電界シールド・アイソレーショ
ン，或は他の適正な上面アイソレーションを使用するこ
とが有益であるということが考えられる。
いられる同じチップ，ウエハ，或は他の適正な基板の異
なった位置で下面アイソレーションを使用する可能性を
提供する。基板内の下面アイソレーションは、浅いアイ
ソレーション（ＳＴＩ）の形，或は類似の構造配列を取
ることができ、そのアイソレーション領域は、基板内で
作られその基板表面の下方に拡がっている。支持体或は
周辺回路（例えば、ＣＭＯＳ論理回路等）においては、
ＳＴＩ，或は他の適正な下面アイソレーションを、また
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）アレイのためには、電界シールド・アイソレーショ
ン，或は他の適正な上面アイソレーションを使用するこ
とが有益であるということが考えられる。
【００１２】電界シールド・アイソレーションは、ＤＲ
ＡＭアレイのように、１つのトランジスタ・タイプ（ｎ
−ＦＥＴ，或はｐ−ＦＥＴ）のみを含む領域に、効果的
にかつ容易に設けられる。さらに、電界シールド・アイ
ソレーションは、ＳＴＩに関連したコーナの寄生の影響
やスレショルド電圧（Ｖt ）の制御という問題が無い。
しかしながら、ＣＭＯＳ支持回路を含むチップ領域にお
ける電界シールド・アイソレーションは、シリコンの領
域を無駄にする。従って、電界シールド・アイソレーシ
ョンがアレイにおいて要求されるときは、ＣＭＯＳ論理
回路用のＳＴＩを使用する必要がある。
ＡＭアレイのように、１つのトランジスタ・タイプ（ｎ
−ＦＥＴ，或はｐ−ＦＥＴ）のみを含む領域に、効果的
にかつ容易に設けられる。さらに、電界シールド・アイ
ソレーションは、ＳＴＩに関連したコーナの寄生の影響
やスレショルド電圧（Ｖt ）の制御という問題が無い。
しかしながら、ＣＭＯＳ支持回路を含むチップ領域にお
ける電界シールド・アイソレーションは、シリコンの領
域を無駄にする。従って、電界シールド・アイソレーシ
ョンがアレイにおいて要求されるときは、ＣＭＯＳ論理
回路用のＳＴＩを使用する必要がある。
【００１３】
【発明の実施の形態】図３と図４は、電界シールド・ア
イソレーションとＳＴＩを両方共有する基板上の平坦化
されたゲート導体の作製を示しているが、しかし、平坦
化技術は、上面アイソレーションのみを有している基板
上で用いることができ、異なった上面と下面のアイソレ
ーション構造（例えば、厚いアイソレーション誘電体
等）を含む基板上で使用できる、ということが理解され
るであろう。以上に述べた様に、電界シールド・アイソ
レーションは、ＤＲＡＭアレイに使用でき、一方、ＳＴ
Ｉは、支持体或はＣＭＯＳ論理回路のような周辺回路に
使用できる。
イソレーションとＳＴＩを両方共有する基板上の平坦化
されたゲート導体の作製を示しているが、しかし、平坦
化技術は、上面アイソレーションのみを有している基板
上で用いることができ、異なった上面と下面のアイソレ
ーション構造（例えば、厚いアイソレーション誘電体
等）を含む基板上で使用できる、ということが理解され
るであろう。以上に述べた様に、電界シールド・アイソ
レーションは、ＤＲＡＭアレイに使用でき、一方、ＳＴ
Ｉは、支持体或はＣＭＯＳ論理回路のような周辺回路に
使用できる。
【００１４】図３と図４において、基板２０はＳＴＩ領
域２２と電界シールド領域２４を含んでいる。電界シー
ルド領域２４は、窒化シリコンのような絶縁層２８で覆
われた複数の電導性の電界シールド・アイソレーション
（ＦＳ ＩＳＯ）・パターン２６から成る。電界シール
ド・アイソレーション・パターン２６と保護層２８の合
計厚さは、典型的には６００から６０００オングストロ
ームの間である。二酸化シリコンのような誘電体材料
は、電界シールド絶縁体２５とゲート誘電体２７，２９
として使用され、これらの材料は、堆積するか、或は熱
的に成長するか、或は他の方法によって設けられる。開
口３０は、フォトリソグラフィやエッチングのような標
準技術を使用して、アクティブ・デバイス用に電界シー
ルド・アイソレーション内に形成される。次に、ポリシ
リコン，ケイ化物，金属のようなゲート導体３２の材料
は、図３に示すＳＴＩ分離領域と図４に示す電界シール
ド分離領域の両方の上に堆積される。平坦性を保証する
ためには、ゲート導体３２は電界シールド領域の厚さ
（例えば、電界シールド導体２６と絶縁体２８の総厚
さ）とほぼ等しくするべきである。好ましくは、ゲート
導体は電界シールド領域の厚さよりもわずか１０％大き
いか小さいに過ぎないくらいが良い。図４に最も良く示
した様に、降下はアクティブ領域／アイソレーションの
段差の位置にある開口３０のところで起こる。
域２２と電界シールド領域２４を含んでいる。電界シー
ルド領域２４は、窒化シリコンのような絶縁層２８で覆
われた複数の電導性の電界シールド・アイソレーション
（ＦＳ ＩＳＯ）・パターン２６から成る。電界シール
ド・アイソレーション・パターン２６と保護層２８の合
計厚さは、典型的には６００から６０００オングストロ
ームの間である。二酸化シリコンのような誘電体材料
は、電界シールド絶縁体２５とゲート誘電体２７，２９
として使用され、これらの材料は、堆積するか、或は熱
的に成長するか、或は他の方法によって設けられる。開
口３０は、フォトリソグラフィやエッチングのような標
準技術を使用して、アクティブ・デバイス用に電界シー
ルド・アイソレーション内に形成される。次に、ポリシ
リコン，ケイ化物，金属のようなゲート導体３２の材料
は、図３に示すＳＴＩ分離領域と図４に示す電界シール
ド分離領域の両方の上に堆積される。平坦性を保証する
ためには、ゲート導体３２は電界シールド領域の厚さ
（例えば、電界シールド導体２６と絶縁体２８の総厚
さ）とほぼ等しくするべきである。好ましくは、ゲート
導体は電界シールド領域の厚さよりもわずか１０％大き
いか小さいに過ぎないくらいが良い。図４に最も良く示
した様に、降下はアクティブ領域／アイソレーションの
段差の位置にある開口３０のところで起こる。
【００１５】上面と下面アイソレーション配列を共に有
する基板の場合は、窒化シリコン，或は二酸化シリコン
等の保護キャップ３４は、両領域（例えば、図３で示し
たＳＴＩ領域や、図４で示した電界シールド領域）の上
に堆積される。しかしながら、上面アイソレーションの
みを有する基板の場合は、キャップ３４は必要ではな
い。
する基板の場合は、窒化シリコン，或は二酸化シリコン
等の保護キャップ３４は、両領域（例えば、図３で示し
たＳＴＩ領域や、図４で示した電界シールド領域）の上
に堆積される。しかしながら、上面アイソレーションの
みを有する基板の場合は、キャップ３４は必要ではな
い。
【００１６】図３と図４を対照することによって最も良
く示される様に、マスク（図示されていない）は、ＤＲ
ＡＭアレイにおける電界シールド・アイソレーションの
ような上面アイソレーションを有している基板（チッ
プ，ウエハ等）の部分から保護キャップ３２を取り除く
ために使用される。続いて、図４に最も良く示すよう
に、保護キャップ３４の窒化シリコンに関連するゲート
導体３２内のポリシリコンを選択的に取り除く化学機械
的研磨，或は他の適当な方法は、ゲート導体３２を電界
シールド領域２４のレベルまで降下して取り除くのに使
用される。この方法では、ゲート導体３２の一部を電界
シールド領域２４の間に残し、ゲート導体３２をＳＴＩ
領域の上に残す。保護キャップ３４は、化学機械的研磨
の際、ＳＴＩ領域内の下層にあるゲート導体３２を保護
する。
く示される様に、マスク（図示されていない）は、ＤＲ
ＡＭアレイにおける電界シールド・アイソレーションの
ような上面アイソレーションを有している基板（チッ
プ，ウエハ等）の部分から保護キャップ３２を取り除く
ために使用される。続いて、図４に最も良く示すよう
に、保護キャップ３４の窒化シリコンに関連するゲート
導体３２内のポリシリコンを選択的に取り除く化学機械
的研磨，或は他の適当な方法は、ゲート導体３２を電界
シールド領域２４のレベルまで降下して取り除くのに使
用される。この方法では、ゲート導体３２の一部を電界
シールド領域２４の間に残し、ゲート導体３２をＳＴＩ
領域の上に残す。保護キャップ３４は、化学機械的研磨
の際、ＳＴＩ領域内の下層にあるゲート導体３２を保護
する。
【００１７】研磨の後、保護キャップ３４は基板のＳＴ
Ｉ分離部分（例えば、ＣＭＯＳ論理回路等の周辺回路）
から取り除かれる。保護キャップ３４が窒化シリコンの
場合は、キャップの除去は熱いりん酸によるエッチン
グ，或は反応性イオンエッチング（ＲＩＥ）によって達
成できる。注意すべきことは、保護キャップ３４は図
３）に示すＳＴＩ分離領域から除去されるべきである
が、図４に示す電界シールド領域の絶縁層２８は除去さ
れるべきではない、ということである。これは絶縁層２
８と保護キャップ３４に異なる材料を使用し、また、保
護キャップ３４の材料に選択性のあるエッチング剤を使
用することによって実行される。他の方法では、もし保
護キャップ３４と絶縁層２８が同じ材料（例えば、窒化
シリコン）であるなら、保護キャップ３４は絶縁層２８
よりも厚さを小さくすべきであり、それによって、保護
キャップ３４の除去が絶縁層２８の全てを除去すること
なく達成できる。これは、保護キャップ３４が研磨停止
層の働きをし、それほど厚さは必要としないので、容易
に実行される。
Ｉ分離部分（例えば、ＣＭＯＳ論理回路等の周辺回路）
から取り除かれる。保護キャップ３４が窒化シリコンの
場合は、キャップの除去は熱いりん酸によるエッチン
グ，或は反応性イオンエッチング（ＲＩＥ）によって達
成できる。注意すべきことは、保護キャップ３４は図
３）に示すＳＴＩ分離領域から除去されるべきである
が、図４に示す電界シールド領域の絶縁層２８は除去さ
れるべきではない、ということである。これは絶縁層２
８と保護キャップ３４に異なる材料を使用し、また、保
護キャップ３４の材料に選択性のあるエッチング剤を使
用することによって実行される。他の方法では、もし保
護キャップ３４と絶縁層２８が同じ材料（例えば、窒化
シリコン）であるなら、保護キャップ３４は絶縁層２８
よりも厚さを小さくすべきであり、それによって、保護
キャップ３４の除去が絶縁層２８の全てを除去すること
なく達成できる。これは、保護キャップ３４が研磨停止
層の働きをし、それほど厚さは必要としないので、容易
に実行される。
【００１８】図５と図６に示すように、ポリシリコン，
けい化物，金属等のような導体材料３６の第２の層は、
ＳＴＩ分離領域と電界シールド分離領域共に平坦なゲー
ト導体を有している基板を製造するために、基板全体の
上に堆積される。以上によって、導体材料３６の堆積
後、その全体構造が平坦なゲート導体を有するという事
実（例えば、非平坦な領域が除去されていること）によ
って、ＤＯＦの影響及びストリンジャの形成なしでパタ
ーニングやエッチングを行うことができる。
けい化物，金属等のような導体材料３６の第２の層は、
ＳＴＩ分離領域と電界シールド分離領域共に平坦なゲー
ト導体を有している基板を製造するために、基板全体の
上に堆積される。以上によって、導体材料３６の堆積
後、その全体構造が平坦なゲート導体を有するという事
実（例えば、非平坦な領域が除去されていること）によ
って、ＤＯＦの影響及びストリンジャの形成なしでパタ
ーニングやエッチングを行うことができる。
【００１９】半導体基板の通常の加工は、平坦なゲート
導体形成の後に進行できる。
導体形成の後に進行できる。
【００２０】本発明を、その好ましい具体例によって詳
述したが、当業者であれば本発明は特許請求の範囲の趣
旨と範囲内でこれを修正して実行できることがわかるで
あろう。
述したが、当業者であれば本発明は特許請求の範囲の趣
旨と範囲内でこれを修正して実行できることがわかるで
あろう。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ゲート導体を備える基板において、前記基板の上
部表面の下に位置した下面アイソレーションを有する、
前記基板の第１の部分と、前記基板の前記上部表面の上
に位置し、前記基板の前記上部表面の上に突出して間隔
を置いて配置された複数のアイソレーション部材を含む
上面アイソレーションを有する、前記基板の第２の部分
と、前記基板の前記第１の部分の上と、前記基板の前記
第２の部分に前記間隔を置いて配置された複数のアイソ
レーション部材の間とに位置する、第１のゲート導体部
分と、前記第１のゲート導体部分の上に位置し、前記基
板の前記第１と第２の部分において、前記基板の前記上
部表面の上で同一面である、第２のゲート導体部分と、
を具備する、ゲート導体を備える基板。 （２）前記基板の前記第１の部分における前記下面アイ
ソレーションが溝アイソレーションからなる、上記
（１）に記載のゲート導体を備える基板。 （３）前記基板の前記第２の部分における前記上面アイ
ソレーションが電界シールドアイソレーションからな
る、上記（１）に記載のゲート導体を備える基板。 （４）前記基板の前記第２の部分における前記上面アイ
ソレーションが厚い誘電体層からなる、上記（１）に記
載のゲート導体を備える基板。 （５）前記第１及び第２のゲート導体部分が同じ材料で
形成されている、上記（１）に記載のゲート導体を備え
る基板。 （６）前記材料がポリシリコンである、上記（５）に記
載のゲート導体を備える基板。 （７）ゲート導体を備える基板の製造方法において、前
記基板の第１の部分における下面アイソレーションと、
前記基板の第２の部分において、前記基板の前記上部表
面の上に突出する間隔を置いて配置された複数のアイソ
レーション部材を含む上面アイソレーションと、を含む
基板を設ける工程と、前記基板の前記第１と第２の部分
の上において、前記基板の前記第２の部分に前記上面ア
イソレーションの前記アイソレーション部材の間に充填
されそれを覆う、第１のゲート導体部分を設ける工程
と、前記基板の前記第２の部分における前記上面アイソ
レーションの前記アイソレーション部材を覆う前記第１
のゲート導体部分の一部を除去する工程と、前記基板の
前記第１と第２の部分に第２のゲート導体部分を設ける
工程と、を含む、ゲート導体を備える基板の製造方法。 （８）前記除去する工程が、前記基板の前記第１の部分
において、前記第１のゲート導体部分を保護層で選択的
に保護する工程と、前記基板の前記第１の部分におい
て、前記第１のゲート導体部分が選択的に保護されてい
る間に、前記第１のゲート導体部分の前記部分を除去す
る工程と、前記保護層を除去する工程と、を含む、上記
（７）に記載のゲート導体を備える基板の製造方法。 （９）前記選択的に保護する工程が、前記基板の前記第
１及び第２の部分の両方の上に、窒化物層を設ける工程
と、前記基板の前記第２の部分の上から前記窒化物層の
部分を除去するために前記窒化物層をパターニングする
工程と、を含む、上記（８）に記載のゲート導体を備え
る基板の製造方法。 （１０）前記基板の前記第１の部分において、前記第１
のゲート導体部分が選択的に保護されている間に、前記
第１のゲート導体部分の前記部分を除去する前記工程を
化学機械的研磨によって実行する、上記（８）に記載の
ゲート導体を備える基板の製造方法。 （１１）上面アイソレーションを有する基板のアクティ
ブ領域の上に、平坦化されたゲート導体を設ける方法に
おいて、前記基板の前記表面上に突出する間隔を置いて
配置された上面アイソレーション構造を有する基板の表
面の一部上に、第１のゲート導体部分を設け、前記間隔
を置いて配置された上面アイソレーションの構造の間
と、前記上面アイソレーション構造の上部に、前記第１
のゲート導体部分を設ける工程と、前記第１のゲート導
体部分の第１の部分を、前記上面アイソレーション構造
の上部の上から選択的に除去し、前記第１のゲート導体
部分の第２の部分を、前記上面アイソレーション構造の
間に残す工程と、前記第１のゲート導体部分の前記第２
の部分と、第２のゲート導体部分を有する前記上面アイ
ソレーション構造とを覆い、前記アイソレーション構造
と前記第１のゲート導体部分の前記第２の部分の上に、
平坦化されたゲート導体を形成する工程と、を含む、平
坦化されたゲート導体を設ける方法。
の事項を開示する。 （１）ゲート導体を備える基板において、前記基板の上
部表面の下に位置した下面アイソレーションを有する、
前記基板の第１の部分と、前記基板の前記上部表面の上
に位置し、前記基板の前記上部表面の上に突出して間隔
を置いて配置された複数のアイソレーション部材を含む
上面アイソレーションを有する、前記基板の第２の部分
と、前記基板の前記第１の部分の上と、前記基板の前記
第２の部分に前記間隔を置いて配置された複数のアイソ
レーション部材の間とに位置する、第１のゲート導体部
分と、前記第１のゲート導体部分の上に位置し、前記基
板の前記第１と第２の部分において、前記基板の前記上
部表面の上で同一面である、第２のゲート導体部分と、
を具備する、ゲート導体を備える基板。 （２）前記基板の前記第１の部分における前記下面アイ
ソレーションが溝アイソレーションからなる、上記
（１）に記載のゲート導体を備える基板。 （３）前記基板の前記第２の部分における前記上面アイ
ソレーションが電界シールドアイソレーションからな
る、上記（１）に記載のゲート導体を備える基板。 （４）前記基板の前記第２の部分における前記上面アイ
ソレーションが厚い誘電体層からなる、上記（１）に記
載のゲート導体を備える基板。 （５）前記第１及び第２のゲート導体部分が同じ材料で
形成されている、上記（１）に記載のゲート導体を備え
る基板。 （６）前記材料がポリシリコンである、上記（５）に記
載のゲート導体を備える基板。 （７）ゲート導体を備える基板の製造方法において、前
記基板の第１の部分における下面アイソレーションと、
前記基板の第２の部分において、前記基板の前記上部表
面の上に突出する間隔を置いて配置された複数のアイソ
レーション部材を含む上面アイソレーションと、を含む
基板を設ける工程と、前記基板の前記第１と第２の部分
の上において、前記基板の前記第２の部分に前記上面ア
イソレーションの前記アイソレーション部材の間に充填
されそれを覆う、第１のゲート導体部分を設ける工程
と、前記基板の前記第２の部分における前記上面アイソ
レーションの前記アイソレーション部材を覆う前記第１
のゲート導体部分の一部を除去する工程と、前記基板の
前記第１と第２の部分に第２のゲート導体部分を設ける
工程と、を含む、ゲート導体を備える基板の製造方法。 （８）前記除去する工程が、前記基板の前記第１の部分
において、前記第１のゲート導体部分を保護層で選択的
に保護する工程と、前記基板の前記第１の部分におい
て、前記第１のゲート導体部分が選択的に保護されてい
る間に、前記第１のゲート導体部分の前記部分を除去す
る工程と、前記保護層を除去する工程と、を含む、上記
（７）に記載のゲート導体を備える基板の製造方法。 （９）前記選択的に保護する工程が、前記基板の前記第
１及び第２の部分の両方の上に、窒化物層を設ける工程
と、前記基板の前記第２の部分の上から前記窒化物層の
部分を除去するために前記窒化物層をパターニングする
工程と、を含む、上記（８）に記載のゲート導体を備え
る基板の製造方法。 （１０）前記基板の前記第１の部分において、前記第１
のゲート導体部分が選択的に保護されている間に、前記
第１のゲート導体部分の前記部分を除去する前記工程を
化学機械的研磨によって実行する、上記（８）に記載の
ゲート導体を備える基板の製造方法。 （１１）上面アイソレーションを有する基板のアクティ
ブ領域の上に、平坦化されたゲート導体を設ける方法に
おいて、前記基板の前記表面上に突出する間隔を置いて
配置された上面アイソレーション構造を有する基板の表
面の一部上に、第１のゲート導体部分を設け、前記間隔
を置いて配置された上面アイソレーションの構造の間
と、前記上面アイソレーション構造の上部に、前記第１
のゲート導体部分を設ける工程と、前記第１のゲート導
体部分の第１の部分を、前記上面アイソレーション構造
の上部の上から選択的に除去し、前記第１のゲート導体
部分の第２の部分を、前記上面アイソレーション構造の
間に残す工程と、前記第１のゲート導体部分の前記第２
の部分と、第２のゲート導体部分を有する前記上面アイ
ソレーション構造とを覆い、前記アイソレーション構造
と前記第１のゲート導体部分の前記第２の部分の上に、
平坦化されたゲート導体を形成する工程と、を含む、平
坦化されたゲート導体を設ける方法。
【図１】上面アイソレーション領域の上を横切る従来の
ゲート導体の断面図である。
ゲート導体の断面図である。
【図２】上面アイソレーション領域の上を横切る従来の
ゲート導体の平面図である。
ゲート導体の平面図である。
【図３】ゲート導体部材の最初の層を設けた後の半導体
基板における下面アイソレーション領域の断面図であ
る。
基板における下面アイソレーション領域の断面図であ
る。
【図４】ゲート導体部材の最初の層を設けた後の、図３
で示されたのと同じ半導体基板における上面アイソレー
ション領域の断面図である。
で示されたのと同じ半導体基板における上面アイソレー
ション領域の断面図である。
【図５】ゲート導体部材の第２の層を設けた後の図３で
示された下面アイソレーション領域の断面図である。
示された下面アイソレーション領域の断面図である。
【図６】ゲート導体部材の第２の層を設けた後の図４で
示された上面アイソレーション領域の断面図である。
示された上面アイソレーション領域の断面図である。
１０ ゲート導体 １２ 基板 １４ アイソレーション部材 １６ 領域 １８ ストリンジャ ２０ 基板 ２２ ＳＴＩ ２４ 電界シールド領域 ２６ ＦＳ ＩＳＯ ２７ ゲート誘電体 ２８ 絶縁層 ２９ ゲート誘電体 ３０ 開口 ３２ ゲート導体 ３４ 保護キャップ ３６ 導体材料
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャック・エイ・マンデルマン アメリカ合衆国 12582 ニューヨーク 州 ストームヴィル ジャミー レーン ５ (56)参考文献 特開 平６−326273（ＪＰ，Ａ) 特開 平７−58194（ＪＰ，Ａ) 特開 昭49−132990（ＪＰ，Ａ) 米国特許5122473（ＵＳ，Ａ) 米国特許4803173（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/76
Claims (6)
- 【請求項１】ゲート導体を備える基板において、 前記基板の上部表面の下に位置した下面アイソレーショ
ンを有する、前記基板の第１の部分と、 前記基板の前記上部表面の上に位置し、前記基板の前記
上部表面の上に突出して間隔を置いて配置された複数の
アイソレーション部材を含む上面アイソレーションを有
する、前記基板の第２の部分と、 前記基板の前記第１の部分の上と、前記基板の前記第２
の部分に前記間隔を置いて配置された複数のアイソレー
ション部材の間とに位置する、第１のゲート導体部分
と、 前記第１のゲート導体部分の上に位置し、前記基板の前
記第１と第２の部分において、前記基板の前記上部表面
の上で同一面である、第２のゲート導体部分と、 を具備する、ゲート導体を備える基板。 - 【請求項２】前記基板の前記第１の部分における前記下
面アイソレーションが溝アイソレーションからなる、請
求項１記載のゲート導体を備える基板。 - 【請求項３】前記基板の前記第２の部分における前記上
面アイソレーションが電界シールドアイソレーションか
らなる、請求項１記載のゲート導体を備える基板。 - 【請求項４】前記基板の前記第２の部分における前記上
面アイソレーションが厚い誘電体層からなる、請求項１
記載のゲート導体を備える基板。 - 【請求項５】前記第１及び第２のゲート導体部分が同じ
材料で形成されている、請求項１記載のゲート導体を備
える基板。 - 【請求項６】前記材料がポリシリコンである、請求項５
記載のゲート導体を備える基板。
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| US5811864A (en) * | 1996-03-15 | 1998-09-22 | United Memories, Inc. | Planarized integrated circuit product and method for making it |
| DE19622276C2 (de) * | 1996-06-03 | 1998-07-09 | Siemens Ag | Halbleiterstruktur für einen MOS-Transistor und Verfahren zur Herstellung der Halbleiterstruktur |
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| US6097069A (en) * | 1998-06-22 | 2000-08-01 | International Business Machines Corporation | Method and structure for increasing the threshold voltage of a corner device |
| US6284581B1 (en) * | 1999-02-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors |
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| FR2839202A1 (fr) * | 2002-04-26 | 2003-10-31 | St Microelectronics Sa | Zone active de circuit integre mos |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4424621A (en) * | 1981-12-30 | 1984-01-10 | International Business Machines Corporation | Method to fabricate stud structure for self-aligned metallization |
| US4570331A (en) * | 1984-01-26 | 1986-02-18 | Inmos Corporation | Thick oxide field-shield CMOS process |
| JPH0476949A (ja) * | 1990-07-19 | 1992-03-11 | Nec Corp | 半導体記憶装置 |
| US5154946A (en) * | 1990-09-27 | 1992-10-13 | Motorola, Inc. | CMOS structure fabrication |
| US5177028A (en) * | 1991-10-22 | 1993-01-05 | Micron Technology, Inc. | Trench isolation method having a double polysilicon gate formed on mesas |
| US5292683A (en) * | 1993-06-09 | 1994-03-08 | Micron Semiconductor, Inc. | Method of isolating semiconductor devices and arrays of memory integrated circuitry |
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-
1995
- 1995-04-25 US US08/428,387 patent/US5606202A/en not_active Expired - Fee Related
-
1996
- 1996-01-16 TW TW085100474A patent/TW356567B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
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