JP3157151B2

JP3157151B2 - 半導体集積回路

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Publication number: JP3157151B2
Application number: JP28457790A
Authority: JP
Inventors: 清治岡本
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-10-23
Filing date: 1990-10-23
Publication date: 2001-04-16
Anticipated expiration: 2016-04-16
Also published as: JPH04158631A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、通信装置及び放送機器等に用いられ、ほぼ
一定の電圧値に調整されてい基準電圧によって作動する
フェーズロックドループ回路（以下、PLL回路という）
及びその基準電圧を発生する基準電圧発生回路を有する
半導体集積回路に関するものである。

（従来の技術）従来、このような分野の技術に関するものとしては、
例えば第２図に示すようなものがあった。

第２図は、従来の半導体集積回路の一例を示す概略の
構成ブロック図である。

この半導体集積回路は、外部回路からの入力信号であ
るタイミング信号Sin及びディジタル信号であるパワー
ダウン指示信号Sdをそれぞれ入力する入力端子１及び制
御端子２を有している。この制御端子２には、例えば基
準電圧発生回路３、アナログPLL回路４及び信号処理部
５がそれぞれ接続されている。

基準電圧発生回路３は、例えば電源電圧VDDの供給を
受けてほぼ一定の電圧値に調整されている基準電圧ＶRE
Fを発生する回路であり、パワーダウン指示信号Sdによ
り回路をパワーダウンモード（機能停止状態）へ移行さ
せるパワーダウン手段3aが設けられている。

PLL回路４は、入力端子１からのタイミング信号Sinを
入力してその位相を追尾し、タイミング信号Sinに同期
した出力信号である内部タイミング信号Soutを出力する
回路であり、例えば位相比較器４−１、アナログフィル
タ４−２、電圧制御発振器（VCO）４−３、及び分周器
４−４を有している。

ここで、位相比較器４−１は、タイミング信号Sinと
分周器４−４の出力信号との位相を比較して、その位相
差に応じた電圧を発生する回路であり、アナログフィル
タ４−２は、位相比較器４−１の出力電圧を平滑し、位
相差に比例した電圧成分を取り出す例えば低域フィルタ
である。また、電圧制御発振器４−３は、アナログフィ
ルタ４−２の出力電圧によって発振周波数が制御されタ
イミング信号Sinに同期する内部タイミング信号Soutを
出力する回路であり、分周器４−４は、内部タイミング
信号Soutを分周して位相比較器４−１にフィードバック
する回路である。なお、アナログフィルタ４−２及び電
圧制御発振器４−３は、例えばアナログ部として基準電
圧ＶREFに基づいて動作するように構成されており、そ
れぞれパワーダウン指示信号Sdにより回路をパワーダウ
ンモードに移行させるパワーダウン手段４−2a及び４−
3aが設けられている。このPLL回路４には、信号処理部
５が接続されている。

信号処理部５は、例えば基準電圧ＶREFの供給によりP
LL回路４からの内部タイミング信号Soutを信号処理する
回路であり、パワーダウンモード時にパワーダウン指示
信号Sdに基づき基準電圧ＶREFの供給を切換えるスイッ
チ回路5aと、パワーダウン指示信号Sdに基づき内部タイ
ミング信号Soutの供給を切換えるゲート回路5bと、スイ
ッチ回路5aを介して基準電圧ＶREFを受けゲート回路5b
を介して入力される内部タイミング信号Soutの信号距離
を行う信号処理回路5cとを有している。

次に、動作を説明する。

制御端子２にパワーダウン指示信号Sdが入力されてい
ない時（パワーオンモード時）、基準電圧発生回路３に
より基準電圧ＶREFが発生してPLL回路４及び信号処理部
５に供給され、かつ入力端子１を介してタイミング信号
SinがPLL回路４に入力される。

PLL回路４にタイミング信号Sinが入力されると、位相
比較器４−１が、タイミング信号Sinと、電圧制御発振
器４−３から分周器４−４を介してフィードバックされ
た内部タイミング信号との位相を比較してその位相差に
応じた電圧を出力し、その電圧がアナログフィルタ４−
２を介して電圧制御発振器４−３へ入力される。する
と、電圧制御発振器４−３は、その位相差をなくすよう
な発振周波数で発振して内部タイミング信号Soutを出力
する。このようにして、PLL回路４は、タイミング信号S
inを追尾してそのタイミング信号Sinに同期した内部タ
イミング信号Soutを信号処理部５へ出力する。

内部タイミング信号Soutを入力した信号処理部５で
は、ゲート回路5bを介して内部タイミング信号Soutが信
号処理回路5cへ入力され、その信号処理回路5cが、スイ
ッチ回路5aを介して入力した基準電圧ＶREFにより内部
タイミング信号Soutの信号処理を行う。このようにして
第２図の半導体集積回路は、通常時（パワーオンモード
時）の動作を行う。

制御端子２にパワーダウン指示信号Sdが入力される
と、このパワーダウン指示信号Sdは、基準電圧発生回路
３のパワーダウン手段3a、アナログフィルタ４−２のパ
ワーダウン手段４−2a、電圧制御発振器４−３のパワー
ダウン手段４−3a、スイッチ回路5a、及びゲート回路5b
のそれぞれに入力される。すると、この半導体集積回路
は、各パワーダウン手段3a,4−2a,4−3aにより基準電圧
発生回路３及びPLL回路４が機能停止状態となると共
に、スイッチ回路5a及びゲート回路5bにより信号処理回
路5cが機能停止状態となって、パワーダウンモードに移
行する。

第３図は、従来の半導体集積回路の他の例を示す概略
の構成ブロック図である。図中、第２図と共通の要素に
は共通の符号が付されている。

この半導体集積回路は、第２図の半導体集積回路と同
様の入力端子１及び信号処理部５に加えて、基準電圧発
生回路3A及びPLL回路4Aを有している。

基準電圧発生回路3Aは、基準電圧発生回路３とほぼ同
様に構成されるが、パワーダウン手段3aが設けられてい
ない。

PLL回路4Aは、PLL回路４とほぼ同様の位相比較器４−
１及び分周器４−４に加えて、アナログフィルタ４−２
でパワーダウン手段４−2aを設けない構成のアナログフ
ィルタ４−５と、電圧制御発振器４−３でパワーダウン
手段４−3aを設けない構成の電圧制御発振器４−６と、
新たに設けた同期はずれ検出手段４−７とを有してい
る。ここで、同期はずれ検出手段４−７は、例えば位相
比較器４−１からの位相差に応じた出力電圧によりPLL
回路4Aの同期はずれを検出して例えばディジタル信号で
ある同期はずれ信号Saを出力する機能を有し、例えばゲ
ート回路等で構成されている。

この半導体集積回路は、通常動作時（パワーオンモー
ド時）に第２図の半導体集積回路と同様に動作するが、
パワーダウンモードへの移行動作は、次のようにして行
われる。

この半導体集積回路をパワーダウンモードへ移行させ
る場合、タイミング信号Sinを出力する外部回路におい
て、例えばそのタイミング信号Sinの入力端子１への供
給を停止させる。これにより、タイミング信号SinがPLL
回路4Aに供給されなくなり、内部タイミング信号Soutに
よる追尾動作が行われなくなって、PLL回路4Aは同期は
ずれを起こす。すると、このPLL回路4Aの位相比較器４
−１の出力により、同期はずれ検出手段４−７が、この
同期はずれを検出して、同期はずれ信号Saを信号処理部
５のスイッチ回路5a及びゲート回路5bへ出力する。この
同期はずれ信号Saがスイッチ回路5a及びゲート回路5bの
それぞれに入力されると、信号処理部５がパワーダウン
モードへ移行して機能停止状態となる。

（発明が解決しようとする課題）しかしながら、上記構成の半導体集積回路では、次の
ような課題があった。

第２図の半導体集積回路では、パワーダウン制御を制
御端子２へのパワーダウン指示信号Sdの供給により行
い、基準電圧発生回路３、PLL回路４、及び信号処理部
５の全部の回路に対して同時にパワーダウン及びパワー
オンを行うようにしている。そのため、この半導体集積
回路では、パワーダウン制御用の制御端子２を必要と
し、例えばICチップ化した際などに端子数の増加を来し
てしまう。

また、第３図の半導体集積回路では、同期はずれ信号
Saにより信号処理部５のパワーダウン制御は行えるが、
基準電圧発生回路3A及びPLL回路4Aのパワーダウン制御
は行えない。この同期はずれ信号Saにより基準電圧発生
回路3A及びPLL回路4Aのパワーダウン制御を行おうとす
る場合、パワーオンモードからパワーダウンモードへの
移行は同期はずれ信号Saで行うことができる。しかし、
その場合に、同期はずれ信号Saにより基準電圧発生回路
3A及びPLL回路4Aをいったんパワーダウンモードに移行
させてしまうと、パワーダウンモードからパワーオンモ
ードへの移行時に、例え入力端子１にタイミング信号Si
nが入力され始めても、基準電圧発生回路3A及びPLL回路
4Aは依然としてパワーダウンモードであるためPLL回路4
Aが同期引き込み動作せず、同期はずれ信号Saが出力さ
れたままとなり、PLL回路4Aの同期はずれは回復されな
い。このように第３図の半導体集積回路では、基準電圧
発生回路3A及びPLL回路4Aに対してはパワーダウン制御
ができないため、パワーダウンモード時の消費電力を十
分に低減させることができず、例えば第２図の回路に比
べてパワーダウンモード時の消費電力が増大してしま
う。

本発明は、前記従来技術が持っていた課題として、端
子数の増加あるいはパワーダウン時の消費電力の増加を
来す点について解決した半導体集積回路を提供するもの
である。

（課題を解決するための手段）前記課題を解決するために、本発明のうちの第１の発
明の半導体集積回路は、第３の電圧が供給され、入力さ
れた入力信号の位相を追尾して該入力信号に同期した出
力信号を出力し、該入力信号及び該出力信号の位相ずれ
に基づき同期はずれ信号を出力するPLL回路と、前記PLL
回路が駆動するのに必要な第１の電圧を電源電圧に基づ
き発生し、前記同期はずれ信号を入力したときは該第１
の電圧の発生を停止する電圧発生回路と、前記電源電圧
を分圧し、第２の電圧を発生する電源電圧分割回路と、
前記同期はずれ信号に基づき、前記第１の電圧若しくは
前記第２の電圧のいずれか一方を前記第３の電圧として
前記PLL回路に供給する選択手段とにより構成される。

第２の発明は、第１の発明の半導体集積回路におい
て、前記PLL回路は、前記出力信号を分周する分周器
と、前記入力信号と前記分周された出力信号との位相を
比較し、比較結果を出力する位相比較器と、前記比較結
果に基づき、前記同期はずれ信号を出力する同期はずれ
検出手段と、前記比較結果を平滑するアナログフィルタ
と、前記アナログフィルタの出力に基づき、前記出力信
号を出力する電圧制御発振器とにより構成される。

（作用）第１及び第２の発明によれば、以上のように半導体集
積回路を構成したので、この半導体集積回路がパワーオ
ンモード時、電圧発生回路は、電源電圧に基づいて例え
ばほぼ一定の電圧値に調整されている第１の電圧を発生
し、この第１の電圧によりPLL回路が動作する。PLL回路
に入力信号が入力されると、このPLL回路は入力信号の
位相を追尾し該入力信号に同期する出力信号を出力す
る。PLL回路が入力信号に同期する出力信号を出力して
いる時、このPLL回路は同期はずれを起こしておらず、
例えば同期はずれ検出手段は、同期はずれ信号を出力し
ない。

ここで、例えば半導体集積回路をパワーダウンモード
へ移行させる場合に、入力信号の供給を制御し例えば該
入力信号がPLL回路へ供給されなくなると、このPLL回路
は同期はずれを起こし、例えば同期はずれ検出手段がそ
の同期はずれを検出して同期はずれ信号を出力する。

一方、電源電圧分割回路は、電源電圧を分圧して第２
の電圧を発生する。この第２の電圧は、例えば第１の電
圧と同値またはほぼ同値、あるいは該第２の電圧の供給
時のPLL回路の同期引き込み動作に支障が生じない範囲
の電圧値に設定されている。電源電圧分割回路は、例え
ば、電圧発生回路からの第１の電圧程には電圧値の安定
性はないながらもPLL回路の同期引き込み動作に支障の
ない所望の第２の電圧を非常に少ない電流量で供給す
る。

選択手段は、同期はずれ信号に基づき、第１の電圧ま
たは第２の電圧のいずれか一方を選択して第３の電圧と
してPLL回路へ供給する。例えば、選択手段は、同期は
ずれ信号が出力されていない場合に第１の電圧を選択し
てPLL回路へ供給し、同期はずれ信号が出力されている
場合に第２の電圧をPLL回路へ供給する。

よって、半導体集積回路のパワーダウン制御が入力信
号の供給制御により行われ、パワーダウンモード時に例
えば同期はずれ検出手段から同期はずれ信号が出力さ
れ、この同期はずれ信号に基づき、選択手段が第２の電
圧をPLL回路へ供給する。

そのため、例えば同期はずれ信号等により電圧発生回
路をパワーダウン制御してパワーダウンモードに移行さ
せても、PLL回路は第２の電圧により動作してパワーダ
ウン解除時に同期引き込み動作するので、それにより例
えば同期はずれ検出手段が同期はずれ信号を停止し、半
導体集積回路のパワーダウンモードが解除される。

（実施例）第１図は、本発明の第１の実施例を示す半導体集積回
路の概略の構成ブロック図である。図中、第３図と共通
の要素には共通の符号が付されている。第４図は、第１
図中の電源電圧分割回路の回路図、第５図は、第１図中
のアナログスイッチの回路図である。

この半導体集積回路は、第３図の半導体集積回路の場
合と同様の入力端子１と、位相比較器４−１、分周器４
−４、アナログフィルタ４−５、電圧制御発振器４−６
及び同期はずれ検出手段４−７を有するPLL回路4Aと、
スイッチ回路5a、ゲート回路5b及び信号処理回路5cを有
する信号処理部５とに加えて、電圧発生回路である基準
電圧発生回路11と、本実施例の特徴であり、電圧分割手
段である電源電圧分割回路12及び選択手段であるアナロ
グスイッチ13を備えている。

基準電圧発生回路11は、電源電圧VDDに基づき、ほぼ
一定の電圧値に調整されている第１の電圧である基準電
圧ＶREFを発生して、この基準電圧ＶREFを、例えばPLL
回路4Aのアナログフィルタ４−５及び電圧制御発振器４
−６等と、信号処理部５のスイッチ回路5aと、アナログ
スイッチ13へそれぞれ出力する回路であり、同期はずれ
信号Saにより回路をパワーダウンモードへ移行させるた
めのパワーダウン手段11aが設けられている。

電源電圧分割回路12は、電源電圧VDDを分割して例え
ば基準電圧ＶREFにほぼ等しい電圧値を有する第２の電
圧である分割電圧Vdをアナログスイッチ13へ出力する回
路であり、例えば第４図に示すように電源電圧VDDと接
地電位GNDとの間に直列接続された抵抗器12−１及び抵
抗器12−２で構成され、これらの抵抗器12−１及び抵抗
器12−２の接続点がアナログスイッチ13に接続されてい
る。

アナログスイッチ13は、同期はずれ信号Saに基づき基
準電圧発生回路11からの基準電圧ＶREFまたは電源電圧
分割回路12からの分割電圧Vdのいずれか一方を選択し、
第３の電圧VsとしてPLL回路4Aへ供給する回路であり、
例えば同期はずれ信号Saによりオン・オフ制御されオン
時に分割電圧Vdを選択して電圧Vsを出力するMOSトラン
ジスタ13−１と、同期はずれ信号Saの信号レベルを反転
して出力するインバータ13−２と、このインバータ13−
２の出力によりMOSトランジスタ13−１と相補的にオン
・オフ制御されオン時に基準電圧ＶREFを選択して電圧V
sを出力するMOSトランジスタ13−３とで構成されてい
る。ここで、MOSトランジスタ13−１及び13−３は、例
えば同一導電型で構成されており、またインバータ13−
２は、例えばMOSトランジスタを用いて構成されてい
る。

次に、動作を説明する。

通常動作時（パワーオンモード時）、電源電圧VDDに
基づき基準電圧発生回路11が基準電圧ＶREFを発生して
信号処理部５及びアナログスイッチ13へ出力すると共
に、例えば電源電圧分割回路12が電源電圧VDDを分割し
て分割電圧Vdをアナログスイッチ13へ出力する。基準電
圧ＶREFが信号処理部５へ入力されると、この基準電圧
ＶREFがスイッチ回路5aを介して信号処理回路5cへ供給
され信号処理回路5cが動作する。また、基準電圧ＶREF
及び分割電圧Vdを入力したアナログスイッチ13では、MO
Sトランジスタ13−１がオフし、MOSトランジスタ13−３
がオンし、基準電圧ＶREFを選択して電圧VsをPLL回路4A
に供給する。この電圧Vsの供給によりPLL回路4Aが動作
する。

このようにしてPLL回路4A及び信号処理部５が動作し
ている時、外部回路からの入力信号であるタイミング信
号Sinが入力端子１へ正常に入力されると、このタイミ
ング信号Sinは、PLL回路4Aの位相比較器４−１に入力さ
れ、該位相比較器４−１がタイミング信号Sinと分周器
４の出力信号との位相を比較し、この位相差に応じた出
力電圧が同期はずれ検出手段４−７及びアナログフィル
タ４−５へ出力される。この時、PLL回路4Aは同期はず
れを起こしておらず、同期はずれ検出手段４−７は同期
はずれ信号Saを出力しない。

位相比較器４−１からの出力電圧を入力したアナログ
フィルタ４−５は、該位相比較器４−１の出力電圧の平
滑を行い、そのアナログフィルタ４−５の出力により電
圧制御発振器４−６がタイミング信号Sinに同期した発
振周波数で発振して出力信号である内部タイミング信号
Soutを出力し、この内部タイミング信号Soutは、分周器
４−４で分周されて位相比較器４−１にフィードバック
されると共に、信号処理部５へ出力される。すると、信
号処理部５では、その内部タイミング信号Soutがスイッ
チ回路5bを介して信号処理回路5cへ入力され、該信号処
理回路5cによる内部タイミング信号Soutの信号処理が行
われる。

このようにして通常動作している半導体集積回路を機
能停止状態（パワーダウンモード）にするために、例え
ば外部回路から入力端子１へのタイミング信号Sinの入
力を停止させると、PLL回路4Aが同期はずれを起こし、
位相比較器４−１の出力により同期はずれ検出手段４−
７が、この同期はずれを検出して、同期はずれ信号Saを
出力する。この同期はずれ信号Saは、アナログスイッチ
13と、基準電圧発生回路11のパワーダウン手段11aと、
信号処理部５のスイッチ回路5a及びゲート回路5bとにそ
れぞれ入力される。

アナログスイッチ13に同期はずれ信号Saが入力される
と、MOSトランジスタ13−３がオフし、MOSトランジスタ
13−１がオンし、分割電圧Vdが選択されて電圧VsがPLL
回路4Aへ供給される。これにより、PLL回路4Aは、基準
電圧ＶREFに代えて、分割電圧Vdからなる電圧Vsにより
動作する。基準電圧発生回路11では、同期はずれ信号Sa
がパワーダウン手段11aに入力され回路全体がパワーダ
ウンモードへ移行し、基準電圧ＶREFが停止あるいは抑
制等される。また、信号処理部５のスイッチ回路5a及び
ゲート回路5bは、それぞれ基準電圧発生回路11の出力及
びPLL回路4Aの出力の入力を停止あるいは抑制等して信
号処理回路5c等がパワーダウンモードへ移行する。

このようにしてパワーダウンモードへ移行した半導体
集積回路を再びパワーオンモードへ移行させるために、
入力端子１へのタイミング信号Sinの供給を再開する
と、PLL回路4Aは、基準電圧ＶREFとほぼ等しい電圧値を
有する分割電圧Vdからなる電圧Vsが供給されているの
で、即座に同期引き込み動作を開始する。この時、同期
はずれ信号Saは、PLL回路4Aでの同期が正常に確立され
るまで、出力されており、同期確立後、同期はずれ検出
手段４−７からの同期はずれ信号Saの出力が停止され
る。同期はずれ信号Saの停止により、基準電圧発生回路
11及び信号処理部５がパワーオンすると共に、アナログ
スイッチ13では、MOSトランジスタ13−１がオフし、MOS
トランジスタ13−３がオンし、基準電圧発生回路11から
の基準電圧ＶREFが選択されて電圧VsがPLL回路4Aへ供給
され、PLL回路4Aが通常動作に戻る。

本実施例では、次のような利点を有している。

（Ａ）本実施例の半導体集積回路では、PLL回路4Aの同
期はずれ時の基準電圧源として、電源電圧分割回路12の
分割電圧Vdを用いるようにした。よって、PLL回路4Aへ
は電圧の供給を行えばよいため、電源電圧分割回路12へ
流れる電流は非常に小さくてよく、ほとんど無視できる
量にできる。さらに、アナログスイッチ13は、MOSトラ
ンジスタで構成することにより、消費電力を極めて小さ
く（例えばほぼ零に）できる。

また、本実施例では、パワーダウン制御用の信号とし
て同期はずれ検出手段４−７からの同期はずれ信号Saを
用い、アナログスイッチ13を設けてその選択信号として
同期はずれ信号Saを使うようにしたので、PLL回路4Aの
基準電圧源としてPLL回路4Aの同期引き込み時には基準
電圧発生回路11からの基準電圧ＶREFを選択し、PLL回路
4Aの同期はずれ時には電源電圧分割回路12の分割電圧Vd
を選択するようにできる。

従って、本実施例の半導体集積回路では、パワーダウ
ン制御のための特別な入力端子を用意する必要がなく、
かつ基準電圧発生回路11に対してもパワーダウンが実行
できるので、パワーダウン時の消費電力の低減化を効果
的に達成できる。

（Ｂ）本実施例では、半導体集積回路のパワーダウン
時、PLL回路4Aへは通常動作時に供給される基準電圧ＶR
EFとほぼ等しい電圧値の分割電圧Vdを供給するようにし
たので、入力端子１へタイミング信号Sinが入力され始
めると、即座にPLL回路4Aで同期引き込み動作が開始さ
れる。そのため、本実施例の半導体集積回路では、パワ
ーダウン及びパワーオンの切換え動作が支障なく円滑に
行われる。

第６図は、本発明の第２の実施例を示す半導体集積回
路の電源電圧分割回路の回路図である。

この電源電圧分割回路12Aは、例えば電源電圧分割回
路12に代えて第１図の半導体集積回路に設けられるもの
で、電源電圧VDDと接地電位GNDとの間に直列接続された
負荷用MOSトランジスタ13A−１及び13A−２で構成され
ている。

この第２の実施例では、第１の実施例と同様の作用、
効果が得られると共に、回路面積を第１の実施例に比べ
て小さくできるという利点が得られる。

なお、本発明は、図示の実施例に限定されず、種々の
変形が可能である。その変形例としては、例えば次のよ
うなものが挙げられる。

（Ｉ）第１及び第２の実施例の半導体集積回路は、一構
成例を示したものであり、PLL回路回路4A、同期はずれ
検出手段４−７、信号処理部５、基準電圧発生回路11、
電源電圧分割回路12、アナログスイッチ13,13A等の構成
の変更、省略及び付加や、あるいは動作例の変更等が可
能である。

例えばPLL回路4Aは、分周器４−４を省略して構成し
てもよい。同期はずれ検出手段４−７は、PLL回路4Aの
外に設けるようにしてもよいし、位相比較器４−１の出
力以外により同期はずれ信号Saを出力するようにしても
よい。信号処理部５は、スイッチ回路5a及びゲート回路
5bに代えて他の構成によりパワーダウン制御するように
してもよい。電源電圧分割回路12,12Aは、他の電圧分割
手段で構成してもよいし、また例えば通常動作時には分
割電圧Vdを出力しないような構成にしてもよい。アナロ
グスイッチ13は、MOSトランジスタ13a,13bを相補的な導
電型で構成したり、あるいは他の選択手段に代えて構成
してもよい。

また、上記実施例の半導体集積回路において、基準電
圧発生回路11がパワーオン時に対応が遅く、正常出力が
出てくるのが遅れるような場合には、アナログスイッチ
13への同期はずれ信号Saに対して遅延をかける遅延回路
を設けたりしてもよい。

さらに、上記実施例の半導体集積回路等では、回路各
部への電源電圧VDDの供給については説明を省略してい
るが、これらの供給は適宜行われる。また、基準電圧Ｖ
REFの供給部位についても何等上記実施例に限定される
ものではなく、例えばPLL回路4A及び信号処理部５の構
成や、他に付加される回路構成等に応じて適宜設定され
る。

（II）上記実施例の半導体集積回路は、信号処理部５ま
でをも含む構成としたが、信号処理回路５などを外部回
路として設定してもよい。

（III）本発明の半導体集積回路は、上記実施例に限定
されず、PLL回路及び基準電圧発生回路を有する種々の
回路に対して幅広く適用が可能である。

（発明の効果）以上詳細に説明したように、第１及び第２の発明によ
れば、電源電圧を分圧して第２の電圧を発生する電源電
圧分割回路と、第１の電圧または第２の電圧のいずれか
一方を選択して第３の電圧をPLL回路へ供給する選択手
段とを設け、その選択手段の選択信号として該PLL回路
からの同期はずれ信号を使うようにしている。

そのため、本半導体集積回路では、パワーダウン制御
信号として同期はずれ信号を用い、この同期はずれ信号
に基づき選択手段が、PLL回路に対して、該PLL回路の回
路引き込み時には電圧発生回路からの第１の電圧を、該
PLL回路の同期はずれ時には電源電圧分割回路からの第
２の電圧をそれぞれ選択して供給するようにできる。さ
らに、電源電圧分割回路では、PLL回路の同期引き込み
動作に支障のないような第２の電圧を該PLL回路へ供給
でき、かつその第２の電圧を得るために必要な電流量は
非常に少なくできる。例えば、その場合の電流量は、第
１の電圧の発生時の電圧発生回路に流れる電流に比べる
とほとんど無視できる量となる。

従って、第１及び第２の発明の半導体集積回路では、
パワーダウン制御のために特別な入力端子を用意する必
要もなく、また電圧発生回路に対してもパワーダウンが
実行できるので、パワーダウン時の消費電力の低減を効
果的に達成できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体集積回路の
構成ブロック図、第２図は従来の半導体集積回路の一例
を示す構成ブロック図、第３図は従来の半導体集積回路
の他の例を示す構成ブロック図、第４図は第１図中の電
源電圧分割回路の回路図、第５図は第１図中のアナログ
スイッチの回路図、第６図は本発明の第２の実施例を示
す半導体集積回路の電源電圧分割回路の回路図である。 4A……PLL回路、４−１……位相比較器、４−４……分
周器、４−５……アナログフィルタ、４−６……電圧制
御発振器、４−７……同期はずれ検出手段、11……基準
電圧発生回路、12……電源電圧分割回路、13……アナロ
グスイッチ、Sin……タイミング信号、Sout……内部タ
イミング信号、Sa……同期はずれ信号、ＶREF……基準
電圧、Vd……分割電圧。

Claims

(57)【特許請求の範囲】

【請求項１】第３の電圧が供給され、入力された入力信
号の位相を追尾した該入力信号に同期した出力信号を出
力し、該入力信号及び該出力信号の位相ずれに基づき同
期はずれ信号を出力するフェーズロックドループ回路
と、前記フェーズロックドループ回路が駆動するのに必要な
第１の電圧を電源電圧に基づき発生し、前記同期はずれ
信号を入力したときは該第１の電圧の発生を停止する電
圧発生回路と、前記電源電圧を分圧し、第２の電圧を発生する電源電圧
分割回路と、前記同期はずれ信号に基づき、前記第１の電圧若しくは
前記第２の電圧のいずれか一方を前記第３の電圧として
前記フェーズロックドループ回路に供給する選択手段と
により構成されることを特徴とする半導体集積回路。
【請求項２】前記フェーズロックドループ回路は、前記出力信号を分周する分周器と、前記入力信号と前記分周された出力信号との位相を比較
し、比較結果を出力する位相比較器と、前記比較結果に基づき、前記同期はずれ信号を出力する
同期はずれ検出手段と、前記比較結果を平滑するアナログフィルタと、前記アナログフィルタの出力に基づき、前記出力信号を
出力する電圧制御発振器とにより構成されることを特徴
とする請求項１記載の半導体集積回路。