JP3158282B2 - パルス信号発生回路 - Google Patents
パルス信号発生回路Info
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- JP3158282B2 JP3158282B2 JP40977090A JP40977090A JP3158282B2 JP 3158282 B2 JP3158282 B2 JP 3158282B2 JP 40977090 A JP40977090 A JP 40977090A JP 40977090 A JP40977090 A JP 40977090A JP 3158282 B2 JP3158282 B2 JP 3158282B2
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Description
【０００１】
【産業上の利用分野】本発明はパルス信号発生回路に係
わり、特に、パルス発生間隔を高精度に制御するものに
用いて好適なものである。
わり、特に、パルス発生間隔を高精度に制御するものに
用いて好適なものである。
【０００２】
【従来の技術】例えば、パルス幅を可変したりするため
に、入力信号を遅延させて出力するための遅延ゲートを
縦続接続して複数段設けたパルス信号発生回路が従来よ
り用いられている。従来のパルス信号発生回路は、図４
の構成図に示すように複数段の遅延ゲートＧ１〜Ｇｎ
と、複数個のマルチプレクサＭ1 〜Ｍn-1 、およびラッ
チ回路２０などにより構成されている。したがって、こ
の遅延回路の場合には遅延ゲートＧを２n 個設ける場合
は、２n −１個のマルチプレクサが必要になる。なお、
この例では８個の遅延ゲートＧ１〜Ｇ８、７個のマルチ
プレクサＭ1 〜Ｍ7、３ビット（Ｄ0 〜Ｄ2 ）のディジ
タル信号をラッチするラッチ回路２０等により遅延回路
を構成し、入力パルス信号および上記遅延回路で遅延さ
せた遅延パルス信号をＲ−Ｓフリップ・フロップ２１の
セット入力端子Ｓおよびリセット入力端子Ｒにそれぞれ
与え、所定のパルス幅を有するパルス信号を発生させる
ようにした例を示している。
に、入力信号を遅延させて出力するための遅延ゲートを
縦続接続して複数段設けたパルス信号発生回路が従来よ
り用いられている。従来のパルス信号発生回路は、図４
の構成図に示すように複数段の遅延ゲートＧ１〜Ｇｎ
と、複数個のマルチプレクサＭ1 〜Ｍn-1 、およびラッ
チ回路２０などにより構成されている。したがって、こ
の遅延回路の場合には遅延ゲートＧを２n 個設ける場合
は、２n −１個のマルチプレクサが必要になる。なお、
この例では８個の遅延ゲートＧ１〜Ｇ８、７個のマルチ
プレクサＭ1 〜Ｍ7、３ビット（Ｄ0 〜Ｄ2 ）のディジ
タル信号をラッチするラッチ回路２０等により遅延回路
を構成し、入力パルス信号および上記遅延回路で遅延さ
せた遅延パルス信号をＲ−Ｓフリップ・フロップ２１の
セット入力端子Ｓおよびリセット入力端子Ｒにそれぞれ
与え、所定のパルス幅を有するパルス信号を発生させる
ようにした例を示している。
【０００３】このように構成された図４の遅延回路にお
いては、ラッチ回路２０から制御信号Ｓ0 〜Ｓ6 を出力
して各マルチプレクサＭ1 〜Ｍ7 の動作を制御すること
により、入力端子ＩＮ、ＩＮＢから与えられる信号を所
定の時間だけ遅延させるようにしている。このため、各
遅延ゲートから出力端子Ｑ1 までの間に、ｎ個のマルチ
プレクサを通過するために固定遅延量が累積されて増加
し、形成可能な最小パルス幅が大きくなってしまう。ま
た、通過するマルチプレクサの数が多くなればなるほど
マルチプレクサＭ1 〜Ｍ7 による遅延誤差が積算される
ことになるので、遅延特性の単調性が損なわれてしまう
欠点があった。
いては、ラッチ回路２０から制御信号Ｓ0 〜Ｓ6 を出力
して各マルチプレクサＭ1 〜Ｍ7 の動作を制御すること
により、入力端子ＩＮ、ＩＮＢから与えられる信号を所
定の時間だけ遅延させるようにしている。このため、各
遅延ゲートから出力端子Ｑ1 までの間に、ｎ個のマルチ
プレクサを通過するために固定遅延量が累積されて増加
し、形成可能な最小パルス幅が大きくなってしまう。ま
た、通過するマルチプレクサの数が多くなればなるほど
マルチプレクサＭ1 〜Ｍ7 による遅延誤差が積算される
ことになるので、遅延特性の単調性が損なわれてしまう
欠点があった。
【０００４】
【発明が解決しようとする課題】このような問題を解決
してパルス幅精度およびパルス幅の単調性を向上させる
とともに、形成可能な最小パルス幅を小さくできるよう
にするために、図５に示すように、上記複数段の遅延ゲ
ートＧ１，Ｇ２，Ｇ３・・・の各段に一対のトランジス
タＴｒよりなる差動増幅器ＤＡ1,ＤＡ2,ＤＡ3 ・・・を
設けている。そして、各差動増幅器の一対の差動増幅用
トランジスタＴｒの各出力を共通に導出し、カスコード
接続されているアンプ７に与え、上記カスコードアンプ
７を構成する一対の差動増幅用トランジスタ７ａ，７ｂ
をオン・オフ動作させるようにしている。なお、これら
のトランジスタ７ａ，７ｂの出力端子に抵抗器Ｒ１，Ｒ
２がそれぞれ接続されている。
してパルス幅精度およびパルス幅の単調性を向上させる
とともに、形成可能な最小パルス幅を小さくできるよう
にするために、図５に示すように、上記複数段の遅延ゲ
ートＧ１，Ｇ２，Ｇ３・・・の各段に一対のトランジス
タＴｒよりなる差動増幅器ＤＡ1,ＤＡ2,ＤＡ3 ・・・を
設けている。そして、各差動増幅器の一対の差動増幅用
トランジスタＴｒの各出力を共通に導出し、カスコード
接続されているアンプ７に与え、上記カスコードアンプ
７を構成する一対の差動増幅用トランジスタ７ａ，７ｂ
をオン・オフ動作させるようにしている。なお、これら
のトランジスタ７ａ，７ｂの出力端子に抵抗器Ｒ１，Ｒ
２がそれぞれ接続されている。
【０００５】したがって、与えられた遅延条件に応じて
スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３・・・を選択的に
動作させることにより、上記複数の差動増幅器ＤＡ1,Ｄ
Ａ2,ＤＡ3 ・・・のいずれか一つを動作させると、上記
入力信号を所定の時間だけ極めて高精度に遅延させた信
号ＯＵＴおよびＯＵＴＢが上記一対の差動増幅用トラン
ジスタ７ａ，７ｂの出力端子から得られる。
スイッチ回路ＳＷ１，ＳＷ２，ＳＷ３・・・を選択的に
動作させることにより、上記複数の差動増幅器ＤＡ1,Ｄ
Ａ2,ＤＡ3 ・・・のいずれか一つを動作させると、上記
入力信号を所定の時間だけ極めて高精度に遅延させた信
号ＯＵＴおよびＯＵＴＢが上記一対の差動増幅用トラン
ジスタ７ａ，７ｂの出力端子から得られる。
【０００６】しかし、このようにして入力信号を遅延さ
せると、超高速で動作させたときにジッタが発生してし
まう問題がある。すなわち、図５の回路においてスイッ
チ回路ＳＷｎが“Ｈ”で、遅延ゲートＧｎの出力を選択
している場合を考える。この状態において入力端子にパ
ルスが入り、端子ＩＮが“Ｌ”→“Ｈ”になったとする
と、遅延ゲートＧ１の伝搬遅延時間後に差動増幅器ＤＡ
1 を構成するトランジスタＴｒ11のベース電圧は、
“Ｌ”→“Ｈ”になる。そして、各差動増幅器ＤＡ2,Ｄ
Ａ3 ・・・を構成するトランジスタＴｒ21、Ｔｒ31・・
・Ｔｒn1のベース電圧は、順次“Ｌ”→“Ｈ”になる。
この場合、他方のトランジスタＴｒ12、Ｔｒ22・・・Ｔ
ｒn2の各ベース電圧は、“Ｈ”→“Ｌ”になる。
せると、超高速で動作させたときにジッタが発生してし
まう問題がある。すなわち、図５の回路においてスイッ
チ回路ＳＷｎが“Ｈ”で、遅延ゲートＧｎの出力を選択
している場合を考える。この状態において入力端子にパ
ルスが入り、端子ＩＮが“Ｌ”→“Ｈ”になったとする
と、遅延ゲートＧ１の伝搬遅延時間後に差動増幅器ＤＡ
1 を構成するトランジスタＴｒ11のベース電圧は、
“Ｌ”→“Ｈ”になる。そして、各差動増幅器ＤＡ2,Ｄ
Ａ3 ・・・を構成するトランジスタＴｒ21、Ｔｒ31・・
・Ｔｒn1のベース電圧は、順次“Ｌ”→“Ｈ”になる。
この場合、他方のトランジスタＴｒ12、Ｔｒ22・・・Ｔ
ｒn2の各ベース電圧は、“Ｈ”→“Ｌ”になる。
【０００７】各トランジスタＴｒの遷移時において、そ
れぞれのトランジスタＴｒのベース・コレクタのジャン
クション容量を充電する電流が、これらの各トランジス
タＴｒにカスコード接続されているアンプ７に流れるの
で、それが出力信号ＯＵＴおよびＯＵＴＢにノイズとし
て現れることになる。例えば、スイッチ回路ＳＷｎによ
りＤＡｎが選択されている状態において、入力されたパ
ルスがｎ段のディレイ回路を通過した後、出力信号がカ
スコードアンプ７に出力されようとしているとき、別の
パルスが入力端子に入力されると、それが各トランジス
タＴｒの寄生容量を通してカスコード接続されているア
ンプ７を介して抵抗器Ｒ１、Ｒ２に流れる。このため、
Ｃ点およびＣＢ点にノイズが発生し、このノイズが上記
カスコードアンプ７の出力波形に乗ってしまう。これに
より、出力端子ＯＵＴ、ＯＵＴＢから出力される信号波
形にジッタが発生してしまう不都合があった。
れぞれのトランジスタＴｒのベース・コレクタのジャン
クション容量を充電する電流が、これらの各トランジス
タＴｒにカスコード接続されているアンプ７に流れるの
で、それが出力信号ＯＵＴおよびＯＵＴＢにノイズとし
て現れることになる。例えば、スイッチ回路ＳＷｎによ
りＤＡｎが選択されている状態において、入力されたパ
ルスがｎ段のディレイ回路を通過した後、出力信号がカ
スコードアンプ７に出力されようとしているとき、別の
パルスが入力端子に入力されると、それが各トランジス
タＴｒの寄生容量を通してカスコード接続されているア
ンプ７を介して抵抗器Ｒ１、Ｒ２に流れる。このため、
Ｃ点およびＣＢ点にノイズが発生し、このノイズが上記
カスコードアンプ７の出力波形に乗ってしまう。これに
より、出力端子ＯＵＴ、ＯＵＴＢから出力される信号波
形にジッタが発生してしまう不都合があった。
【０００８】このようなジッタが発生する理由を図６〜
図８に従って説明する。図６および図７は、入力端子Ｉ
Ｎ，ＩＮＢに信号が入ったときのＡ点、ＡＢ点、Ｃ点、
ＣＢ点の電圧波形を示したもので、図７は８００ｐＳ付
近の部分の拡大図である。これらの図において、Ｉは第
１の電圧目盛りを示し、Ａ点、ＡＢ点の電位がこの電圧
目盛りで表されている。また、IIは第２の電圧目盛りを
示し、Ｃ点、ＣＢ点の電位がこの電圧目盛りで表されて
いる。
図８に従って説明する。図６および図７は、入力端子Ｉ
Ｎ，ＩＮＢに信号が入ったときのＡ点、ＡＢ点、Ｃ点、
ＣＢ点の電圧波形を示したもので、図７は８００ｐＳ付
近の部分の拡大図である。これらの図において、Ｉは第
１の電圧目盛りを示し、Ａ点、ＡＢ点の電位がこの電圧
目盛りで表されている。また、IIは第２の電圧目盛りを
示し、Ｃ点、ＣＢ点の電位がこの電圧目盛りで表されて
いる。
【０００９】図６および図７から明らかなように、信号
が入力されると８００ｐＳ付近で約１２ｍＶ程度のノイ
ズＮが発生する。このようなノイズが発生すると、図８
の波形図に示すように信号の振幅値が正常値とは異なっ
てしまうので、信号の極性が反転する際にΔｔの時間遅
れとなりジッタが生じる。なお、タイミングのずれた信
号が各ゲートに入るに従ってセンスアンプ入力部の波形
は平均化され、出力波形にはノイズが殆ど現れなくな
る。本発明は上述の問題点に鑑み、形成可能な最小パル
ス幅を小さくできるようにするとともに、超高速で動作
させてもジッタが発生しないようにすることを目的とす
る。
が入力されると８００ｐＳ付近で約１２ｍＶ程度のノイ
ズＮが発生する。このようなノイズが発生すると、図８
の波形図に示すように信号の振幅値が正常値とは異なっ
てしまうので、信号の極性が反転する際にΔｔの時間遅
れとなりジッタが生じる。なお、タイミングのずれた信
号が各ゲートに入るに従ってセンスアンプ入力部の波形
は平均化され、出力波形にはノイズが殆ど現れなくな
る。本発明は上述の問題点に鑑み、形成可能な最小パル
ス幅を小さくできるようにするとともに、超高速で動作
させてもジッタが発生しないようにすることを目的とす
る。
【００１０】
【課題を解決するための手段】本発明のパルス信号発生
回路は、入力端子に与えられた入力信号を遅延させるた
めに互いに縦続接続されて設けられた複数段の遅延ゲー
トと、上記遅延ゲートを通過した信号を所定のタイミン
グで導出するために上記複数段の遅延ゲートの各段の間
にそれぞれ接続された第１の差動接続回路と、上記第１
の差動接続回路から出力される信号をカスコードアンプ
に共通に供給するために設けられた第１および第２の入
力線と、上記第１の差動接続回路を構成する一対のトラ
ンジスタのそれぞれに与えられる入力信号と同じ入力信
号が与えられる一対のトランジスタを有し、これらのト
ランジスタの出力が上記第１の差動接続回路のトランジ
スタとは逆の極性となるように上記第１および第２の入
力線に接続されている第２の差動接続回路とを具備して
いる。
回路は、入力端子に与えられた入力信号を遅延させるた
めに互いに縦続接続されて設けられた複数段の遅延ゲー
トと、上記遅延ゲートを通過した信号を所定のタイミン
グで導出するために上記複数段の遅延ゲートの各段の間
にそれぞれ接続された第１の差動接続回路と、上記第１
の差動接続回路から出力される信号をカスコードアンプ
に共通に供給するために設けられた第１および第２の入
力線と、上記第１の差動接続回路を構成する一対のトラ
ンジスタのそれぞれに与えられる入力信号と同じ入力信
号が与えられる一対のトランジスタを有し、これらのト
ランジスタの出力が上記第１の差動接続回路のトランジ
スタとは逆の極性となるように上記第１および第２の入
力線に接続されている第２の差動接続回路とを具備して
いる。
【００１１】
【作用】第２の差動接続回路を設け、セレクトされてい
ない第１の差動接続回路を構成する一対のトランジスタ
のベース・コレクタのジャンクション容量を充放電する
電流と同じ大きさで流れる方向が逆の電流を、上記第２
の差動接続回路を構成する一対のトランジスタを介して
上記第１および第２の入力線に流して相互に打ち消し合
うようにし、パルスが入力されたときにセレクトされて
いない第１の差動接続回路を構成する一対のトランジス
タのベース・コレクタのジャンクション容量を充放電す
る電流がカスコードアンプに流れないようにする。
ない第１の差動接続回路を構成する一対のトランジスタ
のベース・コレクタのジャンクション容量を充放電する
電流と同じ大きさで流れる方向が逆の電流を、上記第２
の差動接続回路を構成する一対のトランジスタを介して
上記第１および第２の入力線に流して相互に打ち消し合
うようにし、パルスが入力されたときにセレクトされて
いない第１の差動接続回路を構成する一対のトランジス
タのベース・コレクタのジャンクション容量を充放電す
る電流がカスコードアンプに流れないようにする。
【００１２】
【実施例】図１は、本発明の一実施例を示すパルス信号
発生回路の回路図である。図１から明らかなように、本
実施例のパルス信号発生回路は遅延ゲートＧと遅延ゲー
トＧとの間に、第１の差動接続回路１と第２の差動接続
回路２との二つを介設している。第１の差動接続回路１
は、互いに差動接続された一対のトランジスタ１ａ，１
ｂと、セレクタ３によって選択された所定のタイミング
でオン動作するスイッチング用トランジスタ１ｃとから
なり、入力された信号を出力端子ＯＵＴ，ＯＵＴＢに送
出するために設けられている。
発生回路の回路図である。図１から明らかなように、本
実施例のパルス信号発生回路は遅延ゲートＧと遅延ゲー
トＧとの間に、第１の差動接続回路１と第２の差動接続
回路２との二つを介設している。第１の差動接続回路１
は、互いに差動接続された一対のトランジスタ１ａ，１
ｂと、セレクタ３によって選択された所定のタイミング
でオン動作するスイッチング用トランジスタ１ｃとから
なり、入力された信号を出力端子ＯＵＴ，ＯＵＴＢに送
出するために設けられている。
【００１３】一方、第２の差動接続回路２は、上述した
ノイズを低減するために配設されているもので、上記第
１の差動接続回路１と同様に一対のトランジスタ２ａ，
２ｂが差動接続されるとともに、上記スイッチング用ト
ランジスタ１ｃに対応するトランジスタ２ｃがこれら一
対のトランジスタ２ａ，２ｂに接続されて構成されてい
る。上記トランジスタ２ｃは、そのエミッタとベースと
が直接接続されていて、常にオフ状態となっている。
ノイズを低減するために配設されているもので、上記第
１の差動接続回路１と同様に一対のトランジスタ２ａ，
２ｂが差動接続されるとともに、上記スイッチング用ト
ランジスタ１ｃに対応するトランジスタ２ｃがこれら一
対のトランジスタ２ａ，２ｂに接続されて構成されてい
る。上記トランジスタ２ｃは、そのエミッタとベースと
が直接接続されていて、常にオフ状態となっている。
【００１４】このように構成された第１の差動接続回路
１および第２の差動接続回路２は、対応するトランジス
タ１ａ，１ｂおよび２ａ，２ｂの各コレクタから出力さ
れる出力の極性が、互いに逆極性となるようにカスコー
ドアンプ７の入力線Ｑ／ＱＢにそれぞれ接続されてい
る。すなわち、ベースが共通に接続されている第１のト
ランジスタ１ａ，２ａについて見れば、トランジスタ１
ａが入力線Ｑに接続されるとともに、トランジスタ２ａ
が入力線ＱＢに接続されている。また、もう一方の対応
するトランジスタ１ｂ，２ｂの場合は、トランジスタ１
ｂが入力線ＱＢに接続されるとともに、トランジスタ２
ｂが入力線Ｑに接続されている。
１および第２の差動接続回路２は、対応するトランジス
タ１ａ，１ｂおよび２ａ，２ｂの各コレクタから出力さ
れる出力の極性が、互いに逆極性となるようにカスコー
ドアンプ７の入力線Ｑ／ＱＢにそれぞれ接続されてい
る。すなわち、ベースが共通に接続されている第１のト
ランジスタ１ａ，２ａについて見れば、トランジスタ１
ａが入力線Ｑに接続されるとともに、トランジスタ２ａ
が入力線ＱＢに接続されている。また、もう一方の対応
するトランジスタ１ｂ，２ｂの場合は、トランジスタ１
ｂが入力線ＱＢに接続されるとともに、トランジスタ２
ｂが入力線Ｑに接続されている。
【００１５】本実施例のパルス信号発生回路は、上述し
たように第１および第２の差動接続回路１、２における
各トランジスタの内、対応するトランジスタの出力が逆
極性となるようにカスコードアンプ７の入力線Ｑ／ＱＢ
にそれぞれ接続しているので、入力端子ＩＮ，ＩＮＢに
パルスが入った場合、ベース電圧が“Ｌ”→“Ｈ”に変
化するトランジスタと、“Ｈ”→“Ｌ”に変化するトラ
ンジスタとが一本の入力線に同じ数だけ共通に接続され
ていることになる。このため、遷移時において各トラン
ジスタのジャンクション容量を充放電する電流は互いに
キャンセルされる。したがって、図２の特性図および図
３の拡大特性図に示すように、出力端子ＣＢにはノイズ
Ｎが現れない。このため、図８において説明した遅れ時
間Δｔが発生する不都合を確実に防止することができ
る、超高速のディレーラインにおいてランダムパルスが
入力されてもジッタが発生しないようにすることができ
る。
たように第１および第２の差動接続回路１、２における
各トランジスタの内、対応するトランジスタの出力が逆
極性となるようにカスコードアンプ７の入力線Ｑ／ＱＢ
にそれぞれ接続しているので、入力端子ＩＮ，ＩＮＢに
パルスが入った場合、ベース電圧が“Ｌ”→“Ｈ”に変
化するトランジスタと、“Ｈ”→“Ｌ”に変化するトラ
ンジスタとが一本の入力線に同じ数だけ共通に接続され
ていることになる。このため、遷移時において各トラン
ジスタのジャンクション容量を充放電する電流は互いに
キャンセルされる。したがって、図２の特性図および図
３の拡大特性図に示すように、出力端子ＣＢにはノイズ
Ｎが現れない。このため、図８において説明した遅れ時
間Δｔが発生する不都合を確実に防止することができ
る、超高速のディレーラインにおいてランダムパルスが
入力されてもジッタが発生しないようにすることができ
る。
【００１６】
【発明の効果】本発明は上述したように、入力信号を遅
延させるための遅延ゲートを縦続接して複数段設け、上
記遅延ゲートと遅延ゲートとの間に信号を導出するため
の第１の差動接続回路を接続するとともに、上記第１の
差動接続回路と同じような構成の第２の差動接続回路を
設け、遷移時において各トランジスタのジャンクション
容量を充放電する電流が互いにキャンセルするようにし
たので、出力パルス信号の形成開始から終了までの時間
を非常に高精度に制御することができるとともに、パル
ス幅の精度を大幅に向上させることができ、しかも上記
第１の差動接続回路を構成するトランジスタのベース・
コレクタ間のジャンクション容量を充放電する電流によ
るノイズがメイン信号に加算されないようにすることが
できる。したがって、ランダムなパルス信号が入力され
てもそれによってジッタが発生しないようにすることが
できる。
延させるための遅延ゲートを縦続接して複数段設け、上
記遅延ゲートと遅延ゲートとの間に信号を導出するため
の第１の差動接続回路を接続するとともに、上記第１の
差動接続回路と同じような構成の第２の差動接続回路を
設け、遷移時において各トランジスタのジャンクション
容量を充放電する電流が互いにキャンセルするようにし
たので、出力パルス信号の形成開始から終了までの時間
を非常に高精度に制御することができるとともに、パル
ス幅の精度を大幅に向上させることができ、しかも上記
第１の差動接続回路を構成するトランジスタのベース・
コレクタ間のジャンクション容量を充放電する電流によ
るノイズがメイン信号に加算されないようにすることが
できる。したがって、ランダムなパルス信号が入力され
てもそれによってジッタが発生しないようにすることが
できる。
【図１】本発明の一実施例を示す要部回路図である。
【図２】パルスが入力されたときの各部の電圧を示す波
形図である。
形図である。
【図３】図２の波形図の特徴部分を説明するための波形
図である。
図である。
【図４】従来のパルス信号発生回路の一例を示す回路構
成図である。
成図である。
【図５】図４のパルス信号発生回路の欠点を解決したパ
ルス信号発生回路の構成を示す回路図である。
ルス信号発生回路の構成を示す回路図である。
【図６】図５のパルス信号発生回路の各部の電圧を示す
波形図である。
波形図である。
【図７】図６の波形図の特徴部分を説明するための波形
図である。
図である。
【図８】ノイズにより発生する時間遅れを説明するため
の波形図である。
の波形図である。
【符号の説明】 １ 第１の差動接続回路 ２ 第２の差動接続回路 ３ セレクタ ７ カスコードアンプ ＩＮ 入力端子 ＩＮＢ 入力端子 Ｑ 第１の信号入力線 ＱＢ 第２の信号入力線 Ｎ ノイズ
フロントページの続き (56)参考文献 特開 平４−17410（ＪＰ，Ａ) 特開 平４−72910（ＪＰ，Ａ) 特開 平１−170113（ＪＰ，Ａ) 特開 平２−39720（ＪＰ，Ａ) 特開 昭63−31214（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13
Claims (1)
- 【請求項１】入力端子に与えられた入力信号を遅延させ
るために互いに縦続接続されて設けられた複数段の遅延
ゲートと、上記遅延ゲートを通過した信号を所定のタイ
ミングで導出するために上記複数段の遅延ゲートの各段
の間にそれぞれ接続された第１の差動接続回路と、上記
第１の差動接続回路から出力される信号をカスコードア
ンプに共通に供給するために設けられた第１および第２
の入力線と、上記第１の差動接続回路を構成する一対の
トランジスタのそれぞれに与えられる入力信号と同じ入
力信号が与えられる一対のトランジスタを有し、これら
のトランジスタの出力が上記第１の差動接続回路のトラ
ンジスタとは逆の極性となるように上記第１および第２
の入力線に接続されている第２の差動接続回路とを具備
することを特徴とするパルス信号発生回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40977090A JP3158282B2 (ja) | 1990-12-10 | 1990-12-10 | パルス信号発生回路 |
| DE4140564A DE4140564C2 (de) | 1990-12-10 | 1991-12-09 | Pulssignalgenerator und zugeordnete Kaskodeschaltung |
| US07/803,992 US5191234A (en) | 1990-12-10 | 1991-12-09 | Pulse signal generator and cascode differential amplifier |
| GB9412110A GB2277843B (en) | 1990-12-10 | 1991-12-10 | Cascode circuits |
| GB9126210A GB2251994B (en) | 1990-12-10 | 1991-12-10 | Pulse signal generators |
| KR1019910022509A KR0153244B1 (ko) | 1990-12-10 | 1991-12-10 | 펄스신호 발생회로 |
| US07/959,682 US5243240A (en) | 1990-12-10 | 1992-10-13 | Pulse signal generator having delay stages and feedback path to control delay time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40977090A JP3158282B2 (ja) | 1990-12-10 | 1990-12-10 | パルス信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04213214A JPH04213214A (ja) | 1992-08-04 |
| JP3158282B2 true JP3158282B2 (ja) | 2001-04-23 |
Family
ID=18519056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40977090A Expired - Fee Related JP3158282B2 (ja) | 1990-12-10 | 1990-12-10 | パルス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158282B2 (ja) |
-
1990
- 1990-12-10 JP JP40977090A patent/JP3158282B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04213214A (ja) | 1992-08-04 |
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