JP3164918B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路に関
し、特にゲートアレイにおける低消費電力の出力回路を
有する半導体集積回路に関する。
し、特にゲートアレイにおける低消費電力の出力回路を
有する半導体集積回路に関する。
【０００２】
【従来の技術】ゲートアレイの出力回路の回路形式の中
で同一基板上にバイポーラトランジスタとＭＯＳトラン
ジスタを混在したＢｉＣＭＯＳ型出力回路はバイポーラ
トランジスタの高速性とＭＯＳトランジスタの低消費電
力性とを合わせ持った回路形式として広く利用されてい
る。
で同一基板上にバイポーラトランジスタとＭＯＳトラン
ジスタを混在したＢｉＣＭＯＳ型出力回路はバイポーラ
トランジスタの高速性とＭＯＳトランジスタの低消費電
力性とを合わせ持った回路形式として広く利用されてい
る。
【０００３】ＢｉＣＭＯＳ型出力回路の一例を示す図７
において、従来のＢｉＣＭＯＳ型出力回路は、入力段は
入力端子１を介して入力信号を受けるＮチャネルのＭＯ
Ｓ型電界効果トランジスタ（以下ＮＭＯＳと呼ぶ）Ｎ１
を有し、ＮＭＯＳＮ１はプルアップ抵抗Ｒ１を介して電
源に接続されている。出力段はショットキーバリアダイ
オード付ＮＰＮトランジスタＱ１およびＱ２が２段縦型
に接続され、第一のショットキーバリアダイオード付Ｎ
ＰＮトランジスタＱ１はコレクタが出力端子３に接続さ
れているオープンコレクタ形式の出力回路である。ま
た、第二のショットキーバリアダイオード付ＮＰＮトラ
ンジスタＱ２のコレクタは抵抗Ｒ２を介して電源に接続
され、また、エミッタ抵抗Ｒ３を介して接地電位に接続
されている。図７に示す回路の次段に接続される回路の
入力端子は抵抗Ｒ５を介して電源に接続される。ここ
で、抵抗Ｒ５は消費電力を抑える為に数十ＫΩの値に設
定されている。
において、従来のＢｉＣＭＯＳ型出力回路は、入力段は
入力端子１を介して入力信号を受けるＮチャネルのＭＯ
Ｓ型電界効果トランジスタ（以下ＮＭＯＳと呼ぶ）Ｎ１
を有し、ＮＭＯＳＮ１はプルアップ抵抗Ｒ１を介して電
源に接続されている。出力段はショットキーバリアダイ
オード付ＮＰＮトランジスタＱ１およびＱ２が２段縦型
に接続され、第一のショットキーバリアダイオード付Ｎ
ＰＮトランジスタＱ１はコレクタが出力端子３に接続さ
れているオープンコレクタ形式の出力回路である。ま
た、第二のショットキーバリアダイオード付ＮＰＮトラ
ンジスタＱ２のコレクタは抵抗Ｒ２を介して電源に接続
され、また、エミッタ抵抗Ｒ３を介して接地電位に接続
されている。図７に示す回路の次段に接続される回路の
入力端子は抵抗Ｒ５を介して電源に接続される。ここ
で、抵抗Ｒ５は消費電力を抑える為に数十ＫΩの値に設
定されている。
【０００４】入力端子１にハイレべルのデータ信号が入
力された場合、ＮＭＯＳＮ１は導通状態、第一のショッ
トキーバリアダイオード付ＮＰＮトランジスタＱ１およ
び第二のショットキーバリアダイオード付ＮＰＮトラン
ジスタＱ２の各々は非導通状態となり、出力端子３は抵
抗Ｒ５により電源電位Ｖｃｃまで上昇する。入力端子１
にロウレベルのデータ信号が入力された場合、ＮＭＯＳ
Ｎ１は非導通状態、ＮＰＮトランジスタＱ１およびＮＰ
ＮトランジスタＱ２は導通状態となり、出力端子３には
ロウレベルが出力される。
力された場合、ＮＭＯＳＮ１は導通状態、第一のショッ
トキーバリアダイオード付ＮＰＮトランジスタＱ１およ
び第二のショットキーバリアダイオード付ＮＰＮトラン
ジスタＱ２の各々は非導通状態となり、出力端子３は抵
抗Ｒ５により電源電位Ｖｃｃまで上昇する。入力端子１
にロウレベルのデータ信号が入力された場合、ＮＭＯＳ
Ｎ１は非導通状態、ＮＰＮトランジスタＱ１およびＮＰ
ＮトランジスタＱ２は導通状態となり、出力端子３には
ロウレベルが出力される。
【０００５】
【発明が解決しようとする課題】上述した従来のＢｉＣ
ＭＯＳ型出力回路では、出力端子に接続されているオー
プンコレクタ形式の第一のショットキーバリアダイオー
ド付ＮＰＮトランジスタおよびその前段に接続されてい
る第二のショットキーバリアダイオード付ＮＰＮトラン
ジスタに定常電流が流れる。これは、出力端子に電流負
荷がある場合に、その駆動電流を供給する為、ならびに
第一および第二のショットキーバリアダイオード付ＮＰ
Ｎトランジスタを導通させて第一、第二のショットキー
バリアダイオード付ＮＰＮトランジスタをコレクタ飽和
に陥らせない為であるが、出力端子に接続された上記第
一のショットキーバリアダイオード付ＮＰＮトランジス
タＱ１がスイッチング動作をするとき以外にも電力を消
費するという問題点があった。
ＭＯＳ型出力回路では、出力端子に接続されているオー
プンコレクタ形式の第一のショットキーバリアダイオー
ド付ＮＰＮトランジスタおよびその前段に接続されてい
る第二のショットキーバリアダイオード付ＮＰＮトラン
ジスタに定常電流が流れる。これは、出力端子に電流負
荷がある場合に、その駆動電流を供給する為、ならびに
第一および第二のショットキーバリアダイオード付ＮＰ
Ｎトランジスタを導通させて第一、第二のショットキー
バリアダイオード付ＮＰＮトランジスタをコレクタ飽和
に陥らせない為であるが、出力端子に接続された上記第
一のショットキーバリアダイオード付ＮＰＮトランジス
タＱ１がスイッチング動作をするとき以外にも電力を消
費するという問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、エミッタを接地電位に接続しコレクタを出力端子に
接続する第１のバイポーラトランジスタと、エミッタを
前記第１のバイポーラトランジスタのベースおよび第１
の抵抗を介して前記接地電位に接続し、ベースを第２の
抵抗を介しておよびコレクタを第３の抵抗を介して正電
位電源に接続する第２のバイポーラトランジスタと、前
記第２のバイポーラトランジスタのコレクタと前記正電
源間に前記第３の抵抗より抵抗値の小さい第４の抵抗を
介して接続され、ゲート電極にシステムクロック信号と
同期した信号を受ける第１の電界効果トランジスタと、
前記第２のバイポーラトランジスタのベースと前記接地
電位間に接続され、ゲート電極に入力信号を受けて前記
第２のバイポーラトランジスタのオン／オフを制御する
第２の電界効果トランジスタとを備え前記システムクロ
ック信号に同期して前期第１のバイポーラトランジスタ
がスイッチング動作をする半導体集積回路であって、前
記システムクロック信号に同期した信号により、前記第
１のバイポーラトランジスタがスイッチングし得るタイ
ミングのとき前記第１の電界効果トランジスタが導通状
態になり、前記スイッチングし得るタイミング以外のと
き前記第１の電界効果トランジスタが非導通状態になる
よう制御される。
は、エミッタを接地電位に接続しコレクタを出力端子に
接続する第１のバイポーラトランジスタと、エミッタを
前記第１のバイポーラトランジスタのベースおよび第１
の抵抗を介して前記接地電位に接続し、ベースを第２の
抵抗を介しておよびコレクタを第３の抵抗を介して正電
位電源に接続する第２のバイポーラトランジスタと、前
記第２のバイポーラトランジスタのコレクタと前記正電
源間に前記第３の抵抗より抵抗値の小さい第４の抵抗を
介して接続され、ゲート電極にシステムクロック信号と
同期した信号を受ける第１の電界効果トランジスタと、
前記第２のバイポーラトランジスタのベースと前記接地
電位間に接続され、ゲート電極に入力信号を受けて前記
第２のバイポーラトランジスタのオン／オフを制御する
第２の電界効果トランジスタとを備え前記システムクロ
ック信号に同期して前期第１のバイポーラトランジスタ
がスイッチング動作をする半導体集積回路であって、前
記システムクロック信号に同期した信号により、前記第
１のバイポーラトランジスタがスイッチングし得るタイ
ミングのとき前記第１の電界効果トランジスタが導通状
態になり、前記スイッチングし得るタイミング以外のと
き前記第１の電界効果トランジスタが非導通状態になる
よう制御される。
【０００７】
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】本発明による第１の実施例の半導体集積回
路の回路図である図１を参照すると、本発明の第１の実
施例の半導体集積回路は、オープンコレクタ形式の第一
のショットキーバリアダイオード付ＮＰＮトランジスタ
Ｑ１の前段に第二のショットキーバリアダイオード付Ｎ
ＰＮトランジスタＱ２のコレクタと電源の間には抵抗Ｒ
２と抵抗Ｒ４が並列に接続され、抵抗Ｒ４と電源間には
システムクロック信号と同相の信号によって導通制御さ
れるＰチャネルのＭＯＳ型電界効果トランジスタ（以下
ＰＭＯＳと呼ぶ）ＰＭＯＳＰ１を備えている。ＰＭＯＳ
Ｐ１のゲート端子は、入力端子２に接続され、この入力
端子２には図５に示す回路構成の信号遅延回路を含むパ
ルス発生回路が備えられている。また、ＮＰＮトランジ
スタＱ２の前段にはＮチャネルのＭＯＳ型電界効果トラ
ンジスタ（以下ＮＭＯＳと呼ぶ）ＮＭＯＳＮ１を有し、
ＮＭＯＳＮ１のゲートは入力端子１に接続されている。
さらに、電源ＶｃｃとＮＭＯＳＮ１のソースとの間に抵
抗Ｒ１を有し、抵抗Ｒ１の端点がＮＰＮトランジスタＱ
２のベースに接続される構成である。図１に示す回路の
次段に接続される回路の入力端子は抵抗Ｒ５を介して電
源に接続される。ここで、抵抗Ｒ５は消費電力を抑える
為に数十ＫΩの値に設定されている。上記回路構成によ
る回路動作について図２を参照して説明すると、入力端
子１にハイレベルのデータ信号ＩＮが入力された場合、
ＮＭＯＳＮ１は導通状態、ＮＰＮトランジスタＱ１およ
びＮＰＮトランジスタＱ２は非導通状態となり、出力端
子３の出力ＯＵＴは抵抗Ｒ５により電源電圧Ｖｃｃまで
上昇する。入力端子１にロウレベルのデータ信号ＩＮが
入力された場合、ＮＭＯＳＮ１は非導通状態、ＮＰＮト
ランジスタＱ１およびＮＰＮトランジスタＱ２は導通状
態となり、出力端子３の出力ＯＵＴはロウレベルを出力
する。
路の回路図である図１を参照すると、本発明の第１の実
施例の半導体集積回路は、オープンコレクタ形式の第一
のショットキーバリアダイオード付ＮＰＮトランジスタ
Ｑ１の前段に第二のショットキーバリアダイオード付Ｎ
ＰＮトランジスタＱ２のコレクタと電源の間には抵抗Ｒ
２と抵抗Ｒ４が並列に接続され、抵抗Ｒ４と電源間には
システムクロック信号と同相の信号によって導通制御さ
れるＰチャネルのＭＯＳ型電界効果トランジスタ（以下
ＰＭＯＳと呼ぶ）ＰＭＯＳＰ１を備えている。ＰＭＯＳ
Ｐ１のゲート端子は、入力端子２に接続され、この入力
端子２には図５に示す回路構成の信号遅延回路を含むパ
ルス発生回路が備えられている。また、ＮＰＮトランジ
スタＱ２の前段にはＮチャネルのＭＯＳ型電界効果トラ
ンジスタ（以下ＮＭＯＳと呼ぶ）ＮＭＯＳＮ１を有し、
ＮＭＯＳＮ１のゲートは入力端子１に接続されている。
さらに、電源ＶｃｃとＮＭＯＳＮ１のソースとの間に抵
抗Ｒ１を有し、抵抗Ｒ１の端点がＮＰＮトランジスタＱ
２のベースに接続される構成である。図１に示す回路の
次段に接続される回路の入力端子は抵抗Ｒ５を介して電
源に接続される。ここで、抵抗Ｒ５は消費電力を抑える
為に数十ＫΩの値に設定されている。上記回路構成によ
る回路動作について図２を参照して説明すると、入力端
子１にハイレベルのデータ信号ＩＮが入力された場合、
ＮＭＯＳＮ１は導通状態、ＮＰＮトランジスタＱ１およ
びＮＰＮトランジスタＱ２は非導通状態となり、出力端
子３の出力ＯＵＴは抵抗Ｒ５により電源電圧Ｖｃｃまで
上昇する。入力端子１にロウレベルのデータ信号ＩＮが
入力された場合、ＮＭＯＳＮ１は非導通状態、ＮＰＮト
ランジスタＱ１およびＮＰＮトランジスタＱ２は導通状
態となり、出力端子３の出力ＯＵＴはロウレベルを出力
する。
【００１０】また、図５および図６を参照すると、端子
１１に入力される信号を生成するパルス発生回路は、シ
ステムクロックｃｋが第一の信号遅延回路Ｄ１を介して
第一のフリップフロップＦＦ１に入力され出力信号ｑ１
は信号遅延ｔ１を伴って出力される。また、第二のフリ
ップフロップＦＦ２には第一の信号遅延回路Ｄ１および
第二の信号遅延回路Ｄ２を通してシステムクロックｃｋ
が入力されその出力ｑ２は信号遅延ｔ２を伴う。第二の
フリップフロップＦＦ２の出力ｑ２はＮＯＴ素子４を通
して第一のフリップフロップＦＦ２の出力ｑ２はＮＯＴ
素子４を通して第一のフリップフロップのデータに入力
される。第一のフリップフロップＦＦ１の出力ｑ１及び
第二のフリップフロップＦＦ２の出力ｑ２を排他的ＮＯ
Ｒ素子５を通すシステムクロックの出力ＣＫＯＵＴが生
成される。
１１に入力される信号を生成するパルス発生回路は、シ
ステムクロックｃｋが第一の信号遅延回路Ｄ１を介して
第一のフリップフロップＦＦ１に入力され出力信号ｑ１
は信号遅延ｔ１を伴って出力される。また、第二のフリ
ップフロップＦＦ２には第一の信号遅延回路Ｄ１および
第二の信号遅延回路Ｄ２を通してシステムクロックｃｋ
が入力されその出力ｑ２は信号遅延ｔ２を伴う。第二の
フリップフロップＦＦ２の出力ｑ２はＮＯＴ素子４を通
して第一のフリップフロップＦＦ２の出力ｑ２はＮＯＴ
素子４を通して第一のフリップフロップのデータに入力
される。第一のフリップフロップＦＦ１の出力ｑ１及び
第二のフリップフロップＦＦ２の出力ｑ２を排他的ＮＯ
Ｒ素子５を通すシステムクロックの出力ＣＫＯＵＴが生
成される。
【００１１】このとき、区間ＴＤおよびＴＷはそれぞれ
信号遅延回路Ｄ１、Ｄ２によって以下のように設計する
ことができる。
信号遅延回路Ｄ１、Ｄ２によって以下のように設計する
ことができる。
【００１２】ＴＤ＝Ｄ１＋Ｄ２ ＴＷ＝（Ｄ１＋Ｄ２＋ｔ２＋ｔ４）−（Ｄ１＋ｔ１＋ｔ
３）＝Ｄ２＋（ｔ４−ｔ３） ここで、フリップフロップＦＦ１とＦＦ２は近接して配
置した同一のフリップフロップを使用するので信号遅延
ｔ１及びｔ２は等しいと考えて良い。上記の式によれば
信号遅延回路Ｄ１、及びＤ２の信号遅延ｄ１、ｄ２を適
当な値に設定することにより、システムクロック信号Ｃ
Ｋに同期し、且つ、デューティー変換された信号を生成
することができる。
３）＝Ｄ２＋（ｔ４−ｔ３） ここで、フリップフロップＦＦ１とＦＦ２は近接して配
置した同一のフリップフロップを使用するので信号遅延
ｔ１及びｔ２は等しいと考えて良い。上記の式によれば
信号遅延回路Ｄ１、及びＤ２の信号遅延ｄ１、ｄ２を適
当な値に設定することにより、システムクロック信号Ｃ
Ｋに同期し、且つ、デューティー変換された信号を生成
することができる。
【００１３】上述した回路構成により、端子３の出力信
号の電位一定時はＰＭＯＳＰ１が非導通状態、電位変化
時にはＰＭＯＳＰ１が導通状態となるように信号遅延回
路Ｄ１、Ｄ２の信号遅延ｄ１、ｄ２を設定する。これに
より、出力信号が立ち下がる前後、すなわちＴＷ区間で
は第二のショットキーバリアダイオード付トランジスタ
Ｑ２に流れる電流は抵抗Ｒ２及び抵抗Ｒ４によって決定
され、また、出力信号ＯＵＴがロウレベルに安定した
後、すなわち区間ＴＷ経過後には抵抗Ｒ２のみによって
決定される。従って、例えば抵抗Ｒ２の抵抗値を第一の
ショットキーバリアダイオード付ＮＰＮトランジスタＱ
１が飽和しない程度に十分大きな値（数十ＫΩ）に設定
し、且つ、抵抗Ｒ４の抵抗値を抵抗Ｒ２の抵抗値よりも
十分小さく（数ＫΩ）設定することにより、動作速度を
損なうことなく消費電力、特に出力信号ＯＵＴがロウレ
ベル一定の時間領域において定常電流を低減できる。
号の電位一定時はＰＭＯＳＰ１が非導通状態、電位変化
時にはＰＭＯＳＰ１が導通状態となるように信号遅延回
路Ｄ１、Ｄ２の信号遅延ｄ１、ｄ２を設定する。これに
より、出力信号が立ち下がる前後、すなわちＴＷ区間で
は第二のショットキーバリアダイオード付トランジスタ
Ｑ２に流れる電流は抵抗Ｒ２及び抵抗Ｒ４によって決定
され、また、出力信号ＯＵＴがロウレベルに安定した
後、すなわち区間ＴＷ経過後には抵抗Ｒ２のみによって
決定される。従って、例えば抵抗Ｒ２の抵抗値を第一の
ショットキーバリアダイオード付ＮＰＮトランジスタＱ
１が飽和しない程度に十分大きな値（数十ＫΩ）に設定
し、且つ、抵抗Ｒ４の抵抗値を抵抗Ｒ２の抵抗値よりも
十分小さく（数ＫΩ）設定することにより、動作速度を
損なうことなく消費電力、特に出力信号ＯＵＴがロウレ
ベル一定の時間領域において定常電流を低減できる。
【００１４】次に、本発明の参考例の半導体集積回路を
図３に示す。この参考例は、オープンコレクタ形式の第
一のショットキーバリアダイオード付ＮＰＮトランジス
タＱ１の前段には第二のショットキーバリアダイオード
付ＮＰＮトランジスタＱ２が接続されている。第２のシ
ョットキーバリアダイオード付ＮＰＮトランジスタＱ２
のエミッタに接続されている抵抗Ｒ３と直列にＮＭＯＳ
Ｎ２を備えている。また、次段に接続される回路の入力
端子は抵抗Ｒ５を介して電源に接続される。ここで、抵
抗Ｒ５は消費電力を抑える為に数十ＫΩの値に設定され
ている。回路動作は図１に示す第１の実施例と同様であ
り、ＮＭＯＳＮ２は図１に示す第一の実施例におけるＰ
ＭＯＳＰ１と同じ作用をするので図示するのに留め説明
は省略する。その為、出力信号がロウレベル一定の時に
は抵抗Ｒ３に電流は流れず、出力電流は流れず、出力信
号がロウレベル一定の時間領域における消費電力を低減
できる。
図３に示す。この参考例は、オープンコレクタ形式の第
一のショットキーバリアダイオード付ＮＰＮトランジス
タＱ１の前段には第二のショットキーバリアダイオード
付ＮＰＮトランジスタＱ２が接続されている。第２のシ
ョットキーバリアダイオード付ＮＰＮトランジスタＱ２
のエミッタに接続されている抵抗Ｒ３と直列にＮＭＯＳ
Ｎ２を備えている。また、次段に接続される回路の入力
端子は抵抗Ｒ５を介して電源に接続される。ここで、抵
抗Ｒ５は消費電力を抑える為に数十ＫΩの値に設定され
ている。回路動作は図１に示す第１の実施例と同様であ
り、ＮＭＯＳＮ２は図１に示す第一の実施例におけるＰ
ＭＯＳＰ１と同じ作用をするので図示するのに留め説明
は省略する。その為、出力信号がロウレベル一定の時に
は抵抗Ｒ３に電流は流れず、出力電流は流れず、出力信
号がロウレベル一定の時間領域における消費電力を低減
できる。
【００１５】
【発明の効果】以上説明したように本発明は、システム
クロック信号の周期に基づいて定常電流を制御できる構
成にしたので、システム駆動時における消費電力を低減
できる効果を有する。
クロック信号の周期に基づいて定常電流を制御できる構
成にしたので、システム駆動時における消費電力を低減
できる効果を有する。
【図１】本発明の第１の実施例の半導体集積回路の回路
図である。
図である。
【図２】図１に示す第１の実施例の動作を説明するタイ
ミングチャートである。
ミングチャートである。
【図３】本発明の参考例の回路図である。
【図４】図３に示す参考例の動作を説明するタイミング
チャートである。
チャートである。
【図５】本発明の第１の実施例及び参考例のシステムク
ロック発生回路の回路図である。
ロック発生回路の回路図である。
【図６】図５に示すシステムクロック発生回路の動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図７】従来の半導体集積回路の回路図である。
１，２，１１ 入力端子 ３，６ 出力端子 ４ ＮＯＴ素子 ５ 排他的ＮＯＲ素子 Ｑ１，Ｑ２ ショットキーバリアダイオード付ＮＰＮ
トランジスタ Ｎ１，Ｎ２ ＮチャネルのＭＯＳ型ＦＥＴ Ｐ１ ＰチャネルのＭＯＳ型ＦＥＴ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗 Ｄ１，Ｄ２ 信号遅延回路 ＦＦ１，ＦＦ２ フリップフロップ Δｐｗ 従来の出力回路と本発明による出力回路との
消費電力の差 ｄ１ 第一の信号遅延回路Ｄ１の信号遅延 ｄ２ 第二の信号遅延回路Ｄ２の信号遅延 ｔ０ ＮＯＴ素子の信号遅延 ｔ１ 第一のフリップフロップＦＦ１内部の信号遅延 ｔ２ 第二のフリップフロップＦＦ２内部の信号遅延 ｔ３ 排他的ＮＯＲ素子５の信号遅延 Ｖｃｃ 電源
トランジスタ Ｎ１，Ｎ２ ＮチャネルのＭＯＳ型ＦＥＴ Ｐ１ ＰチャネルのＭＯＳ型ＦＥＴ Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗 Ｄ１，Ｄ２ 信号遅延回路 ＦＦ１，ＦＦ２ フリップフロップ Δｐｗ 従来の出力回路と本発明による出力回路との
消費電力の差 ｄ１ 第一の信号遅延回路Ｄ１の信号遅延 ｄ２ 第二の信号遅延回路Ｄ２の信号遅延 ｔ０ ＮＯＴ素子の信号遅延 ｔ１ 第一のフリップフロップＦＦ１内部の信号遅延 ｔ２ 第二のフリップフロップＦＦ２内部の信号遅延 ｔ３ 排他的ＮＯＲ素子５の信号遅延 Ｖｃｃ 電源
Claims (1)
- 【請求項１】 エミッタを接地電位に接続しコレクタを
出力端子に接続する第１のバイポーラトランジスタと、
エミッタを前記第１のバイポーラトランジスタのベース
および第１の抵抗を介して前記接地電位に接続し、ベー
スを第２の抵抗を介しておよびコレクタを第３の抵抗を
介して正電位電源に接続する第２のバイポーラトランジ
スタと、前記第２のバイポーラトランジスタのコレクタ
と前記正電源間に前記第３の抵抗より抵抗値の小さい第
４の抵抗を介して接続され、ゲート電極にシステムクロ
ック信号と同期した信号を受ける第１の電界効果トラン
ジスタと、前記第２のバイポーラトランジスタのベース
と前記接地電位間に接続され、ゲート電極に入力信号を
受けて前記第２のバイポーラトランジスタのオン／オフ
を制御する第２の電界効果トランジスタとを備え前記シ
ステムクロック信号に同期して前期第１のバイポーラト
ランジスタがスイッチング動作をする半導体集積回路で
あって、前記システムクロック信号に同期した信号によ
り、前記第１のバイポーラトランジスタがスイッチング
し得るタイミングのとき前記第１の電界効果トランジス
タが導通状態になり、前記スイッチングし得るタイミン
グ以外のとき前記第１の電界効果トランジスタが非導通
状態になるよう制御されることを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30106092A JP3164918B2 (ja) | 1992-11-11 | 1992-11-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30106092A JP3164918B2 (ja) | 1992-11-11 | 1992-11-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151729A JPH06151729A (ja) | 1994-05-31 |
| JP3164918B2 true JP3164918B2 (ja) | 2001-05-14 |
Family
ID=17892387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30106092A Expired - Fee Related JP3164918B2 (ja) | 1992-11-11 | 1992-11-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164918B2 (ja) |
-
1992
- 1992-11-11 JP JP30106092A patent/JP3164918B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151729A (ja) | 1994-05-31 |
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