JP3175653B2 - クロストークエラー改善方式及び方法 - Google Patents
クロストークエラー改善方式及び方法Info
- Publication number
- JP3175653B2 JP3175653B2 JP20987597A JP20987597A JP3175653B2 JP 3175653 B2 JP3175653 B2 JP 3175653B2 JP 20987597 A JP20987597 A JP 20987597A JP 20987597 A JP20987597 A JP 20987597A JP 3175653 B2 JP3175653 B2 JP 3175653B2
- Authority
- JP
- Japan
- Prior art keywords
- net
- delay
- crosstalk
- wiring
- analysis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ、ＰＷＢ
（プリント配線板）等のクロストークエラー改善方式及
び方法に関する。
（プリント配線板）等のクロストークエラー改善方式及
び方法に関する。
【０００２】
【従来の技術】本発明に関連する技術の公知文献として
下記記載のものが参照される。 （１）特開平７−１３５４５７号公報。 （２）樹下行三（編者）、「論理装置のＣＡＤ」、情報
処理学会、昭和５６年３月２０日発行、３１〜６２ペー
ジ。
下記記載のものが参照される。 （１）特開平７−１３５４５７号公報。 （２）樹下行三（編者）、「論理装置のＣＡＤ」、情報
処理学会、昭和５６年３月２０日発行、３１〜６２ペー
ジ。
【０００３】従来技術のレイアウト方式においては、配
線ピッチが大きい場合、隣接配線によるクロストークの
影響は考慮する必要がなかった。しかし、パターンの微
細化に伴い配線ピッチが小さくなるにつれ、クロストー
クの影響は無視できなくなり、配置配線終了後に隣接配
線によるクロストーク量を計算してクロストーク解析を
行い、クロストークエラーを起こしているネット自体あ
るいはクロストークの原因となっている隣接ネットの配
線パターンを人手修正していた。
線ピッチが大きい場合、隣接配線によるクロストークの
影響は考慮する必要がなかった。しかし、パターンの微
細化に伴い配線ピッチが小さくなるにつれ、クロストー
クの影響は無視できなくなり、配置配線終了後に隣接配
線によるクロストーク量を計算してクロストーク解析を
行い、クロストークエラーを起こしているネット自体あ
るいはクロストークの原因となっている隣接ネットの配
線パターンを人手修正していた。
【０００４】あるいは、クロストークエラーを起こしそ
うな長いネットを発生しないように、予め人手で配置配
線設計を適宜工夫したり、論理設計時に過剰に中継バッ
ファを挿入しておいて、クロストークの影響を受け易い
必要以上に長い配線が発生しないようにする等してい
た。
うな長いネットを発生しないように、予め人手で配置配
線設計を適宜工夫したり、論理設計時に過剰に中継バッ
ファを挿入しておいて、クロストークの影響を受け易い
必要以上に長い配線が発生しないようにする等してい
た。
【０００５】また配線設計において、各ネットの配線経
路がある一定線長以上直線的に配線されないように、線
長制御を行う自動配線手段を用いてクロストークエラー
の発生を抑える手法も行われている。
路がある一定線長以上直線的に配線されないように、線
長制御を行う自動配線手段を用いてクロストークエラー
の発生を抑える手法も行われている。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方式は下記記載の問題点を有している。
た従来の方式は下記記載の問題点を有している。
【０００７】第１の問題点は、クロストークエラー検出
後に、当該ネットあるいは隣接ネットの配線結果を人手
修正することが必要とされている、ということである。
後に、当該ネットあるいは隣接ネットの配線結果を人手
修正することが必要とされている、ということである。
【０００８】その理由は、人手による配線修正工数が多
大である上に、修正するネットの配線長そのものが長い
ため、配線混雑の度合いによっては、配線修正だけでは
クロストークエラーを除去・改善しきれない場合がある
ためである。
大である上に、修正するネットの配線長そのものが長い
ため、配線混雑の度合いによっては、配線修正だけでは
クロストークエラーを除去・改善しきれない場合がある
ためである。
【０００９】第２の問題点は、クロストークエラーを起
こさないように予め人手で配置配線設計を工夫すること
が必要とされる、ということである。
こさないように予め人手で配置配線設計を工夫すること
が必要とされる、ということである。
【００１０】その理由は、人手配置配線作業に多大な工
数を必要とするためと、論理設計段階から予めレイアウ
ト（フロアプラン）を意識する必要があり、それが設計
の制約となって、設計の困難さが増し、それによっても
所要工数が増大するためである。
数を必要とするためと、論理設計段階から予めレイアウ
ト（フロアプラン）を意識する必要があり、それが設計
の制約となって、設計の困難さが増し、それによっても
所要工数が増大するためである。
【００１１】第３の問題点は、論理設計時に過剰に中継
バッファを挿入することになる、ということである。
バッファを挿入することになる、ということである。
【００１２】その理由は、論理修正に工数を要するため
と、過剰な中継バッファがレイアウト収容性を悪化させ
たり、消費電力を増大させる、ためである。
と、過剰な中継バッファがレイアウト収容性を悪化させ
たり、消費電力を増大させる、ためである。
【００１３】第４の問題点としては、配線設計において
各ネットの配線経路がある一定線長以上直線的に配線さ
れないように線長制御を行う自動配線手段を用いてクロ
ストークエラーの発生を抑える場合に生ずる問題があ
る。
各ネットの配線経路がある一定線長以上直線的に配線さ
れないように線長制御を行う自動配線手段を用いてクロ
ストークエラーの発生を抑える場合に生ずる問題があ
る。
【００１４】すなわち、ネットの配線長そのものが長い
ため配線混雑の度合いによっては、配線長制限だけでは
クロストークエラーを除去・改善しきれない場合がある
こと、及び、必要以上に配線の折れ曲がりや迂回を発生
してレイアウト収容性を悪化させるためである。
ため配線混雑の度合いによっては、配線長制限だけでは
クロストークエラーを除去・改善しきれない場合がある
こと、及び、必要以上に配線の折れ曲がりや迂回を発生
してレイアウト収容性を悪化させるためである。
【００１５】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、クロストークエ
ラーの検出に動作タイミングを考慮することにより、隣
接ネットの中で被検ネットに影響する可能性のあるネッ
トのみについてクロストーク量を計算することを可能と
し、より精度の高いクロストークエラー改善を可能にす
る方式及び方法を提供することにある。
てなされたものであって、その目的は、クロストークエ
ラーの検出に動作タイミングを考慮することにより、隣
接ネットの中で被検ネットに影響する可能性のあるネッ
トのみについてクロストーク量を計算することを可能と
し、より精度の高いクロストークエラー改善を可能にす
る方式及び方法を提供することにある。
【００１６】本発明の他の目的は、通常の配置配線を行
ったレイアウト結果でクロストークエラーを起こしたネ
ットについて、影響を及ぼしている隣接ネットあるいは
隣接ネットの属するパス上のネットの配線経路の途中に
ディレイゲートを挿入してタイミングをずらすことによ
ってクロストークエラーを自動改善することで、クロス
トークエラーの人手修正工数を削減する、クロストーク
エラー改善方式及び方法を提供することにある。
ったレイアウト結果でクロストークエラーを起こしたネ
ットについて、影響を及ぼしている隣接ネットあるいは
隣接ネットの属するパス上のネットの配線経路の途中に
ディレイゲートを挿入してタイミングをずらすことによ
ってクロストークエラーを自動改善することで、クロス
トークエラーの人手修正工数を削減する、クロストーク
エラー改善方式及び方法を提供することにある。
【００１７】そして、本発明の更に別の目的は以下のよ
うなものである。すなわち、ネットの配線経路修正のみ
でクロストークエラーを改善しようとしても、修正する
ネットの配線長そのものが長い場合には配線混雑の度合
いによってはエラー除去・改善しきれない場合があるの
に対して、ディレイゲートによる隣接ネットのタイミン
グをずらす方法では配線混雑部を避けて改善が行えるた
めクロストークエラー改善の可能性が広がる。
うなものである。すなわち、ネットの配線経路修正のみ
でクロストークエラーを改善しようとしても、修正する
ネットの配線長そのものが長い場合には配線混雑の度合
いによってはエラー除去・改善しきれない場合があるの
に対して、ディレイゲートによる隣接ネットのタイミン
グをずらす方法では配線混雑部を避けて改善が行えるた
めクロストークエラー改善の可能性が広がる。
【００１８】また、論理設計時に過剰に中継バッファを
挿入しておくことによるレイアウト収容性の悪化や消費
電力の増大を防ぐ。
挿入しておくことによるレイアウト収容性の悪化や消費
電力の増大を防ぐ。
【００１９】そして、ネットの配線経路がある一定線長
以上直線的に配線されないように線長制御を行う自動配
線手段を用いる場合に問題となる、配線混雑領域でのク
ロストークエラーを除去・改善の限界の克服と必要以上
の配線の折れ曲がりや迂回によるレイアウト収容性の悪
化の抑制を行う。
以上直線的に配線されないように線長制御を行う自動配
線手段を用いる場合に問題となる、配線混雑領域でのク
ロストークエラーを除去・改善の限界の克服と必要以上
の配線の折れ曲がりや迂回によるレイアウト収容性の悪
化の抑制を行う。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明のクロストークエラー改善方式は、ＬＳＩ、
ＰＷＢ等のレイアウト設計において、回路を構成するブ
ロック間の論理接続情報、ブロックの配置結果やブロッ
ク間接続の配線結果の物理情報、遅延解析に必要なブロ
ックの内部遅延や配線遅延計算用パラメータ等の遅延ラ
イブラリ情報、クロストーク解析に必要なクロストーク
量計算用パラメータ等のクロストーク解析用ライブラリ
情報を入力する論理／ライブラリ入力手段と、回路の目
標性能を規定するパスの遅延時間制限値を入力するパス
遅延制限値入力手段と、回路の正常動作を保証するため
のネットのクロストーク量制限値を入力するクロストー
ク量制限値入力手段と、全パスあるいは一部パスについ
ての遅延解析を行うパス遅延解析手段と、前記遅延解析
の結果からネットの動作タイミングを求めるネット動作
タイミング検出手段と、全ネットあるいは一部ネットに
ついてそのネット（被検ネットと呼ぶ）と被検ネットの
配線に隣接する配線を持つネット（隣接ネットと呼ぶ）
との動作タイミングのオーバーラップを検出するタイミ
ングオーバーラップ検出手段と、クロストーク解析用ラ
イブラリ情報を用いて前記タイミングオーバーラップ検
出手段で検出されたタイミングオーバーラップのある隣
接ネットから被検ネットへのクロストーク量を計算しク
ロストークエラーを起こしているネットを検出するクロ
ストーク解析手段と、前記クロストーク解析手段による
クロストーク解析で検出されたクロストークエラーを起
こしている被検ネットとタイミングオーバーラップのあ
る隣接ネットあるいは隣接ネットの属するパス上のネッ
トに対して被検ネットとのタイミングオーバーラップを
無くしてクロストークエラーを改善可能でかつその隣接
ネットの属するパスの遅延時間制限を満足可能な１つ以
上のディレイゲートを挿入するディレイゲート挿入手段
と、前記ディレイゲート挿入手段により隣接ネットに挿
入されたディレイゲートをそのネットの実配線結果の経
路上もしくはその近傍の配置可能な場所でかつ被検ネッ
トのクロストークエラーの改善可能な位置に配置するデ
ィレイゲート配置手段と、前記ディレイゲートの挿入と
配置によって分割されたネットの配線および、ディレイ
ゲートの挿入と配置によって影響を受ける（配線ショー
ト等の設計規則エラーを起こす）他のネットの配線につ
いて再配線を行うインクリメンタル配線手段と、配置配
線結果を出力する出力手段と、前記各手段の制御手段
と、を有している。
め、本発明のクロストークエラー改善方式は、ＬＳＩ、
ＰＷＢ等のレイアウト設計において、回路を構成するブ
ロック間の論理接続情報、ブロックの配置結果やブロッ
ク間接続の配線結果の物理情報、遅延解析に必要なブロ
ックの内部遅延や配線遅延計算用パラメータ等の遅延ラ
イブラリ情報、クロストーク解析に必要なクロストーク
量計算用パラメータ等のクロストーク解析用ライブラリ
情報を入力する論理／ライブラリ入力手段と、回路の目
標性能を規定するパスの遅延時間制限値を入力するパス
遅延制限値入力手段と、回路の正常動作を保証するため
のネットのクロストーク量制限値を入力するクロストー
ク量制限値入力手段と、全パスあるいは一部パスについ
ての遅延解析を行うパス遅延解析手段と、前記遅延解析
の結果からネットの動作タイミングを求めるネット動作
タイミング検出手段と、全ネットあるいは一部ネットに
ついてそのネット（被検ネットと呼ぶ）と被検ネットの
配線に隣接する配線を持つネット（隣接ネットと呼ぶ）
との動作タイミングのオーバーラップを検出するタイミ
ングオーバーラップ検出手段と、クロストーク解析用ラ
イブラリ情報を用いて前記タイミングオーバーラップ検
出手段で検出されたタイミングオーバーラップのある隣
接ネットから被検ネットへのクロストーク量を計算しク
ロストークエラーを起こしているネットを検出するクロ
ストーク解析手段と、前記クロストーク解析手段による
クロストーク解析で検出されたクロストークエラーを起
こしている被検ネットとタイミングオーバーラップのあ
る隣接ネットあるいは隣接ネットの属するパス上のネッ
トに対して被検ネットとのタイミングオーバーラップを
無くしてクロストークエラーを改善可能でかつその隣接
ネットの属するパスの遅延時間制限を満足可能な１つ以
上のディレイゲートを挿入するディレイゲート挿入手段
と、前記ディレイゲート挿入手段により隣接ネットに挿
入されたディレイゲートをそのネットの実配線結果の経
路上もしくはその近傍の配置可能な場所でかつ被検ネッ
トのクロストークエラーの改善可能な位置に配置するデ
ィレイゲート配置手段と、前記ディレイゲートの挿入と
配置によって分割されたネットの配線および、ディレイ
ゲートの挿入と配置によって影響を受ける（配線ショー
ト等の設計規則エラーを起こす）他のネットの配線につ
いて再配線を行うインクリメンタル配線手段と、配置配
線結果を出力する出力手段と、前記各手段の制御手段
と、を有している。
【００２１】本発明においては、上記論理／ライブラリ
入力手段、パス遅延制約入力手段、ネット動作タイミン
グ検出手段、タイミングオーバーラップ検出手段、クロ
ストーク量制限値入力手段、パス遅延解析手段、クロス
トーク解析手段、ディレイゲート挿入手段、インクリメ
ンタル配線手段、出力手段、制御手段と、ディレイゲー
ト挿入手段により挿入されたディレイゲートをクロスト
ークエラーの改善可能な位置に配置する場合にその対象
配置位置に他のブロックが存在しても近傍の配置可能位
置を探すのではなく配置エラーを許して重ねて配置する
中継バッファ配置手段と、前記ディレイゲート配置手段
により配置されたディレイゲートが配置エラーを起こし
ている場合にその重なりを除去するようにブロックの配
置をずらす配置エラー除去手段と、を有している。
入力手段、パス遅延制約入力手段、ネット動作タイミン
グ検出手段、タイミングオーバーラップ検出手段、クロ
ストーク量制限値入力手段、パス遅延解析手段、クロス
トーク解析手段、ディレイゲート挿入手段、インクリメ
ンタル配線手段、出力手段、制御手段と、ディレイゲー
ト挿入手段により挿入されたディレイゲートをクロスト
ークエラーの改善可能な位置に配置する場合にその対象
配置位置に他のブロックが存在しても近傍の配置可能位
置を探すのではなく配置エラーを許して重ねて配置する
中継バッファ配置手段と、前記ディレイゲート配置手段
により配置されたディレイゲートが配置エラーを起こし
ている場合にその重なりを除去するようにブロックの配
置をずらす配置エラー除去手段と、を有している。
【００２２】本発明においては、ディレイゲートのかわ
りにディレイインバータゲート２段を１組として選択、
挿入、配置、配線するようにしてもよい。
りにディレイインバータゲート２段を１組として選択、
挿入、配置、配線するようにしてもよい。
【００２３】また、本発明は、上記論理／ライブラリ入
力手段、パス遅延制約入力手段、ネット動作タイミング
検出手段、タイミングオーバーラップ検出手段、クロス
トーク量制限値入力手段、パス遅延解析手段、クロスト
ーク解析手段、出力手段、制御手段と、被検ネットとタ
イミングにオーバーラップのある隣接ネットのうち被検
ネットと常に同方向に信号変化（スイッチング）する隣
接ネットを検出する同方向ネット検出手段と、前記同方
向ネット検出手段で検出された隣接ネットに対して２個
のインバータゲートを挿入するインバータゲート挿入手
段と、前記インバータゲート挿入手段により隣接ネット
に挿入されたインバータゲートをそのネットの実配線結
果の経路上で被検ネットとの実配線平行配線区間の始点
／終点となる位置もしくはその近傍の配置可能な場所に
配置するインバータゲート配置手段と、前記インバータ
ゲートの挿入と配置によって分割されたネットの配線お
よびインバータゲートの挿入と配置によって影響を受け
る（配線ショート等の設計規則エラーを起こす）他のネ
ットの配線について再配線を行うインクリメンタル配線
手段と、を有している。
力手段、パス遅延制約入力手段、ネット動作タイミング
検出手段、タイミングオーバーラップ検出手段、クロス
トーク量制限値入力手段、パス遅延解析手段、クロスト
ーク解析手段、出力手段、制御手段と、被検ネットとタ
イミングにオーバーラップのある隣接ネットのうち被検
ネットと常に同方向に信号変化（スイッチング）する隣
接ネットを検出する同方向ネット検出手段と、前記同方
向ネット検出手段で検出された隣接ネットに対して２個
のインバータゲートを挿入するインバータゲート挿入手
段と、前記インバータゲート挿入手段により隣接ネット
に挿入されたインバータゲートをそのネットの実配線結
果の経路上で被検ネットとの実配線平行配線区間の始点
／終点となる位置もしくはその近傍の配置可能な場所に
配置するインバータゲート配置手段と、前記インバータ
ゲートの挿入と配置によって分割されたネットの配線お
よびインバータゲートの挿入と配置によって影響を受け
る（配線ショート等の設計規則エラーを起こす）他のネ
ットの配線について再配線を行うインクリメンタル配線
手段と、を有している。
【００２４】また、本発明は、上記論理／ライブラリ入
力手段、パス遅延制約入力手段、ネット動作タイミング
検出手段、タイミングオーバーラップ検出手段、クロス
トーク量制限値入力手段、パス遅延解析手段、クロスト
ーク解析手段、同方向ネット検出手段、インバータゲー
ト挿入手段、インクリメンタル配線手段、出力手段、制
御手段と、前記インバータゲート挿入手段により隣接ネ
ットに挿入されたインバータゲートをそのネットの実配
線結果の経路上で被検ネットとの実配線平行配線区間の
始点／終点となる位置に配置する場合にその対象配置位
置に他のブロックが存在しても近傍の配置可能位置を探
すのではなく配置エラーを許して重ねて配置するインバ
ータゲート配置手段と、前記インバータゲート配置手段
により配置されたインバータゲートが配置エラーを起こ
している場合に、その重なりを除去するようにブロック
の配置をずらす配置エラー除去手段と、を有している。
力手段、パス遅延制約入力手段、ネット動作タイミング
検出手段、タイミングオーバーラップ検出手段、クロス
トーク量制限値入力手段、パス遅延解析手段、クロスト
ーク解析手段、同方向ネット検出手段、インバータゲー
ト挿入手段、インクリメンタル配線手段、出力手段、制
御手段と、前記インバータゲート挿入手段により隣接ネ
ットに挿入されたインバータゲートをそのネットの実配
線結果の経路上で被検ネットとの実配線平行配線区間の
始点／終点となる位置に配置する場合にその対象配置位
置に他のブロックが存在しても近傍の配置可能位置を探
すのではなく配置エラーを許して重ねて配置するインバ
ータゲート配置手段と、前記インバータゲート配置手段
により配置されたインバータゲートが配置エラーを起こ
している場合に、その重なりを除去するようにブロック
の配置をずらす配置エラー除去手段と、を有している。
【００２５】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、パス遅延解析手段（図１の１０５）による遅延解析
結果からネット動作タイミング検出手段（図１の１０
６）が各ネットの動作タイミングを求め、タイミングオ
ーバーラップ検出手段（図１の１０７）が各ネット（被
検ネット）とその隣接ネットとの動作タイミングのオー
バーラップを検出して、クロストーク解析手段（図１の
１０８）がクロストーク解析用ライブラリ情報（図１の
１１７）を用いてタイミングオーバーラップのある隣接
ネットから被検ネットへのクロストーク量を計算してク
ロストークエラーを起こしているネットを検出し、ディ
レイゲート挿入手段（図１の１０９）がクロストークエ
ラーを起こしている被検ネットとタイミングオーバーラ
ップのある隣接ネットあるいは隣接ネットの属するパス
上のネットに対してクロストークエラーを改善可能でか
つその隣接ネットの属するパスの遅延時間制限を満足可
能な１つ以上のディレイゲートをタイミングオーバーラ
ップを無くすように挿入し、ディレイゲート配置手段
（図１の１１０）が挿入されたディレイゲートをそのネ
ットの実配線結果の経路上もしくはその近傍の配置可能
な場所でかつ被検ネットのクロストークエラーの改善可
能な位置に配置し、インクリメンタル配線手段（図１の
１１１）がディレイゲートの挿入と配置によって分割さ
れたネットの配線およびディレイゲートの挿入と配置に
よって影響を受ける（例えば配線ショート等の設計規則
エラーを起こす）他のネットの再配線を行い、自動でク
ロストークエラーの改善ができるようにしたものであ
る。本発明の実施の形態において、上記各手段は、例え
ばコンピュータで実行されるプログラムによって実現す
ることができる。
に説明する。本発明は、その好ましい実施の形態におい
て、パス遅延解析手段（図１の１０５）による遅延解析
結果からネット動作タイミング検出手段（図１の１０
６）が各ネットの動作タイミングを求め、タイミングオ
ーバーラップ検出手段（図１の１０７）が各ネット（被
検ネット）とその隣接ネットとの動作タイミングのオー
バーラップを検出して、クロストーク解析手段（図１の
１０８）がクロストーク解析用ライブラリ情報（図１の
１１７）を用いてタイミングオーバーラップのある隣接
ネットから被検ネットへのクロストーク量を計算してク
ロストークエラーを起こしているネットを検出し、ディ
レイゲート挿入手段（図１の１０９）がクロストークエ
ラーを起こしている被検ネットとタイミングオーバーラ
ップのある隣接ネットあるいは隣接ネットの属するパス
上のネットに対してクロストークエラーを改善可能でか
つその隣接ネットの属するパスの遅延時間制限を満足可
能な１つ以上のディレイゲートをタイミングオーバーラ
ップを無くすように挿入し、ディレイゲート配置手段
（図１の１１０）が挿入されたディレイゲートをそのネ
ットの実配線結果の経路上もしくはその近傍の配置可能
な場所でかつ被検ネットのクロストークエラーの改善可
能な位置に配置し、インクリメンタル配線手段（図１の
１１１）がディレイゲートの挿入と配置によって分割さ
れたネットの配線およびディレイゲートの挿入と配置に
よって影響を受ける（例えば配線ショート等の設計規則
エラーを起こす）他のネットの再配線を行い、自動でク
ロストークエラーの改善ができるようにしたものであ
る。本発明の実施の形態において、上記各手段は、例え
ばコンピュータで実行されるプログラムによって実現す
ることができる。
【００２６】本発明の第２の実施の形態においては、中
継バッファ配置手段が挿入された中継バッファをクロス
トークエラーの改善可能な位置に配置する場合に、その
対象配置位置に他のブロックが存在しても近傍の配置可
能位置を探すのではなく、配置エラーを許して重ねて配
置し、配置エラー除去手段（図１５の１５１１）が配置
された中継バッファが配置エラーを起こしている場合に
その重なりを除去するようにブロックの配置をずらすこ
とでより理想的な配置位置への中継バッファの配置が可
能になり、より精度の高いクロストークエラーの改善が
実現できる。
継バッファ配置手段が挿入された中継バッファをクロス
トークエラーの改善可能な位置に配置する場合に、その
対象配置位置に他のブロックが存在しても近傍の配置可
能位置を探すのではなく、配置エラーを許して重ねて配
置し、配置エラー除去手段（図１５の１５１１）が配置
された中継バッファが配置エラーを起こしている場合に
その重なりを除去するようにブロックの配置をずらすこ
とでより理想的な配置位置への中継バッファの配置が可
能になり、より精度の高いクロストークエラーの改善が
実現できる。
【００２７】本発明の第２の実施の形態においては、デ
ィレイゲート配置手段が挿入されたディレイゲートをク
ロストークエラーの改善可能な位置に配置する場合に、
その対象配置位置に他のブロックが存在しても近傍の配
置可能位置を探すのではなく、配置エラーを許して重ね
て配置し、配置エラー除去手段（図１５の１５１１）
が、配置されたディレイゲートが配置エラーを起こして
いる場合に、その重なりを除去するようにブロックの配
置をずらすことで、より理想的な配置位置へのディレイ
ゲートの配置が可能になり、より精度の高いクロストー
クエラーの改善が実現できる。
ィレイゲート配置手段が挿入されたディレイゲートをク
ロストークエラーの改善可能な位置に配置する場合に、
その対象配置位置に他のブロックが存在しても近傍の配
置可能位置を探すのではなく、配置エラーを許して重ね
て配置し、配置エラー除去手段（図１５の１５１１）
が、配置されたディレイゲートが配置エラーを起こして
いる場合に、その重なりを除去するようにブロックの配
置をずらすことで、より理想的な配置位置へのディレイ
ゲートの配置が可能になり、より精度の高いクロストー
クエラーの改善が実現できる。
【００２８】本発明の第３の実施の形態においては、デ
ィレイゲートのかわりにディレイインバータゲート２段
を１組として選択、挿入、配置、配線してクロストーク
エラーを改善する。
ィレイゲートのかわりにディレイインバータゲート２段
を１組として選択、挿入、配置、配線してクロストーク
エラーを改善する。
【００２９】これらは、実際の配置配線結果を基に、信
号の動作タイミングのオーバーラップを考慮してディレ
イゲート／ディレイインバータゲートの配置と付随する
ネットの配線を行うため精度の高いクロストークエラー
改善が実現できる。
号の動作タイミングのオーバーラップを考慮してディレ
イゲート／ディレイインバータゲートの配置と付随する
ネットの配線を行うため精度の高いクロストークエラー
改善が実現できる。
【００３０】本発明の第４の実施の形態においては、同
方向ネット検出手段（図１８の１８０８）が被検ネット
とタイミングにオーバーラップのある隣接ネットのうち
被検ネットと常に同方向に信号変化（スイッチング）す
る隣接ネットを検出し、インバータゲート挿入手段（図
１８の１８１０）が検出された隣接ネットに対して２個
のインバータゲートを挿入し、インバータゲート配置手
段（図１８の１８１１）がそれらディレイゲートをその
ネットの実配線結果の経路上で被検ネットとの実配線平
行配線区間の始点／終点となる位置もしくはその近傍の
配置可能な場所に配置し、インクリメンタル配線手段
（図１８の１８１２）がインバータゲートの挿入と配置
によって分割されたネットの配線およびインバータゲー
トの挿入と配置によって影響を受ける（配線ショート等
の設計規則エラーを起こす）他のネットの配線について
再配線を行い、自動でクロストークエラーの改善ができ
る。
方向ネット検出手段（図１８の１８０８）が被検ネット
とタイミングにオーバーラップのある隣接ネットのうち
被検ネットと常に同方向に信号変化（スイッチング）す
る隣接ネットを検出し、インバータゲート挿入手段（図
１８の１８１０）が検出された隣接ネットに対して２個
のインバータゲートを挿入し、インバータゲート配置手
段（図１８の１８１１）がそれらディレイゲートをその
ネットの実配線結果の経路上で被検ネットとの実配線平
行配線区間の始点／終点となる位置もしくはその近傍の
配置可能な場所に配置し、インクリメンタル配線手段
（図１８の１８１２）がインバータゲートの挿入と配置
によって分割されたネットの配線およびインバータゲー
トの挿入と配置によって影響を受ける（配線ショート等
の設計規則エラーを起こす）他のネットの配線について
再配線を行い、自動でクロストークエラーの改善ができ
る。
【００３１】本発明の第５の実施の形態においては、イ
ンバータゲート配置手段が前記インバータゲート挿入手
段により隣接ネットに挿入されたディレイゲートをその
ネットの実配線結果の経路上で被検ネットとの実配線平
行配線区間の始点／終点となる位置に配置する場合にそ
の対象配置位置に他のブロックが存在しても近傍の配置
可能位置を探すのではなく配置エラーを許して重ねて配
置し、配置エラー除去手段が配置されたインバータゲー
トが配置エラーを起こしている場合にその重なりを除去
するようにブロックの配置をずらすので、より理想的な
配置位置へのインバータゲートの配置が可能になり、よ
り精度の高いクロストークエラーの改善が実現できる。
ンバータゲート配置手段が前記インバータゲート挿入手
段により隣接ネットに挿入されたディレイゲートをその
ネットの実配線結果の経路上で被検ネットとの実配線平
行配線区間の始点／終点となる位置に配置する場合にそ
の対象配置位置に他のブロックが存在しても近傍の配置
可能位置を探すのではなく配置エラーを許して重ねて配
置し、配置エラー除去手段が配置されたインバータゲー
トが配置エラーを起こしている場合にその重なりを除去
するようにブロックの配置をずらすので、より理想的な
配置位置へのインバータゲートの配置が可能になり、よ
り精度の高いクロストークエラーの改善が実現できる。
【００３２】これらは、実際の配置配線結果を基に、信
号の動作タイミングのオーバーラップと、信号の変化方
向を考慮してディレイゲート／ディレイインバータゲー
トの配置と付随するネットの配線を行うため精度の高い
クロストークエラー改善が実現できる。
号の動作タイミングのオーバーラップと、信号の変化方
向を考慮してディレイゲート／ディレイインバータゲー
トの配置と付随するネットの配線を行うため精度の高い
クロストークエラー改善が実現できる。
【００３３】
【実施例】図１に本発明の一実施例のクロストークエラ
ー改善方式のブロック図を示す。
ー改善方式のブロック図を示す。
【００３４】図２に示すように、ゲート202、203、20
6、207、フリップフロップ201、204、205、208およびそ
れらのブロック間を接続するネット209〜222から成る論
理接続関係の一部分を例に説明する。この例は論理の一
部を表しているが、配置配線処理は全体について行われ
るものとする。
6、207、フリップフロップ201、204、205、208およびそ
れらのブロック間を接続するネット209〜222から成る論
理接続関係の一部分を例に説明する。この例は論理の一
部を表しているが、配置配線処理は全体について行われ
るものとする。
【００３５】従来のレイアウト手法を用いて配置配線処
理を行った結果、例えば図３に示すような配置配線結果
が得られたとする。従来手法では、クロストーク量制限
値を特に考慮されていない。
理を行った結果、例えば図３に示すような配置配線結果
が得られたとする。従来手法では、クロストーク量制限
値を特に考慮されていない。
【００３６】一般に、あるネット（Ｎ）のクロストーク
量（ＶN）は、そのネットに隣接する配線セグメント
（ｊ）との配線間容量（Ｃｊ）の総和（ΣＣｊ）を引き
数とする単調増加関数（ｆ）で表される。
量（ＶN）は、そのネットに隣接する配線セグメント
（ｊ）との配線間容量（Ｃｊ）の総和（ΣＣｊ）を引き
数とする単調増加関数（ｆ）で表される。
【００３７】 ＶN＝ｆ（Σ Ｃｊ） …(1)
【００３８】また、配線間容量は、ネットと配線セグメ
ントとの隣接区間（Ｌｊ）に対して単調増加し、ネット
と配線セグメントの隣接距離（Ｗｊ）に対して単調減少
する関数（ｇ）となる。隣接区間と隣接距離について
は、図４に示す。
ントとの隣接区間（Ｌｊ）に対して単調増加し、ネット
と配線セグメントの隣接距離（Ｗｊ）に対して単調減少
する関数（ｇ）となる。隣接区間と隣接距離について
は、図４に示す。
【００３９】 Ｃｊ＝ｇ（Ｌｊ，Ｗｊ） …(2)
【００４０】また、クロストークの影響を受けるには、
隣接するネット（あるいは配線セグメント）が被検ネッ
トと同時に同方向にスイッチングするときのみである。
隣接するネット（あるいは配線セグメント）が被検ネッ
トと同時に同方向にスイッチングするときのみである。
【００４１】したがって、あるネットのクロストーク量
を減少させるには、 ・隣接する配線セグメントそのものを減らすこと、 ・隣接する配線セグメントの隣接区間を短くすること、 ・配線セグメントとの隣接距離を長くすること、およ
び、 ・隣接するネット（あるいは配線セグメント）が同時に
同方向にスイッチングしないようにする、 ことが必要となる。
を減少させるには、 ・隣接する配線セグメントそのものを減らすこと、 ・隣接する配線セグメントの隣接区間を短くすること、 ・配線セグメントとの隣接距離を長くすること、およ
び、 ・隣接するネット（あるいは配線セグメント）が同時に
同方向にスイッチングしないようにする、 ことが必要となる。
【００４２】説明を簡単にするために、式（１）、
（２）を以下のような単純な式で近似する。
（２）を以下のような単純な式で近似する。
【００４３】 ｆ（Σ Ｃｊ）＝β・ΣＣｊ …(3) ｇ（Ｌｊ，Ｗｊ）＝γ・Ｌｊ／Ｗｊ …(4) （β、γは係数）
【００４４】すなわち、ＶNはΣ Ｃｊに正比例、Ｃｊ
はＬｊに正比例しＷｊに反比例するとする。するとクロ
ストーク量は以下の式になる。
はＬｊに正比例しＷｊに反比例するとする。するとクロ
ストーク量は以下の式になる。
【００４５】
【数１】
【００４６】図３の例で、１マスの辺の長さを縦横とも
１とし、隣接距離が３以内の配線セグメントとの間で配
線間容量を求める必要があるとする。またネット211の
配線結果301に隣接する配線セグメント303、304、305、
307、308、310のすべてがネット211と同時に同方向にス
イッチングする可能性があるとする。
１とし、隣接距離が３以内の配線セグメントとの間で配
線間容量を求める必要があるとする。またネット211の
配線結果301に隣接する配線セグメント303、304、305、
307、308、310のすべてがネット211と同時に同方向にス
イッチングする可能性があるとする。
【００４７】すなわち、図５に示すように動作タイミン
グにオーバーラップがあるとすると、ネット211が受け
るクロストーク量の最大値は、隣接配線セグメント30
3、304、305、307、308、310との間の配線間容量の和
を、次式(6)に代入して、以下のように求められる。
グにオーバーラップがあるとすると、ネット211が受け
るクロストーク量の最大値は、隣接配線セグメント30
3、304、305、307、308、310との間の配線間容量の和
を、次式(6)に代入して、以下のように求められる。
【００４８】
【数２】
【００４９】ここで、ネットのクロストーク量制限値が
例えば４０αであるとすると、ネット211はクロストー
クエラーを起こしていることになる。
例えば４０αであるとすると、ネット211はクロストー
クエラーを起こしていることになる。
【００５０】本実施例のクロストークエラー改善方式で
は、制御手段101の制御のもとに以下に記載のように各
手段は実行される。
は、制御手段101の制御のもとに以下に記載のように各
手段は実行される。
【００５１】図１を参照すると、まず論理／ライブラリ
入力手段102がブロック間の論理接続情報113、ブロック
の配置結果やブロック間接続の配線結果等の物理情報11
4および配置配線結果情報119、遅延解析に必要なブロッ
クの内部遅延や配線遅延計算用パラメータ等の遅延ライ
ブラリ情報115、クロストーク解析に必要なクロストー
ク解析用ライブラリ情報117を入力する。入力された各
情報は、各手段によって参照／更新される。配置配線結
果としては、例として従来手法でレイアウトされた図３
に示す結果が入力される。
入力手段102がブロック間の論理接続情報113、ブロック
の配置結果やブロック間接続の配線結果等の物理情報11
4および配置配線結果情報119、遅延解析に必要なブロッ
クの内部遅延や配線遅延計算用パラメータ等の遅延ライ
ブラリ情報115、クロストーク解析に必要なクロストー
ク解析用ライブラリ情報117を入力する。入力された各
情報は、各手段によって参照／更新される。配置配線結
果としては、例として従来手法でレイアウトされた図３
に示す結果が入力される。
【００５２】その後、パス遅延制限値入力手段103が各
パスの遅延制限値情報116を、クロストーク量制限値入
力手段103が各ネットのクロストーク量制限値118を入力
する。ここでは、前述したように、ネット211のクロス
トーク量制限値として４０αが入力される。
パスの遅延制限値情報116を、クロストーク量制限値入
力手段103が各ネットのクロストーク量制限値118を入力
する。ここでは、前述したように、ネット211のクロス
トーク量制限値として４０αが入力される。
【００５３】次に、パス遅延解析手段105が全パスの遅
延解析を行う。その結果にしたがって、ネット動作タイ
ミング検出手段106が、全ネットについてネットの動作
タイミングを求める。ネットの動作タイミングとは、そ
のネットを経由する全てのパスについて始点となるフリ
ップフロップにクロック信号が入力される時刻を０とし
て、信号が伝搬してそのネットの出力端子に信号が到着
するまでの時間（最小時間）と、そのネットの入力端子
に到着するまでの時間（最大時間）の範囲であり、その
ネットのスイッチング動作が起こる可能性のある時間を
表す。
延解析を行う。その結果にしたがって、ネット動作タイ
ミング検出手段106が、全ネットについてネットの動作
タイミングを求める。ネットの動作タイミングとは、そ
のネットを経由する全てのパスについて始点となるフリ
ップフロップにクロック信号が入力される時刻を０とし
て、信号が伝搬してそのネットの出力端子に信号が到着
するまでの時間（最小時間）と、そのネットの入力端子
に到着するまでの時間（最大時間）の範囲であり、その
ネットのスイッチング動作が起こる可能性のある時間を
表す。
【００５４】図５において、クロストーク量を表すグラ
フの横方向の範囲がネット（図ではネットを構成する配
線セグメントで定義している）の動作タイミングを表し
ている。
フの横方向の範囲がネット（図ではネットを構成する配
線セグメントで定義している）の動作タイミングを表し
ている。
【００５５】再び、図１を参照すると、クロストーク解
析手段108が、各ネットについてタイミングオーバーラ
ップ検出手段107によって、隣接ネットとの動作タイミ
ングのオーバーラップを考慮して、オーバーラップのあ
る隣接ネット（配線セグメント）からのクロストーク量
のピーク値を、図５のように求めることにより、全ての
ネットのクロストーク解析が行われる。
析手段108が、各ネットについてタイミングオーバーラ
ップ検出手段107によって、隣接ネットとの動作タイミ
ングのオーバーラップを考慮して、オーバーラップのあ
る隣接ネット（配線セグメント）からのクロストーク量
のピーク値を、図５のように求めることにより、全ての
ネットのクロストーク解析が行われる。
【００５６】このような動作タイミングを考慮したクロ
ストーク解析の結果、図３の例では、図５に見られるよ
うに、隣接するすべてのネットの配線セグメントからの
クロストークの和がピーク値となりクロストーク量が４
８α（＞４０α：制限値）となって、ネット211のクロ
ストークエラーが検出される。
ストーク解析の結果、図３の例では、図５に見られるよ
うに、隣接するすべてのネットの配線セグメントからの
クロストークの和がピーク値となりクロストーク量が４
８α（＞４０α：制限値）となって、ネット211のクロ
ストークエラーが検出される。
【００５７】再び図１を参照すると、ディレイゲート挿
入手段109が、クロストークエラーを起こしているネッ
ト211へのクロストーク量を低減するために、クロスト
ークの影響を及ぼしている隣接ネットの中から動作タイ
ミングをずらして影響を及ぼさなくすることが可能なネ
ットを選択し、そのネットの動作タイミングをずらすよ
うに、そのネットの属するパス上にディレイゲートを挿
入する。この操作をエラーを解消できるまで繰り返す。
入手段109が、クロストークエラーを起こしているネッ
ト211へのクロストーク量を低減するために、クロスト
ークの影響を及ぼしている隣接ネットの中から動作タイ
ミングをずらして影響を及ぼさなくすることが可能なネ
ットを選択し、そのネットの動作タイミングをずらすよ
うに、そのネットの属するパス上にディレイゲートを挿
入する。この操作をエラーを解消できるまで繰り返す。
【００５８】この場合、エラーネット211について、図
５の配線セグメント307、308（これは図２のネット218
に属する）からのクロストークを無くすために、図７に
示すようにゲート206の入力側ネット217にディレイゲー
ト601が選択／挿入されネット217は602と603に分割され
る。
５の配線セグメント307、308（これは図２のネット218
に属する）からのクロストークを無くすために、図７に
示すようにゲート206の入力側ネット217にディレイゲー
ト601が選択／挿入されネット217は602と603に分割され
る。
【００５９】ディレイゲートは、用意されたディレイゲ
ート種類（ディレイゲート種類はディレイゲートの機能
名）の中から最適なディレイゲート種類を１つ以上選択
し挿入される。このとき、ディレイゲート挿入によるパ
ス遅延時間制限違反が起きないように、遅延解析手段10
5による検証をしながら選択処理は行われる。挿入結果
に基づいて、論理接続情報113は更新され、ネット217の
配線結果313（図３参照）は削除されるが、その経路情
報のみは、配置配線結果情報119に保存しておく。
ート種類（ディレイゲート種類はディレイゲートの機能
名）の中から最適なディレイゲート種類を１つ以上選択
し挿入される。このとき、ディレイゲート挿入によるパ
ス遅延時間制限違反が起きないように、遅延解析手段10
5による検証をしながら選択処理は行われる。挿入結果
に基づいて、論理接続情報113は更新され、ネット217の
配線結果313（図３参照）は削除されるが、その経路情
報のみは、配置配線結果情報119に保存しておく。
【００６０】次に、ディレイゲート配置手段110が、デ
ィレイゲート挿入手段109によって挿入された前記ディ
レイゲート601を、記憶されている、削除された配線結
果313の経路上の挿入候補位置の近傍の配置可能領域に
配置することにより、図７に示すようなディレイゲート
601の配置結果が得られる。
ィレイゲート挿入手段109によって挿入された前記ディ
レイゲート601を、記憶されている、削除された配線結
果313の経路上の挿入候補位置の近傍の配置可能領域に
配置することにより、図７に示すようなディレイゲート
601の配置結果が得られる。
【００６１】また、図７の例では、ディレイゲート601
の配置位置に他のネットの配線は存在しないが、他のネ
ットの配線が存在する場合には配線ショートや配線禁止
違反を起こすような配線を同時に削除する。
の配置位置に他のネットの配線は存在しないが、他のネ
ットの配線が存在する場合には配線ショートや配線禁止
違反を起こすような配線を同時に削除する。
【００６２】その後、インクリメンタル配線手段111
が、未配線状態となっているネットとして、この例で
は、602、603の配線を行い、図８に示すようなクロスト
ークエラーが改善（例では除去）された目的の配線結果
801、802が得られる。
が、未配線状態となっているネットとして、この例で
は、602、603の配線を行い、図８に示すようなクロスト
ークエラーが改善（例では除去）された目的の配線結果
801、802が得られる。
【００６３】図９は、図８の配置配線結果での動作タイ
ミングとネット211が受けるクロストーク量を表してい
る。挿入されたディレイゲート601によって、配線セグ
メント307、308の動作タイミングがずれて、ネット211
の受けるクロストーク量の最大値は、次式（７）とな
り、クロストーク量制限値４０α未満になってエラー除
去されたことがわかる。
ミングとネット211が受けるクロストーク量を表してい
る。挿入されたディレイゲート601によって、配線セグ
メント307、308の動作タイミングがずれて、ネット211
の受けるクロストーク量の最大値は、次式（７）とな
り、クロストーク量制限値４０α未満になってエラー除
去されたことがわかる。
【００６４】
【数３】
【００６５】図１５は、本発明の第２の実施例のクロス
トークエラー改善方式のブロック図を示す。図１に示し
た前記第１の実施例との相違は、配置エラー除去手段15
11が追加されていることである。
トークエラー改善方式のブロック図を示す。図１に示し
た前記第１の実施例との相違は、配置エラー除去手段15
11が追加されていることである。
【００６６】前記第１の実施例においては、ディレイゲ
ート配置手段110（図１５では1510）が、ディレイゲー
ト配置候補位置について配置できない場合に、近傍の配
置可能領域を探索していたが、本発明の第２の実施例で
は、配置エラーを許して候補位置に配置してしまう。
ート配置手段110（図１５では1510）が、ディレイゲー
ト配置候補位置について配置できない場合に、近傍の配
置可能領域を探索していたが、本発明の第２の実施例で
は、配置エラーを許して候補位置に配置してしまう。
【００６７】その後、配置エラー徐々手段1511がディレ
イゲートの配置位置を優先して配置重なりエラーを起こ
しているゲートの配置をエラーが無くなるまでずらし
て、ずらしたゲートにつながっていたネットの配線結果
や配置ずらしによって配線ショートや配置禁止違反を起
こすネットの配線結果を削除する。そして、削除された
ネットの配線をインクリメンタル配線手段1512が行う。
イゲートの配置位置を優先して配置重なりエラーを起こ
しているゲートの配置をエラーが無くなるまでずらし
て、ずらしたゲートにつながっていたネットの配線結果
や配置ずらしによって配線ショートや配置禁止違反を起
こすネットの配線結果を削除する。そして、削除された
ネットの配線をインクリメンタル配線手段1512が行う。
【００６８】図１６および図１７に、本発明の第３の実
施例のクロストークエラー改善方式のブロック図を示
す。各々図１、図１５との違いは、ディレイゲート挿入
手段（図１では109、図１５では1509）およびディレイ
ゲート配置手段（図１では110、図１５では1510）が、
図１６、図１７ではディレイインバータ挿入手段（図１
６では1609、図１７では1709）およびディレイインバー
タ配置手段（図１６では1610、図１７では1710）に置き
換わっていることがある。
施例のクロストークエラー改善方式のブロック図を示
す。各々図１、図１５との違いは、ディレイゲート挿入
手段（図１では109、図１５では1509）およびディレイ
ゲート配置手段（図１では110、図１５では1510）が、
図１６、図１７ではディレイインバータ挿入手段（図１
６では1609、図１７では1709）およびディレイインバー
タ配置手段（図１６では1610、図１７では1710）に置き
換わっていることがある。
【００６９】本実施例では、クロストークエラー改善の
ために選択されパス上ネットに挿入されるのは偶数個の
インバータである。
ために選択されパス上ネットに挿入されるのは偶数個の
インバータである。
【００７０】図１８には、本発明の第４の実施例のクロ
ストークエラー改善方式のブロック図を示す。
ストークエラー改善方式のブロック図を示す。
【００７１】図２に示すような論理接続関係において省
略された論理が、例えば図１０に示すようになってお
り、ネット211とネット218が常に同方向動作することが
明白な場合（バッファツリー等の論理においては図のよ
うに常に同方向にスイッチング動作することに明白の論
理が存在する）を例に説明する。
略された論理が、例えば図１０に示すようになってお
り、ネット211とネット218が常に同方向動作することが
明白な場合（バッファツリー等の論理においては図のよ
うに常に同方向にスイッチング動作することに明白の論
理が存在する）を例に説明する。
【００７２】従来のレイアウト手法を用いて配置配線処
理を行った結果の例として、図３において、ネット211
が受けるクロストーク量Ｖ211＝４８α（制限値：４０
α）でエラーとなる。
理を行った結果の例として、図３において、ネット211
が受けるクロストーク量Ｖ211＝４８α（制限値：４０
α）でエラーとなる。
【００７３】本実施例のクロストークエラー改善方式に
おいて、図１８の1801〜1807の各手段の動作は、図１の
101〜107の各手段の動作と同様であるため、その説明を
省略する。
おいて、図１８の1801〜1807の各手段の動作は、図１の
101〜107の各手段の動作と同様であるため、その説明を
省略する。
【００７４】クロストーク解析手段1809は、各ネットに
ついてタイミングオーバーラップ検出手段1807によって
隣接ネットとの動作タイミングのオーバーラップを考慮
して、さらに同方向ネット検出手段1808により信号の動
作方向が常に異方向である隣接ネットについてはクロス
トーク量を加算しないようにして、タイミングオーバー
ラップのある隣接ネット（配線セグメント）からのクロ
ストーク量のピーク値を図５のように求めることによ
り、全てのネットのクロストーク解析が行われる。クロ
ストーク解析の結果、ネット211のクロストークエラー
が検出される。
ついてタイミングオーバーラップ検出手段1807によって
隣接ネットとの動作タイミングのオーバーラップを考慮
して、さらに同方向ネット検出手段1808により信号の動
作方向が常に異方向である隣接ネットについてはクロス
トーク量を加算しないようにして、タイミングオーバー
ラップのある隣接ネット（配線セグメント）からのクロ
ストーク量のピーク値を図５のように求めることによ
り、全てのネットのクロストーク解析が行われる。クロ
ストーク解析の結果、ネット211のクロストークエラー
が検出される。
【００７５】本実施例が前記第１の実施例と相違する点
は、ネット218（配線セグメント307、308）がネット211
と常に同方向に動作することが同方向ネット検出手段18
08によって検出されていることである。
は、ネット218（配線セグメント307、308）がネット211
と常に同方向に動作することが同方向ネット検出手段18
08によって検出されていることである。
【００７６】次に、図１８のインバータゲート挿入手段
1810が、クロストークエラーを起こしているネット211
へのクロストーク量を低減するために、クロストークの
影響を及ぼしている隣接ネットの中からネット211と常
に同方向動作するネットを選択し、そのネットに偶数個
のインバータゲートを挿入する。
1810が、クロストークエラーを起こしているネット211
へのクロストーク量を低減するために、クロストークの
影響を及ぼしている隣接ネットの中からネット211と常
に同方向動作するネットを選択し、そのネットに偶数個
のインバータゲートを挿入する。
【００７７】図１１の例では、ネット218に２個のイン
バータゲート1101、1102を挿入し、ネット218は1103、1
104、1105に分割されている。このようなネットの選択
とインバータゲート挿入操作をエラーを解消できるまで
繰り返す。このとき、インバータゲート挿入によるパス
遅延時間制限違反が起きないように遅延解析手段1805に
よる検証をしながら挿入処理は行われる。挿入結果に基
づいて、論理接続情報1814は更新されるが、ネット218
の配線結果である配線セグメント307、308、309（図
３）の経路情報は配置配線結果情報1820に保存してお
く。
バータゲート1101、1102を挿入し、ネット218は1103、1
104、1105に分割されている。このようなネットの選択
とインバータゲート挿入操作をエラーを解消できるまで
繰り返す。このとき、インバータゲート挿入によるパス
遅延時間制限違反が起きないように遅延解析手段1805に
よる検証をしながら挿入処理は行われる。挿入結果に基
づいて、論理接続情報1814は更新されるが、ネット218
の配線結果である配線セグメント307、308、309（図
３）の経路情報は配置配線結果情報1820に保存してお
く。
【００７８】次に、インバータゲート配置手段1811が、
インバータゲート挿入手段1810によって挿入された前記
インバータゲート1101、1102を記憶されている削除され
たネット218の配線経路上の挿入候補位置の近傍の配置
可能領域に配置することにより、図１２に示すようなイ
ンバータゲート1101、1102の配置結果が得られる。この
場合の挿入候補位置はネット218の配線経路上でネット2
11にクロストークの影響を与えている配線セグメントを
はさむ位置であり、論理反転によって配線セグメントに
よるクロストークの影響を打ち消すことができる。
インバータゲート挿入手段1810によって挿入された前記
インバータゲート1101、1102を記憶されている削除され
たネット218の配線経路上の挿入候補位置の近傍の配置
可能領域に配置することにより、図１２に示すようなイ
ンバータゲート1101、1102の配置結果が得られる。この
場合の挿入候補位置はネット218の配線経路上でネット2
11にクロストークの影響を与えている配線セグメントを
はさむ位置であり、論理反転によって配線セグメントに
よるクロストークの影響を打ち消すことができる。
【００７９】図１２の例ではインバータゲート1101、11
02の配置位置に他のネットの配線は存在しないが、存在
する場合には配線ショートや配線禁止違反を起こすよう
な配線を同時に削除する。
02の配置位置に他のネットの配線は存在しないが、存在
する場合には配線ショートや配線禁止違反を起こすよう
な配線を同時に削除する。
【００８０】その後、図１８のインクリメンタル配線手
段1812が、未配線状態となっているネットとして例で
は、1103、1104、1105の配線を行い、図１３に示すよう
なクロストークエラーが改善（例では除去）された目的
の配線結果1301、1302、配線セグメント1303、1304、13
05が得られる。
段1812が、未配線状態となっているネットとして例で
は、1103、1104、1105の配線を行い、図１３に示すよう
なクロストークエラーが改善（例では除去）された目的
の配線結果1301、1302、配線セグメント1303、1304、13
05が得られる。
【００８１】図１４は、図１３の配置配線結果での動作
タイミングとネット211が受けるクロストーク量を表し
ている。挿入されたインバータゲート1101、1102によっ
て論理が反転し、図１３の配線セグメント1303、1304
（図３の307、308と同等）のクロストークの影響が０と
なり、結果ネット211の受けるクロストーク量の最大値
は、次式（８）となり、クロストーク量制限値４０α未
満になってエラー除去されたことがわかる。
タイミングとネット211が受けるクロストーク量を表し
ている。挿入されたインバータゲート1101、1102によっ
て論理が反転し、図１３の配線セグメント1303、1304
（図３の307、308と同等）のクロストークの影響が０と
なり、結果ネット211の受けるクロストーク量の最大値
は、次式（８）となり、クロストーク量制限値４０α未
満になってエラー除去されたことがわかる。
【００８２】
【数４】
【００８３】図１９は、本発明の第５の実施例のクロス
トークエラー改善方式のブロック図を示す。図１８に示
した前記第４の実施例との相違点は、配置エラー除去手
段1912が追加されていることである。
トークエラー改善方式のブロック図を示す。図１８に示
した前記第４の実施例との相違点は、配置エラー除去手
段1912が追加されていることである。
【００８４】前記第４の実施例においては、インバータ
ゲート配置手段1911（図１８では1811）がインバータゲ
ート配置候補位置について配置できない場合に、近傍の
配置可能領域を探索していたが、本実施例では、配置エ
ラーを許して候補位置に配置してしまう。
ゲート配置手段1911（図１８では1811）がインバータゲ
ート配置候補位置について配置できない場合に、近傍の
配置可能領域を探索していたが、本実施例では、配置エ
ラーを許して候補位置に配置してしまう。
【００８５】その後、配置エラー除去手段1912がインバ
ータゲートの配置位置を優先して配置重なりエラーを起
こしているゲートの配置をエラーが無くなるまでずらし
て、ずらしたゲートにつながっていたネットの配線結果
や配置ずらしによって配線ショートや配置禁止違反を起
こすネットの配線結果を削除する。そして、削除された
ネットの配線をインクリメンタル配線手段1913が行う。
ータゲートの配置位置を優先して配置重なりエラーを起
こしているゲートの配置をエラーが無くなるまでずらし
て、ずらしたゲートにつながっていたネットの配線結果
や配置ずらしによって配線ショートや配置禁止違反を起
こすネットの配線結果を削除する。そして、削除された
ネットの配線をインクリメンタル配線手段1913が行う。
【００８６】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００８７】本発明の第１の効果は、クロストークエラ
ーを改善した配置配線結果を自動で得ることができると
いうことである。
ーを改善した配置配線結果を自動で得ることができると
いうことである。
【００８８】その理由は、パス遅延解析手段による遅延
解析結果からネット動作タイミング検出手段が各ネット
の動作タイミングを求め、タイミングオーバーラップ検
出手段が各ネット（被検ネット）とその隣接ネットとの
動作タイミングのオーバーラップを検出して、クロスト
ーク解析手段がクロストーク解析用ライブラリ情報を用
いてタイミングオーバーラップのある隣接ネットから被
検ネットへのクロストーク量を計算しクロストークエラ
ーを起こしているネットを検出し、ディレイゲート挿入
手段がクロストークエラーを起こしている被検ネットと
タイミングオーバーラップのある隣接ネットあるいは隣
接ネットの属するパス上のネットに対してクロストーク
エラーを改善可能でかつその隣接ネットの属するパスの
遅延時間制限を満足可能な１つ以上のディレイゲートを
タイミングオーバーラップを無くすように挿入し、ディ
レイゲート配置手段が挿入されたディレイゲートをその
ネットの実配線結果の経路上もしくはその近傍の配置可
能な場所でかつ被検ネットのクロストークエラーの改善
可能な位置に配置し、インクリメンタル配線手段がディ
レイゲートの挿入と配置によって分割されたネットの配
線およびディレイゲートの挿入と配置によって影響を受
ける（配線ショート等の設計規則エラーを起こす）他の
ネットの再配線を行うからである。
解析結果からネット動作タイミング検出手段が各ネット
の動作タイミングを求め、タイミングオーバーラップ検
出手段が各ネット（被検ネット）とその隣接ネットとの
動作タイミングのオーバーラップを検出して、クロスト
ーク解析手段がクロストーク解析用ライブラリ情報を用
いてタイミングオーバーラップのある隣接ネットから被
検ネットへのクロストーク量を計算しクロストークエラ
ーを起こしているネットを検出し、ディレイゲート挿入
手段がクロストークエラーを起こしている被検ネットと
タイミングオーバーラップのある隣接ネットあるいは隣
接ネットの属するパス上のネットに対してクロストーク
エラーを改善可能でかつその隣接ネットの属するパスの
遅延時間制限を満足可能な１つ以上のディレイゲートを
タイミングオーバーラップを無くすように挿入し、ディ
レイゲート配置手段が挿入されたディレイゲートをその
ネットの実配線結果の経路上もしくはその近傍の配置可
能な場所でかつ被検ネットのクロストークエラーの改善
可能な位置に配置し、インクリメンタル配線手段がディ
レイゲートの挿入と配置によって分割されたネットの配
線およびディレイゲートの挿入と配置によって影響を受
ける（配線ショート等の設計規則エラーを起こす）他の
ネットの再配線を行うからである。
【００８９】本発明の第２の効果は、遅延エラーを改善
するために挿入するゲート／インバータの追加による配
線収容性の悪化や、消費電力の増加は最小限に抑えられ
る、ということである。
するために挿入するゲート／インバータの追加による配
線収容性の悪化や、消費電力の増加は最小限に抑えられ
る、ということである。
【００９０】その理由は、クロストークエラーを改善す
るために必要なだけのゲート／インバータのみ挿入する
ためである。
るために必要なだけのゲート／インバータのみ挿入する
ためである。
【００９１】本発明の第３の効果は、クロストークエラ
ーの改善に要する時間も短く、新たなクロストークエラ
ーも発生しない、ということである。
ーの改善に要する時間も短く、新たなクロストークエラ
ーも発生しない、ということである。
【００９２】その理由は、初期レイアウト結果に対する
インクリメンタルな配置配線処理を行うため、処理時間
の増加も少なく精度の高いクロストークエラー改善が実
現できるからである。
インクリメンタルな配置配線処理を行うため、処理時間
の増加も少なく精度の高いクロストークエラー改善が実
現できるからである。
【００９３】本発明の第４の効果は、疑似エラーを排し
て、より精度の高いクロストークエラーの改善が可能と
いうことである。
て、より精度の高いクロストークエラーの改善が可能と
いうことである。
【００９４】その理由は、信号の動作タイミング／動作
方向を考慮したクロストークエラーの検出とその改善を
自動で行うからである。
方向を考慮したクロストークエラーの検出とその改善を
自動で行うからである。
【図１】本発明の一実施例のクロストークエラー改善方
式のブロック図である。
式のブロック図である。
【図２】本発明の実施例を説明するための図であり、論
理接続情報の一例を示す図である。
理接続情報の一例を示す図である。
【図３】図２の論理接続情報についての従来技術による
配置配線結果の例である。
配置配線結果の例である。
【図４】本発明の実施例を説明するための図であり、ク
ロストーク解析の対象となるネット（被検ネット）とそ
れに隣接する配線セグメントの一例を示す図である。
ロストーク解析の対象となるネット（被検ネット）とそ
れに隣接する配線セグメントの一例を示す図である。
【図５】図３の配置配線結果における隣接ネットの動作
タイミングとクロストーク量、被検ネットの動作タイミ
ングと受けるクロストーク量のグラフである。
タイミングとクロストーク量、被検ネットの動作タイミ
ングと受けるクロストーク量のグラフである。
【図６】本発明の実施例を説明するための図であり、図
２の論理接続情報に対して、ディレイゲート挿入手段に
よりディレイゲートが挿入された結果の論理接続情報の
一例を示す図である。
２の論理接続情報に対して、ディレイゲート挿入手段に
よりディレイゲートが挿入された結果の論理接続情報の
一例を示す図である。
【図７】本発明の実施例を説明するための図であり、デ
ィレイゲート配置手段がディレイゲートを配置した配置
結果の例を示す図である。
ィレイゲート配置手段がディレイゲートを配置した配置
結果の例を示す図である。
【図８】本発明の実施例を説明するための図であり、図
７の配置結果に対するインクリメンタル配線手段による
配線結果の例を示す図である。
７の配置結果に対するインクリメンタル配線手段による
配線結果の例を示す図である。
【図９】本発明の実施例を説明するための図であり、図
８の配置配線結果における隣接ネットの動作タイミング
とクロストーク量、被検ネットの動作タイミングと受け
るクロストーク量のグラフである。
８の配置配線結果における隣接ネットの動作タイミング
とクロストーク量、被検ネットの動作タイミングと受け
るクロストーク量のグラフである。
【図１０】本発明の第２の実施例を説明するための図で
あり、論理接続情報の一例を示す図である。
あり、論理接続情報の一例を示す図である。
【図１１】本発明の第２の実施例を説明するための図で
あり、図１０の論理接続情報に対して、インバータ挿入
手段によりインバータゲートが挿入された結果の論理接
続情報の例を示す図である。
あり、図１０の論理接続情報に対して、インバータ挿入
手段によりインバータゲートが挿入された結果の論理接
続情報の例を示す図である。
【図１２】本発明の第２の実施例を説明するための図で
あり、インバータゲート配置手段がインバータを配置し
た配置結果の例を示す図である。
あり、インバータゲート配置手段がインバータを配置し
た配置結果の例を示す図である。
【図１３】本発明の第２の実施例を説明するための図で
あり、図１２の配置結果に対するインクリメンタル配線
手段による配線結果の例を示す図である。
あり、図１２の配置結果に対するインクリメンタル配線
手段による配線結果の例を示す図である。
【図１４】本発明の第２の実施例を説明するための図で
あり、図１３の配置配線結果における隣接ネットの動作
タイミングとクロストーク量、被検ネットの動作タイミ
ングと受けるクロストーク量のグラフである。
あり、図１３の配置配線結果における隣接ネットの動作
タイミングとクロストーク量、被検ネットの動作タイミ
ングと受けるクロストーク量のグラフである。
【図１５】本発明の第２の実施例のクロストークエラー
改善方式のブロック図である。
改善方式のブロック図である。
【図１６】本発明の第３の実施例のクロストークエラー
改善方式のブロック図である。
改善方式のブロック図である。
【図１７】本発明の第３の実施例のクロストークエラー
改善方式のブロック図である。
改善方式のブロック図である。
【図１８】本発明の第４の実施例のクロストークエラー
改善方式のブロック図である。
改善方式のブロック図である。
【図１９】本発明の第５の実施例のクロストークエラー
改善方式のブロック図である。
改善方式のブロック図である。
２０２、２０３、２０６、２０７ ゲート ２０１、２０４、２０５、２０８ フリップフロップ ２０９〜２２２ ネット
Claims (7)
- 【請求項１】ＬＳＩ、ＰＷＢ等のレイアウト設計におい
て、 回路を構成するブロック間の論理接続情報、 ブロックの配置結果やブロック間接続の配線結果の物理
情報、 遅延解析に必要なブロックの内部遅延や配線遅延計算用
パラメータ等の遅延ライブラリ情報、及び、 クロストーク解析に必要なクロストーク量計算用パラメ
ータ等のクロストーク解析用ライブラリ情報を入力する
論理／ライブラリ入力手段と、 回路の目標性能を規定するパスの遅延時間制限値（最小
遅延時間制限、最大遅延時間制限）を入力するパス遅延
制限値入力手段と、 回路の正常動作を保証するためのネットのクロストーク
量制限値を入力するクロストーク量制限値入力手段と、 全パスあるいは一部パスについての遅延解析を行うパス
遅延解析手段と、 前記遅延解析の結果から、該ネットを経由する全てのパ
スについて、クロック入力時点から該ネットへ信号が伝
搬するまでの最小／最大時間、すなわちネットのスイッ
チング動作の起こる可能性のある時間を求めるネット動
作タイミング検出手段と、 全ネットあるいは一部ネットについて、そのネット
（「被検ネット」という）と被検ネットの配線に隣接す
る配線を持つネット（「隣接ネット」という）との動作
タイミングのオーバーラップを検出するタイミングオー
バーラップ検出手段と、 クロストーク解析用ライブラリ情報を用いて、前記タイ
ミングオーバーラップ検出手段で検出されたタイミング
オーバーラップのある隣接ネットから被検ネットへのク
ロストーク量を計算し、クロストークエラーを起こして
いるネットを検出するクロストーク解析手段と、 前記クロストーク解析手段によるクロストーク解析で検
出されたクロストークエラーを起こしている被検ネット
とタイミングオーバーラップのある隣接ネットあるいは
隣接ネットの属するパス上のネットに対して、被検ネッ
トとのタイミングオーバーラップを無くして、クロスト
ーク量を削減するか、あるいはクロストークエラーの解
消が可能であるというように、クロストークエラーを改
善可能で、かつ、該隣接ネットの属するパスの遅延時間
制限を満足可能な１つ以上のディレイゲートを挿入する
ディレイゲート挿入手段と、 前記ディレイゲート挿入手段により隣接ネットあるいは
隣接ネットの属するパス上のネットに挿入されたディレ
イゲートを、該ネットの実配線結果の経路上もしくはそ
の近傍の配置可能な場所で、かつ被検ネットのクロスト
ークエラーの改善可能な位置に配置するディレイゲート
配置手段と、 前記ディレイゲートの挿入と配置によって分割されたネ
ットの配線、および、前記ディレイゲートの挿入と配置
によって影響を受ける、他のネットの配線について、再
配線を行うインクリメンタル配線手段と、 配置配線結果を出力する出力手段と、 前記各手段を制御する制御手段と、 を含み、 前記ディレイゲートとして、ディレイインバータゲート
２段を１組として、選択、挿入、配置、配線する、 こと
を特徴とするクロストークエラー改善方式。 - 【請求項２】ＬＳＩ、ＰＷＢ等のレイアウト設計におい
て、 回路を構成するブロック間の論理接続情報、 ブロックの配置結果やブロック間接続の配線結果の物理
情報、 遅延解析に必要なブロックの内部遅延や配線遅延計算用
パラメータ等の遅延ライブラリ情報、及び、 クロストーク解析に必要なクロストーク量計算用パラメ
ータ等のクロストーク解析用ライブラリ情報を入力する
論理／ライブラリ入力手段と、 回路の目標性能を規定するパスの遅延時間制限値（最小
遅延時間制限、最大遅延時間制限）を入力するパス遅延
制限値入力手段と、 回路の正常動作を保証するためのネットのクロストーク
量制限値を入力するクロストーク量制限値入力手段と、 全パスあるいは一部パスについての遅延解析を行うパス
遅延解析手段と、 前記遅延解析の結果から、該ネットを経由する全てのパ
スについて、クロック入力時点から該ネットへ信号が伝
搬するまでの最小／最大時間、すなわちネットのスイッ
チング動作の起こる可能性のある時間を求めるネット動
作タイミング検出手段と、 全ネットあるいは一部ネットについて、そのネット
（「被検ネット」という）と被検ネットの配線に隣接す
る配線を持つネット（「隣接ネット」という）との動作
タイミングのオーバーラップを検出するタイミングオー
バーラップ検出手段と、 クロストーク解析用ライブラリ情報を用いて、前記タイ
ミングオーバーラップ検出手段で検出されたタイミング
オーバーラップのある隣接ネットから被検ネットへのク
ロストーク量を計算し、クロストークエラーを起こして
いるネットを検出するクロストーク解析手段と、 前記クロストーク解析手段によるクロストーク解析で検
出されたクロストークエラーを起こしている被検ネット
とタイミングオーバーラップのある隣接ネットあるいは
隣接ネットの属するパス上のネットに対して、被検ネッ
トとのタイミングオーバーラップを無くして、クロスト
ーク量を削減するか、あるいはクロストークエラーの解
消が可能であるというように、クロストークエラーを改
善可能で、かつ、該隣接ネットの属するパスの遅延時間
制限を満足可能な１つ以上のディレイゲートを挿入する
ディレイゲート挿入手段と、 前記ディレイゲート挿入手段により隣接ネットあるいは
隣接ネットの属するパス上のネットに挿入されたディレ
イゲートを、該ネットの実配線結果の経路上もしくはそ
の近傍の配置可能な場所で、かつ被検ネットのクロスト
ークエラーの改善可能な位置に配置するディレイゲート
配置手段と、 前記ディレイゲートの挿入と配置によって分割されたネ
ットの配線、および、前記ディレイゲートの挿入と配置
によって影響を受ける、他のネットの配線について、再
配線を行うインクリメンタル配線手段と、を備え、 前記ディレイゲート配置手段は、 前記ディレイゲート挿
入手段により挿入されたディレイゲートを、クロストー
クエラーの改善可能な位置に配置する場合に、その対象
配置位置に他のブロックが存在しても近傍の配置可能位
置を探すのではなく、配置エラーを許して重ねて配置
し、 前記ディレイゲート配置手段により配置されたディレイ
ゲートが配置エラーを起こしている場合に、その重なり
を除去するようにブロックの配置をずらす配置エラー除
去手段と、配置配線結果を出力する出力手段と、 前記各手段を制御する制御手段と、 を有することを特徴とするクロストークエラー改善方
式。 - 【請求項３】前記ディレイゲートのかわりに、ディレイ
インバータゲート２段を１組として選択、挿入、配置、
配線することを特徴とする請求項２記載のクロストーク
エラー改善方式。 - 【請求項４】ＬＳＩ、ＰＷＢ等のレイアウト設計におい
て、 回路を構成するブロック間の論理接続情報、 ブロックの配置結果やブロック間接続の配線結果の物理
情報、 遅延解析に必要なブロックの内部遅延や配線遅延計算用
パラメータ等の遅延ラ_イブラリ情報、及び、 クロストーク解析に必要なクロストーク量計算用パラメ
ータ等のクロストーク解析用ライブラリ情報を入力する
論理／ライブラリ入力手段と、 回路の目標性能を規定するパスの遅延時間制限値（最小
遅延時間制限、最大遅延時間制限）を入力するパス遅延
制限値入力手段と、 回路の正常動作を保証するためのネットのクロストーク
量制限値を入力するクロストーク量制限値入力手段と、 全パスあるいは一部パスについての遅延解析を行うパス
遅延解析手段と、 前記遅延解析の結果から、該ネットを経由する全てのパ
スについて、クロック入力時点から該ネットへ信号が伝
搬するまでの最小／最大時間、すなわちネットのスイッ
チング動作の起こる可能性のある時間を求めるネット動
作タイミング検出手段と、 全ネットあるいは一部ネットについて、そのネット
（「被検ネット」という） と被検ネットの配線に隣接す
る配線を持つネット（「隣接ネット」という）との動作
タイミングのオーバーラップを検出するタイミングオー
バーラップ検出手段と、 クロストーク解析用ライブラリ情報を用いて、前記タイ
ミングオーバーラップ検出手段で検出されたタイミング
オーバーラップのある隣接ネットから被検ネットへのク
ロストーク量を計算し、クロストークエラーを起こして
いるネットを検出するクロストーク解析手段と、 被検ネットとタイミングにオーバーラップのある隣接ネ
ットのうち、被検ネットと常に同方向に信号変化（スイ
ッチング）する隣接ネットを検出する、同方向ネット検
出手段と、 前記同方向ネット検出手段で検出された隣接ネットに対
して、２個のインバータゲートを挿入するインバータゲ
ート挿入手段と、 前記インバータゲート挿入手段により隣接ネットに挿入
されたインバータゲートを、そのネットの実配線結果の
経路上で被検ネットとの実配線平行配線区間の始点／終
点となる位置もしくはその近傍の配置可能な場所に配置
するインバータゲート配置手段と、 前記インバータゲートの挿入と配置によって分割された
ネットの配線および、インバータゲートの挿入と配線に
よって影響を受ける、すなわち、例えば配線ショート等
の設計規則エラーを起こす、他のネットの配線について
再配線を行うインクリメンタル配線手段と、配置配線結果を出力する出力手段と、 前記各手段を制御する制御手段と、 を有することを特徴とするクロストークエラー改善方
式。 - 【請求項５】前記インバータゲート配置手段が、前記イ
ンバータゲート挿入手段により隣接ネットに挿入された
インバータゲートを、そのネットの実配線結果の経路上
で被検ネットとの実配線平行配線区間の始点／終点とな
る位置に配置する場合にその対象配置位置に他のブロッ
クが存在しても近傍の配置可能位置をさがすのではなく
配置エラーを許して重ねて配置し、 前記インバータゲート配置手段により配置されたインバ
ータゲートが配置エラーを起こしている場合に、その重
なりを除去するようにブロックの配置をずらす配置エラ
ー除去手段、 を有することを特徴とする請求項４記載のクロストーク
エラー改善方式。 - 【請求項６】ＬＳＩ、ＰＷＢ等のレイアウト設計におい
て、 （ａ）回路を構成するブロック間の論理接続情報、ブロ
ックの配置結果やブロック間接続の配線結果の物理情
報、遅延解析に必要なブロックの内部遅延や配線遅延計
算用パラメータ等の遅延ライブラリ情報、及び、クロス
トーク解析に必要なクロストーク量計算用パラメータ等
のクロストーク解析用ライブラリ情報を入力する論理／
ライブラリ入力ステップと、 （ｂ）回路の目標性能を規定するパスの遅延時間制限値
（最小遅延時間制限、最大遅延時間制限）を入力するパ
ス遅延制限値入力ステップと、 （ｃ）回路の正常動作を保証するためのネットのクロス
トーク量制限値を入力するクロストーク量制限値入力ス
テップと、 （ｄ）全パスあるいは一部パスについての遅延解析を行
うパス遅延解析ステップと、 （ｅ）前記遅延解析の結果から、該ネットを経由する全
てのパスについて、クロック入力時点から該ネットへ信
号が伝搬するまでの最小／最大時間、すなわちネットの
スイッチング動作の起こる可能性のある時間を求めるネ
ット動作タイミング検出ステップと、 （ｆ）全ネットあるいは一部ネットについて、そのネッ
ト（「被検ネット」という）と被検ネットの配線に隣接
する配線を持つネット（「隣接ネット」という）との動
作タイミングのオーバーラップを検出するタイミングオ
ーバーラップ検出ステップと、 （ｇ）クロストーク解析用ライブラリ情報を用いて、前
記タイミングオーバーラップ検出ステップで検出された
タイミングオーバーラップのある隣接ネットから被検ネ
ットへのクロストーク量を計算し、クロストークエラー
を起こしているネットを検出するクロストーク解析ステ
ップと、 （ｈ）前記クロストーク解析ステップによるクロストー
ク解析で検出されたクロストークエラーを起こしている
被検ネットとタイミングオーバーラップのある隣接ネッ
トあるいは隣接ネットの属するパス上のネットに対し
て、被検ネットとのタイミングオーバーラップを無くし
て、クロストーク量を削減するか、あるいはクロストー
クエラーの解消が可能であるというように、クロストー
クエラーを改善可能で、かつ、該隣接ネットの属するパ
スの遅延時間制限を満足可能な１つ以上のディレイゲー
トを挿入するディレイゲート挿入ステップと、 （ｉ）前記ディレイゲート挿入ステップにより隣接ネッ
トあるいは隣接ネットの属するパス上のネットに挿入さ
れたディレイゲートを、該ネットの実配線結果の経路上
もしくはその近傍の配置可能な場所で、かつ被検ネット
のクロストークエラーの改善可能な位置に配置するディ
レイゲート配置ステップと、 （ｊ）前記ディレイゲートの挿入と配置によって分割さ
れたネットの配線、および、前記ディレイゲートの挿入
と配置によって影響を受ける、他のネットの配線につい
て、再配線を行うインクリメンタル配線ステップと、 （ｋ）配置配線結果を出力する出力ステップと、 （ｌ）前記各ステップを制御する制御ステップと、 を含み、前記ディレイゲートとしては、ディレイインバ
ータゲート２段を１組として、選択、挿入、配置、配線
される、 ことを特徴とするクロストークエラー改善方
法。 - 【請求項７】ＬＳＩ、ＰＷＢ等のレイアウト設計におい
て、 （ａ）回路を構成するブロック間の論理接続情報、ブロ
ックの配置結果やブロック間接続の配線結果の物理情
報、遅延解析に必要なブロックの内部遅延や配線遅延計
算用パラメータ等の遅延ライブラリ情報、及び、クロス
トーク解析に必要なクロストーク量計算用パラメータ等
のクロストーク解析用ライブラリ情報を入力する論理／
ライブラリ入力処理と、 （ｂ）回路の目標性能を規定するパスの遅延時間制限値
（最小遅延時間制限、最大遅延時間制限）を入力するパ
ス遅延制限値入力処理と、 （ｃ）回路の正常動作を保証するためのネットのクロス
トーク量制限値を入力 するクロストーク量制限値入力処
理と、 （ｄ）全パスあるいは一部パスについての遅延解析を行
うパス遅延解析処理と、 （ｅ）前記遅延解析の結果から、該ネットを経由する全
てのパスについて、クロック入力時点から該ネットへ信
号が伝搬するまでの最小／最大時間、すなわちネットの
スイッチング動作の起こる可能性のある時間を求めるネ
ット動作タイミング検出処理と、 （ｆ）全ネットあるいは一部ネットについて、そのネッ
ト（「被検ネット」という）と被検ネットの配線に隣接
する配線を持つネット（「隣接ネット」という）との動
作タイミングのオーバーラップを検出するタイミングオ
ーバーラップ検出処理と、 （ｇ）クロストーク解析用ライブラリ情報を用いて、前
記タイミングオーバーラップ検出処理で検出されたタイ
ミングオーバーラップのある隣接ネットから被検ネット
へのクロストーク量を計算し、クロストークエラーを起
こしているネットを検出するクロストーク解析処理と、 （ｈ）前記クロストーク解析処理によるクロストーク解
析で検出されたクロストークエラーを起こしている被検
ネットとタイミングオーバーラップのある隣接ネットあ
るいは隣接ネットの属するパス上のネットに対して、被
検ネットとのタイミングオーバーラップを無くして、ク
ロストーク量を削減するか、あるいはクロストークエラ
ーの解消が可能であるというように、クロストークエラ
ーを改善可能で、かつ、該隣接ネットの属するパスの遅
延時間制限を満足可能な１つ以上のディレイゲートを挿
入するディレイゲート挿入処理と、 （ｉ）前記ディレイゲート挿入処理により隣接ネットあ
るいは隣接ネットの属するパス上のネットに挿入された
ディレイゲートを、該ネットの実配線結果の経路上もし
くはその近傍の配置可能な場所で、かつ被検ネットのク
ロストークエラーの改善可能な位置に配置するディレイ
ゲート配置処理と、 （ｊ）前記ディレイゲートの挿入と配置によって分割さ
れたネットの配線、および、前記ディレイゲートの挿入
と配置によって影響を受ける、他のネットの配線につい
て、再配線を行うインクリメンタル配線処理と、 （ｋ）配置配線結果を出力する出力処理と、 （ｌ）前記各処理を制御する制御処理と、を含み、前記
ディレイゲートとしては、ディレイインバータゲート２
段を１組として、選択、挿入、配置、配線され、 上記処
理（ａ）〜（ｌ）をコンピュータで実行しクロストーク
の改善を行うプログラムを記録した記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20987597A JP3175653B2 (ja) | 1997-07-18 | 1997-07-18 | クロストークエラー改善方式及び方法 |
| US09/116,333 US6405350B1 (en) | 1997-07-18 | 1998-07-16 | System and method for improving crosstalk errors via the insertion of delay gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20987597A JP3175653B2 (ja) | 1997-07-18 | 1997-07-18 | クロストークエラー改善方式及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140677A JPH1140677A (ja) | 1999-02-12 |
| JP3175653B2 true JP3175653B2 (ja) | 2001-06-11 |
Family
ID=16580098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20987597A Expired - Fee Related JP3175653B2 (ja) | 1997-07-18 | 1997-07-18 | クロストークエラー改善方式及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6405350B1 (ja) |
| JP (1) | JP3175653B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7231622B2 (en) | 2002-11-20 | 2007-06-12 | Matsushita Electric Industrial Co., Ltd. | Method for correcting crosstalk |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164723A (ja) * | 1998-11-30 | 2000-06-16 | Matsushita Electric Ind Co Ltd | Ｌｓｉ動作保証設計システム |
| JP3676130B2 (ja) | 1999-07-26 | 2005-07-27 | 松下電器産業株式会社 | 半導体集積回路の設計方法 |
| US6523158B1 (en) | 1999-10-12 | 2003-02-18 | Nec Corporation | Wiring designing method for semiconductor integrated circuit |
| US6832180B1 (en) * | 1999-10-29 | 2004-12-14 | Sun Microsystems, Inc. | Method for reducing noise in integrated circuit layouts |
| CN1244066C (zh) * | 2000-04-21 | 2006-03-01 | 株式会社日立制作所 | 串扰分析方法、利用串扰的电子线路装置的设计和制造方法、以及用于该目的的电子电路库的记录媒体 |
| US6477686B1 (en) * | 2000-04-27 | 2002-11-05 | International Business Machines Corporation | Method of calculating 3-dimensional fringe characteristics using specially formed extension shapes |
| US6662132B2 (en) * | 2000-06-05 | 2003-12-09 | Fujitsu Limited | Noise analyzing method and apparatus and storage medium |
| JP2002124572A (ja) | 2000-10-18 | 2002-04-26 | Mitsubishi Electric Corp | 自動配置配線装置及びそれを用いる配置配線方法 |
| JP3983480B2 (ja) | 2001-01-29 | 2007-09-26 | 株式会社日立製作所 | 電子回路装置及びその設計方法 |
| JP3628973B2 (ja) * | 2001-03-21 | 2005-03-16 | 株式会社日立製作所 | 半導体装置の設計方法 |
| US6907590B1 (en) | 2001-10-02 | 2005-06-14 | Lsi Logic Corporation | Integrated circuit design system and method for reducing and avoiding crosstalk |
| US6907586B1 (en) * | 2001-10-02 | 2005-06-14 | Lsi Logic Corporation | Integrated design system and method for reducing and avoiding crosstalk |
| JP4224541B2 (ja) * | 2002-03-20 | 2009-02-18 | 富士通マイクロエレクトロニクス株式会社 | 自動配置配線方法、装置及びプログラム |
| US20040044979A1 (en) | 2002-08-27 | 2004-03-04 | Aji Sandeep A. | Constraint-based global router for routing high performance designs |
| JP4108418B2 (ja) * | 2002-09-10 | 2008-06-25 | 松下電器産業株式会社 | 半導体集積回路の設計方法 |
| JP4530731B2 (ja) * | 2004-06-16 | 2010-08-25 | 富士通セミコンダクター株式会社 | レイアウト設計装置、レイアウト設計方法、レイアウト設計プログラム、および記録媒体 |
| US7409659B2 (en) * | 2004-11-12 | 2008-08-05 | Agere Systems Inc. | System and method for suppressing crosstalk glitch in digital circuits |
| US7251797B2 (en) * | 2004-11-22 | 2007-07-31 | Freescale Semiconductor, Inc. | Pessimism reduction in crosstalk noise aware static timing analysis |
| JP4501728B2 (ja) * | 2005-03-08 | 2010-07-14 | 日本電気株式会社 | クロストークエラー制御装置、クロストークエラー制御方法およびクロストークエラー制御プログラム |
| JP4521309B2 (ja) * | 2005-04-07 | 2010-08-11 | 東芝マイクロエレクトロニクス株式会社 | 半導体集積回路の解析装置及び解析方法 |
| US7506276B2 (en) * | 2005-05-26 | 2009-03-17 | International Business Machines Corporation | Method for isolating problem networks within an integrated circuit design |
| US7246019B2 (en) * | 2005-07-28 | 2007-07-17 | United Microelectronics Corp. | Method and apparatus for measuring delay time |
| CN100430745C (zh) * | 2005-08-08 | 2008-11-05 | 联华电子股份有限公司 | 延迟时间测量装置与延迟时间测量方法 |
| JP5187217B2 (ja) * | 2009-02-12 | 2013-04-24 | 日本電気株式会社 | 半導体レイアウトシステム、方法、及び、プログラム |
| US8341574B2 (en) * | 2009-03-06 | 2012-12-25 | Synopsys, Inc. | Crosstalk time-delay analysis using random variables |
| US9223918B2 (en) | 2012-04-16 | 2015-12-29 | Globalfoundries Inc. | Reducing repeater power |
| US10380290B1 (en) * | 2014-06-24 | 2019-08-13 | Ansys, Inc. | Systems and methods for parallel transient analysis and simulation |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238573A (ja) | 1989-03-13 | 1990-09-20 | Nec Corp | 配線経路探索装置 |
| DE69232734T2 (de) * | 1991-05-29 | 2003-04-24 | Pacific Microsonics, Inc. | Verbesserungen in versteckte-Kode Seitenkanäle |
| US5306967A (en) * | 1992-05-29 | 1994-04-26 | Integrated Device Technology, Inc. | Apparatus for improving signal transmission along parallel lines |
| JP3212735B2 (ja) | 1993-02-19 | 2001-09-25 | 富士通株式会社 | Ｌｓｉ・プリント配線板のｃａｄシステム |
| JPH07135457A (ja) | 1993-09-16 | 1995-05-23 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5481695A (en) * | 1993-10-26 | 1996-01-02 | Cadence Design Systems, Inc. | System and method for estimating crosstalk between signal lines in a circuit |
| US5568395A (en) * | 1994-06-29 | 1996-10-22 | Lsi Logic Corporation | Modeling and estimating crosstalk noise and detecting false logic |
| US5596506A (en) * | 1995-02-09 | 1997-01-21 | Unisys Corporation | Method of fabricating IC chips with equation estimated peak crosstalk voltages being less than noise margin |
| JPH08329404A (ja) * | 1995-05-31 | 1996-12-13 | Philips Japan Ltd | クロストーク低減システム |
| US5808502A (en) * | 1995-06-05 | 1998-09-15 | Hewlett-Packard Co. | Parallel micro-relay bus switch for computer network communication with reduced crosstalk and low on-resistance using charge pumps |
| JP2882359B2 (ja) * | 1996-04-27 | 1999-04-12 | 日本電気株式会社 | レイアウト設計装置 |
| JPH10178100A (ja) | 1996-10-17 | 1998-06-30 | Matsushita Electric Ind Co Ltd | 配線レイアウト設計方法及び設計装置並びにバスのドライブ方法 |
| US6028989A (en) * | 1998-04-13 | 2000-02-22 | International Business Machines Corporation | Calculating crosstalk voltage from IC craftsman routing data |
-
1997
- 1997-07-18 JP JP20987597A patent/JP3175653B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-16 US US09/116,333 patent/US6405350B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7231622B2 (en) | 2002-11-20 | 2007-06-12 | Matsushita Electric Industrial Co., Ltd. | Method for correcting crosstalk |
Also Published As
| Publication number | Publication date |
|---|---|
| US6405350B1 (en) | 2002-06-11 |
| JPH1140677A (ja) | 1999-02-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3175653B2 (ja) | クロストークエラー改善方式及び方法 | |
| Alpert et al. | What makes a design difficult to route | |
| US6601222B1 (en) | Coupled noise estimation and avoidance of noise-failure using global routing information | |
| JP5609364B2 (ja) | 集積回路設計装置、集積回路設計方法、及び集積回路設計プログラム | |
| JP2882359B2 (ja) | レイアウト設計装置 | |
| US10331840B2 (en) | Resource aware method for optimizing wires for slew, slack, or noise | |
| JP2002259477A (ja) | 半導体回路設計変更方法 | |
| JP2004327864A (ja) | 半導体集積回路の低消費電力化設計方法 | |
| JP4037944B2 (ja) | 配線経路決定方法および遅延推定方法 | |
| US8560999B2 (en) | Routing | |
| US8453077B2 (en) | Circuit designing method and circuit designing system | |
| JPH09223744A (ja) | Ｖｌｓｉチップへの回路の配置方法 | |
| JP2005083895A (ja) | 半導体装置のテスト方法 | |
| JP2004280439A (ja) | クロストークノイズ検出方法、並びに半導体集積回路の設計方法及び設計検証方法 | |
| US20020170026A1 (en) | Method of designing integrated circuit using hierarchical design technique | |
| JP2904270B2 (ja) | クロストークエラー抑制方式 | |
| US6477692B1 (en) | Method and apparatus for channel-routing of an electronic device | |
| JP2003303217A (ja) | クロストーク回避方法 | |
| JP3250542B2 (ja) | Ｌｓｉ設計方法 | |
| JP2000068381A (ja) | Ｌｓｉの自動レイアウト方法、及びｌｓｉの自動レイアウトプログラムを記録した記録媒体 | |
| JP2006190062A (ja) | 半導体集積回路のフロアプラン方法および計算機システム | |
| JP2006106838A (ja) | 半導体集積回路、その設計装置、設計方法、設計プログラム、テストベクタ検証装置、およびテストベクタ作成装置 | |
| US20070174803A1 (en) | Method for concurrent search and select of routing patterns for a routing system | |
| JP2004348298A (ja) | Ｌｓｉ設計手法 | |
| JPH07121600A (ja) | 配線経路処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010306 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080406 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |