JP3196422B2 - 入出力保護回路 - Google Patents
入出力保護回路Info
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Description
【０００１】
【産業上の利用分野】本願の発明は、半導体装置等の内
部回路を静電破壊から保護するための入出力保護回路に
関するものである。
部回路を静電破壊から保護するための入出力保護回路に
関するものである。
【０００２】
【従来の技術】半導体装置等における入出力保護素子と
して、ドレインを入出力端子に接続し、ソース及びゲー
トを接地したＮＭＯＳトランジスタがある。このＮＭＯ
Ｓトランジスタでは、そのチャネル幅が広いほど、放電
時の電流密度が小さく、静電破壊電圧が高くて、静電破
壊耐量が優れている。しかし、チャネル幅が例えば１２
００μｍと広いと、このＮＭＯＳトランジスタは非常に
細長くなり、半導体装置そのものを大きくする必要等が
生じる。
して、ドレインを入出力端子に接続し、ソース及びゲー
トを接地したＮＭＯＳトランジスタがある。このＮＭＯ
Ｓトランジスタでは、そのチャネル幅が広いほど、放電
時の電流密度が小さく、静電破壊電圧が高くて、静電破
壊耐量が優れている。しかし、チャネル幅が例えば１２
００μｍと広いと、このＮＭＯＳトランジスタは非常に
細長くなり、半導体装置そのものを大きくする必要等が
生じる。
【０００３】そこで、例えばチャネル幅が２００μｍの
ＮＭＯＳトランジスタを６個並列に接続し、全体として
のチャネル幅を広くした入出力保護回路が考えられてい
る。図４は、この様な入出力保護回路の一従来例を示し
ている。この一従来例では、入出力端子１１と内部回路
１２との間で、６個のＮＭＯＳトランジスタ１３のドレ
イン１４同士及びソース１５同士が同一のノードとして
並列に接続された状態で、ドレイン１４が入出力端子１
１に接続されており、ソース１５、ゲート１６及び基板
１７が接地されている。
ＮＭＯＳトランジスタを６個並列に接続し、全体として
のチャネル幅を広くした入出力保護回路が考えられてい
る。図４は、この様な入出力保護回路の一従来例を示し
ている。この一従来例では、入出力端子１１と内部回路
１２との間で、６個のＮＭＯＳトランジスタ１３のドレ
イン１４同士及びソース１５同士が同一のノードとして
並列に接続された状態で、ドレイン１４が入出力端子１
１に接続されており、ソース１５、ゲート１６及び基板
１７が接地されている。
【０００４】この一従来例で、入出力端子１１に高電圧
が印加されると、ＮＭＯＳトランジスタ１３において、
そのドレイン１４がコレクタに、ソース１５がエミッタ
に、基板１７がベースに夫々相当する寄生バイポーラト
ランジスタが動作し、ＮＭＯＳトランジスタ１３を通し
て放電が行われる。このため、高電圧がそのまま内部回
路１２に印加されることがなく、内部回路１２が保護さ
れる。
が印加されると、ＮＭＯＳトランジスタ１３において、
そのドレイン１４がコレクタに、ソース１５がエミッタ
に、基板１７がベースに夫々相当する寄生バイポーラト
ランジスタが動作し、ＮＭＯＳトランジスタ１３を通し
て放電が行われる。このため、高電圧がそのまま内部回
路１２に印加されることがなく、内部回路１２が保護さ
れる。
【０００５】
【発明が解決しようとする課題】しかし、図４に示した
一従来例の様に複数個のＮＭＯＳトランジスタ１３が並
列に接続されている場合、必ずしも総てのＮＭＯＳトラ
ンジスタ１３で寄生バイポーラトランジスタが動作して
放電が行われる訳ではない。そして、寄生バイポーラト
ランジスタが動作するＮＭＯＳトランジスタ１３の数が
少ないほど、有効なチャネル幅が狭くなり、放電時の電
流密度が大きくなる。
一従来例の様に複数個のＮＭＯＳトランジスタ１３が並
列に接続されている場合、必ずしも総てのＮＭＯＳトラ
ンジスタ１３で寄生バイポーラトランジスタが動作して
放電が行われる訳ではない。そして、寄生バイポーラト
ランジスタが動作するＮＭＯＳトランジスタ１３の数が
少ないほど、有効なチャネル幅が狭くなり、放電時の電
流密度が大きくなる。
【０００６】このため、発熱によってＮＭＯＳトランジ
スタ１３自体が破壊に至り易く、静電破壊電圧が期待し
ていた値よりも低くなっていた。しかも、ＮＭＯＳトラ
ンジスタ１３がＬＤＤ構造やサリサイド構造である場合
は、シングルドレイン構造である場合に比べて更に静電
破壊電圧が低いことが知られている。
スタ１３自体が破壊に至り易く、静電破壊電圧が期待し
ていた値よりも低くなっていた。しかも、ＮＭＯＳトラ
ンジスタ１３がＬＤＤ構造やサリサイド構造である場合
は、シングルドレイン構造である場合に比べて更に静電
破壊電圧が低いことが知られている。
【０００７】
【課題を解決するための手段】請求項１の入出力保護回
路では、複数のＮＭＯＳトランジスタ１３の各々のドレ
イン１４が互いに並列に入出力端子１１に接続されてお
り、前記複数のＮＭＯＳトランジスタ１３の各々のソー
ス１５が接地されており、前記複数のＮＭＯＳトランジ
スタ１３の各々のゲート１６が抵抗素子２１を直列に介
して接地されている。
路では、複数のＮＭＯＳトランジスタ１３の各々のドレ
イン１４が互いに並列に入出力端子１１に接続されてお
り、前記複数のＮＭＯＳトランジスタ１３の各々のソー
ス１５が接地されており、前記複数のＮＭＯＳトランジ
スタ１３の各々のゲート１６が抵抗素子２１を直列に介
して接地されている。
【０００８】請求項２の入出力保護回路では、請求項１
の入出力保護回路において、前記ドレイン１４と前記ゲ
ート１６との間または前記ソース１５と前記ゲート１６
との間の少なくとも一方に容量素子２４、２５が接続さ
れている。
の入出力保護回路において、前記ドレイン１４と前記ゲ
ート１６との間または前記ソース１５と前記ゲート１６
との間の少なくとも一方に容量素子２４、２５が接続さ
れている。
【０００９】請求項３の入出力保護回路では、請求項１
または２の入出力保護回路において、前記入出力端子側
１１から電源側に対して順方向となる非線型素子３１が
前記入出力端子１１に接続されている。
または２の入出力保護回路において、前記入出力端子側
１１から電源側に対して順方向となる非線型素子３１が
前記入出力端子１１に接続されている。
【００１０】
【作用】請求項１の入出力保護回路では、ＮＭＯＳトラ
ンジスタ１３のゲート１６が抵抗素子２１を直列に介し
て接地されているので、立ち上がり時間の非常に短い正
の高電圧パルスが入出力端子１１に印加されると、ゲー
ト１６−ドレイン１４間の寄生容量２２とゲート１６−
ソース１５間の寄生容量２３とでドレイン１４−ソース
１５間の電圧を分圧した電圧まで、ゲート電圧が上昇す
る。このため、放電時に、ＮＭＯＳトランジスタ１３が
導通状態かそれに近い状態になり、多くのＮＭＯＳトラ
ンジスタ１３において寄生バイポーラトランジスタが動
作し易くなる。
ンジスタ１３のゲート１６が抵抗素子２１を直列に介し
て接地されているので、立ち上がり時間の非常に短い正
の高電圧パルスが入出力端子１１に印加されると、ゲー
ト１６−ドレイン１４間の寄生容量２２とゲート１６−
ソース１５間の寄生容量２３とでドレイン１４−ソース
１５間の電圧を分圧した電圧まで、ゲート電圧が上昇す
る。このため、放電時に、ＮＭＯＳトランジスタ１３が
導通状態かそれに近い状態になり、多くのＮＭＯＳトラ
ンジスタ１３において寄生バイポーラトランジスタが動
作し易くなる。
【００１１】しかも、ＮＭＯＳトランジスタ１３のゲー
ト電圧が上述の電圧まで上昇しても、ゲート１６−ドレ
イン１４間及びゲート１６−ソース１５間の寄生容量２
２、２３と抵抗素子２１との時定数によって、ゲート電
圧は０Ｖまで減衰する。このため、ＮＭＯＳトランジス
タ１３において寄生バイポーラトランジスタが動作し、
同時にＮＭＯＳトランジスタ１３のチャネル電流が流れ
たとしても、このチャネル電流が流れ続けることはな
い。これによって、ＮＭＯＳトランジスタ１３の破壊が
防止される。
ト電圧が上述の電圧まで上昇しても、ゲート１６−ドレ
イン１４間及びゲート１６−ソース１５間の寄生容量２
２、２３と抵抗素子２１との時定数によって、ゲート電
圧は０Ｖまで減衰する。このため、ＮＭＯＳトランジス
タ１３において寄生バイポーラトランジスタが動作し、
同時にＮＭＯＳトランジスタ１３のチャネル電流が流れ
たとしても、このチャネル電流が流れ続けることはな
い。これによって、ＮＭＯＳトランジスタ１３の破壊が
防止される。
【００１２】請求項２の入出力保護回路では、ＮＭＯＳ
トランジスタ１３のゲート１６に印加される電圧を容量
素子２４、２５で制御して適正化することができるの
で、放電時にＮＭＯＳトランジスタ１３のチャネルを電
流が過大に流れるのを防止することができる。
トランジスタ１３のゲート１６に印加される電圧を容量
素子２４、２５で制御して適正化することができるの
で、放電時にＮＭＯＳトランジスタ１３のチャネルを電
流が過大に流れるのを防止することができる。
【００１３】請求項３の入出力保護回路では、非線型素
子３１によって、放電時に入出力端子１１の電圧をＮＭ
ＯＳトランジスタ１３のスナップバック電圧程度に保持
することなく速やかに低下させることができる。
子３１によって、放電時に入出力端子１１の電圧をＮＭ
ＯＳトランジスタ１３のスナップバック電圧程度に保持
することなく速やかに低下させることができる。
【００１４】
【実施例】以下、本願の発明の第１〜第３実施例を、図
１〜３を参照しながら説明する。なお、図４に示した一
従来例と対応する構成部分には、同一の符号を付してあ
る。
１〜３を参照しながら説明する。なお、図４に示した一
従来例と対応する構成部分には、同一の符号を付してあ
る。
【００１５】図１が、第１実施例を示している。この第
１実施例は、ゲート１６同士も同一のノードとして並列
に接続されており、且つこのノードが抵抗素子２１を直
列に介して接地されていることを除いて、図４に示した
一従来例と実質的に同様の構成を有している。
１実施例は、ゲート１６同士も同一のノードとして並列
に接続されており、且つこのノードが抵抗素子２１を直
列に介して接地されていることを除いて、図４に示した
一従来例と実質的に同様の構成を有している。
【００１６】ＮＭＯＳトランジスタ１３のゲート１６と
ドレイン１４との間及びゲート１６とソース１５との間
には、オーバラップ容量等の寄生容量２２、２３が夫々
存在している。そして、ゲート１６が抵抗素子２１を直
列に介して接地されている。このため、立ち上がり時間
の非常に短い正の高電圧パルスが入出力端子１１に印加
されると、ドレイン１４とソース１５との間の電圧を寄
生容量２２、２３で分圧した電圧まで、ゲート１６の電
圧が上昇する。
ドレイン１４との間及びゲート１６とソース１５との間
には、オーバラップ容量等の寄生容量２２、２３が夫々
存在している。そして、ゲート１６が抵抗素子２１を直
列に介して接地されている。このため、立ち上がり時間
の非常に短い正の高電圧パルスが入出力端子１１に印加
されると、ドレイン１４とソース１５との間の電圧を寄
生容量２２、２３で分圧した電圧まで、ゲート１６の電
圧が上昇する。
【００１７】この様に、入出力端子１１に高電圧が印加
された直後は、各ＮＭＯＳトランジスタ１３のゲート１
６に同じ正の電圧が印加されるので、各ＮＭＯＳトラン
ジスタ１３が導通状態かそれに近い状態になり、多くの
ＮＭＯＳトランジスタ１３において寄生バイポーラトラ
ンジスタが動作し易くなる。このため、並列に接続され
ている６個のＮＭＯＳトランジスタ１３全体の有効なチ
ャネル幅が広く、放電時の電流密度が小さい。
された直後は、各ＮＭＯＳトランジスタ１３のゲート１
６に同じ正の電圧が印加されるので、各ＮＭＯＳトラン
ジスタ１３が導通状態かそれに近い状態になり、多くの
ＮＭＯＳトランジスタ１３において寄生バイポーラトラ
ンジスタが動作し易くなる。このため、並列に接続され
ている６個のＮＭＯＳトランジスタ１３全体の有効なチ
ャネル幅が広く、放電時の電流密度が小さい。
【００１８】一方、ＮＭＯＳトランジスタ１３が導通状
態であり続けると、そのチャネルを流れる電流が過大に
なり、ＮＭＯＳトランジスタ１３が破壊に至り易い。Ｎ
ＭＯＳトランジスタ１３が破壊されると、この破壊され
たＮＭＯＳトランジスタ１３を通してリーク電流が流れ
る原因にもなる。
態であり続けると、そのチャネルを流れる電流が過大に
なり、ＮＭＯＳトランジスタ１３が破壊に至り易い。Ｎ
ＭＯＳトランジスタ１３が破壊されると、この破壊され
たＮＭＯＳトランジスタ１３を通してリーク電流が流れ
る原因にもなる。
【００１９】しかし、この第１実施例では、抵抗素子２
１の抵抗値をＲとし、寄生容量２２、２３の容量値を夫
々ｃ1 、ｃ2 とし、各ＮＭＯＳトランジスタ１３のサイ
ズが同一でＣ1 ＝ｃ1 ×６、Ｃ2 ＝ｃ2 ×６とすると、
τ＝（Ｃ1 ＋Ｃ2 ）Ｒの時定数で、ゲート１６の電圧が
０Ｖまで減衰する。このため、ＮＭＯＳトランジスタ１
３が導通状態であり続けることはない。
１の抵抗値をＲとし、寄生容量２２、２３の容量値を夫
々ｃ1 、ｃ2 とし、各ＮＭＯＳトランジスタ１３のサイ
ズが同一でＣ1 ＝ｃ1 ×６、Ｃ2 ＝ｃ2 ×６とすると、
τ＝（Ｃ1 ＋Ｃ2 ）Ｒの時定数で、ゲート１６の電圧が
０Ｖまで減衰する。このため、ＮＭＯＳトランジスタ１
３が導通状態であり続けることはない。
【００２０】この様に、並列に接続されている６個のＮ
ＭＯＳトランジスタ１３全体の有効なチャネル幅が広く
て放電時の電流密度が小さく、しかもＮＭＯＳトランジ
スタ１３が導通状態であり続けてそのチャネルを流れる
電流が過大になることもないので、発熱によってＮＭＯ
Ｓトランジスタ１３が破壊に至ることが少なく、静電破
壊電圧が高い。
ＭＯＳトランジスタ１３全体の有効なチャネル幅が広く
て放電時の電流密度が小さく、しかもＮＭＯＳトランジ
スタ１３が導通状態であり続けてそのチャネルを流れる
電流が過大になることもないので、発熱によってＮＭＯ
Ｓトランジスタ１３が破壊に至ることが少なく、静電破
壊電圧が高い。
【００２１】なお、この第１実施例ではゲート１６同士
を同一のノードとして並列に接続してから抵抗素子２１
を直列に介して接地しているので、各ＮＭＯＳトランジ
スタ１３のゲート１６の各々が抵抗素子２１を直列に介
して接地している構造に比べて、等しいバイアス電圧を
ゲート１６に印加することができる。
を同一のノードとして並列に接続してから抵抗素子２１
を直列に介して接地しているので、各ＮＭＯＳトランジ
スタ１３のゲート１６の各々が抵抗素子２１を直列に介
して接地している構造に比べて、等しいバイアス電圧を
ゲート１６に印加することができる。
【００２２】図２が、第２実施例を示している。この第
２実施例は、ドレイン１４とゲート１６との間またはソ
ース１５とゲート１６との間の少なくとも一方に容量素
子２４、２５が接続されていることを除いて、図１に示
した第１実施例と実質的に同様の構成を有している。
２実施例は、ドレイン１４とゲート１６との間またはソ
ース１５とゲート１６との間の少なくとも一方に容量素
子２４、２５が接続されていることを除いて、図１に示
した第１実施例と実質的に同様の構成を有している。
【００２３】ところで、放電時にＮＭＯＳトランジスタ
１３のゲート１６に印加される電圧は閾値電圧よりも少
し高い程度でよく、高すぎると、ＮＭＯＳトランジスタ
１３のチャネルを電流が過大に流れることもあり得る。
しかし、上述の第１実施例では、ゲート１６に印加され
る電圧が寄生容量２２、２３によって決定されるので、
この印加電圧を適正な値に制御することが困難である。
これに対して、この第２実施例では、印加電圧を容量素
子２４、２５で制御して適正化することができる。
１３のゲート１６に印加される電圧は閾値電圧よりも少
し高い程度でよく、高すぎると、ＮＭＯＳトランジスタ
１３のチャネルを電流が過大に流れることもあり得る。
しかし、上述の第１実施例では、ゲート１６に印加され
る電圧が寄生容量２２、２３によって決定されるので、
この印加電圧を適正な値に制御することが困難である。
これに対して、この第２実施例では、印加電圧を容量素
子２４、２５で制御して適正化することができる。
【００２４】図３が、第３実施例を示している。この第
３実施例は、ＰＭＯＳトランジスタ３１のソース３２が
入出力端子１１に接続されており、ドレイン３３、ゲー
ト３４及び基板３５が電源に接続されていることを除い
て、図２に示した第２実施例と実質的に同様の構成を有
している。
３実施例は、ＰＭＯＳトランジスタ３１のソース３２が
入出力端子１１に接続されており、ドレイン３３、ゲー
ト３４及び基板３５が電源に接続されていることを除い
て、図２に示した第２実施例と実質的に同様の構成を有
している。
【００２５】この様な第３実施例では、入出力端子１１
に印加されている電圧が電源電圧よりも低ければ、ＰＭ
ＯＳトランジスタ３１のソース３２と基板３５とが逆バ
イアスされているので、これらのソース３２と基板３５
との間には電流が流れない。しかし、電源電圧よりも高
い電圧が入出力端子１１に印加されると、ソース３２と
基板３５とが順バイアスされるので、これらのソース３
２と基板３５との間に電流が流れる。従って、ＰＭＯＳ
トランジスタ３１のソース３２と基板３５とは非線型素
子であるダイオードとして機能する。
に印加されている電圧が電源電圧よりも低ければ、ＰＭ
ＯＳトランジスタ３１のソース３２と基板３５とが逆バ
イアスされているので、これらのソース３２と基板３５
との間には電流が流れない。しかし、電源電圧よりも高
い電圧が入出力端子１１に印加されると、ソース３２と
基板３５とが順バイアスされるので、これらのソース３
２と基板３５との間に電流が流れる。従って、ＰＭＯＳ
トランジスタ３１のソース３２と基板３５とは非線型素
子であるダイオードとして機能する。
【００２６】また、電源電圧よりも高い電圧が入出力端
子１１に印加されると、電源に接続されているゲート３
４の電圧よりもソース３２の電圧が高くなるので、ＰＭ
ＯＳトランジスタ３１が導通状態になって、ＰＭＯＳト
ランジスタ３１としてのチャネルにも電流が流れる。
子１１に印加されると、電源に接続されているゲート３
４の電圧よりもソース３２の電圧が高くなるので、ＰＭ
ＯＳトランジスタ３１が導通状態になって、ＰＭＯＳト
ランジスタ３１としてのチャネルにも電流が流れる。
【００２７】ところで、上述の第１及び第２実施例で
は、正の高電圧パルスが入出力端子１１に印加された
後、ドレイン１４とソース１５との間の電圧は、ＮＭＯ
Ｓトランジスタ１３のスナップバック電圧程度に保持さ
れる。しかし、この第３実施例では、上述の様にＰＭＯ
Ｓトランジスタ３１に電流が流れるので、入出力端子１
１の電圧をＮＭＯＳトランジスタ１３のスナップバック
電圧程度に保持することなく速やかに低下させることが
できる。
は、正の高電圧パルスが入出力端子１１に印加された
後、ドレイン１４とソース１５との間の電圧は、ＮＭＯ
Ｓトランジスタ１３のスナップバック電圧程度に保持さ
れる。しかし、この第３実施例では、上述の様にＰＭＯ
Ｓトランジスタ３１に電流が流れるので、入出力端子１
１の電圧をＮＭＯＳトランジスタ１３のスナップバック
電圧程度に保持することなく速やかに低下させることが
できる。
【００２８】なお、上述の様に、ＰＭＯＳトランジスタ
３１のソース３２と基板３５とがダイオードとして機能
するが、このＰＭＯＳトランジスタ３１の代わりにダイ
オードを作成するよりもＰＭＯＳトランジスタ３１を作
成する方が、半導体装置の製造プロセスの全体をＭＯＳ
トランジスタの製造プロセスで統一することができて好
ましい。
３１のソース３２と基板３５とがダイオードとして機能
するが、このＰＭＯＳトランジスタ３１の代わりにダイ
オードを作成するよりもＰＭＯＳトランジスタ３１を作
成する方が、半導体装置の製造プロセスの全体をＭＯＳ
トランジスタの製造プロセスで統一することができて好
ましい。
【００２９】
【発明の効果】請求項１の入出力保護回路では、放電時
に多くのＮＭＯＳトランジスタにおいて寄生バイポーラ
トランジスタが動作し易いので、各ＮＭＯＳトランジス
タにおける電流密度が小さく、しかも、ＮＭＯＳトラン
ジスタにおいて寄生バイポーラトランジスタが動作し続
けることもない。このため、放電時に発熱によってＮＭ
ＯＳトランジスタが破壊に至ることが少なく、静電破壊
電圧が高い。
に多くのＮＭＯＳトランジスタにおいて寄生バイポーラ
トランジスタが動作し易いので、各ＮＭＯＳトランジス
タにおける電流密度が小さく、しかも、ＮＭＯＳトラン
ジスタにおいて寄生バイポーラトランジスタが動作し続
けることもない。このため、放電時に発熱によってＮＭ
ＯＳトランジスタが破壊に至ることが少なく、静電破壊
電圧が高い。
【００３０】請求項２の入出力保護回路では、放電時に
ＮＭＯＳトランジスタのチャネルを電流が過大に流れる
のを防止することができるので、放電時に発熱によって
ＮＭＯＳトランジスタが破壊に至ることが更に少なく、
静電破壊電圧が更に高い。
ＮＭＯＳトランジスタのチャネルを電流が過大に流れる
のを防止することができるので、放電時に発熱によって
ＮＭＯＳトランジスタが破壊に至ることが更に少なく、
静電破壊電圧が更に高い。
【００３１】請求項３の入出力保護回路では、放電時に
入出力端子の電圧をＮＭＯＳトランジスタのスナップバ
ック電圧程度に保持することなく速やかに低下させるこ
とができるので、放電時に発熱によってＮＭＯＳトラン
ジスタが破壊に至ることが更に少なく、静電破壊電圧が
更に高い。
入出力端子の電圧をＮＭＯＳトランジスタのスナップバ
ック電圧程度に保持することなく速やかに低下させるこ
とができるので、放電時に発熱によってＮＭＯＳトラン
ジスタが破壊に至ることが更に少なく、静電破壊電圧が
更に高い。
【図１】本願の発明の第１実施例の等価回路図である。
【図２】第２実施例の等価回路図である。
【図３】第３実施例の等価回路図である。
【図４】本願の発明の一従来例を示しており、（ａ）は
等価回路図、（ｂ）は平面図である。
等価回路図、（ｂ）は平面図である。
１１ 入出力端子 １３ ＮＭＯＳトランジスタ １４ ドレイン １５ ソース １６ ゲート ２１ 抵抗素子 ２４ 容量素子 ２５ 容量素子 ３１ ＰＭＯＳトランジスタ
Claims (3)
- 【請求項１】 複数のＮＭＯＳトランジスタの各々のド
レインが互いに並列に入出力端子に接続されており、 前記複数のＮＭＯＳトランジスタの各々のソースが接地
されており、 前記複数のＮＭＯＳトランジスタの各々のゲートが抵抗
素子を直列に介して接地されていることを特徴とする入
出力保護回路。 - 【請求項２】 前記ドレインと前記ゲートとの間または
前記ソースと前記ゲートとの間の少なくとも一方に容量
素子が接続されていることを特徴とする請求項１記載の
入出力保護回路。 - 【請求項３】 前記入出力端子側から電源側に対して順
方向となる非線型素子が前記入出力端子に接続されてい
ることを特徴とする請求項１または２記載の入出力保護
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12806893A JP3196422B2 (ja) | 1993-04-30 | 1993-04-30 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12806893A JP3196422B2 (ja) | 1993-04-30 | 1993-04-30 | 入出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318674A JPH06318674A (ja) | 1994-11-15 |
| JP3196422B2 true JP3196422B2 (ja) | 2001-08-06 |
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ID=14975664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12806893A Expired - Fee Related JP3196422B2 (ja) | 1993-04-30 | 1993-04-30 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196422B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100203900B1 (ko) * | 1996-06-24 | 1999-06-15 | 김영환 | 정전기 보호회로를 구비한 반도체장치 |
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| JP5431791B2 (ja) * | 2009-05-27 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 静電気保護回路 |
-
1993
- 1993-04-30 JP JP12806893A patent/JP3196422B2/ja not_active Expired - Fee Related
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| JPH06318674A (ja) | 1994-11-15 |
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