JP3196891B2 - フレーム位相同期／ビット位相同期回路 - Google Patents
フレーム位相同期／ビット位相同期回路Info
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- JP3196891B2 JP3196891B2 JP09462498A JP9462498A JP3196891B2 JP 3196891 B2 JP3196891 B2 JP 3196891B2 JP 09462498 A JP09462498 A JP 09462498A JP 9462498 A JP9462498 A JP 9462498A JP 3196891 B2 JP3196891 B2 JP 3196891B2
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Description
【０００１】
【産業上の利用分野】本発明は、フレーム位相同期／ビ
ット位相同期の位相同期回路に関し、特にデジタル回線
の伝送装置におけるフレーム位相同期／ビット位相同期
の位相同期回路に関する。
ット位相同期の位相同期回路に関し、特にデジタル回線
の伝送装置におけるフレーム位相同期／ビット位相同期
の位相同期回路に関する。
【０００２】
【従来の技術】従来の技術では、位相同期回路（フレー
ム位相同期／ビット位相同期）は各位相同期方式毎で検
討され、いずれの方式においても基本的構成として位相
差検出部、位相差調整部から成る。
ム位相同期／ビット位相同期）は各位相同期方式毎で検
討され、いずれの方式においても基本的構成として位相
差検出部、位相差調整部から成る。
【０００３】図３は、従来例によるビット位相同期回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【０００４】図３を参照すると、従来例によるビット位
相同期回路では、ビット位相差検出部３０６が各網から
のクロック３３０、３３１を入力し、クロック間のビッ
ト位相差を検出してビット位相差調整部３０５にビット
位相差に応じたビット位相制御３７０を出力する。ビッ
ト位相差調整部３０５は各網からのクロック３３０，３
３１及びデータ３６０、３６１を入力し、ビット位相差
検出部３０６からのビット位相制御３７０により、各網
からのクロック３３０、３３１に同期してデータ３６
２、３６３を出力し、ビット位相同期を行う。
相同期回路では、ビット位相差検出部３０６が各網から
のクロック３３０、３３１を入力し、クロック間のビッ
ト位相差を検出してビット位相差調整部３０５にビット
位相差に応じたビット位相制御３７０を出力する。ビッ
ト位相差調整部３０５は各網からのクロック３３０，３
３１及びデータ３６０、３６１を入力し、ビット位相差
検出部３０６からのビット位相制御３７０により、各網
からのクロック３３０、３３１に同期してデータ３６
２、３６３を出力し、ビット位相同期を行う。
【０００５】図４は、従来例によるフレーム位相同期回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【０００６】図４を参照すると、従来例によるフレーム
位相同期回路では、フレーム位相差検出部３０８が各網
からのクロック３３０、３３１及びフレームパルス３４
０、３４１を入力し、フレーム位相差を検出してフレー
ム位相差調整部３０７にフレーム位相差に応じたフレー
ム位相制御３７１を出力する。フレーム位相差調整部３
０７は各網からのクロック３３０、３３１及びデータ３
６０、３６１を入力し、フレーム位相差検出部３０８か
らのフレーム位相制御３７１により、各網からのクロッ
ク３３０、３３１に同期してデータ３６２、３６３を出
力し、フレーム位相同期を行う。
位相同期回路では、フレーム位相差検出部３０８が各網
からのクロック３３０、３３１及びフレームパルス３４
０、３４１を入力し、フレーム位相差を検出してフレー
ム位相差調整部３０７にフレーム位相差に応じたフレー
ム位相制御３７１を出力する。フレーム位相差調整部３
０７は各網からのクロック３３０、３３１及びデータ３
６０、３６１を入力し、フレーム位相差検出部３０８か
らのフレーム位相制御３７１により、各網からのクロッ
ク３３０、３３１に同期してデータ３６２、３６３を出
力し、フレーム位相同期を行う。
【０００７】昨今、上記各位相同期回路を共用し必要最
低限の遅延量にて各位相同期を実現する技術は少なく、
例えば特開平５−８３２３９号公報にて開示されている
従来例では、ビット位相用バッファ／フレーム位相用バ
ッファの二段構成で位相同期回路を共用しているが、ビ
ット位相同期時にもフレーム位相用バッファを介する為
不要な遅延量が発生する。また、特開平４−２００２７
号公報にて開示されている従来例ではフレーム／ビット
位相同期を各々実現しているが、位相同期対象が従属同
期局間である事を前提としており、異なる網間での位相
同期には適用できない。
低限の遅延量にて各位相同期を実現する技術は少なく、
例えば特開平５−８３２３９号公報にて開示されている
従来例では、ビット位相用バッファ／フレーム位相用バ
ッファの二段構成で位相同期回路を共用しているが、ビ
ット位相同期時にもフレーム位相用バッファを介する為
不要な遅延量が発生する。また、特開平４−２００２７
号公報にて開示されている従来例ではフレーム／ビット
位相同期を各々実現しているが、位相同期対象が従属同
期局間である事を前提としており、異なる網間での位相
同期には適用できない。
【０００８】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、異なる網間のデジタル回線を集線、伝
送する装置で位相同期（フレーム位相同期／ビット位相
同期）を行う場合、ビット位相同期実施時に不要な遅延
量が生じるということである。
の技術において、異なる網間のデジタル回線を集線、伝
送する装置で位相同期（フレーム位相同期／ビット位相
同期）を行う場合、ビット位相同期実施時に不要な遅延
量が生じるということである。
【０００９】それは、フレーム位相同期用の位相同期回
路で、フレーム位相同期及びビット位相同期の各位相同
期を実施している為、ビット位相同期では不要となるフ
レーム同期用回路での遅延分も含んでしまうからであ
る。
路で、フレーム位相同期及びビット位相同期の各位相同
期を実施している為、ビット位相同期では不要となるフ
レーム同期用回路での遅延分も含んでしまうからであ
る。
【００１０】第２の問題点は、従来の技術において、異
なる網間のデジタル回線を集線、伝送する装置で位相同
期（フレーム位相同期／ビット位相同期）を行う場合、
回線毎に適した各位相同期回路に振り分けて位相同期を
行う為に両方の位相同期回路を用意する事により、回路
規模が大きくなるということである。
なる網間のデジタル回線を集線、伝送する装置で位相同
期（フレーム位相同期／ビット位相同期）を行う場合、
回線毎に適した各位相同期回路に振り分けて位相同期を
行う為に両方の位相同期回路を用意する事により、回路
規模が大きくなるということである。
【００１１】それは、フレーム位相同期／ビット位相同
期両方式に各々対応できる位相同期回路が用意されてい
ないからである。
期両方式に各々対応できる位相同期回路が用意されてい
ないからである。
【００１２】本発明は、回路規模が小さく、ビット位相
同期時の遅延量を必要最低限に抑えられるフレーム位相
同期／ビット位相同期のための位相同期回路を提供する
ことを目的とする。
同期時の遅延量を必要最低限に抑えられるフレーム位相
同期／ビット位相同期のための位相同期回路を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】本発明によるフレーム位
相同期／ビット位相同期回路は、入力側のクロック及び
フレームパルスに同期したデータを出力側のクロック又
はフレームパルスに同期をとって出力するフレーム位相
同期／ビット位相同期回路において、外部からフレーム
パルス同期（フレーム同期）が指示されたときに前記入
力側のフレームパルスに同期した書き込みクロックと記
出力側のフレームパルスに同期した読み出しクロックと
を出力し、外部からクロック同期（ビット同期）が指示
されたときに前記入力側のクロックに同期した前記書き
込みクロックと前記出力側のクロックに同期した前記読
み出しクロックとを出力するタイミング生成手段と、前
記書き込みクロックをタイミング基準として入力データ
を書き込み前記読み出しクロックをタイミング基準とし
て前記書き込まれたデータを読み出して出力する記憶手
段と、を備えることを特徴とする。
相同期／ビット位相同期回路は、入力側のクロック及び
フレームパルスに同期したデータを出力側のクロック又
はフレームパルスに同期をとって出力するフレーム位相
同期／ビット位相同期回路において、外部からフレーム
パルス同期（フレーム同期）が指示されたときに前記入
力側のフレームパルスに同期した書き込みクロックと記
出力側のフレームパルスに同期した読み出しクロックと
を出力し、外部からクロック同期（ビット同期）が指示
されたときに前記入力側のクロックに同期した前記書き
込みクロックと前記出力側のクロックに同期した前記読
み出しクロックとを出力するタイミング生成手段と、前
記書き込みクロックをタイミング基準として入力データ
を書き込み前記読み出しクロックをタイミング基準とし
て前記書き込まれたデータを読み出して出力する記憶手
段と、を備えることを特徴とする。
【００１４】また、本発明によるフレーム位相同期／ビ
ット位相同期回路は、上記のフレーム位相同期／ビット
位相同期回路において、前記タイミング生成手段は前記
書き込みクロックと前記読み出しクロックとを２系統出
力し、前記記憶手段が２系統備わり、双方向の前記フレ
ーム同期又は前記ビット同期を行うことを特徴とする。
ット位相同期回路は、上記のフレーム位相同期／ビット
位相同期回路において、前記タイミング生成手段は前記
書き込みクロックと前記読み出しクロックとを２系統出
力し、前記記憶手段が２系統備わり、双方向の前記フレ
ーム同期又は前記ビット同期を行うことを特徴とする。
【００１５】更に、本発明によるフレーム位相同期／ビ
ット位相同期回路は、上記のフレーム位相同期／ビット
位相同期回路において、一方の系統の書き込みクロック
は他方の系統の読み出しクロックとは共通であることを
特徴とする。
ット位相同期回路は、上記のフレーム位相同期／ビット
位相同期回路において、一方の系統の書き込みクロック
は他方の系統の読み出しクロックとは共通であることを
特徴とする。
【００１６】更に、本発明によるフレーム位相同期／ビ
ット位相同期回路は、上記のフレーム位相同期／ビット
位相同期回路において、前記記憶手段はＦＩＦＯである
ことを特徴とする。
ット位相同期回路は、上記のフレーム位相同期／ビット
位相同期回路において、前記記憶手段はＦＩＦＯである
ことを特徴とする。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態の構成
について図１を参照して説明する。
について図１を参照して説明する。
【００１８】網Ａと網Ｂとの位相同期をフレーム位相同
期／ビット位相同期のいずれでおこなうかを指示するモ
ード設定指示１０は外部より、例えば、ソフトウェア制
御により与えられる。モード切替部３は、モード設定指
示１０を受信するとタイミング生成部４に位相同期開始
指示２０を出力する。タイミング生成部４は、各網から
のクロック３０、３１及びフレームパルス４０，４１を
常時入力し、モード切替部３からの位相同期開始指示２
０を受けると、各位相同期方式毎にタイミングを取り、
メモリ部１，２に位相同期用クロック５０，５１を供給
する。各回線双方向用に用意された２つのメモリ部１、
２は、タイミング生成部４からの位相同期用クロック５
０，５１に同期してデータ６０，６１書き込み及びデー
タ６２，６３の読み出しを行う。
期／ビット位相同期のいずれでおこなうかを指示するモ
ード設定指示１０は外部より、例えば、ソフトウェア制
御により与えられる。モード切替部３は、モード設定指
示１０を受信するとタイミング生成部４に位相同期開始
指示２０を出力する。タイミング生成部４は、各網から
のクロック３０、３１及びフレームパルス４０，４１を
常時入力し、モード切替部３からの位相同期開始指示２
０を受けると、各位相同期方式毎にタイミングを取り、
メモリ部１，２に位相同期用クロック５０，５１を供給
する。各回線双方向用に用意された２つのメモリ部１、
２は、タイミング生成部４からの位相同期用クロック５
０，５１に同期してデータ６０，６１書き込み及びデー
タ６２，６３の読み出しを行う。
【００１９】なお、書き込みクロック５２と読み出しク
ロック５５とを共通としても良く、書き込みクロック５
３と読み出しクロック５４とを共通としても良い。
ロック５５とを共通としても良く、書き込みクロック５
３と読み出しクロック５４とを共通としても良い。
【００２０】次に、本発明の実施の形態の動作につい
て、図２を参照して説明する。
て、図２を参照して説明する。
【００２１】位相同期対象の回線がフレーム位相同期の
場合、例えば、ソフトウェア制御によりモード切替部３
にフレーム位相同期設定指示１０が与えられる。モード
切替部３は、フレーム位相同期設定指示１０を受信する
とタイミング生成部４にフレーム位相同期開始指示２０
を出力する。タイミング生成部４は、モード切替部３か
らのフレーム位相同期開始指示２０を受けると、各網か
ら入力するクロック３０、３１及びフレームパルス４
０、４１に同期した書き込みクロック５２、５３と読み
出しクロック５４、５５をメモリ部１、２に供給する。
回線双方向用に用意された２つのメモリ部１、２には、
タイミング生成部４からの書き込みクロック５２、５３
に同期してデータ６０、６１が書き込まれる。また、タ
イミング生成部４からの読み出しクロック５４、５５に
同期してメモリ部１，２からデータ６２、６３が読み出
される。メモリ部１，２はタイミング生成部４から受信
した各網からのフレームパルス４０、４１に同期したク
ロックによりデータの書き込み／読み出しを行う為、フ
レーム位相同期が実現される。
場合、例えば、ソフトウェア制御によりモード切替部３
にフレーム位相同期設定指示１０が与えられる。モード
切替部３は、フレーム位相同期設定指示１０を受信する
とタイミング生成部４にフレーム位相同期開始指示２０
を出力する。タイミング生成部４は、モード切替部３か
らのフレーム位相同期開始指示２０を受けると、各網か
ら入力するクロック３０、３１及びフレームパルス４
０、４１に同期した書き込みクロック５２、５３と読み
出しクロック５４、５５をメモリ部１、２に供給する。
回線双方向用に用意された２つのメモリ部１、２には、
タイミング生成部４からの書き込みクロック５２、５３
に同期してデータ６０、６１が書き込まれる。また、タ
イミング生成部４からの読み出しクロック５４、５５に
同期してメモリ部１，２からデータ６２、６３が読み出
される。メモリ部１，２はタイミング生成部４から受信
した各網からのフレームパルス４０、４１に同期したク
ロックによりデータの書き込み／読み出しを行う為、フ
レーム位相同期が実現される。
【００２２】位相同期対象の回線がビット位相同期の場
合、例えば、ソフトウェア制御により、モード切替部３
にビット位相同期設定指示１０が与えられる。モード切
替部３は、ビット位相同期設定指示１０を受信するとタ
イミング生成部４にビット位相同期開始指示２０を出力
する。タイミング生成部４は、モード切替部３からのビ
ット位相同期開始指示２０を受けると、各網から入力す
るクロック３０、３１に同期した書き込みクロック５
２、５３と読み出しクロック５４、５５をメモリ部１、
２に供給する。この際フレームパルス４０，４１は未使
用である。回線双方向用に用意された２つのメモリ部
１、２には、タイミング生成部４からの書き込みクロッ
ク５２、５３に同期して、データ６０、６１）が書き込
まれ、読み出しクロック５４、５５に同期してメモリ部
１、２からデータ６２、６３が読み出される。タイミン
グ生成部４は各網からのクロック３０，３１にのみ同期
して書き込み／読み出しクロックを生成する。従って、
メモリ部１，２に対してのデータの書き込み／読み出し
は各網からのクロック３０、３１のみに同期して行われ
る為、ビット位相同期が実現される。この時、フレーム
パルス４０、４１は未使用であり、フレームパルス４
０、４１に同期を取る為の不要な遅延量は抑えられる。
合、例えば、ソフトウェア制御により、モード切替部３
にビット位相同期設定指示１０が与えられる。モード切
替部３は、ビット位相同期設定指示１０を受信するとタ
イミング生成部４にビット位相同期開始指示２０を出力
する。タイミング生成部４は、モード切替部３からのビ
ット位相同期開始指示２０を受けると、各網から入力す
るクロック３０、３１に同期した書き込みクロック５
２、５３と読み出しクロック５４、５５をメモリ部１、
２に供給する。この際フレームパルス４０，４１は未使
用である。回線双方向用に用意された２つのメモリ部
１、２には、タイミング生成部４からの書き込みクロッ
ク５２、５３に同期して、データ６０、６１）が書き込
まれ、読み出しクロック５４、５５に同期してメモリ部
１、２からデータ６２、６３が読み出される。タイミン
グ生成部４は各網からのクロック３０，３１にのみ同期
して書き込み／読み出しクロックを生成する。従って、
メモリ部１，２に対してのデータの書き込み／読み出し
は各網からのクロック３０、３１のみに同期して行われ
る為、ビット位相同期が実現される。この時、フレーム
パルス４０、４１は未使用であり、フレームパルス４
０、４１に同期を取る為の不要な遅延量は抑えられる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ビット位相同期動作時の位相同期回路での遅延量を必要
最低限に抑える事ができる。
ビット位相同期動作時の位相同期回路での遅延量を必要
最低限に抑える事ができる。
【００２４】それは、ビット位相同期を実施する場合、
位相同期用クロック（タイミング）をフレーム位相同期
用ではなくビット位相同期用のクロック（タイミング）
に切り替えるからである。
位相同期用クロック（タイミング）をフレーム位相同期
用ではなくビット位相同期用のクロック（タイミング）
に切り替えるからである。
【００２５】また、本発明によれば、、回路の実装面積
を小規模にできる。
を小規模にできる。
【００２６】それは、フレーム位相同期／ビット位相同
期で位相同期回路を共用し、各位相同期用クロック（タ
イミング）のみを切り替えて位相同期を実施するからで
ある。
期で位相同期回路を共用し、各位相同期用クロック（タ
イミング）のみを切り替えて位相同期を実施するからで
ある。
【図１】本発明の実施形態によるフレーム位相同期／ビ
ット位相同期回路の構成を示すブロック図である。
ット位相同期回路の構成を示すブロック図である。
【図２】本発明の実施形態によるフレーム位相同期／ビ
ット位相同期回路の構成を示すブロック図である。
ット位相同期回路の構成を示すブロック図である。
【図３】従来例によるビット位相同期回路の構成を示す
ブロック図である。
ブロック図である。
【図４】従来例によるフレーム位相同期回路の構成を示
すブロック図である。
すブロック図である。
１、２ メモリ部 ３ モード切替部 ４ タイミング生成部 １０ モード設定指示 ２０ 位相同期開始指示 ３０ 網Ａクロック ３１ 網Ｂクロック ４０ 網Ａフレームパルス ４１ 網Ｂフレームパルス ５０、５１ 位相同期用クロック ６０〜６３ データ
フロントページの続き (56)参考文献 特開 昭62−224135（ＪＰ，Ａ) 特開 平２−239736（ＪＰ，Ａ) 特開 平３−36828（ＪＰ，Ａ) 特開 昭61−256842（ＪＰ，Ａ) 特開 平４−20027（ＪＰ，Ａ) 特開 平５−83239（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 H04J 3/06
Claims (4)
- 【請求項１】 入力側のクロック及びフレームパルスに
同期したデータを出力側のクロック又はフレームパルス
に同期をとって出力するフレーム位相同期／ビット位相
同期回路において、 外部からフレームパルス同期（フレーム同期）が指示さ
れたときに前記入力側のフレームパルスに同期した書き
込みクロックと前記出力側のフレームパルスに同期した
読み出しクロックとを出力し、外部からクロック同期
（ビット同期）が指示されたときに前記入力側のクロッ
クに同期した前記書き込みクロックと前記出力側のクロ
ックに同期した前記読み出しクロックとを出力するタイ
ミング生成手段と、 前記書き込みクロックをタイミング基準として入力デー
タを書き込み前記読み出しクロックをタイミング基準と
して前記書き込まれたデータを読み出して出力する記憶
手段と、 を備えることを特徴とするフレーム位相同期／ビット位
相同期回路。 - 【請求項２】 前記タイミング生成手段は前記書き込み
クロックと前記読み出しクロックとを２系統出力し、前
記記憶手段が２系統備わり、双方向の前記フレーム同期
又は前記ビット同期を行うことを特徴とする請求項１に
記載のフレーム位相同期／ビット位相同期回路。 - 【請求項３】 一方の系統の書き込みクロックは他方の
系統の読み出しクロックとは共通であることを特徴とす
る請求項２に記載のフレーム位相同期／ビット位相同期
回路。 - 【請求項４】 前記記憶手段はＦＩＦＯであることを特
徴とする請求項１乃至３のいずれか１項に記載のフレー
ム位相同期／ビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09462498A JP3196891B2 (ja) | 1998-04-07 | 1998-04-07 | フレーム位相同期／ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09462498A JP3196891B2 (ja) | 1998-04-07 | 1998-04-07 | フレーム位相同期／ビット位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298456A JPH11298456A (ja) | 1999-10-29 |
| JP3196891B2 true JP3196891B2 (ja) | 2001-08-06 |
Family
ID=14115424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09462498A Expired - Fee Related JP3196891B2 (ja) | 1998-04-07 | 1998-04-07 | フレーム位相同期／ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196891B2 (ja) |
-
1998
- 1998-04-07 JP JP09462498A patent/JP3196891B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11298456A (ja) | 1999-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |