JP3197735B2

JP3197735B2 - パワーオンリセット回路及び電源電圧検出回路

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Publication number: JP3197735B2
Application number: JP03044994A
Authority: JP
Inventors: 和樹小川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-02-28
Filing date: 1994-02-28
Publication date: 2001-08-13
Anticipated expiration: 2016-08-13
Also published as: JPH07239348A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に設
けられたパワーオンリセット回路及び電源電圧検出回路
に係り、詳しくは電源投入時においてフリップフロップ
回路等の内部回路を所定の状態に初期セットするパワー
オンリセット回路に関するものである。

【０００２】フリップフロップ回路、ラッチ回路等を内
部回路として備えた半導体集積回路装置においては、パ
ワーオンリセット回路が設けられ、電源投入時にパワー
オンリセット回路にてフリップフロップ回路、ラッチ回
路等を初期セットさせて半導体集積回路装置の誤動作を
防止している。そして、この種の半導体集積回路装置に
おいては、電源投入時以外の例えば瞬断等によって一瞬
電源が切れたときにおいても、フリップフロップ回路、
ラッチ回路等の内部回路を初期セットさせる必要があ
る。そのため、パワーオンリセット回路はその瞬断等に
よって一瞬電源が切れたときでも必ずは半導体集積回路
装置を初期セットすることができるものが要求されてい
る。

【０００３】

【従来の技術】図９は、半導体集積回路装置の一部回路
図であって、パワーオンリセット回路図である。パワー
オンリセット回路５１は、エンハンスメント型Ｎチャネ
ルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
いう）５２，５３、コンデンサ５４、抵抗５５及びイン
バータ回路５６，５７により構成されている。ＮＭＯＳ
トランジスタ５２のドレインは高電位側電源Ｖ_IIに接続
され、ソースはコンデンサ５４を介して低電位側電源Ｖ
ssに接続されている。また、ＮＭＯＳトランジスタ５２
のゲートは高電位側電源Ｖ_IIに接続されている。

【０００４】ＮＭＯＳトランジスタ５２とコンデンサ５
４との間のノードＮ1 にはＮＭＯＳトランジスタ５３の
ゲートが接続されている。ＮＭＯＳトランジスタ５３の
ソースは低電位側電源Ｖssに接続され、ドレインは抵抗
５５を介して高電位側電源Ｖ _IIに接続されている。ＮＭ
ＯＳトランジスタ５３と抵抗５５との間にはインバータ
回路５６，５７を介して図示しない内部回路に接続さ
れ、その内部回路にパワーオンリセット信号（以下、単
にリセット信号という）ＰＯＲを出力している。尚、抵
抗５５はポリシリコンよりなる高抵抗である。コンデン
サ５４は流れる電流を抑え、スタンバイ状態の半導体集
積回路装置の低消費化を行っている。内部回路には図示
しない制御信号が入力され、Ｈレベルの制御信号を入力
すると待機状態（スタンバイ）となり、Ｌレベルの制御
信号を入力すると能動状態（アクティブ）となる。

【０００５】この半導体集積回路装置に外部電源が供給
されると、その外部電源に基づいて高電位側電源Ｖ_IIが
生成され、その電位は上昇する。すると、図１０に示す
ように、この高電位側電源Ｖ_IIの上昇にともなってコン
デンサ５４に電荷が蓄積され、ノードＮ1 の電位Ｖ1 が
上昇する。また、リセット信号ＰＯＲの電位も同様に上
昇する。そして、ノードＮ1 の電位Ｖ1 が所定の電位を
越えると、ＮＭＯＳトランジスタ５３がオンとなり、リ
セット信号ＰＯＲはＬレベルとなる。この所定の電位は
予め設定されており、高電位側電源Ｖ_IIが上昇して内部
回路が動作し始める電圧より低い電圧、例えばＶ_II／２
に設定されている。そして、内部回路はこのリセット信
号ＰＯＲの立ち下がりに基づいて初期セットされる。そ
の後、高電位側電源Ｖ_IIが更に上昇すると、内部回路が
初期セットされた状態から動作し始めるようになってい
る。

【０００６】

【発明が解決しようとする課題】ところで、瞬断等によ
り一瞬外部電源が低下すると、図１０に示すようにその
外部電源に基づいて高電位側電源Ｖ_IIも低下する。しか
しながら、ノードＮ1 の電位はコンデンサ５４に蓄積さ
れた電荷により徐々に低下する。そして、Ｖ_II／２以下
には容易に低下しない。そして、高電位側電源Ｖ_IIが再
び上昇すると、ノードＮ1 の電位も同様に上昇する。そ
の結果、ＮＭＯＳトランジスタ５３はオンのままとな
り、リセット信号ＰＯＲはＬレベルのままとなる。その
結果、リセット信号ＰＯＲは立ち下がらないので、内部
回路は初期セットされない。その結果、内部回路のフリ
ップフロップ回路等の出力端子は電源投入時と同様にＨ
レベル又はＬレベルの何れかにあるか不明な状態とな
り、誤動作を起こす要因となっていた。

【０００７】また、制御信号ＣＳがＬレベル、即ち内部
回路がアクティブに設定された状態で外部電源が供給さ
れると、リセット信号ＰＯＲにかかわらず内部回路は動
作し始める。そのため、外部電源の上昇中にこの半導体
集積回路装置に多くの電流（貫通電流）が流れることに
なる。そのため、高電位側電源Ｖ_IIの上昇がおくれて、
その分だけリセット信号ＰＯＲの立ち下がりが遅れるこ
とになる。その結果、半導体集積回路装置は初期セット
されないので、貫通電流が流れ続けて外部電源の多くが
この半導体集積回路装置により消費され、外部電源が低
下して電子機器を使用することができなくなる場合があ
った。

【０００８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、瞬断等においてもパワ
ーオンリセット信号を生成し、確実に半導体集積回路装
置を初期セットすることのできるパワーオンリセット回
路を提供することにある。また、別の目的は、温度変化
による依存の少ない検出電圧を生成することのできる電
源電圧検出回路を提供することにある。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。パワーオンリセット回路は電源電圧検出回路
１、制御信号検出回路２、フリップフロップ回路３及び
信号合成回路４により構成されている。電源電圧検出回
路１は、高電位側電源Ｖ_IIを入力し、その高電位側電源
Ｖ_IIが予め設定された所定の電圧以上の場合には第１の
電位となり、それ以外では第２の電位となる検出電圧Ｖ
r を生成し出力する。制御信号検出回路２は、制御信号
ＣＳを入力し、電源電圧検出回路１にて生成された検出
電圧Ｖrに基づいて、検出電圧Ｖr が第１の電位の場合
には制御信号ＣＳと同様の内部制御信号ＣＳ１を出力
し、検出電圧Ｖr が第２の電位の場合には第１の電位の
内部制御信号ＣＳ１を出力する。フリップフロップ回路
３は、検出電圧Ｖr に基づいて制御信号検出回路２から
出力される内部制御信号ＣＳ１をラッチしたラッチ信号
Ｌ１を生成する。そして、信号合成回路４は、フリップ
フロップ回路３によりラッチされたラッチ信号Ｌ１と検
出電圧Ｖr とを論理合成し、その合成したリセット信号
ＰＯＲを出力する。

【００１０】

【作用】従って、本発明によれば、高電位側電源Ｖ_IIは
電源電圧検出回路１によりその変化が検出される。そし
て、高電位側電源Ｖ_IIが所定の電圧以上に上昇すると、
電源電圧検出回路１からＬレベルに立ち下がる検出電圧
Ｖr が出力される。この時、制御信号ＣＳがＨレベルの
ときには、この検出電圧Ｖr と制御信号ＣＳのラッチさ
れたラッチ信号Ｌ１とが論理合成され、Ｌレベルに立ち
下がるリセット信号ＰＯＲが出力される。

【００１１】又、内部回路が動作中に高電位側電源Ｖ_II
が瞬断等により一瞬低下すると、電源電圧検出回路１は
高電位側電源Ｖ_IIの低下を検出し、検出信号Ｖr をＨレ
ベルに立ち上げる。そして、高電位側電源Ｖ_IIが上昇し
て所定の電圧以上になると、検出電圧Ｖr が再びＬレベ
ルに立ち下がる。この時、フリップフロップ回路３は制
御信号ＣＳにかかわらずにＬレベルのラッチ信号Ｌ１を
ラッチしている。そして、このＬレベルのラッチ信号Ｌ
１と検出電圧Ｖr とが論理合成される。その結果、リセ
ット信号ＰＯＲは高電位側電源Ｖ_IIが所定の電圧以下に
なると一旦立ち上がり、再び高電位側電源Ｖ_IIが上昇し
て所定の電圧以上になるとＬレベルに立ち下がる。

【００１２】

【実施例】以下、本発明を具体化した一実施例を図２及
び図３に従って説明する。図２は、半導体集積回路装置
の一部回路図であって、パワーオンリセット回路図であ
る。パワーオンリセット回路は電源電圧検出回路１１と
制御信号検出回路１２とフリップフロップ回路（以下、
Ｆ／Ｆ回路という）１３及び信号合成回路１４とから構
成されている。

【００１３】電源電圧検出回路１１は、デプレッション
型ＮチャネルＭＯＳトランジスタ（以下、ＤｐＮＭＯＳ
トランジスタという）２１〜２４、ＮＭＯＳトランジス
タ２５及びインバータ回路２６，２７により構成されて
いる。各ＤｐＮＭＯＳトランジスタ２１〜２４はそのソ
ースとドレインをそれぞれ互いに接続し、ソース・ゲー
ト間の電位差をゼロボルトにしている。即ち、各ＤｐＮ
ＭＯＳトランジスタ２１〜２４はソース・ゲート間の電
圧Ｖgsがゼロボルトのときにテーリング領域（電圧Ｖgs
がしきい値電圧以下の領域であって、サブスレッショル
ド領域）付近で動作するように形成されている。そし
て、各ＤｐＮＭＯＳトランジスタ２１〜２４はオンとな
り、そのソース・ドレイン間が高抵抗となるようになっ
ている。

【００１４】ＤｐＮＭＯＳトランジスタ２１〜２３は高
電位側電源Ｖ_IIと低電位側電源Ｖssとの間に直列に接続
されている。ＤｐＮＭＯＳトランジスタ２２，２３間に
はＮＭＯＳトランジスタ２５のゲートが接続されてい
る。ＮＭＯＳトランジスタ２５のソースは低電位側電源
Ｖssに接続され、ドレインはＤｐＮＭＯＳトランジスタ
２４を介して高電位側電源Ｖ_IIに接続されている。ま
た、ＮＭＯＳトランジスタ２５のドレインはインバータ
回路２６，２７を介して制御信号検出回路１２に接続さ
れている。

【００１５】各ＤｐＮＭＯＳトランジスタ２１〜２３は
高電位側電源Ｖ_IIを各ＤｐＮＭＯＳトランジスタ２１〜
２３の抵抗値により分圧する。そして、ＤｐＮＭＯＳト
ランジスタ２２，２３間のノードＮ1 の分圧電圧Ｖ1 が
ＮＭＯＳトランジスタ２５のゲートに入力される。

【００１６】そして、分圧電圧Ｖ1 がＮＭＯＳトランジ
スタ２５のしきい値Ｖthより高くなると、ＮＭＯＳトラ
ンジスタ２５はオンとなる。尚、各ＤｐＮＭＯＳトラン
ジスタ２１〜２３のチャネル幅及びチャネル長は高電位
側電源Ｖ_IIが所定の電圧（本実施例ではＶ_II／２）にな
ったときにＮＭＯＳトランジスタ２５をオンさせるよう
に設定されている。そして、ＤｐＮＭＯＳトランジスタ
２４とＮＭＯＳトランジスタ２５との間の電圧がインバ
ータ回路２６，２７を介して電源電圧の検出電圧Ｖr と
して各回路１２〜１４に出力されるようになっている。

【００１７】即ち、ＮＭＯＳトランジスタ２５のゲート
にはＤｐＮＭＯＳトランジスタ２１〜２３の高抵抗によ
る分圧電圧Ｖ1 が入力されるので、検出電圧Ｖr は外部
電源が供給され高電位側電源Ｖ_IIが上昇すると、その高
電位側電源Ｖ_IIの上昇と同様に上昇する。そして、高電
位側電源Ｖ_IIがＶ_II／２を越えるとＮＭＯＳトランジス
タ２５がオンとなり、検出電圧Ｖr はＬレベルとなる。
また、高電位側電源Ｖ _IIが低下してＶ_II／２以下になる
とＮＭＯＳトランジスタ２５がオフとなり、検出電圧Ｖ
r はその時の高電位側電源Ｖ_IIの電位と等しくなり低下
する。

【００１８】制御信号検出回路１２は、インバータ回路
２８及びノア回路２９により構成されている。インバー
タ回路２８はその入力端子に制御信号ＣＳを入力し、出
力端子はノア回路２９に接続されている。ノア回路２９
は２入力素子であって、その一方の入力端子はインバー
タ回路２８を介して制御信号ＣＳを入力し、他方の入力
端子は前記電源電圧検出回路１１に接続され検出電圧Ｖ
r を入力する。そして、ノア回路２９の出力端子はラッ
チ回路１３に接続されている。

【００１９】制御信号検出回路１２は検出電圧Ｖr と制
御信号ＣＳとに基づいて内部制御信号ＣＳ１を生成しＦ
／Ｆ回路１３に出力するようになっている。即ち、検出
電圧Ｖr がＨレベルの時、制御信号検出回路１２はＬレ
ベルの内部制御信号ＣＳ１を生成し出力する。一方、検
出電圧Ｖr がＬレベルの時、制御信号検出回路１２は制
御信号ＣＳと同じレベルの内部制御信号ＣＳ１をＦ／Ｆ
回路１３に出力する。従って、制御信号ＣＳがＬレベル
のときには内部制御信号ＣＳ１もＬレベルとなり、制御
信号ＣＳがＨレベルのときには内部制御信号ＣＳ１もＨ
レベルとなる。

【００２０】Ｆ／Ｆ回路１３は、ＤｐＮＭＯＳトランジ
スタ３０、ＮＭＯＳトランジスタ３１，３２、ラッチ回
路３３及びコンデンサ３４により構成されている。Ｄｐ
ＮＭＯＳトランジスタ３０はドレインが高電位側電源Ｖ
_IIに接続され、ソースはＮＭＯＳトランジスタ３１のゲ
ートに接続されている。また、ＤｐＮＭＯＳトランジス
タ３０はそのゲートとソースとを互いに接続し、高抵抗
となるようになっている。従って、ＤｐＮＭＯＳトラン
ジスタ３０はＮＭＯＳトランジスタ３１のゲートを高電
位側電源Ｖ_IIにプルアップしている。

【００２１】ＮＭＯＳトランジスタ３１のソースは低電
位側電源Ｖssに接続され、ドレインはラッチ回路３３に
接続されている。ラッチ回路３３は入力端子と出力端子
とを互いに接続した一対のＣＭＯＳインバータ回路によ
り構成されている。ラッチ回路３３のノードＮ2 にはＮ
ＭＯＳトランジスタ３１のドレインが接続され、ノード
Ｎ3 にはＮＭＯＳトランジスタ３２のドレインが接続さ
れている。また、ラッチ回路３３のノードＮ3 にはコン
デンサ３４の一端が接続されるとともに信号合成回路１
４に接続され、コンデンサ３４の他端は高電位側電源Ｖ
_IIに接続されている。ＮＭＯＳトランジスタ３２のソー
スは低電位側電源Ｖssに接続され、そのゲートには前記
制御信号検出回路１２からの内部制御信号ＣＳ１を入力
している。

【００２２】Ｆ／Ｆ回路１３は検出電圧Ｖr と内部制御
信号ＣＳ１とに基づいたラッチ信号Ｌ１を信号合成回路
１４に出力するようになっている。即ち、ＮＭＯＳトラ
ンジスタ３１のゲートには検出電圧Ｖr が入力され、そ
の検出電圧Ｖr が上昇してＮＭＯＳトランジスタ３１の
ゲート電圧がしきい値を越える、即ちＨレベルになる
と、ＮＭＯＳトランジスタ３１がオンになる。すると、
ラッチ回路３３のノードＮ2 はＬレベルとなり、ノード
Ｎ3 はＨレベルとなる。そして、ＮＭＯＳトランジスタ
３１のゲートにＬレベルの検出電圧Ｖr が入力される
と、ＮＭＯＳトランジスタ３１はオフとなる。このと
き、ノードＮ3 のＨレベルは保持される。

【００２３】一方、Ｌレベルの内部制御信号ＣＳ１が入
力されると、ＮＭＯＳトランジスタ３２はオフとなる。
このとき、ラッチ回路３３のノードＮ3 のレベルはＨレ
ベルに保持される。そして、Ｈレベルの内部制御信号Ｃ
Ｓ１が入力されると、ＮＭＯＳトランジスタ３２はオン
となる。その結果、ラッチ回路３３のノードＮ3 はＬレ
ベルとなり、ノードＮ2 はＨレベルとなる。

【００２４】従って、検出電圧Ｖr がＨレベルであっ
て、内部制御信号ＣＳ１がＬレベルのとき、Ｆ／Ｆ回路
１３はＨレベルのラッチ信号Ｌ１を出力する。一方、検
出電圧Ｖr がＬレベルであって内部制御信号ＣＳ１がＨ
レベルのとき、Ｆ／Ｆ回路１３はＬレベルのラッチ信号
Ｌ１が出力される。そして、このラッチ信号Ｌ１は信号
合成回路１４に入力される。

【００２５】信号合成回路１４は、ノア回路３５、イン
バータ回路３６及びコンデンサ３７により構成されてい
る。ノア回路３５は２入力素子であって、その一方には
前記電源電圧検出回路１１の検出電圧Ｖr を入力し、他
方には前記Ｆ／Ｆ回路１３のラッチ信号Ｌ１を入力して
いる。ノア回路３５の出力端子はインバータ回路３６の
入力端子に接続されている。インバータ回路３６の出力
はコンデンサ３７の一端に接続され、コンデンサ３７の
他端は高電位側電源Ｖ_IIに接続されている。また、イン
バータ回路３６の出力端子は内部回路に接続されてい
る。

【００２６】信号合成回路１４は検出電圧Ｖr とラッチ
信号Ｌ１とを論理合成したリセット信号ＰＯＲを生成す
る。そして、信号合成回路１４はその生成したリセット
信号ＰＯＲを内部回路に出力する。内部回路はリセット
信号ＰＯＲがＨレベルからＬレベルに立ち下がると、そ
の立ち下がりに基づいて初期セットするようになってい
る。

【００２７】即ち、検出電圧Ｖr がＨレベルの時には、
ラッチ信号Ｌ１にかかわらずＨレベルのリセット信号Ｐ
ＯＲが出力される。一方、検出電圧Ｖr がＬレベルであ
る場合には、ラッチ信号Ｌ１のレベルに基づいてリセッ
ト信号ＰＯＲが出力される。このラッチ信号Ｌ１は内部
制御信号ＣＳ１、即ち制御信号ＣＳをラッチしている。
従って、制御信号ＣＳがＨレベルになると、Ｌレベルの
ラッチ信号Ｌ１が出力される。

【００２８】次に、上記のように構成されたパワーオン
リセット回路の作用を図３に従って説明する。図３
（ａ）に示すように、上記のように構成されたパワーオ
ンリセット回路を備えた半導体集積回路装置に外部電源
が供給されると、その外部電源に基づいて高電位側電源
Ｖ_IIが生成され上昇する。その高電位側電源Ｖ_IIがＶ_II
／２を越えるとＮＭＯＳトランジスタ２５がオンとなり
検出電圧Ｖr がＬレベルとなる。この検出電圧Ｖr は各
回路１２〜１４に入力される。

【００２９】このとき、制御信号ＣＳが高電位側電源Ｖ
_IIと同様に上昇するが、検出検出電圧Ｖr がＬレベルと
なるので、内部制御信号ＣＳ１は制御信号ＣＳと同様に
レベルが変化する。そして、内部制御信号ＣＳ１はＦ／
Ｆ回路１３に入力される。Ｆ／Ｆ回路１３は検出電圧Ｖ
r と内部制御信号ＣＳ１とに基づいてＬレベルのラッチ
信号Ｌ１を生成し出力する。そして、信号合成回路１４
は検出電圧Ｖr とＬレベルのラッチ信号Ｌ１とに基づい
てリセット信号ＰＯＲを生成する。このとき、検出電圧
Ｖr は高電位側電源Ｖ_IIがＶ_II／２を越えたときにＬレ
ベルとなり、リセット信号ＰＯＲも同様にＬレベルに立
ち下がる。このリセット信号ＰＯＲ、即ち高電位側電源
Ｖ_IIがＶ_II／２を越えると、内部回路は初期セットす
る。

【００３０】そして、内部回路は高電位側電源Ｖ_IIに基
づいて動作する。制御信号ＣＳは内部回路をアクティブ
又はスタンバイにするべくＨレベル又はＬレベルとな
る。このとき、検出電圧Ｖr はＬレベルであるので、ラ
ッチ信号Ｌ１、即ち制御信号ＣＳにかかわらずリセット
信号ＰＯＲはＬレベルとなる。従って、内部回路は初期
セットを行わずにアクティブ又はスタンバイに切換制御
される。

【００３１】ところで、図３（ａ）に示すように、制御
信号ＣＳがＨレベル、即ち内部回路がスタンバイのとき
に高電位側電源Ｖ_IIが瞬断等により一瞬低下すると、Ｄ
ｐＮＭＯＳトランジスタ２１〜２３が高抵抗として動作
するので、ノードＮ1 の分圧電圧Ｖ1 同様に低下する。
また、制御信号ＣＳも高電位側電源Ｖ_IIと同様に低下す
る。

【００３２】そして、高電位側電源Ｖ_IIがＶ_II／２より
低下すると、ノードＮ1 の分圧電圧Ｖ1 がＮＭＯＳトラ
ンジスタ２５のしきい値Ｖthより低下するので、ＮＭＯ
Ｓトランジスタ２５はオフとなる。その結果、検出電圧
Ｖr は一旦立ち上がり、その後は高電位側電源Ｖ_IIと同
様に低下する。このとき、制御信号ＣＳはＨレベルであ
るので、ラッチ信号Ｌ１はＬレベルである。このＬレベ
ルのラッチ信号Ｌ１とＨレベルの検出電圧Ｖr とが論理
合成されるので、リセット信号ＰＯＲは一旦立ち上が
り、高電位側電源Ｖ_IIと同様に低下する。

【００３３】そして、再び高電位側電源Ｖ_IIが上昇する
と、電源電圧の立ち上がりと同様に動作し、高電位側電
源Ｖ_IIがＶ_II／２を越えたときにリセット信号ＰＯＲが
立ち下がる。このリセット信号ＰＯＲの立ち下がりによ
り内部回路は初期セットする。

【００３４】一方、図３（ｂ）に示すように、制御信号
ＣＳがＬレベル、即ち内部回路がアクティブのときに高
電位側電源Ｖ_IIが瞬断等により一瞬低下すると、制御信
号ＣＳがＨレベルと時と同様に検出電圧Ｖr も高電位側
電源Ｖ_IIと同様に低下する。この時、制御信号ＣＳに基
づいて制御信号検出回路１２より出力される内部制御信
号ＣＳ１もＬレベルである。従って、Ｆ／Ｆ回路１３の
出力はＬレベルが保持される。その結果、検出電圧Ｖr
と同様のリセット信号ＰＯＲが生成され出力される。従
って、内部回路がアクティブのときにも、このリセット
信号ＰＯＲにより確実に内部セットされる。

【００３５】ところで、図３（ｃ）に示すように、外部
電源が供給され高電位側電源Ｖ_IIが上昇するときに制御
信号ＣＳがＬレベルのまま内部回路に入力される場合が
ある。このとき、検出電圧Ｖr は高電位側電源Ｖ_IIがＶ
_II／２を越えるとＬレベルとなる。制御信号ＣＳは制御
信号検出回路１２に入力され、Ｌレベルの内部制御信号
ＣＳ１が出力される。すると、Ｆ／Ｆ回路１３のＮＭＯ
Ｓトランジスタ３２がオフのままであるので、ラッチ信
号Ｌ１は高電位側電源Ｖ_IIと同様に上昇しＨレベルとな
る。そして、信号合成回路１４はこのＨレベルのラッチ
信号Ｌ１と検出電圧Ｖr とを論理合成する。従って、リ
セット信号ＰＯＲは高電位側電源Ｖ_IIと同様に上昇しＨ
レベルとなる。その結果、内部回路は初期セットされな
いので、内部回路が動作することなく異常貫通電流が流
れることはない。

【００３６】また、図３（ｄ）に示すように、高電位側
電源Ｖ_IIが上昇してしまった後に制御信号ＣＳをＨレベ
ルにした場合、この制御信号ＣＳは制御信号検出回路１
２により検出され、内部制御信号ＣＳ１もＨレベルとな
る。すると、Ｆ／Ｆ回路１３のＮＭＯＳトランジスタ３
２がオンとなり、ラッチ信号Ｌ１はＬレベルとなる。そ
して、このＬレベルのラッチ信号Ｌ１と検出電圧Ｖr と
が信号合成回路１４により論理合成され、リセット信号
ＰＯＲはＬレベルに立ち下がる。即ち、制御信号ＣＳを
Ｈレベルにした場合、パワーオンリセット回路はリセッ
ト信号ＰＯＲをＬレベルに立ち下げる。この立ち下がり
によりＬレベルのリセット信号ＰＯＲを検出した内部回
路は初期セットし、動作するようになる。

【００３７】このように、本実施例では、電源電圧検出
回路１１のＤｐＮＭＯＳトランジスタ２１〜２３を直列
に接続するとともに、そのゲートとソースと互いに接続
してテーリング領域付近で動作させ、高抵抗とする。そ
して、この高抵抗により高電位側電源Ｖ_IIの電圧を検出
するようにした。その結果、検出電圧Ｖr は高電位側電
源Ｖ_IIの変化に応じて変化することができる。そして、
この検出電圧Ｖr に基づいてリセット信号ＰＯＲを生成
するので、瞬断等による高電位側電源Ｖ_IIの低下におい
ても確実に内部回路を初期セットすることができる。

【００３８】また、制御信号ＣＳと検出電圧Ｖr とに基
づいて制御信号検出回路１２により内部制御信号ＣＳ１
を生成する。そして、この内部制御信号ＣＳ１をＦ／Ｆ
回路１３により検出電圧Ｖr に基づいてラッチしラッチ
信号Ｌ１を生成する。更に、Ｆ／Ｆ回路１３により生成
されるラッチ信号Ｌ１と検出電圧Ｖr とを信号合成回路
１４により論理合成する。そして、この合成したリセッ
ト信号ＰＯＲを内部回路に出力するようにした。その結
果、高電位側電源Ｖ_IIが上昇するときに制御信号ＣＳが
Ｌレベルのときにはリセット信号ＰＯＲをＨレベルにす
る。このリセット信号ＰＯＲにより内部回路は初期セッ
トしないので、内部回路の異常貫通電流を防止すること
ができる。

【００３９】尚、本発明は前記実施例の他、以下の態様
で実施するようにしてもよい。（１）前記実施例において、図４に示すように、電源電
圧検出回路１１のＤｐＮＭＯＳトランジスタ２１〜２３
をそのチャネル幅Ｗ及びチャネル長Ｌを同じに形成す
る。各ＤｐＮＭＯＳトランジスタ２１〜２３の温度変化
に対する抵抗特性は同じである。従って、温度が変化し
ても分圧比は変わらず分圧電圧Ｖ1 の値は変動しない。
しかしながら、ＮＭＯＳトランジスタ２５は温度に対し
てそのしきい値が変化する。

【００４０】例えば、常温ＲＴにおいてＮＭＯＳトラン
ジスタ２５のしきい値Ｖth2 ＝０．８ボルト、高温ＨＴ
においてはしきい値Ｖth1 ＝０．５ボルトとする。する
と、図５に示すように検出電圧Ｖr がＬレベルに立ち下
がるときの高電位側電源Ｖ_IIの電圧値が高温ＨＴにおい
てはＶ_II／２であるものが、常温ＲＴでは高電位側電源
Ｖ_IIに近い値（例えば３・Ｖ_II／４）となる。その結
果、常温ＲＴにおいて高電位側電源Ｖ_IIのマージンが小
さくなり、高電位側電源Ｖ_IIが少し低下するだけで内部
回路が初期セットされてしまうことになる。

【００４１】そのため、図６に示すように、ＤｐＮＭＯ
Ｓトランジスタ２２のチャネル長をＬ１として他のＤｐ
ＮＭＯＳトランジスタ２１，２３のチャネル長Ｌより短
くし、その抵抗値が他のＤｐＮＭＯＳトランジスタ２
１，２３より小さくなるように形成する。すると、各Ｄ
ｐＮＭＯＳトランジスタ２１〜２３は図８に示すよう
に、ＤｐＮＭＯＳトランジスタ２１，２３を抵抗値Ｒ
１、ＤｐＮＭＯＳトランジスタ２２を抵抗値Ｒ２と見な
すことができる。すると、ＤｐＮＭＯＳトランジスタ２
２はＤｐＮＭＯＳトランジスタ２１，２３に比べて抵抗
値が小さくなる。更に、ＤｐＮＭＯＳトランジスタ２２
は温度に変化に対してその抵抗値の変化がＤｐＮＭＯＳ
トランジスタ２１，２３の抵抗値の変化に比べて大きく
なる。すると、ＤｐＮＭＯＳトランジスタ２２，２３間
のノードＮ1 の分圧電圧Ｖ1 は、図７に示すように常温
ＲＴのほうが高温ＨＴよりも高い値となる。その結果、
ＮＭＯＳトランジスタ２５は常温ＲＴと高温ＨＴとにお
いて高電位側電源Ｖ_IIが近い値（Ｖ_II／２付近）でオン
となり、検出電圧Ｖr が立ち下がる。従って、常温ＲＴ
における高電位側電源Ｖ_IIのマージンを大きくすること
ができるので、内部回路が不用意に初期セットする誤動
作を防止することができる。

【００４２】このように構成した温度依存性のない電源
電圧検出回路１１は、パワーオンリセット回路に使用さ
れる以外にも、その他の電圧検出するための回路に使用
することも無論可能である。尚、この場合ＤｐＮＭＯＳ
トランジスタ２２のチャネル長を他と異なるように形成
したが、これに限定されるものではなく、用途に応じて
他のＤｐＮＭＯＳトランジスタのチャネル長を変えても
よい。

【００４３】（２）上記実施例の電源電圧検出回路１１
において高電位側電源Ｖ_IIと低電位側電源Ｖssとの間に
３つのＤｐＮＭＯＳトランジスタ２１〜２３を直列に接
続して分圧電圧Ｖ1 をＬレベルようにしたが、２つ又は
４つ以上の複数のＤｐＮＭＯＳトランジスタを直列に接
続して実施してもよい。これにより、ＮチャネルＭＯＳ
トランジスタ２５がオンとなるタイミング、即ちリセッ
ト信号ＰＯＲが立ち下がるときのタイミングを温度変化
に対応して任意に変更することができる。

【００４４】（３）上記実施例のＤｐＮＭＯＳトランジ
スタ２１〜２４及び３０のゲートを低電位側電源Ｖssに
接続して実施する。このとき、ＤｐＮＭＯＳトランジス
タ２１〜２４及び３０はテーリング領域付近にて動作す
る。

【００４５】また、ＤｐＮＭＯＳトランジスタ２１〜２
４及び３０に代えてデプレッション型ＰチャネルＭＯＳ
トランジスタ（以下、ＤｐＰＭＯＳトランジスタとい
う）と用いて実施する。このとき、ＤｐＰＭＯＳトラン
ジスタはゲートとソースとを互いに接続して使用する。
このとき、ＤｐＰＭＯＳトランジスタはテーリング領域
付近にて動作する。また、ＤｐＰＭＯＳトランジスタの
ゲートを高電位側電源Ｖ _IIに接続して実施する。このと
き、ＤｐＰＭＯＳトランジスタはテーリング領域付近で
動作する。

【００４６】また、ＤｐＮＭＯＳトランジスタ２１〜２
４及び３０を用いた抵抗素子に代えて、ＮＭＯＳトラン
ジスタ又はＰＭＯＳトランジスタのＮＳＤ（Ｎ型ソース
／ドレイン），ＰＳＤ（Ｐ型ソース／ドレイン），Ｎ型
ウェル，Ｐ型ウェル等の拡散領域を抵抗素子として使用
し、その領域に拡散する濃度を変えることによりその領
域の抵抗値を変えて実施してもよい。また、それぞれの
拡散領域を組み合わせて実施してもよい。

【００４７】更に、ＤｐＮＭＯＳトランジスタ２１〜２
４及び３０をポリシリコン等の抵抗値の温度依存性の少
ない素子に代えて実施する。（４）上記実施例のパワーオンリセット回路をスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）やダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）等のメモリに応
用する。ＤＲＡＭの場合には制御信号ＣＳに代えてロウ
選択信号（RowAddress Strobe）バーＲＡＳを制御信号
検出回路１２に入力してリセット信号ＰＯＲを生成す
る。

【００４８】（５）上記実施例では、外部電源から高電
位側電源Ｖ_IIを生成し、その高電位側電源Ｖ_IIによりパ
ワーオンリセット回路及び内部回路を駆動させるように
したが、外部電源により直接駆動させるようにしてもよ
い。このとき、電源電圧検出回路１１は外部電源の電圧
を直接監視することになる。また、生成したリセット信
号ＰＯＲを出力する出力端子を設け、生成したリセット
信号ＰＯＲにより他の半導体集積回路装置を初期セット
するようにしてもよい。

【００４９】

【発明の効果】以上詳述したように、本発明によれば、
瞬断等においてもパワーオンリセット信号を生成し、確
実に半導体集積回路装置を初期セットすることができる
優れた効果がある。また、温度変化による依存の少ない
検出電圧を生成することのできる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の一実施例のパワーオンリセット回路図
である。

【図３】（ａ）〜（ｄ）はそれぞれ一実施例のパワーオ
ンリセット回路の動作を説明する波形図である。

【図４】温度依存性のある電源電圧検出回路の回路図で
ある。

【図５】図４の電源電圧検出回路の動作を説明する波形
図である。

【図６】温度依存性を改善した電源電圧検出回路の回路
図である。

【図７】図６の電源電圧検出回路の動作を説明する波形
図である。

【図８】電源電圧検出回路のデプレッション型Ｎチャネ
ルＭＯＳトランジスタの等価回路図である。

【図９】従来のパワーオンリセット回路図である。

【図１０】従来のパワーオンリセット回路の動作を説明
する波形図である。

【符号の説明】

１電源電圧検出回路２制御信号検出回路３フリップフロップ回路４信号合成回路Ｖ_II 高電位側電源ＣＳ制御信号ＰＯＲリセット信号Ｌ１ラッチ信号Ｖｒ検出電圧ＣＳ１内部制御信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−154520（ＪＰ，Ａ) 特開平４−129416（ＪＰ，Ａ) 特開平５−168151（ＪＰ，Ａ) 特開平５−136671（ＪＰ，Ａ) 特開平６−132799（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/00 - 17/70 G01R 19/00 - 19/32

Claims

(57)【特許請求の範囲】

【請求項１】高電位側電源（Ｖ_II）が供給され、制御
信号（ＣＳ）に基づいて動作する内部回路をリセット信
号（ＰＯＲ）により初期セットするパワーオンリセット
回路において、前記高電位側電源（Ｖ_II）を入力し、その高電位側電源
（Ｖ_II）が予め設定された所定の電圧以上の場合には第
１の電位となり、それ以外では第２の電位となる検出電
圧（Ｖr ）を生成する電源電圧検出回路（１）と、前記制御信号（ＣＳ）を入力し、前記電源電圧検出回路
（１）にて生成された検出電圧（Ｖr ）に基づいて、該
検出電圧（Ｖr ）が第１の電位の場合には前記制御信号
（ＣＳ）と同じ電位の内部制御信号（ＣＳ１）を出力
し、同検出電圧（Ｖr ）が第２の電位の場合には第１の
電位の内部制御信号（ＣＳ１）を出力する制御信号検出
回路（２）と、前記検出電圧（Ｖr ）に基づいて前記制御信号検出回路
（２）から出力される内部制御信号（ＣＳ１）をラッチ
したラッチ信号（Ｌ１）を生成するフリップフロップ回
路（３）と、前記フリップフロップ回路（３）によりラッチされた信
号と前記検出電圧（Ｖr ）とを論理合成し、その合成し
たリセット信号（ＰＯＲ）を出力する信号合成回路
（４）とを備えたことを特徴とするパワーオンリセット
回路。
【請求項２】高電位側電源（Ｖ_II）と低電位側電源
（Ｖss）との間に直列に接続された複数のデプレッショ
ン型ＭＯＳトランジスタ（２１〜２３）と、そのＭＯＳ
トランジスタ（２１〜２３）により分圧された分圧電圧
（Ｖ1 ）をそのゲートに入力するとともにそのドレイン
がデプレッション型ＭＯＳトランジスタ（２４）を介し
て高電位側電源（Ｖ_II）に接続されたエンハンスメント
型ＮチャネルＭＯＳトランジスタ（２５）と、そのＮチ
ャネルＭＯＳトランジスタ（２１〜２３）とＭＯＳトラ
ンジスタ（２４）との間に接続された複数のインバータ
回路（２６，２７）を介して高電位側電源（Ｖ_II）が所
定の電圧以上のときには第１の電位となり、それ以外で
は第２の電位となる検出電圧を出力する電源電圧検出回
路において、前記複数のＭＯＳトランジスタ（２１〜２３）のうち、
少なくとも１つのＭＯＳトランジスタのチャネル長を他
のＭＯＳトランジスタのチャネル長とは異なるように形
成したことを特徴とする電源電圧検出回路。
【請求項３】請求項２に記載の電源電圧検出回路にお
いて、前記デプレッション型ＭＯＳトランジスタ（２１〜２
４）は、そのゲートとソースとを互いに接続したＮチャ
ネルＭＯＳトランジスタであることを特徴とする電源電
圧検出回路。
【請求項４】請求項１に記載のパワーオンリセット回
路において、前記電源電圧検出回路（１）は、請求項２又は３に記載
の電源電圧検出回路であることを特徴とするパワーオン
リセット回路。