JP3199873B2 - チタン製パターンの形成方法、及び液晶表示装置の製造方法 - Google Patents
チタン製パターンの形成方法、及び液晶表示装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、チタン製パターンの形
成方法及び液晶表示装置の製造方法に関し、より詳しく
は、ゲート電極等に使用されるチタン製パターンの形成
方法と、チタンよりなるゲート電極を用いた薄膜トラン
ジスタを有する液晶表示装置の製造方法に関する。
成方法及び液晶表示装置の製造方法に関し、より詳しく
は、ゲート電極等に使用されるチタン製パターンの形成
方法と、チタンよりなるゲート電極を用いた薄膜トラン
ジスタを有する液晶表示装置の製造方法に関する。
【０００２】液晶表示パネル等のアクティブマトリクス
型表示パネルの駆動に用いられる薄膜トランジスタマト
リクス構造においては、ゲート電極、ゲートバスライン
の材料としてチタン（Ti）が用いられている。
型表示パネルの駆動に用いられる薄膜トランジスタマト
リクス構造においては、ゲート電極、ゲートバスライン
の材料としてチタン（Ti）が用いられている。
【０００３】この場合、表示画面上の欠陥発生のないも
のが要求され、欠陥が発生し難い構造・簡略なプロセス
が強く要望されている。
のが要求され、欠陥が発生し難い構造・簡略なプロセス
が強く要望されている。
【０００４】
【従来の技術】アクティブマトリクス駆動方式の液晶表
示パネルは、ドット表示を行う個々の画素に対応してマ
トリクス状に薄膜トランジスタ（ＴＦＴ）を配設するこ
とにより、各画素にメモリ機能を持たせ、コントラスト
良く多ラインの表示を可能にしている。
示パネルは、ドット表示を行う個々の画素に対応してマ
トリクス状に薄膜トランジスタ（ＴＦＴ）を配設するこ
とにより、各画素にメモリ機能を持たせ、コントラスト
良く多ラインの表示を可能にしている。
【０００５】このような液晶表示パネルは、例えば多数
の補助容量バスライン、ゲートバスライン、ドレインバ
スラインをそれぞれＸ及びＹ方向に配置し、これら各バ
スラインに駆動電圧を順次印加して、各バスライン交差
部対応に配置した薄膜トランジスタを選択駆動すること
により、所望の画素に電圧をかけてドット表示するよう
に構成している。
の補助容量バスライン、ゲートバスライン、ドレインバ
スラインをそれぞれＸ及びＹ方向に配置し、これら各バ
スラインに駆動電圧を順次印加して、各バスライン交差
部対応に配置した薄膜トランジスタを選択駆動すること
により、所望の画素に電圧をかけてドット表示するよう
に構成している。
【０００６】その薄膜トランジスタの構造は、例えば図
５に示すようになっている。図５において、ガラス基板
５１の上にはＴＦＴのゲート電極５２が形成され、ま
た、少なくともゲート電極５２の上とその周辺には絶縁
膜５３が積層されている。
５に示すようになっている。図５において、ガラス基板
５１の上にはＴＦＴのゲート電極５２が形成され、ま
た、少なくともゲート電極５２の上とその周辺には絶縁
膜５３が積層されている。
【０００７】また、ゲート電極５２とその周辺を覆う絶
縁膜５３の上には、a-Si層５４が形成されている。さら
に、ゲート電極５３の真上にあるa-Si層５４はチャネル
保護絶縁膜５５に覆われ、その両側のa-Si動作半導体層
５４には、ｎ+ 型a-Siコンタクト層５６を介してドレイ
ン電極５７とソース電極５８が形成され、そのソース電
極５８には透明な画素電極５９が接続されている。
縁膜５３の上には、a-Si層５４が形成されている。さら
に、ゲート電極５３の真上にあるa-Si層５４はチャネル
保護絶縁膜５５に覆われ、その両側のa-Si動作半導体層
５４には、ｎ+ 型a-Siコンタクト層５６を介してドレイ
ン電極５７とソース電極５８が形成され、そのソース電
極５８には透明な画素電極５９が接続されている。
【０００８】なお、ゲート電極５２の上の絶縁膜５３は
ゲート絶縁膜となる。また、ドレイン電極５７に繋がる
ドレインバスラインＤＢは、ゲート電極５２と一体形成
されたゲートバスラインＧＢと交差する向きに配置され
ている。
ゲート絶縁膜となる。また、ドレイン電極５７に繋がる
ドレインバスラインＤＢは、ゲート電極５２と一体形成
されたゲートバスラインＧＢと交差する向きに配置され
ている。
【０００９】ところで、Tiによりゲート電極５２を形成
する場合の手順として、まず、ガラス基板５１を酸で洗
浄した後に、スパッタ法によりTi膜（不図示）を堆積
し、ついで、フォトリソグラフィー法によりTi膜をパタ
ーニングしてゲート電極５２及びゲートバスラインＧＢ
を形成することが行われる。
する場合の手順として、まず、ガラス基板５１を酸で洗
浄した後に、スパッタ法によりTi膜（不図示）を堆積
し、ついで、フォトリソグラフィー法によりTi膜をパタ
ーニングしてゲート電極５２及びゲートバスラインＧＢ
を形成することが行われる。
【００１０】
【発明が解決しようとする課題】しかし、この方法によ
りゲート電極５２を形成する場合には、ゲート電極５２
となるTi膜がシミ状に浮き上がり、その表面に激しい凹
凸が発生するので、膜が剥離し易くなる。
りゲート電極５２を形成する場合には、ゲート電極５２
となるTi膜がシミ状に浮き上がり、その表面に激しい凹
凸が発生するので、膜が剥離し易くなる。
【００１１】その原因を調査するためにＳＩＭＳ分析を
行ったところ、図６に示すように、酸で洗浄されたガラ
ス基板５１の表面でTi、酸素を含む変質物が生じ、これ
がシミ状の浮き上がりの原因となる。
行ったところ、図６に示すように、酸で洗浄されたガラ
ス基板５１の表面でTi、酸素を含む変質物が生じ、これ
がシミ状の浮き上がりの原因となる。
【００１２】しかも、Ti膜をパターニングした後の状態
を見ると、Tiを含む変質物の残渣によりガラス基板５１
の表面に薄い低抵抗層６０が生じるので（図５(a))、ゲ
ート電極５２やゲートバスラインＧＢ等、ガラス基板５
１の表面に形成される配線や電極にリークが生じ易くな
るといった不都合がある。
を見ると、Tiを含む変質物の残渣によりガラス基板５１
の表面に薄い低抵抗層６０が生じるので（図５(a))、ゲ
ート電極５２やゲートバスラインＧＢ等、ガラス基板５
１の表面に形成される配線や電極にリークが生じ易くな
るといった不都合がある。
【００１３】本発明はこのような問題に鑑みてなされた
ものであって、Tiよりなる電極や配線の短絡を防止し、
これらの電極、配線の剥離を防止できるチタン製パター
ンの形成方法及び液晶表示装置の製造方法を提供するこ
とを目的とする。
ものであって、Tiよりなる電極や配線の短絡を防止し、
これらの電極、配線の剥離を防止できるチタン製パター
ンの形成方法及び液晶表示装置の製造方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】上記した課題は、図１〜
３に例示するように、少なくとも成膜時の初期に、窒素
を２０％以下で添加した不活性ガスを使用し、スパッタ
法によりチタン膜２をガラス基板１の上に積層する工程
と、レジスト３をマスクにして前記チタン膜２をパター
ニングする工程とを有することを特徴とするチタン製パ
ターンの形成方法により達成する。
３に例示するように、少なくとも成膜時の初期に、窒素
を２０％以下で添加した不活性ガスを使用し、スパッタ
法によりチタン膜２をガラス基板１の上に積層する工程
と、レジスト３をマスクにして前記チタン膜２をパター
ニングする工程とを有することを特徴とするチタン製パ
ターンの形成方法により達成する。
【００１５】または、少なくとも成膜時の初期に、窒素
を２０％以下で添加した不活性ガスを使用し、スパッタ
法によりチタン膜２をガラス基板１の上に積層する工程
と、前記チタン膜２をパターニングすることにより、薄
膜トランジスタのゲート電極４、その他の電極及び配線
を形成する工程と、少なくとも前記ゲート電極４とその
周辺を覆う絶縁膜６を形成する工程と、前記ゲート電極
４とその周辺にある前記絶縁膜６の上に動作半導体層７
を積層する工程と、前記ゲート電極４の上にソース電極
１４、ドレイン電極１５を形成する工程とを有すること
を特徴とする液晶表示装置の製造方法により達成する。
を２０％以下で添加した不活性ガスを使用し、スパッタ
法によりチタン膜２をガラス基板１の上に積層する工程
と、前記チタン膜２をパターニングすることにより、薄
膜トランジスタのゲート電極４、その他の電極及び配線
を形成する工程と、少なくとも前記ゲート電極４とその
周辺を覆う絶縁膜６を形成する工程と、前記ゲート電極
４とその周辺にある前記絶縁膜６の上に動作半導体層７
を積層する工程と、前記ゲート電極４の上にソース電極
１４、ドレイン電極１５を形成する工程とを有すること
を特徴とする液晶表示装置の製造方法により達成する。
【００１６】または、前記不活性ガスはアルゴンである
ことを特徴とする液晶表示装置の製造方法によって達成
する。
ことを特徴とする液晶表示装置の製造方法によって達成
する。
【００１７】
【作 用】本発明によれば、ガラス基板１の上にTi膜２
を形成する際に、不活性ガスとして窒素を僅かに含有さ
せてガラス基板１の表層に窒素を含有させている。
を形成する際に、不活性ガスとして窒素を僅かに含有さ
せてガラス基板１の表層に窒素を含有させている。
【００１８】これによれば、ガラス基板１の表面は窒素
で保障されて安定となり、Ti膜２がガラス基板１からシ
ミ状に浮き上がって凹凸が生じることはない。また、ガ
ラス基板１の表面の低抵抗化が抑制されるので、Ti膜２
をパターニングして得られる電極や配線にリークが生じ
ることがなくなる。
で保障されて安定となり、Ti膜２がガラス基板１からシ
ミ状に浮き上がって凹凸が生じることはない。また、ガ
ラス基板１の表面の低抵抗化が抑制されるので、Ti膜２
をパターニングして得られる電極や配線にリークが生じ
ることがなくなる。
【００１９】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１は、本発明により形成したTi膜とそ
の下のガラス基板のＳＩＭＳ分析結果の一例を示す原子
濃度分布図である。
いて説明する。図１は、本発明により形成したTi膜とそ
の下のガラス基板のＳＩＭＳ分析結果の一例を示す原子
濃度分布図である。
【００２０】図２、３は、本発明の一時の液晶表示装置
のＴＦＴ、画素電極を形成する工程を示す断面図、図４
は、その平面図である。まず、図２(a) に示すように、
表面処理（酸洗浄・成膜等）を施したガラス基板１の上
に、ＤＣマグネトロンスパッタ法によりTi膜２を１００
nmの厚さに成膜する。スパッタ法によれば、Tiターゲッ
トから元素を叩き出すための不活性ガスとして例えばア
ルゴンを使用するが、そのアルゴンガスに僅かな窒素ガ
スを添加したところ、その表面にシミ状の凹凸が発生し
なかった。しかも、このTi膜２をパターニングして電
極、配線を形成してみると、リーク電流は殆ど発生して
いない。
のＴＦＴ、画素電極を形成する工程を示す断面図、図４
は、その平面図である。まず、図２(a) に示すように、
表面処理（酸洗浄・成膜等）を施したガラス基板１の上
に、ＤＣマグネトロンスパッタ法によりTi膜２を１００
nmの厚さに成膜する。スパッタ法によれば、Tiターゲッ
トから元素を叩き出すための不活性ガスとして例えばア
ルゴンを使用するが、そのアルゴンガスに僅かな窒素ガ
スを添加したところ、その表面にシミ状の凹凸が発生し
なかった。しかも、このTi膜２をパターニングして電
極、配線を形成してみると、リーク電流は殆ど発生して
いない。
【００２１】そこで、窒素ガスの含有量を５％、１０％
としてTi膜２を形成し、これらのＳＩＭＳ分析すると、
図１(a),(b) のようなプロファイと層構造が得られた。
即ち、ガラス基板１の表面にはSiO2層と、酸素よりも窒
素の多い層が連続的に形成され、これらの変質層には僅
かにTiが含まれている。また、その変質層に近い部分の
Ti層には窒素が含まれている。
としてTi膜２を形成し、これらのＳＩＭＳ分析すると、
図１(a),(b) のようなプロファイと層構造が得られた。
即ち、ガラス基板１の表面にはSiO2層と、酸素よりも窒
素の多い層が連続的に形成され、これらの変質層には僅
かにTiが含まれている。また、その変質層に近い部分の
Ti層には窒素が含まれている。
【００２２】この場合の窒素ガスは、アルゴンガスとと
もにTi膜成長時の全般に渡ってスパッタ装置に導入して
いるが、Ti膜２よりもガラス基板１の方が窒素を多く取
り入れ、また、それらの界面付近には薄いTiN 層ができ
る。
もにTi膜成長時の全般に渡ってスパッタ装置に導入して
いるが、Ti膜２よりもガラス基板１の方が窒素を多く取
り入れ、また、それらの界面付近には薄いTiN 層ができ
る。
【００２３】このことから、ガラス基板１の表面は、雰
囲気中の特定の元素を取り込んで変質し易い状態になっ
ていることがわかる。そして、その表面に窒素が取り込
まれた場合に、ガラス基板１に積層されたTi膜２は、シ
ミ状の浮き上がりがなく、表面に凹凸が発生せず、膜の
密着性が良いことがわかった。しかも、ガラス基板１の
表面は、低抵抗化していないことも明らかになった。
囲気中の特定の元素を取り込んで変質し易い状態になっ
ていることがわかる。そして、その表面に窒素が取り込
まれた場合に、ガラス基板１に積層されたTi膜２は、シ
ミ状の浮き上がりがなく、表面に凹凸が発生せず、膜の
密着性が良いことがわかった。しかも、ガラス基板１の
表面は、低抵抗化していないことも明らかになった。
【００２４】この場合の窒素ガスの含有量は、試験結果
によれば５〜２０％が好ましい。なお、窒素ガス分圧で
示すと２×１０-4〜８×１０-4Torrである。以上のよう
な方法によりTi膜２を堆積した後に、フォトレジスト３
を塗布、露光、現像し、トランジスタのゲート領域とゲ
ートバスライン領域を覆うパターンを形成する（図２
(b))。
によれば５〜２０％が好ましい。なお、窒素ガス分圧で
示すと２×１０-4〜８×１０-4Torrである。以上のよう
な方法によりTi膜２を堆積した後に、フォトレジスト３
を塗布、露光、現像し、トランジスタのゲート領域とゲ
ートバスライン領域を覆うパターンを形成する（図２
(b))。
【００２５】次に、そのフォトレジスト３をマスクにし
てTi膜２をエッチングし、これによりTi膜２よりなるゲ
ート電極４とゲートバスライン５を形成する（図２(b),
図４(a))。
てTi膜２をエッチングし、これによりTi膜２よりなるゲ
ート電極４とゲートバスライン５を形成する（図２(b),
図４(a))。
【００２６】この後に、フォトレジスト３を剥離し、洗
浄した後に、プラズマＣＶＤ法により、ゲート絶縁膜と
なるSiN 膜６を４００nmの厚さに形成し、続いて、動作
半導体層としてノンドープのa-Si層７を約１５nmの厚さ
に積層し、さらに、ストッパー層として厚さ１２０nmの
SiN 膜８を連続して成長する（図２(d))。
浄した後に、プラズマＣＶＤ法により、ゲート絶縁膜と
なるSiN 膜６を４００nmの厚さに形成し、続いて、動作
半導体層としてノンドープのa-Si層７を約１５nmの厚さ
に積層し、さらに、ストッパー層として厚さ１２０nmの
SiN 膜８を連続して成長する（図２(d))。
【００２７】この場合、SiN 膜６，８はSiH4、NH2 の混
合ガス雰囲気で成長し、a-Si層７はSiH4のガス雰囲気で
成膜する。次に、フォトレジスト９を塗布し、これを露
光、現像して、ゲート電極４に沿ったパターンを形成し
（図２(d))、ついで、これをマスクにして緩衝フッ酸に
より上側のSiN 膜８をパターニングしてから、フォトレ
ジスト９を剥離する（図２(e))。このSiN 膜８のパター
ンは、ゲート電極４上のa-Si膜７を覆うチャネル保護膜
１０として使用する。
合ガス雰囲気で成長し、a-Si層７はSiH4のガス雰囲気で
成膜する。次に、フォトレジスト９を塗布し、これを露
光、現像して、ゲート電極４に沿ったパターンを形成し
（図２(d))、ついで、これをマスクにして緩衝フッ酸に
より上側のSiN 膜８をパターニングしてから、フォトレ
ジスト９を剥離する（図２(e))。このSiN 膜８のパター
ンは、ゲート電極４上のa-Si膜７を覆うチャネル保護膜
１０として使用する。
【００２８】この後に、プラズマＣＶＤ法によってコン
タクト用のｎ+ 型a-Si層１１を５０nmの厚さに成長し、
続いて、スパッタ法によりTi膜１２を積層する。この後
に、フォトレジスト１３を塗布してこれを露光、現像
し、チャネル保護膜１０の上で分離するＴＦＴのドレイ
ン領域とソース領域、およびドレイン領域に繋がるドレ
インバスライン領域を覆うパターンを形成する（図３
(a))。
タクト用のｎ+ 型a-Si層１１を５０nmの厚さに成長し、
続いて、スパッタ法によりTi膜１２を積層する。この後
に、フォトレジスト１３を塗布してこれを露光、現像
し、チャネル保護膜１０の上で分離するＴＦＴのドレイ
ン領域とソース領域、およびドレイン領域に繋がるドレ
インバスライン領域を覆うパターンを形成する（図３
(a))。
【００２９】ついで、そのフォトレジスト１３をマスク
にして最上のTi膜１２とｎ+ 型a-Si層１１をＲＩＥ（反
応性イオンエッチング）法によりエッチングし、これに
よりチャネル保護膜１０の上とその両側にかけてソース
電極１４とドレイン電極１５を形成し、ドレインバスラ
イン１６を形成する。これに続けて、a-Si層７をエッチ
ングして素子分離した後に、フォトレジスト１３を剥離
する（図３(b),図４(b))。
にして最上のTi膜１２とｎ+ 型a-Si層１１をＲＩＥ（反
応性イオンエッチング）法によりエッチングし、これに
よりチャネル保護膜１０の上とその両側にかけてソース
電極１４とドレイン電極１５を形成し、ドレインバスラ
イン１６を形成する。これに続けて、a-Si層７をエッチ
ングして素子分離した後に、フォトレジスト１３を剥離
する（図３(b),図４(b))。
【００３０】この後に、フォトレジスト１７を塗布し、
これを露光、現像して、画素領域に窓１８を形成する
（図３(c))。そして、スパッタ法によりＩＴＯ膜１９を
形成した後に、フォトレジスト１７を剥離すると、画素
領域にのみＩＴＯ膜１９が残り、これを画素電極２０と
する（図３(d),図４(b))。
これを露光、現像して、画素領域に窓１８を形成する
（図３(c))。そして、スパッタ法によりＩＴＯ膜１９を
形成した後に、フォトレジスト１７を剥離すると、画素
領域にのみＩＴＯ膜１９が残り、これを画素電極２０と
する（図３(d),図４(b))。
【００３１】この後、端子出しを行い、ゲート電極４や
ドレイン電極１５とのコンタクトを取れるようにして薄
膜トランジスタｔが完成する。このような、ＴＦＴにお
いては、ガラス基板１の表面に窒素が含まれ、変質物に
よる低抵抗層が生じないので、ゲート電極４、ゲートバ
スライン１５のリークや、その他の配線のリークが生じ
ることはなく、特性の劣化が抑制される。
ドレイン電極１５とのコンタクトを取れるようにして薄
膜トランジスタｔが完成する。このような、ＴＦＴにお
いては、ガラス基板１の表面に窒素が含まれ、変質物に
よる低抵抗層が生じないので、ゲート電極４、ゲートバ
スライン１５のリークや、その他の配線のリークが生じ
ることはなく、特性の劣化が抑制される。
【００３２】
【発明の効果】以上述べたように本発明によれば、スパ
ッタ法によってガラス基板の上にTi膜を形成する際に、
不活性ガスとして窒素を僅かに含有させてガラス基板の
表層に窒素を含有させたので、ガラス基板の表面が安定
となり、Ti膜とガラス基板との密着度が良くなり、信頼
性の良い装置を形成できる。また、ガラス基板の表面の
低抵抗化が抑制されるので、Ti膜をパターニングして得
られる電極や配線のリークを防止できる。
ッタ法によってガラス基板の上にTi膜を形成する際に、
不活性ガスとして窒素を僅かに含有させてガラス基板の
表層に窒素を含有させたので、ガラス基板の表面が安定
となり、Ti膜とガラス基板との密着度が良くなり、信頼
性の良い装置を形成できる。また、ガラス基板の表面の
低抵抗化が抑制されるので、Ti膜をパターニングして得
られる電極や配線のリークを防止できる。
【図１】本発明の一実施例のＳＩＭＳ分析結果を示す原
子濃度分布図である。
子濃度分布図である。
【図２】本発明の一実施例装置の製造工程を示す断面図
（その１）である。
（その１）である。
【図３】本発明の一実施例装置の製造工程を示す断面図
（その２）である。
（その２）である。
【図４】本発明の一実施例装置の製造工程を示す平面図
である。
である。
【図５】従来方法により形成されたＴＦＴと画素電極を
示す断面図、平面図である。
示す断面図、平面図である。
【図６】従来のＳＩＭＳ分析結果を示す原子濃度分布図
である。
である。
１ ガラス基板 ２ Ti膜 ３ フォトレジスト ４ ゲート電極 ５ ゲートバスライン ６ SiN 膜 ７ a-Si層 ８ SiN 膜 ９、１３ フォトレジスト １０ チャネル保護膜 １１ ｎ+ 型a-Si層 １２ Ti膜 １４ ソース電極 １５ ドレイン電極 １６ ドレインバスライン
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０２Ｆ 1/136 ５００ (72)発明者 八重樫 裕之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/285 301 H01L 21/3205 C23C 14/06 G02F 1/1343 G02F 1/1368
Claims (3)
- 【請求項１】 少なくとも成膜時の初期に、窒素を２０
％以下で添加した不活性ガスを使用し、スパッタ法によ
りチタン膜をガラス基板の上に積層する工程と、 レジストをマスクにして前記チタン膜をパターニングす
る工程とを有することを特徴とするチタン製パターンの
形成方法。 - 【請求項２】 少なくとも成膜時の初期に、窒素を２０
％以下で添加した不活性ガスを使用し、スパッタ法によ
りチタン膜をガラス基板の上に積層する工程と、 前記チタン膜をパターニングすることにより、薄膜トラ
ンジスタのゲート電極、その他の電極及び配線を形成す
る工程と、 少なくとも前記ゲート電極とその周辺を覆う絶縁膜を形
成する工程と、 前記ゲート電極とその周辺にある前記絶縁膜の上に動作
半導体層を積層する工程と、 前記ゲート電極の上方にソース電極、ドレイン電極を形
成する工程とを有することを特徴とする液晶表示装置の
製造方法。 - 【請求項３】前記不活性ガスはアルゴンであることを特
徴とする請求項２記載の液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29417892A JP3199873B2 (ja) | 1992-11-02 | 1992-11-02 | チタン製パターンの形成方法、及び液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29417892A JP3199873B2 (ja) | 1992-11-02 | 1992-11-02 | チタン製パターンの形成方法、及び液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151853A JPH06151853A (ja) | 1994-05-31 |
| JP3199873B2 true JP3199873B2 (ja) | 2001-08-20 |
Family
ID=17804324
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29417892A Expired - Fee Related JP3199873B2 (ja) | 1992-11-02 | 1992-11-02 | チタン製パターンの形成方法、及び液晶表示装置の製造方法 |
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4030193B2 (ja) | 1998-07-16 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3592535B2 (ja) | 1998-07-16 | 2004-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
-
1992
- 1992-11-02 JP JP29417892A patent/JP3199873B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06151853A (ja) | 1994-05-31 |
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