JP3200006B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電気的書き換え
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特に１つのメモリセルに、１ビットより多い情報を
記憶させる多値記憶ＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの大容量化を実現する手法
の一つとして、１つのメモリセルにｎ（ｎ≧３）値の情
報を記憶させる、多値記憶ＥＥＰＲＯＭが知られている
（例えば特開平７−９３９７９号公報、特願平５−３１
１７３２号）。

【０００３】４値を例にとり、従来の読み出し方式を説
明する。

【０００４】図３４は、従来の読み出し方法を説明する
図で、（ａ）図はメモリセルのしきい値の分布を示す
図、（ｂ）図は、従来の読み出し方法の概略を示す概略
図である。

【０００５】まず、読み出すメモリセルのワード線に
“１”状態と“２”状態の間の電圧Ｖt1（図３４参照）
を印加する。メモリセルが導通状態になればメモリセル
が“０”または“１”であり、メモリセルが非導通状態
になればメモリセルは“２”または“３”状態である。
次に、選択ワード線にＶt2を印加すると、メモリセルが
“３”状態であるか、あるいは“０”または“１”また
は“２”状態であるかがわかる。最後に、選択ワード線
にＶt3を印加すると、メモリセルが“０”状態である
か、あるいは“１”または“２”または“３”であるか
がわかる。これによりメモリセルに蓄えられた２ビット
情報（４値）が読み出される。

【０００６】図３５は、従来の他の読み出し方法を説明
する図で、（ａ）図はメモリセルのしきい値の分布を示
す図、（ｂ）図は、従来の他の読み出し方法の概略を示
す概略図である。

【０００７】まず、読み出すメモリセルのワード線に
“０”状態と“１”状態の間の電圧Ｖts1 （図３５参
照）を印加する。メモリセルが導通状態になればメモリ
セルが“０”であり、メモリセルが非導通状態になれば
メモリセルは“１”または“２”または“３”状態であ
る。次に、選択ワード線にＶts2 を印加すると、メモリ
セルが“０”または“１”であるか、あるいは“２”ま
たは“３”状態であるかがわかる。最後に、選択ワード
線にＶts3 を印加すると、メモリセルが“３”状態であ
るか、あるいは“０”または“１”または“２”である
かがわかる。これによりメモリセルに蓄えられた２ビッ
ト情報が読み出される。

【０００８】

【発明が解決しようとする課題】このように多値メモリ
では、メモリセルのしきい値を調べる回数が、通常のメ
モリ、つまり２値メモリよりも多くなり、読み出し速度
が遅くなるという事情がある。

【０００９】例えば４値メモリでは、ワード線電圧を３
回変えて、メモリセルのしきい値を調べるので、読み出
し時間が、２値メモリの場合の３倍程度に増加するとい
う事情がある。

【００１０】この発明は、上記の事情に鑑み為されたも
ので、その目的は、多値のデータを記憶するメモリセル
を有していながらも、データの読み出し時間を短縮でき
る不揮発性半導体記憶装置を提供することにある。

【００１１】電気的書き替えが可能なｎ値（ｎは３以上
の自然数）を記憶するメモリセルがマトリックス状に配
置されたメモリセルアレイと、１つの多値メモリセルか
ら読み出した複数ビットのデータを保持するｍ個のラッ
チ回路から構成されるデータ回路とを含み、読み出し時
に、前記１つの多値メモリセルに記憶された複数ビット
のデータのうち、ｍ個のうちｋ個のラッチ回路に読み出
し保持したデータが、データ回路を構成する他のｍ−ｋ
個のラッチ回路に、前記１つの多値メモリセルの他のデ
ータが保持される前に出力されることを特徴とする。

【００１２】また、“１”状態はメモリセルのしきい値
電圧が第１のしきい値電圧領域、“２”状態はメモリセ
ルのしきい値電圧が第１のしきい値電圧領域よりも大き
い第２のしきい値電圧領域、…、“２ｎ（ｎは１以上の
自然数）”状態はメモリセルのしきい値が第（２ｎ−
１）のしきい値電圧領域よりも大きい第２ｎのしきい値
電圧領域に属するような、電気的書き替えが可能な２ｎ
値を記憶するメモリセルがマトリックス状に配置された
メモリセルアレイと、メモリセルから読み出したデータ
を保持するｍ個のラッチ回路から構成されるデータ回路
とを含み、読み出し時にまず、メモリセルが“ｎ”状態
としきい値電圧がほぼ同等又は小さい状態であるか、あ
るいは“ｎ＋１”状態としきい値電圧がほぼ同等又は大
きい状態であるかを、ｋ個のラッチ回路に読み出し保持
されたデータが、データ回路を構成する他のｍ−ｋ個の
ラッチ回路に、読み出しデータが保持される前に、出力
されることを特徴とする。

【００１３】また、電気的書き替えが可能なｎ値（ｎは
３以上の自然数）を記憶するメモリセルがマトリックス
状に配置されたメモリセルアレイと、１つの多値メモリ
セルに書き込む複数ビットのデータを保持し、１つの多
値メモリセルから読み出した複数ビットのデータを保持
するｍ個のラッチ回路から構成されるデータ回路と、読
み出し時に、前記１つの多値メモリセルに記憶された複
数ビットのデータのうち、ｍ個のうちｋ個のラッチ回路
に読み出し保持したデータが、データ回路を構成する他
のｍ−ｋ個のラッチ回路に、前記１つの多値メモリセル
の他のデータが保持される前に出力されることを特徴と
する。

【００１４】また、電気的書き替えが可能なｎ値（ｎは
３以上の自然数）を記憶するメモリセルがマトリックス
状に配置されたメモリセルアレイと、１つの多値メモリ
セルに書き込む複数ビットのデータを保持し、１つの多
値メモリセルから読み出した複数ビットのデータを保持
する第１のラッチ回路、第２のラッチ回路…第ｍ（ｍは
２以上の自然数）のラッチ回路から構成されるｔ個のデ
ータ回路とを含み、前記１つの多値メモリセルに書き込
む複数ビットの書き込みデータを前記データ回路内のラ
ッチ回路にロードする際に、メモリセルに書き込むデー
タをまず先頭アドレスから最初のｔ個のデータは各デー
タ回路内の第１のラッチ回路にロードし、次のｔ個のデ
ータは、各データ回路内の第２のラッチ回路にロード
し、最初から（ｉ×ｔ＋１）番目からｔ個のデータは、
各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ−１；ｉは
自然数）のラッチ回路にロードされることを特徴とす
る。

【００１５】また、電気的書き替えが可能なｎ値（ｎは
３以上の自然数）を記憶するメモリセルがマトリックス
状に配置されたメモリセルアレイと、１つの多値メモリ
セルに書き込む複数ビットのデータを保持し、１つの多
値メモリセルから読み出した複数ビットのデータを保持
する第１のラッチ回路、第２のラッチ回路…第ｍ（ｍは
２以上の自然数）のラッチ回路から構成されるｔ個のデ
ータ回路とを含み、前記１つの多値メモリセルに書き込
む複数ビットの書き込みデータを前記データ回路内のラ
ッチ回路にロードする際に、メモリセルに書き込むデー
タをまず先頭アドレスから最初のｔ個のデータは各デー
タ回路内の第１のラッチ回路にロードし、次のｔ個のデ
ータは、各データ回路内の第２のラッチ回路にロード
し、最初から（ｉ×ｔ＋１）番目からｔ個のデータは、
各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ−１；ｉは
自然数）のラッチ回路にロードされ、読み出し時に、前
記１つの多値メモリセルに記憶された複数ビットのデー
タのうち、ｍ個のうちｋ個のラッチ回路に読み出し保持
したデータが、データ回路を構成する他のｍ−ｋ個のラ
ッチ回路に、前記１つの多値メモリセルの他のデータが
保持される前に出力されることを特徴とする。

【００１６】また、電気的書き替えが可能なｎ値（ｎは
３以上の自然数）を記憶するメモリセルがマトリックス
状に配置されたメモリセルアレイと、１つの多値メモリ
セルに書き込む複数ビットのデータを保持し、１つの多
値メモリセルから読み出した複数ビットのデータを保持
する第１のラッチ回路、第２のラッチ回路…第ｍ（ｍは
２以上の自然数）のラッチ回路から構成されるｔ個のデ
ータ回路とを含み、前記１つの多値メモリセルに書き込
む複数ビットの書き込みデータを前記データ回路内のラ
ッチ回路にロードする際に、メモリセルに書き込むデー
タをまず先頭アドレスから最初のｔ個のデータは各デー
タ回路内の第１のラッチ回路にロードし、次のｔ個のデ
ータは、各データ回路内の第２のラッチ回路にロード
し、最初から（ｉ×ｔ＋１）番目からｔ個のデータは、
各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ−１；ｉは
自然数）のラッチ回路にロードされ、読み出し時に、前
記１つの多値メモリセルに記憶された複数ビットのデー
タのうち、ｍ個のうちｋ個のラッチ回路に読み出し保持
したデータが、データ回路を構成する他のｍ−ｋ個のラ
ッチ回路に、前記１つの多値メモリセルの他のデータが
保持される前に出力され、次に、前記１つの多値メモリ
セルに記憶された複数ビットのデータのうち、ｍ−ｋ個
のうちのｄ個のラッチ回路に読み出し保持したデータ
が、データ回路を構成する他のｍ−ｋ−ｄ個のラッチ回
路に、前記１つの多値メモリセルの他のデータが保持さ
れる前に出力されることを特徴とする。

【００１７】また、電気的書き替えが可能なｎ値（ｎは
３以上の自然数）を記憶するメモリセルがマトリックス
状に配置されたメモリセルアレイと、１つの多値メモリ
セルに書き込む複数ビットのデータを保持し、１つの多
値メモリセルから読み出した複数ビットのデータを保持
する第１のラッチ回路、第２のラッチ回路…第ｍ（ｍは
２以上の自然数）のラッチ回路から構成されるｔ個のデ
ータ回路とを含み、前記１つの多値メモリセルに書き込
む複数ビットの書き込みデータを前記データ回路内のラ
ッチ回路にロードする際に、メモリセルに書き込むデー
タをまず先頭アドレスから最初のｔ個のデータは各デー
タ回路内の第１のラッチ回路にロードし、次のｔ個のデ
ータは、各データ回路内の第２のラッチ回路にロード
し、最初から（ｉ×ｔ＋１）番目からｔ個のデータは、
各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ−１；ｉは
自然数）のラッチ回路にロードされ、読み出し時に、最
初に前記１つの多値メモリセルに記憶された複数ビット
のデータのうち、第１のラッチ回路に読み出し保持した
データが、データ回路を構成する他のｍ−１個のラッチ
回路に、前記１つの多値メモリセルの他のデータが保持
される前に出力され、次に、前記１つの多値メモリセル
に記憶された複数ビットのデータのうち、第２のラッチ
回路に読み出し保持したデータが、データ回路を構成す
る他のｍ−２個のラッチ回路に、前記１つの多値メモリ
セルの他のデータが保持される前に出力され、前記１つ
の多値メモリセルに記憶された複数ビットのデータのう
ち、第ｊ（１≦ｊ≦ｍ；ｊは自然数）のラッチ回路に読
み出し保持したデータが、データ回路を構成する他のｍ
−ｊ個のラッチ回路に、前記１つの多値メモリセルの他
のデータが保持される前に出力されることを特徴とす
る。

【００１８】また、電気的書き替えが可能なｎ値（ｎは
３以上の自然数）を記憶するメモリセルがマトリックス
状に配置されたメモリセルアレイと、１つの多値メモリ
セルに書き込む複数ビットのデータを保持し、１つの多
値メモリセルから読み出した複数ビットのデータを保持
する第１のラッチ回路、第２のラッチ回路…第ｍ（ｍは
２以上の自然数）のラッチ回路から構成されるｔ個のデ
ータ回路とを含み、前記１つの多値メモリセルに書き込
む複数ビットの書き込みデータを前記データ回路内のラ
ッチ回路にロードする際に、メモリセルに書き込むデー
タをまず先頭アドレスから最初のｔ個のデータは各デー
タ回路内の第１のラッチ回路にロードし、次のｔ個のデ
ータは、各データ回路内の第２のラッチ回路にロード
し、最初から（ｉ×ｔ＋１）番目からｔ個のデータは、
各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ−１；ｉは
自然数）のラッチ回路にロードされ、読み出し時に、最
初に前記１つの多値メモリセルに記憶された複数ビット
のデータのうち、第ｍのラッチ回路に読み出し保持した
データが、データ回路を構成する他のｍ−１個のラッチ
回路に、前記１つの多値メモリセルの他のデータが保持
される前に出力され、次に、前記１つの多値メモリセル
に記憶された複数ビットのデータのうち、第（ｍ−１）
のラッチ回路に読み出し保持したデータが、データ回路
を構成する他のｍ−２個のラッチ回路に、前記１つの多
値メモリセルの他のデータが保持される前に出力され、
前記１つの多値メモリセルに記憶された複数ビットのデ
ータのうち、第ｐ（１≦ｐ≦ｍ；ｉは自然数）のラッチ
回路に読み出し保持したデータが、データ回路を構成す
る他のｐ−１個のラッチ回路に、前記１つの多値メモリ
セルの他のデータが保持される前に出力されることを特
徴とする。

【００１９】また、電気的書き替えが可能なｎ値（ｎは
３以上の自然数）を記憶するメモリセルがマトリックス
状に配置されたメモリセルアレイと、１つの多値メモリ
セルに書き込む複数ビットのデータを保持し、１つの多
値メモリセルから読み出した複数ビットのデータを保持
する第１のラッチ回路、第２のラッチ回路…第ｍ（ｍは
２以上の自然数）のラッチ回路から構成されるｔ個のデ
ータ回路とを含み、前記１つの多値メモリセルに書き込
む複数ビットの書き込みデータを前記データ回路内のラ
ッチ回路にロードする際に、メモリセルに書き込むデー
タをまず先頭アドレスから最初のｔ個のデータは各デー
タ回路内の第１のラッチ回路にロードし、次のｔ個のデ
ータは、各データ回路内の第２のラッチ回路にロード
し、最初から（ｉ×ｔ＋１）番目からｔ個のデータは、
各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ−１；ｉは
自然数）のラッチ回路にロードされ、データ回路内のｍ
個のラッチ回路のうち、外部から書き込みデータが入力
されないｆ個のラッチ回路には、該データ回路に基づく
書き込みが最も短時間になるように、外部から書き込み
データが入力されないｆ個のラッチ回路のデータを設定
することを特徴とする。

【００２０】また、電気的書き替えが可能なｎ値（ｎは
３以上の自然数）を記憶するメモリセルがマトリックス
状に配置されたメモリセルアレイと、１つの多値メモリ
セルに書き込む複数ビットのデータを保持し、１つの多
値メモリセルから読み出した複数ビットのデータを保持
するｍ個のラッチ回路から構成されるｔ個のデータ回路
とを含み、読み出し時に、前記１つの多値メモリセルに
記憶された複数ビットのデータのうち、ｍ個のうちｋ個
のラッチ回路に読み出し保持したデータが、データ回路
を構成する他のｍ−ｋ個のラッチ回路に、前記１つの多
値メモリセルの他のデータが保持される前に出力され、
次に、前記１つの多値メモリセルに記憶された複数ビッ
トのデータのうち、ｍ−ｋ個のうちのｄ個のラッチ回路
に読み出し保持したデータが、データ回路を構成する他
のｍ−ｋ−ｄ個のラッチ回路に、前記１つの多値メモリ
セルの他のデータが保持される前に出力されることを特
徴とする。

【００２１】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。

【００２２】＜実施の形態１＞図１は、この発明の第１
の実施の形態に係る多値記憶ＮＡＮＤ型フラッシュメモ
リの構成を示す構成図である。

【００２３】図１に示すように、第１の実施の形態は、
オープンビット型と呼ばれる構成を有している。オープ
ンビット型の多値記憶ＮＡＮＤ型フラッシュメモリは、
メモリセルがマトリクス状に配置されて構成されるメモ
リセルアレイ１Ａ、１Ｂそれぞれに対して設けられたロ
ウ系回路２Ａ、２Ｂと、メモリセルアレイ１Ａ、１Ｂそ
れぞれで共通に使用されるカラム系回路３^**とを有して
いる。

【００２４】ロウ系回路２Ａ、２Ｂには、アドレス入力
回路（アドレスバッファ）４から出力されたアドレス信
号を受け、受けたアドレス信号に基いて、メモリセルア
レイのロウを選択するロウデコーダと、ロウデコーダの
出力に基いて、メモリセルアレイのワード線を駆動する
ワード線駆動回路が含まれている。ＮＡＮＤ型ＥＥＰＲ
ＯＭの場合、ワード線は、選択ゲートＳＧ（ＳＧＡ、Ｓ
ＧＢ）および制御ゲートＣＧ（ＣＧＡ、ＣＧＢ）を指
す。そして、ワード線駆動回路は、制御ゲート／選択ゲ
ート駆動回路と読み替えられる。

【００２５】また、メモリセルアレイ１Ａ、１Ｂそれぞ
れで共通に使用されるカラム系回路３^**には、アドレス
バッファ４から出力されたアドレス信号を受け、受けた
アドレス信号に基いて、メモリセルアレイのカラムを選
択するカラムデコーダと、カラムデコーダの出力に基い
て、メモリセルアレイのカラムを選択するカラム選択線
を駆動するカラム選択線駆動回路とが含まれている。

【００２６】さらに、カラム系回路３^**には、メモリセ
ルへの書き込みデータを一時的に保持したり、メモリセ
ルのデータを読み出したりするためのデータ回路（ビッ
ト線制御回路）が含まれている。

【００２７】ビット線制御回路は、データ入出力線ＩＯ
を介して、データ入出力回路（データ入出力バッファ）
５に接続されている。また、ビット線制御回路は、ビッ
ト線ＢＬａを介して、メモリセルアレイ１Ａのメモリセ
ルに、ビット線ＢＬｂを介して、メモリセルアレイ１Ｂ
のメモリセルにそれぞれ接続されている。

【００２８】ビット線制御回路は、データを書き込むと
き、書き込みデータを、データ入出力バッファ５から受
け、受けた書き込みデータをメモリセルへ入力する。ま
た、ビット線制御回路は、データを読み出すとき、読み
出しデータを、メモリセルから受け、受けた読み出しデ
ータをデータ入出力バッファ５へ出力する。

【００２９】データ入出力バッファ５は、データ入出力
制御を行うもので、ＥＥＰＲＯＭの外部から入力された
書き込みデータをメモリコアへ導いたり、メモリコアか
ら読み出された読み出しデータを、ＥＥＰＲＯＭの外部
へ出力したりする。

【００３０】書き込み終了検知回路１８は、ビット線制
御回路の出力に基いて、データ書き込みが終了したか否
かを検知する。

【００３１】図２は、図１に示すメモリセルアレイ、お
よびカラム系回路の構成を示す構成図である。

【００３２】図２に示すように、メモリセルアレイ１
Ａ、１Ｂにはそれぞれ、メモリセルＭＣがマトリクス状
に配置されている。

【００３３】また、カラム系回路３^**には、ｍ個のデー
タ回路（ビット線制御回路）６^**が含まれている。ビッ
ト線制御回路６^**は、１本のビット線ＢＬａ、および１
本のビット線ＢＬｂに接続されている。

【００３４】図３は、４値記憶のときのメモリセルトラ
ンジスタのしきい値分布を示す図である。

【００３５】ＥＥＰＲＯＭを４値記憶式とするときに
は、１つのメモリセルトランジスタＭに、４つの書き込
み状態を設ける。４つの書き込み状態はそれぞれ、メモ
リセルトランジスタＭのしきい値電圧により、互いに区
別される。

【００３６】図３に示すように、電源電圧ＶＣＣが３Ｖ
であるＥＥＰＲＯＭでは、データ“０”の状態は、デー
タ消去後の状態と同じとし、例えば負のしきい値を持た
せる。また、データ“１”の状態には、例えば０．５Ｖ
から０．８Ｖの間のしきい値を持たせる。データ“２”
の状態には、例えば１．５Ｖから１．８Ｖの間のしきい
値を持たせる。データ“３”の状態には、例えば２．５
Ｖから２．８Ｖの間のしきい値を持たせる。

【００３７】メモリセルトランジスタＭからデータを読
み出すときには、制御ゲートＣＧに、３つの読み出し電
圧ＶＣＧ２Ｒ、ＶＣＧ３Ｒ、ＶＣＧ１Ｒの順で印加す
る。

【００３８】まず、制御ゲートＣＧに、読み出し電圧Ｖ
ＣＧ２Ｒを印加する。これにより、メモリセルトランジ
スタＭが「ＯＮ」するか「ＯＦＦ」するかで、記憶され
ているデータが「“０”、“１”」か、「“２”、
“３”」かが検出される。続けて、読み出し電圧ＶＣＧ
３Ｒを印加すると、記憶されているデータが「“２”」
か、「“３”」かが検出され、さらに、読み出し電圧Ｖ
ＣＧ１Ｒを印加すると、データが「“０”」か、
「“１”」かが検出される。読み出し電圧ＶＣＧ１Ｒ、
ＶＣＧ２Ｒ、ＶＣＧ３Ｒの一つの例は、それぞれ０Ｖ、
１Ｖ、２Ｖである。

【００３９】また、図３に示す電圧ＶＣＧ１Ｖ、ＶＣＧ
２Ｖ、ＶＣＧ３Ｖは、ベリファイ読み出し電圧と呼ばれ
るもので、データが十分に書き込まれたか否かをチェッ
クするとき（ベリファイ動作）に使用される読み出し電
圧である。ベリファイ読み出し電圧は、データを書き込
んだ後に制御ゲートＣＧに印加される。ベリファイ読み
出し電圧が制御ゲートＣＧに印加されたとき、メモリセ
ルトランジスタＭが「ＯＮ」するか「ＯＦＦ」するか
で、メモリセルトランジスタＭのしきい値が、書き込ま
れたデータに応じた範囲までシフトされているか否かを
知ることができる。これを利用して、十分な書き込みが
行われたか否かをチェックする。ベリファイ読み出し電
圧ＶＣＧ１Ｖ、ＶＣＧ２Ｖ、ＶＣＧ３Ｖの一つの例は、
それぞれ０．５Ｖ、１．５Ｖ、２．５Ｖである。

【００４０】図４は、図２に示すデータ回路のブロック
図である。

【００４１】図４に示すように、データ回路６^**は、２
つのラッチ回路（第１のラッチ回路及び第２のラッチ回
路）を含む。書き込みの際には、２ビットの書き込みデ
ータはこの２つのラッチ回路に蓄えられる。読み出しの
際には、読み出した４値データはこの２つのラッチ回路
に蓄えられ、その後ＩＯ１、ＩＯ２を介してチップ外部
に出力される。

【００４２】以下、その動作を、５１２ビット（カラム
アドレスＡ0 、Ａ1 、Ａ2 、・・・Ａ510 、Ａ511 ）の
データを書き込み、そして読み出す場合を例にとって説
明する。

【００４３】＜書き込み動作＞まず、先頭アドレスＡ0
の書き込みデータは、第１のラッチ回路ＲＴ1-0 に入力
され、そして保持される。続いてアドレスＡ1 、Ａ2 、
…、Ａ254 、Ａ255 の書き込みデータは、第１のラッチ
回路ＲＴ1-1 、ＲＴ1-2 、…、ＲＴ1-254 、ＲＴ1-255
に入力され、保持される。そして、アドレスＡ256 、Ａ
257 、…、Ａ510 、Ａ511 の書き込みデータは、第２の
ラッチ回路ＲＴ2-0 、ＲＴ2-1 、…、ＲＴ2-254 、ＲＴ
2-255 に入力され、保持される。その後、データ回路内
の２つのラッチ回路に保持された２ビットの書き込みデ
ータに従って、メモリセルに書き込みが行われる。

【００４４】もし、データが５１２ビットに満たない場
合には、データ回路内の第１のラッチ回路には書き込み
データが入力されるが、第２のラッチ回路には書き込み
データが入力されない。この場合には、メモリセルの書
き込み状態が、しきい値が低い“０”状態または“１”
状態になるように第２のラッチ回路のデータを設定すれ
ば良い。

【００４５】＜読み出し動作＞図５は、この発明の第１
の実施の形態に係る装置が行う、読み出し手順を説明す
る図で、（ａ）図はメモリセルのしきい値の分布を示す
図、（ｂ）図は、読み出し手順の概略を示す概略図であ
る。

【００４６】図５に示すように、まず、読み出すメモリ
セルのワード線に“１”状態と“２”状態の間の電圧Ｖ
p1を印加する。メモリセルが導通状態になればメモリセ
ルが“０”または“１”であり、メモリセルが非導通状
態になればメモリセルは“２”または“３”状態であ
る。カラムアドレスＡ0 、Ａ1 、Ａ2 、…、Ａ254 、Ａ
255 に相当する読み出したデータは第１のラッチ回路に
保持される。

【００４７】次に、選択ワード線にＶp2を印加すると、
メモリセルが“３”状態であるか、あるいは“０”また
は“１”または“２”状態であるかがわかる。読み出し
たデータは第２のラッチ回路に保持される。この間に、
第１のラッチ回路に保持されたデータ（カラムアドレス
Ａ0 、Ａ1 、Ａ2 、…、Ａ254 、Ａ255 に相当）をＩＯ
１を介してチップ外部に出力する。

【００４８】最後に、選択ワード線にＶp3を印加する
と、メモリセルが“０”状態であるか、あるいは“１”
または“２”または“３”であるかがわかる。これによ
りメモリセルに蓄えられた２ビット情報が読み出され
る。カラムアドレスＡ256 、Ａ257 、…、Ａ510 、Ａ51
1 に相当する読み出したデータを第２のラッチ回路に保
持する。第１のラッチ回路に保持されたカラムアドレス
Ａ0 、Ａ1 、Ａ2 、…、Ａ254 、Ａ255 に相当するデー
タをチップ外部に出力した後、第２のラッチ回路に保持
されたカラムアドレスＡ256 、Ａ257 、…、Ａ510 、Ａ
511 に相当するデータをＩＯ２を介してチップ外部に出
力する。

【００４９】この読み出し方式では、最初にセンスをし
第１のラッチ回路にデータを保持した後、すぐに読み出
しデータを外部に出力できるので、読み出し時間は、従
来の多値メモリより、はるかに短くなり、２値メモリセ
ルの場合とほぼ同様になる。つまり、従来の多値メモリ
では、ワード線電圧を３回変えてセンスした後に、デー
タをチップ外部に出力したが、この実施の形態では、最
初にワードに所定の読み出し電圧を印加してメモリセル
を読み出した後に、データがチップ外部に出力されるの
で、読み出しが高速化される。

【００５０】図６は、この発明の第１の実施の形態に係
る装置が行う、他の読み出し手順を説明する図で、
（ａ）図はメモリセルのしきい値の分布を示す図、
（ｂ）図は、他の読み出し手順の概略を示す概略図であ
る。

【００５１】図６に示すように、まず、読み出すメモリ
セルのワード線に“０”状態と“１”状態の間の電圧Ｖ
ps1 を印加する。メモリセルが導通状態になればメモリ
セルが“０”であり、メモリセルが非導通状態になれば
メモリセルは“１”または“２”または“３”状態であ
る。読み出したデータは第２のラッチ回路に保持され
る。

【００５２】次に、選択ワード線にＶps2 を印加する
と、メモリセルが“０”または“１”状態であるか、あ
るいは“２”または“３”状態であるかがわかる。カラ
ムアドレスＡ0 、Ａ1 、Ａ2 、…、Ａ254 、Ａ255 に相
当する読み出したデータは第１のラッチ回路に保持す
る。この後に、第１のラッチ回路に保持されたデータ
（カラムアドレスＡ0 、Ａ1 、Ａ2 、…、Ａ254 、Ａ25
5 に相当）をＩＯ１を介してチップ外部に出力する。

【００５３】最後に、選択ワード線にＶps3 を印加する
と、メモリセルが“３”状態であるか、あるいは“０”
または“１”または“２”であるかがわかる。これによ
りメモリセルに蓄えられた２ビット情報が読み出され
る。カラムアドレスＡ256 、Ａ257 、…、Ａ510 、Ａ51
1 に相当する読み出したデータを第２のラッチ回路に保
持する。第１のラッチ回路に保持されたカラムアドレス
Ａ0 、Ａ1 、Ａ2 、…、Ａ254 、Ａ255 に相当するデー
タをチップ外部に出力した後、第２のラッチ回路に保持
されたカラムアドレスＡ256 、Ａ257 、…、Ａ510 、Ａ
511 に相当するデータをＩＯ２を介してチップ外部に出
力する。

【００５４】以上、第１の実施の形態に係る装置である
と、メモリセルに蓄えられた多値情報を読み出す際に、
データ回路内の第１のラッチ回路の読み出しデータが確
定した後では、第２のラッチ回路にデータを読み出すの
と同時に、第１のラッチ回路のデータをチップ外部に出
力できる。その結果、読み出しは高速になる。

【００５５】＜実施の形態２＞次に、この発明の第２の
実施の形態を説明する。

【００５６】第２の実施の形態の多値記憶ＮＡＮＤ型フ
ラッシュメモリの構成は、第１の実施の形態と同様であ
り、例えば図１に示される構成を有する。また、メモリ
セルの書き込み状態としきい値の関係は図３に示す通り
である。

【００５７】図７は、第２の実施の形態に係るＮＡＮＤ
型フラッシュメモリが有するデータ回路の回路図であ
る。図７に示すデータ回路は、４値記憶を例に構成され
ている。

【００５８】図７に示すように、データ回路６^**は、ｎ
チャネルＭＯＳトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ
２３とｐチャネルＭＯＳトランジスタＱｐ９、Ｑｐ１
０、Ｑｐ１１とにより構成されるフリップ・フロップＦ
Ｆ１と、ｎチャネルＭＯＳトランジスタＱｎ２９、Ｑｎ
３０、Ｑｎ３１とｐチャネルＭＯＳトランジスタＱｐ１
６、Ｑｐ１７、Ｑｐ１８とにより構成されるＦＦ２とを
有し、これらに書き込み／読み出しデータがラッチされ
る。また、これらはセンスアンプとしても動作する。

【００５９】フリップ・フロップＦＦ１、ＦＦ２は、
「“０”書き込みをするか、“１”書き込みをするか、
“２”書き込みをするか、“３”書き込みをするか」を
書き込みデータ情報としてラッチし、メモリセルが
「“０”の情報を保持しているか、“１”の情報を保持
しているか、“２”の情報を保持しているか、“３”の
情報を保持しているか」を読み出しデータ情報としてセ
ンスしラッチする。

【００６０】データ入出力線ＩＯＡ、ＩＯＢとフリップ
・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱ
ｎ２８、Ｑｎ２７を介して接続される。データ入出力線
ＩＯＣ、ＩＯＤとフリップ・フロップＦＦ２は、ｎチャ
ネルＭＯＳトランジスタＱｎ３５、Ｑｎ３６を介して接
続される。データ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、Ｉ
ＯＤは、図１に示されたデータ入出力バッファ５にも接
続される。ｎチャネルＭＯＳトランジスタＱｎ２７、Ｑ
ｎ２８のゲートは、ＮＡＮＤ論理回路Ｇ３とインバータ
Ｉ５で構成されるカラムアドレスデコーダの出力に接続
される。フリップ・フロップＦＦ１に保持された読み出
しデータは、ＣＥＮＢ１が活性化されることにより、Ｉ
ＯＡ及びＩＯＢに出力される。ｎチャネルＭＯＳトラン
ジスタＱｎ３５、Ｑｎ３６のゲートは、ＮＡＮＤ論理回
路Ｇ２とインバータＩ４で構成されるカラムアドレスデ
コーダの出力に接続される。フリップ・フロップＦＦ２
に保持された読み出しデータはＣＥＮＢ２が活性化され
ることにより、ＩＯＣ及びＩＯＤに出力される。

【００６１】ｎチャネルＭＯＳトランジスタＱｎ２６、
Ｑｎ３４は、それぞれフリップ・フロップＦＦ１、ＦＦ
２を信号ＥＣＨ１、ＥＣＨ２が“Ｈ”となってイコライ
ズする。ｎチャネルＭＯＳトランジスタＱｎ２４、Ｑｎ
３２は、フリップ・フロップＦＦ１、ＦＦ２とＭＯＳキ
ャパシタＱｄ１の接続を制御する。ｎチャネルＭＯＳト
ランジスタＱｎ２５、Ｑｎ３３は、フリップ・フロップ
ＦＦ１、ＦＦ２と、ＭＯＳキャパシタＱｄ２との接続を
制御する。

【００６２】ｐチャネルＭＯＳトランジスタＱｐ１２
Ｃ、Ｑｐ１３Ｃで構成される回路は、活性化信号ＶＲＦ
ＹＢＡＣによって、フリップ・フロップＦＦ１のデータ
に応じて、ＭＯＳキャパシタＱｄ１のゲート電圧を変更
する。ｐチャネルＭＯＳトランジスタＱｐ１４Ｃ、Ｑｐ
１５Ｃで構成される回路は、活性化信号ＶＲＦＹＢＢＣ
によって、フリップ・フロップＦＦ１のデータに応じ
て、ＭＯＳキャパシタＱｄ２のゲート電圧を変更する。
ｐチャネルＭＯＳトランジスタＱｐ１２Ｃ、Ｑｐ１９
Ｃ、Ｑｐ２０Ｃで構成される回路は、活性化信号ＶＲＦ
ＹＢＡ２Ｃによって、フリップ・フロップＦＦ１および
ＦＦ２のデータに応じて、ＭＯＳキャパシタＱｄ１のゲ
ート電圧を変更する。ｐチャネルＭＯＳトランジスタＱ
ｐ１４Ｃ、Ｑｐ２１Ｃ、Ｑｐ２２Ｃで構成される回路
は、活性化信号ＶＲＦＹＢＢ２Ｃによって、フリップ・
フロップＦＦ１およびＦＦ２のデータに応じて、ＭＯＳ
キャパシタＱｄ２のゲート電圧を変更する。ｎチャネル
ＭＯＳトランジスタＱｎ１Ｃ、Ｑｎ２Ｃで構成される回
路は、活性化信号ＶＲＦＹＢＡ１Ｃによって、フリップ
・フロップＦＦ２のデータに応じて、ＭＯＳキャパシタ
Ｑｄ１のゲート電圧を変更する。ｎチャネルＭＯＳトラ
ンジスタＱｎ３Ｃ、Ｑｎ４Ｃで構成される回路は、活性
化信号ＶＲＦＹＢＢ１Ｃによって、フリップ・フロップ
ＦＦ２のデータに応じて、ＭＯＳキャパシタＱｄ２のゲ
ート電圧を変更する。

【００６３】ＭＯＳキャパシタＱｄ１、Ｑｄ２は、ディ
プリーション型ｎチャネルＭＯＳトランジスタで構成さ
れ、ビット線容量より十分小さくされる。ｎチャネルＭ
ＯＳトランジスタＱｎ３７は、信号ＰＲＥＡによってＭ
ＯＳキャパシタＱｄ１を電圧ＶＡに充電する。ｎチャネ
ルＭＯＳトランジスタＱｎ３８は、信号ＰＲＥＢによっ
てＭＯＳキャパシタＱｄ２を電圧ＶＢに充電する。ｎチ
ャネルＭＯＳトランジスタＱｎ３９、Ｑｎ４０は、信号
ＢＬＣＡ、ＢＬＣＢによって、データ回路３とビット線
ＢＬａ、ＢＬｂの接続をそれぞれ制御する。ｎチャネル
ＭＯＳトランジスタＱｎ３７、Ｑｎ３８で構成される回
路はビット線電圧制御回路を兼ねる。

【００６４】次に、このように構成されたＥＥＰＲＯＭ
の動作を、タイミング図に従って説明する。以下では制
御ゲートＣＧ２Ａが選択されている場合を示す。

【００６５】＜読み出し動作＞図８は、読み出し動作を
示す動作波形図である。

【００６６】図８に示すように、まず、時刻ｔ1RC に、
電圧ＶＡ、ＶＢがそれぞれ１．８Ｖ、１．５Ｖとなっ
て、ビット線ＢＬａ、ＢＬｂはそれぞれ１．８Ｖ、１．
５Ｖになる。信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となっ
て、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット
線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離され、ビッ
ト線ＢＬａ、ＢＬｂはフローティングとなる。信号ＰＲ
ＥＡ、ＰＲＥＢが“Ｌ”となって、ＭＯＳキャパシタＱ
ｄ１、Ｑｄ２のゲート電極であるノードＮ１、Ｎ２はフ
ローティング状態になる。続いて、時刻ｔ2RC に制御ゲ
ート・選択ゲート駆動回路によって選択されたブロック
の選択された制御ゲートＣＧ２Ａは０Ｖ、非選択制御ゲ
ートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１
Ａ、ＳＧ２ＡはＶＣＣにされる。選択されたメモリセル
のしきい値が０Ｖ以下なら、ビット線電圧は１．５Ｖよ
り低くなる。選択されたメモリセルのしきい値が０Ｖ以
上なら、ビット線電圧は１．８Ｖのままとなる。この
後、時刻ｔ3RC に信号ＢＬＣＡ、ＢＬＣＢが“Ｈ”とな
りビット線のデータがMOS キャパシタＱｄ１，Ｑｄ２に
転送される。その後、再度、信号ＢＬＣＡ、ＢＬＣＢが
“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱ
ｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切り
離される。信号ＳＡＮ１、ＳＡＰ１がそれぞれ“Ｌ”、
“Ｈ”となってフリップ・フロップＦＦ１が非活性化さ
れ、信号ＥＣＨ１が“Ｈ”となってイコライズされる。
この後、信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”となる。時刻
ｔ4RC に再度、信号ＳＡＮ１、ＳＡＰ１がそれぞれ
“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧がセン
スされラッチされる。これで、「メモリセルのデータが
“０”か、或いは“１”または“２”または“３”か」
がフリップ・フロップＦＦ１によってセンスされ、その
情報はラッチされる。

【００６７】次に、選択された制御ゲートが１Ｖにされ
る。選択されたメモリセルのしきい値が１Ｖ以下なら、
ビット線電圧は１．５Ｖより低くなる。選択されたメモ
リセルのしきい値が１Ｖ以上なら、ビット線電圧は１．
８Ｖのままとなる。時刻ｔ5RC に信号ＰＲＥＡ、ＰＲＥ
Ｂが“Ｈ”となって、ＭＯＳキャパシタＱｄ１、Ｑｄ２
のゲート電極であるノードＮ１、Ｎ２はそれぞれ１．８
Ｖ、１．５Ｖになる。信号ＰＲＥＡ、ＰＲＥＢが“Ｌ”
となって、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電
極であるノードＮ１、Ｎ２はフローティング状態にな
る。この後、時刻ｔ6RC に信号ＢＬＣＡ、ＢＬＣＢが
“Ｈ”とされる。再度、信号ＢＬＣＡ、ＢＬＣＢが
“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱ
ｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切り
離される。信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｌ”、
“Ｈ”となってフリップ・フロップＦＦ２が非活性化さ
れ、信号ＥＣＨ２が“Ｈ”となってイコライズされる。
この後、信号ＲＶ２Ａ、ＲＶ２Ｂが“Ｈ”となる。時刻
ｔ7RC に、再度、信号ＳＡＮ２、ＳＡＰ２がそれぞれ
“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧がセン
スされラッチされる。これで、「メモリセルのデータが
“０”または“１”か、あるいは“２”または“３”
か」がフリップ・フロップＦＦ２によってセンスされ、
その情報はラッチされる。

【００６８】図９は、時刻ｔ7RC のときに、フリップフ
ロップＦＦ１、ＦＦ２がセンスし、ラッチしている読み
出しデータを示す図である。この時のフリップフロップ
ＦＦ１、ＦＦ２のノードＮ３Ｃ、Ｎ５Ｃの電位は図９の
ようになる。

【００６９】フリップ・フロップＦＦ２に保持されたデ
ータは時刻ｔCB1 にＣＥＮＢ２が活性化されることによ
り、チップ外部に出力される。

【００７０】最後に、メモリセルに書き込まれたデータ
が「“２”または“３”か」がセンスされる。選択され
た制御ゲートが２Ｖにされる。選択されたメモリセルの
しきい値が２Ｖ以下なら、ビット線電圧は１．５Ｖより
低くなる。選択されたメモリセルのしきい値が２Ｖ以上
なら、ビット線電圧は１．８Ｖのままとなる。時刻ｔ8R
C に信号ＰＲＥＡ、ＰＲＥＢが“Ｈ”となって、ＭＯＳ
キャパシタＱｄ１、Ｑｄ２のゲート電極であるノードＮ
１、Ｎ２はそれぞれ１．８Ｖ、１．５Ｖになる。信号Ｐ
ＲＥＡ、ＰＲＥＢが“Ｌ”となって、ＭＯＳキャパシタ
Ｑｄ１、Ｑｄ２のゲート電極であるノードＮ１、Ｎ２は
フローティング状態になる。この後、時刻ｔ10RCに信号
ＢＬＣＡ、ＢＬＣＢが“Ｈ”とされる。その後、再度、
信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線Ｂ
ＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯ
ＳキャパシタＱｄ２は切り離される。MOS キャパシタの
データをセンスするに先立ち、時刻ｔ11RCにＶＲＦＹＢ
Ａ２Ｃが０Ｖになる。図９からわかるように、ノードＮ
５Ｃが“Low level ”およびノードＮ３Ｃが“Highleve
l”（つまりノードＮ４Ｃが“Low level ”）になるの
は“１”データの場合のみである。従って“１”データ
の場合のみｐチャネルMOS トランジスタＱｐ１２Ｃ，Ｑ
ｐ１９Ｃ，Ｑｐ２０Ｃがオンし、ノードＮ１がＶＣＣに
なる。その後、信号ＳＡＮ１、ＳＡＰ１がそれぞれ
“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”とな
る。時刻ｔ12RCに再度、信号ＳＡＮ１、ＳＡＰ１がそれ
ぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧が
センスされラッチされる。これで、「メモリセルのデー
タが“２”か“３”か」がフリップ・フロップＦＦ１に
よってセンスされ、その情報はラッチされる。

【００７１】フリップ・フロップＦＦ２に保持されたデ
ータを外部に出力した後、フリップ・フロップＦＦ１に
保持されたデータは時刻ｔCB2 にＣＥＮＢ１が活性化さ
れることにより、チップ外部に出力される。

【００７２】図１０は、フリップ・フロップＦＦ１、Ｆ
Ｆ２がセンスし、ラッチする読み出しデータを示す図で
ある。

【００７３】以上の読み出し動作の結果、４値のデータ
が、図１０のようにフリップフロップＦＦ１，ＦＦ２に
ラッチされる。

【００７４】図中の各データのしきい値分布は数のとう
りである。

【００７５】 データ“０”・・・しきい値：０Ｖ以下 データ“１”・・・しきい値0.5V以上0.8V以下 データ“２”・・・しきい値1.5V以上1.8V以下 データ“３”・・・しきい値2.5V以上2.8V以下 読み出し中、信号ＶＲＦＹＢＡＣ、ＶＲＦＹＢＢＣは
“Ｈ”、信号ＶＲＦＹＢＡ１Ｃ，ＶＲＦＹＢＢ１Ｃは
“Ｌ”である。また、電圧Ｖｓは０Ｖとする。

【００７６】メモリセルに記憶されているデータ、しき
い値、データ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤ
に読み出し後に出力されるレベルの関係は図１０のとう
りである。

【００７７】＜書き込み動作＞まず、書き込みデータが
フリップフロップＦＦ１，ＦＦ２にロードされる。その
後、“１”データ、“２”データおよび“３”データが
ほぼ同時に書き込まれる。そして“１”データ、“２”
データ、“３”データが十分書き込まれたかを調べるベ
リファイ読み出しリードが行われ、書き込み不十分のメ
モリセルがある場合には、再書き込みが行われる。すべ
てのメモリセルが十分に書き込まれることを、書き込み
終了検知回路が検知することにより書き込みが終了す
る。

【００７８】以下、プログラムについて説明し、次にベ
リファイ読み出しについて説明する。

【００７９】（１）プログラム 書き込み動作前に、入力されたデータは、データ入出力
バッファ５で変換されて、データ回路３に入力される。

【００８０】図１１は、データ回路６^**に入力され、フ
リップ・フロップ回路ＦＦ１、ＦＦ２がラッチする書き
込みデータを示す図である。４値データと、データ入出
力線ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤの関係は図１１の
とうりである。

【００８１】その際に、第１の実施の形態とほぼ同様
に、データ回路６^**は、２５６個あるとすると（つまり
ページ長が２５６であるとすると）、入力した最初の２
５６ビットの書き込みデータは、カラム活性化信号ＣＥ
ＮＢ１が“Ｈ”で、ＩＯＡ、ＩＯＢを介してフリップ・
フロップＦＦ１に入力される。そして、外部から入力さ
れた２５６ビット以降の書き込みデータは、カラム活性
化信号ＣＥＮＢ２が“Ｈ”で、ＩＯＣ、ＩＯＤを介して
フリップ・フロップＦＦ２に入力する。

【００８２】図１０、図１１からわかるように、ＩＯ
Ａ、ＩＯＢを介してフリップ・フロップ１に入力され、
書き込みが行われたデータは、読み出しの際にはフリッ
プ・フロップ２に読み出しデータが出力され、その後、
ＩＯＣ，ＩＯＤを介してチップ外部に出力される。つま
りＩＯＡから書き込みデータが入力されるデータに関し
ては、ＩＯＤから読み出しデータ出力するようにデータ
入出力バッファでデータ制御を行えばよい。同様に、Ｉ
ＯＢから書き込みデータが入力されるデータに関して
は、ＩＯＣから読み出しデータ出力するようにデータ入
出力バッファでデータ制御を行えばよい。

【００８３】一方、ＩＯＣ、ＩＯＤを介してフリップ・
フロップ２に入力され、書き込みが行われたデータは、
読み出しの際にはフリップ・フロップ１に読み出しデー
タが出力され、その後、ＩＯＣ，ＩＯＤを介してチップ
外部に出力される。つまりＩＯＣから書き込みデータが
入力されるデータに関しては、ＩＯＢから読み出しデー
タ出力するようにデータ入出力バッファでデータ制御を
行えばよい。同様に、ＩＯＤから書き込みデータが入力
されるデータに関しては、ＩＯＡから読み出しデータ出
力するようにデータ入出力バッファでデータ制御を行え
ばよい。

【００８４】図１２は、書き込み動作を示す動作波形図
である。

【００８５】図１２に示すように、時刻ｔ1sに電圧ＶＡ
がビット線書き込み制御電圧１Ｖとなって、ビット線Ｂ
Ｌａが１Ｖとされる。ｎチャネルＭＯＳトランジスタＱ
ｎ３９のしきい値分の電圧降下分が問題になるときは、
信号ＢＬＣＡを昇圧すればよい。続いて、信号ＰＲＥが
“Ｌ”となってビット線がフローティングにされる。次
に、時刻ｔ2sに信号ＲＶ２Ａが１.5V とされる。これに
よって、データ“１”または“３”が保持されているか
らはビット線制御電圧０Ｖがビット線に印加される。ｎ
チャネルＭＯＳトランジスタＱｎ３２のしきい値を１Ｖ
とすると、“０”または“２”書き込み時にはｎチャネ
ルＭＯＳトランジスタＱｎ３２は“ＯＦＦ”、“１”ま
たは“３”書き込み時には“ＯＮ”となる。その後、時
刻ｔ3sにＶＲＦＹＢＡＣが０Ｖになり、データ“０”ま
たはデータ“１”が保持されているデータ回路からはビ
ット線書き込み制御電圧ＶＣＣがビット線に出力され
る。

【００８６】そして、時刻ｔ4sにＶＲＦＹＢＡ２Ｃが０
Ｖになり、データ“１”が保持されているデータ回路か
らはＶ１を介してビット線“１”書き込み電位２Ｖがビ
ット線に出力される。

【００８７】その結果、“０”書き込みするビット線は
ＶＣＣ、“１”書き込みするビット線は２Ｖ，“２”書
き込みするビット線は１Ｖ，“３”書き込みするビット
線は０Ｖになる。

【００８８】時刻ｔ1sに制御ゲート・選択ゲート駆動回
路によって、選択されたブロックの選択ゲートＳＧ１
Ａ、制御ゲートＣＧ１Ａ〜ＣＧ４ＡがＶＣＣとなる。選
択ゲートＳＧ２Ａは０Ｖである。次に、選択された制御
ゲートＣＧ２Ａが高電圧ＶＰＰ（例えば２０Ｖ）、非選
択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４ＡがＶＭ（例
えば１０Ｖ）となる。データ“３”が保持されているデ
ータ回路に対応するメモリセルでは、０Ｖのチャネル電
位と制御ゲートのＶＰＰの電位差によって、浮遊ゲート
に電子が注入されしきい値が上昇する。データ“２”が
保持されているデータ回路に対応するメモリセルでは、
１Ｖのチャネル電位と制御ゲートのＶＰＰの電位差によ
って、浮遊ゲートに電子が注入されしきい値が上昇す
る。データ“１”が保持されているデータ回路に対応す
るメモリセルでは、２Ｖのチャネル電位と制御ゲートの
ＶＰＰの電位差によって、浮遊ゲートに電子が注入され
しきい値が上昇する。“２”書き込みの場合のチャネル
電位を1V、“１”書き込みの場合のチャネル電位を2Vに
しているのは、電子の注入量を“３”データ書き込みの
場合、“２”書き込みの場合、“１”書き込みの場合の
順番で少なくするためある。データ“０”が保持されて
いるデータ回路に対応するメモリセルでは、チャネル電
位と制御ゲートのＶＰＰの電位差が小さいため、実効的
には浮遊ゲートに電子は注入されない。よって、メモリ
セルのしきい値は変動しない。書き込み動作中、信号Ｓ
ＡＮ１、ＳＡＮ２、ＰＲＥＢ、ＢＬＣＢは“Ｈ”、信号
ＳＡＰ１、ＳＡＰ２、ＶＲＦＹＢＡ１Ｃ、ＲＶ１Ａ、Ｒ
Ｖ１Ｂ、ＲＶ２Ｂ、ＥＣＨ１、ＥＣＨ２は“Ｌ”、電圧
ＶＢは０Ｖである。

【００８９】（２）ベリファイ読み出し 書き込み動作後、書き込みが充分に行われたかを検出す
る（書き込みベリファイ）。もし、所望のしきい値に達
していれば、データ回路のデータを“０”に変更する。
もし、所望のしきい値に達していなければ、データ回路
のデータを保持して、再度書き込み動作を行う。書き込
み動作と書き込みベリファイは全ての“１”書き込みす
るメモリセル、“２”書き込みするメモリセルおよび
“３”書き込みするメモリセルが所望のしきい値に達す
るまで繰り返される。

【００９０】図１３および図１４はそれぞれ、ベリファ
イ動作を示す動作波形図である。

【００９１】以下、図１３および図１４を参照し、書き
込みベリファイ動作を説明する。

【００９２】はじめに、“１”書き込みするメモリセル
が所定のしきい値に達しているかを検出する。

【００９３】まず、時刻ｔ1yc に、電圧ＶＡ、ＶＢがそ
れぞれ１．８Ｖ、１．５Ｖとなって、ビット線ＢＬａ、
ＢＬｂはそれぞれ１．８Ｖ、１．５Ｖになる。信号ＢＬ
ＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭ
ＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパ
シタＱｄ２は切り離され、ビット線ＢＬａ、ＢＬｂはフ
ローティングとなる。信号ＰＲＥＡ、ＰＲＥＢが“Ｌ”
となって、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電
極であるノードＮ１、Ｎ２はフローティング状態にな
る。続いて時刻ｔ2yc に、制御ゲート・選択ゲート駆動
回路によって選択されたブロックの選択された制御ゲー
トＣＧ２Ａは０．５Ｖ、非選択制御ゲートＣＧ１Ａ、Ｃ
Ｇ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１Ａ、ＳＧ２ＡはＶ
ＣＣにされる。選択されたメモリセルのしきい値が０．
５Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。
選択されたメモリセルのしきい値が０．５Ｖ以上なら、
ビット線電圧は１．８Ｖのままとなる。時刻ｔ3yc に、
信号ＢＬＣＡ、ＢＬＣＢが“Ｈ”とされ、ビット線の電
位がＮ１、Ｎ２に転送される。その後、信号ＢＬＣＡ、
ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキ
ャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱ
ｄ２は切り離される。この後時刻ｔ4yc にＲＶ１Ａが
１．５Ｖになり、“２”書き込みの場合および“３”書
き込みの場合には、ノードＮ１が０Ｖに放電される。時
刻ｔ5yc に信号ＶＲＦＹＢＡ１Ｃが“Ｈ”となると、
“０”または“２”書き込みデータが保持されているデ
ータ回路では、ｎチャネルＭＯＳトランジスタＱn2が
“ＯＮ”であり、ノードＮ１はＶＣＣとなる。その結
果、ノードＮ１は“０”書き込みまたは“２”書き込み
の場合にはＶＣＣ，“３”書き込みの場合には０Ｖにな
る。

【００９４】信号ＳＡＮ２、ＳＡＰ２がそれぞれ
“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ２が非
活性化され、信号ＥＣＨ２が“Ｈ”となってイコライズ
される。この後、信号ＲＶ２Ａ、ＲＶ２Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｈ”、
“Ｌ”となることで、時刻ｔ6yc にノードＮ１の電圧が
センスされラッチされる。これで、“１”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが十分“１”書き込み状態となったか否かを検
出する。メモリセルのデータが“１”であれば、フリッ
プ・フロップＦＦ２でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“０”に変更される。メ
モリセルのデータが“１”でなければ、フリップ・フロ
ップＦＦ１でノードＮ２の電圧をセンスしラッチするこ
とで書き込みデータは“１”に保持される。“０”また
は“２”または“３”書き込みデータを保持しているデ
ータ回路の書き込みデータは変更されない。

【００９５】次に、選択された制御ゲートが１．５Ｖに
される。選択されたメモリセルのしきい値が１．５Ｖ以
下なら、ビット線電圧は１．５Ｖより低くなる。選択さ
れたメモリセルのしきい値が１．５Ｖ以上なら、ビット
線電圧は１．８Ｖのままとなる。時刻ｔ7yc にＰＲＥ
Ａ，ＰＲＥＢがＶＣＣになりノードＮ１、Ｎ２が１．８
V 、１．５Ｖになった後、フローティングになる。この
後、時刻ｔ8yc に、信号ＢＬＣＡ、ＢＬＣＢが“Ｈ”と
され、ビット線の電位がＮ１、Ｎ２に転送される。その
後、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット
線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂと
ＭＯＳキャパシタＱｄ２は切り離される。この後時刻ｔ
9yc に、信号ＲＶ２Ａが例えばＶＣＣ以下の１．５Ｖと
される。ｎチャネルＭＯＳトランジスタＱｎ３２のしき
い値が１Ｖの場合、“３”書き込みデータが保持されて
いるデータ回路ではｎチャネルＭＯＳトランジスタＱn
３２は“ＯＮ”で、ノードＮ１は０Ｖとなる。“２”書
き込みデータが保持されているデータ回路で、メモリセ
ルが十分に“２”書き込みされている場合にはｎチャネ
ルＭＯＳトランジスタＱn ３２は“ＯＦＦ”で、ノード
Ｎ１は１．５Ｖ以上に保たれる。“２”書き込み不十分
の場合には、ノードＮ１は１．５Ｖ以下である。時刻ｔ
10ycに信号ＶＲＦＹＢＡＣが“Ｌ”となると、“０”ま
たは“１”書き込みデータが保持されているデータ回路
では、ｐチャネルＭＯＳトランジスタＱp13 が“ＯＮ”
であり、ノードＮ１はＶＣＣとなる。

【００９６】信号ＳＡＮ１、ＳＡＰ１がそれぞれ
“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”とな
る。再度、信号ＳＡＮ１、ＳＡＰ１がそれぞれ“Ｈ”、
“Ｌ”となることで、時刻ｔ11ycにノードＮ１の電圧が
センスされラッチされる。これで、“２”書き込みデー
タを保持しているデータ回路のみ、対応するメモリセル
のデータが十分“２”書き込み状態となったか否かを検
出する。メモリセルのデータが“２”であれば、フリッ
プ・フロップＦＦ１でノードＮ１の電圧をセンスしラッ
チすることで書き込みデータは“０”に変更される。メ
モリセルのデータが“２”でなければ、フリップ・フロ
ップＦＦ１でノードＮ１の電圧をセンスしラッチするこ
とで書き込みデータは“２”に保持される。“０”また
は“１”または“３”書き込みデータを保持しているデ
ータ回路の書き込みデータは変更されない。

【００９７】次に、選択された制御ゲートが２．５Ｖに
される。選択されたメモリセルのしきい値が２．５Ｖ以
下なら、ビット線電圧は１．５Ｖより低くなる。選択さ
れたメモリセルのしきい値が２．５Ｖ以上なら、ビット
線電圧は１．８Ｖのままとなる。この後時刻ｔ12ycに、
信号ＢＬＣＡ、ＢＬＣＢが“Ｈ”とされ、ビット線の電
位がＮ１、Ｎ２に転送される。再度、信号ＢＬＣＡ、Ｂ
ＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャ
パシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ
２は切り離される。この後時刻ｔ13ycに、信号ＶＲＦＹ
ＢＡＣが“Ｌ”となると、“０”または“１”書き込み
データが保持されているデータ回路および、“２”書き
込みが十分に行われたデータ回路では、ｐチャネルＭＯ
ＳトランジスタＱp13 が“ＯＮ”であり、ノードＮ１は
ＶＣＣとなる。信号ＳＡＮ１、ＳＡＰ１がそれぞれ
“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”とな
る。その後時刻ｔ14ycに、信号ＳＡＮ１、ＳＡＰ１がそ
れぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧
がセンスされラッチされる。

【００９８】この後、図１４に示されるように、書き込
みデータの変換が更に行われる。時刻ｔ15ycに、信号Ｂ
ＬＣＡ、ＢＬＣＢが“Ｈ”とされ、ビット線の電位がＮ
１、Ｎ２に転送される。再度、信号ＢＬＣＡ、ＢＬＣＢ
が“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタ
Ｑｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切
り離される。この後時刻ｔ16ycに、信号ＶＲＦＹＢＡ１
Ｃが“Ｈ”となると、“０”または“２”書き込みデー
タが保持されているデータ回路および“１”書き込み十
分のデータ回路では、ｎチャネルＭＯＳトランジスタＱ
n2C が“ＯＮ”であり、ノードＮ１はＶＣＣとなる。信
号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｌ”、“Ｈ”となっ
てフリップ・フロップＦＦ２が非活性化され、信号ＥＣ
Ｈ２が“Ｈ”となってイコライズされる。この後、信号
ＲＶ２Ａ、ＲＶ２Ｂが“Ｈ”となる。その後時刻ｔ17yc
に、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｈ”、“Ｌ”
となることで、ノードＮ１の電圧がセンスされラッチさ
れる。

【００９９】上記第２の実施の形態では、時刻ｔ16ycに
ＶＲＦＹＢＡ１ＣをＶＣＣにすることにより、“０”書
き込みおよび“２”書き込みおよび“１”書き込み十分
の場合のMOS キャパシタＱｄ１のノードＮ１を、ノード
Ｎ２の電位（１．５Ｖ）よりも高くなるように充電して
いる。ｔ16ycにＲＶ２Ｂを例えば１．５Ｖにしても良
い。この場合、“０”書き込みまたは“２”書き込みま
たは“１”書き込み十分の場合には、ノードＮ６Ｃが０
ＶなのでｎチャネルMOS トランジスタＱｎ３３がオンし
Ｎ２は０Ｖになる。

【０１００】一方、“１”書き込み不十分または“３”
書き込みの場合には、ノードＮ６ＣがＶＣＣ、Ｎ２が
１．５ＶなのでｎチャネルMOS トランジスタＱｎ３３は
オフし、Ｎ２は１．５Ｖを保たれる。時刻ｔ16ycにＶＲ
ＦＹＢＡ１ＣをＶＣＣにして行う、“０”書き込みおよ
び“２”書き込みするおよび“１”書き込み不十分の場
合のＮ１への充電はＮ２の電位（０Ｖ）よりも大きけれ
ばよいので、Ｎ１の充電は例えば０．５Ｖ程度の低い電
圧でよい。

【０１０１】以上のようにして、“３”書き込みデータ
を保持しているデータ回路のみ、対応するメモリセルの
データが十分“３”書き込み状態となったか否かを検出
する。メモリセルのデータが“３”であれば、フリップ
・フロップＦＦ１、ＦＦ２でノードＮ１の電圧をセンス
しラッチすることで書き込みデータは“０”に変更され
る。メモリセルのデータが“３”でなければ、フリップ
・フロップＦＦ１、ＦＦ２でノードＮ１の電圧をセンス
しラッチすることで書き込みデータは“３”に保持され
る。“０”または“１”または“２”書き込みデータを
保持しているデータ回路の書き込みデータは変更されな
い。

【０１０２】書き込みベリファイ中、信号ＶＲＦＹＢＢ
Ｃは“Ｈ”、信号ＶＲＦＹＢＢ１Ｃは“Ｌ”、電圧Ｖｓ
は０Ｖとする。

【０１０３】全ての選択されたメモリセルが所望のしき
い値に達していれば、データ回路のデータは“０”デー
タになる。つまり書き込みが終了すると、ノードＮ４
Ｃ、Ｎ６Ｃが“Ｌ”になる。これを検出することによ
り、全ての選択されたメモリセルが所望のしきい値に達
したか否かがわかる。書き込み終了の検出は例えば、図
７のように書き込み終了一括検知トランジスタＱｎ５
Ｃ、およびＱｎ６Ｃを用いればよい。ベリファイリード
後、まずＶＲＴＣを例えばＶＣＣプリチャージする。書
き込みが不十分なメモリセルが１つでもあると、そのデ
ータ回路のノードＮ４ＣまたはＮ６Ｃの少なくとも一方
は“Ｈ”なのでｎチャネルMOS トランジスタＱｎ５Ｃと
Ｑｎ６Ｃの少なくとも１つはオンし、ＶＲＴＣはプリチ
ャージ電位から低下する。すべてのメモリセルが十分に
書き込まれると、データ回路６^**-0、６^**-1、…、６^**
-m-1、６^**-mのノードＮ４Ｃ、Ｎ６Ｃが“Ｌ”になる。
その結果、全てのデータ回路内のｎチャネルMOS トラン
ジスタＱｎ５ＣおよびＱｎ６ＣがオフになるのでＶＲＴ
Ｃはプリチャージ電位を保つ。

【０１０４】以上、この発明の第２の実施の形態に係る
多値記憶ＮＡＮＤ型フラッシュメモリを説明したが、ベ
リファイ読み出し、書き込み、読み出し等は様々な動作
が可能である。

【０１０５】図１５は、他のベリファイ動作を示す動作
波形図である。

【０１０６】例えばベリファイ読み出しは、図１５の動
作波形図のように動作させても良い。

【０１０７】図１５に示すのベリファイ読み出しでは、
時刻ｔ12ycまでの動作は、図１４にのベリファイ読み出
しと同様であり、時刻ｔ12yc以降の動作が異なってい
る。

【０１０８】図１５に示すように、時刻ｔ12ycに信号Ｂ
ＬＣＡ、ＢＬＣＢが“Ｈ”とされ、ビット線の電位がＮ
１、Ｎ２に転送される。メモリセルのしきい値が２．５
Ｖ以上である場合にはビット線ＢＬａは１．５Ｖ以上、
２．５Ｖ以下である場合にはビット線ＢＬｂは１．５Ｖ
以下である。その後、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”
となって、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、
ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離され
る。この後、時刻ｔ13zcに信号ＶＲＦＹＢＡ１Ｃが
“Ｈ”となると、“０”または“２”書き込みデータが
保持されているデータ回路及び“１”書き込み十分のデ
ータ回路では、ｎチャネルＭＯＳトランジスタＱn2が
“ＯＮ”であり、ノードＮ１は１．５Ｖ以上となる。信
号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｌ”、“Ｈ”となっ
てフリップ・フロップＦＦ２が非活性化され、信号ＥＣ
Ｈ２が“Ｈ”となってイコライズされる。この後、信号
ＲＶ２Ａ、ＲＶ２Ｂが“Ｈ”となる。その後時刻ｔ14zc
に、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｈ”、“Ｌ”
となることで、ノードＮ１の電圧がセンスされラッチさ
れる。

【０１０９】この後、図１５に示されるように、書き込
みデータの変換が更に行われる。時刻ｔ15zcに、信号Ｂ
ＬＣＡ、ＢＬＣＢが“Ｈ”とされ、ビット線の電位がＮ
１、Ｎ２に転送される。再度、信号ＢＬＣＡ、ＢＬＣＢ
が“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタ
Ｑｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切
り離される。この後時刻ｔ16zcに、信号ＶＲＦＹＢＡＣ
が“Ｌ”となると、“０”または“１”書き込みデータ
が保持されているデータ回路、および“２”書き込みが
十分におこなわれたデータ回路では、ｐチャネルＭＯＳ
トランジスタＱp13 が“ＯＮ”であり、ノードＮ１はＶ
ＣＣとなる。信号ＳＡＮ１、ＳＡＰ１がそれぞれ
“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ１が非
活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズ
される。この後、信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”とな
る。その後時刻ｔ17zcに、信号ＳＡＮ１、ＳＡＰ１がそ
れぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧
がセンスされラッチされる。

【０１１０】また、データ回路の構成も、図７に示す回
路構成に限られるものではなく、他回路構成であっても
良い。

【０１１１】図１６および図１７はそれぞれ、データ回
路の他の回路図である。

【０１１２】図１６に示すデータ回路は、ＶＲＦＹＢＡ
１Ｃ、ＶＲＦＹＢＢ１Ｃの動作タイミングは、図７のデ
ータ回路と同様の動作タイミングを用いた場合（動作波
形図；図８、図１２、図１３、図１４、図１５）、ＶＣ
Ｃを０Ｖ，０ＶをＶＣＣにすればよい。なお、ＶＲＦＹ
ＢＡＣ，ＶＲＦＹＢＢＣ、ＶＲＦＹＢＡ２Ｃ，ＶＲＦＹ
ＢＢ２Ｃのタイミングは、図７のデータ回路を用いた場
合と同様である。

【０１１３】また、図１７に示すデータ回路は、ＶＲＦ
ＹＢＡＣ，ＶＲＦＹＢＢＣ、ＶＲＦＹＢＡ２Ｃ，ＶＲＦ
ＹＢＢ２Ｃの動作タイミングは、図７のデータ回路と同
様の動作タイミングを用いた場合（動作波形図；図８、
図１２、図１３、図１４、図１５）、ＶＣＣを０Ｖ，０
ＶをＶＣＣにすればよい。なお、ＶＲＦＹＢＡ１Ｃ，Ｖ
ＲＦＹＢＢ１Ｃのタイミングは、図７のデータ回路を用
いた場合と同様である。 ＜実施の形態３＞次に、こ
の発明の第３の実施の形態を説明する。

【０１１４】この発明では、データ回路が、例えば第１
のラッチ回路及び第２のラッチ回路から構成されている
場合に、読み出しの際、第２のラッチ回路で読み出した
後では、第１のラッチ回路で読み出している間に、第２
のラッチ回路からデータをチップ外部に出力する。つま
り、４値メモリセルに記憶された２ビットのデータを読
み出す場合に、そのうちの１ビットのデータが読み出さ
れると、他方の１ビットのデータが読み出される前で
も、確定した１ビットのデータはすぐに外部に出力する
ことにより、読み出しを高速化する。従って、読み出し
方法は、第２の実施の形態以外にも、大いに任意性を有
する。

【０１１５】ここでは、図７のデータ回路を用いた場
合、別の実施の形態を説明する。

【０１１６】図１８は、この発明の第３の実施の形態に
係る読み出し方法を説明するための、動作波形図であ
る。

【０１１７】図１８に示すように、まず、時刻ｔw1、電
圧ＶＡ、ＶＢがそれぞれ１．８Ｖ、１．５Ｖとなって、
ビット線ＢＬａ、ＢＬｂはそれぞれ１．８Ｖ、１．５Ｖ
になる。次に、信号ＰＲＥＡ、ＰＲＥＢが“Ｌ”となっ
て、ビット線ＢＬａ、ＢＬｂはフローティングとなる。
続いて、時刻ｔw2に制御ゲート・選択ゲート駆動回路に
よって選択されたブロックの選択された制御ゲートＣＧ
２Ａは１Ｖ、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、Ｃ
Ｇ４Ａと選択ゲートＳＧ１Ａ、ＳＧ２ＡはＶＣＣにされ
る。選択されたメモリセルのしきい値が１Ｖ以下なら、
ビット線電圧は１．５Ｖより低くなる。選択されたメモ
リセルのしきい値が１Ｖ以上なら、ビット線電圧は１．
８Ｖのままとなる。その後、信号ＳＡＮ２、ＳＡＰ２が
それぞれ“Ｌ”、“Ｈ”となってフリップ・フロップＦ
Ｆ２が非活性化され、信号ＥＣＨ２が“Ｈ”となってイ
コライズされる。この後、時刻ｔ3wに信号ＲＶ２Ａ、Ｒ
Ｖ２Ｂが“Ｈ”となる。時刻ｔw4に再度、信号ＳＡＮ
２、ＳＡＰ２がそれぞれ“Ｈ”、“Ｌ”となることで、
ノードＮ１の電圧がセンスされラッチされる。これで、
「メモリセルのデータが“０”または“１”か、あるい
は“２”または“３”か」がフリップ・フロップＦＦ２
によってセンスされ、その情報はラッチされる。

【０１１８】フリップ・フロップＦＦ２に保持されたデ
ータは時刻ｔw5にＣＥＮＢ２が活性化されることによ
り、チップ外部に出力される。

【０１１９】次に、メモリセルのしきい値が０Ｖ以上
か、あるいは０Ｖ以下かが判定される。時刻ｔw5にビッ
ト線ＢＬａが１．８Ｖに、ダミービット線ＢＬｂが１．
５Ｖにプリチャージされ、その後フローティングにされ
る。その後、時刻ｔw6に選択された制御ゲートが０Ｖに
される。選択されたメモリセルのしきい値が０Ｖ以下な
ら、ビット線電圧は１．５Ｖより低くなる。選択された
メモリセルのしきい値が０Ｖ以上なら、ビット線電圧は
１．８Ｖのままとなる。信号ＳＡＮ１、ＳＡＰ１がそれ
ぞれ“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ１
が非活性化され、信号ＥＣＨ１が“Ｈ”となってイコラ
イズされる。この後、時刻ｔw7に信号ＲＶ１Ａ、ＲＶ１
Ｂが“Ｈ”となる。時刻ｔw8に信号ＳＡＮ１、ＳＡＰ１
がそれぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１の
電圧がセンスされラッチされる。これで、「メモリセル
のデータが“０”か、あるいは“１”または“２”また
は“３”か」がフリップ・フロップＦＦ１によってセン
スされ、その情報はラッチされる。この時のフリップフ
ロップＦＦ１、ＦＦ２のノードＮ３Ｃ、Ｎ５Ｃの電位
は、図９のようになる。

【０１２０】最後にメモリセルに書き込まれたデータが
「“０”または“１”または“２”か、或いは“３”
か」がセンスされる。時刻ｔw9にビット線ＢＬａが１．
８Ｖに、ダミービット線ＢＬｂが１．５Ｖにプリチャー
ジされ、その後フローティングにされる。その後、時刻
ｔw10 に選択された制御ゲートが２Ｖにされる。選択さ
れたメモリセルのしきい値が２Ｖ以下なら、ビット線電
圧は１．５Ｖより低くなる。選択されたメモリセルのし
きい値が２Ｖ以上なら、ビット線電圧は１．８Ｖのまま
となる。時刻ｔw11 にＶＲＦＹＢＡ２Ｃが０Ｖになる。
図９からわかるように、ノードＮ５Ｃが“Low level ”
およびノードＮ３Ｃが“High level”（つまりノードＮ
４Ｃが“Low level ”）になるのは“１”データの場合
のみである。従って“１”データの場合のみｐチャネル
MOS トランジスタＱｐ１２Ｃ，Ｑｐ１９Ｃ，Ｑｐ２０Ｃ
がオンし、ノードＮ１がＶＣＣになる。その後、信号Ｓ
ＡＮ１、ＳＡＰ１がそれぞれ“Ｌ”、“Ｈ”となってフ
リップ・フロップＦＦ１が非活性化され、信号ＥＣＨ１
が“Ｈ”となってイコライズされる。この後時刻ｔw12
に、信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”となる。時刻ｔw1
3 に再度、信号ＳＡＮ１、ＳＡＰ１がそれぞれ“Ｈ”、
“Ｌ”となることで、ノードＮ１の電圧がセンスされラ
ッチされる。これで、「メモリセルのデータが“０”ま
たは“１”または“２”であるか、或いは“３”か」が
フリップ・フロップＦＦ１によってセンスされ、その情
報はラッチされる。

【０１２１】フリップ・フロップＦＦ１に保持されたデ
ータは時刻ｔw14 にＣＥＮＢ１が活性化されることによ
り、チップ外部に出力される。

【０１２２】以上の読み出し動作の結果、４値のデータ
が図１０のようにフリップフロップＦＦ１，ＦＦ２にラ
ッチされる。

【０１２３】書き込み動作、および書き込みベリファイ
読み出し動作は、第２の実施の形態とほぼ同様に行えば
よい。

【０１２４】また、第３の実施の形態では、ワード線に
所定の読み出し電圧を印加する前に、毎回ビット線及び
ダミービット線をプリチャージしている。

【０１２５】一方、第２の実施の形態では、読み出し及
びベリファイ読み出し時に、まず最初にビット線及びダ
ミービット線をプリチャージし、その後はプリチャージ
せず、ワード線の読み出し電圧を変化（例えば０Ｖから
１Ｖ、２Ｖ）させている。

【０１２６】第２の実施の形態の読み出し、あるいはベ
リファイ読み出し時に、ワード線に読み出し電圧（例え
ば０Ｖ、１Ｖ、２Ｖ）を印加する毎に、第３の実施の形
態のように、ビット線及びダミービット線をプリチャー
ジしても良い。

【０１２７】＜実施の形態４＞次に、この発明の第４の
実施の形態を説明する。

【０１２８】図１９は、この発明の第４の実施の形態を
説明するための図で、（ａ）図〜（ｃ）図はそれぞれ、
データの出力状態を示す図である。

【０１２９】第４の実施の形態に係る多値記憶ＥＥＰＲ
ＯＭは、電気的書き替えが可能なｎ値（ｎは３以上の自
然数）を記憶するメモリセルがマトリクス状に配置され
たメモリセルアレイと、メモリセルから読み出したデー
タを保持するｍ個のラッチ回路から構成されるデータ回
路とを含んでいる。

【０１３０】図１９（ａ）〜（ｃ）に示すように、デー
タを読み出すとき、メモリセルからの読み出しデータ
は、最初にｋ個のラッチ回路に対して読み出される。そ
して、ｋ個のラッチに読み出され、そして保持されたデ
ータは、データ回路を構成する他のｍ−ｋ個のラッチ回
路に、読み出しデータが保持される前に、チップの外部
に向けて出力される。

【０１３１】このとき、最初に読み出され、データが保
持されるラッチ回路の数は、図１９（ａ）のように２個
でも良いし、図１９（ｂ）のように１個でも良いし、図
１９（ｃ）のように３個でも良い。

【０１３２】また、ｍ個のラッチ回路はそれぞれ、デー
タを読み出すとき、メモリセルから読み出したデータを
保持するとともに、データを書き込むとき、メモリセル
に書き込むデータを保持するようにされても良い。

【０１３３】この場合においても、最初に読み出され、
データが保持されるラッチ回路の数は、図１９（ａ）の
ように２個でも良いし、図１９（ｂ）のように１個でも
良いし、図１９（ｃ）のように３個でも良い。

【０１３４】＜実施の形態５＞次に、この発明の第５の
実施の形態を説明する。

【０１３５】図２０は、この発明の第５の実施の形態を
説明するための図で、（ａ）図〜（ｃ）図はそれぞれ、
多値データに応じたメモリセルのしきい値の分布を示す
図である。

【０１３６】第５の実施の形態に係る多値記憶ＥＥＰＲ
ＯＭは、電気的書き替えが可能なｎ値（ｎは３以上の自
然数）を記憶するメモリセルがマトリクス状に配置され
たメモリセルアレイと、メモリセルから読み出したデー
タを保持するｍ個のラッチ回路から構成されるデータ回
路とを含んでいる。

【０１３７】上記メモリセルは、“１”状態はメモリセ
ルのしきい値電圧が第１のしきい値電圧領域、“２”状
態はメモリセルのしきい値電圧が第１のしきい値電圧領
域よりも大きい第２のしきい値電圧領域、…、“２ｎ
（ｎは１以上の自然数）”状態はメモリセルのしきい値
が第（２ｎ−１）のしきい値電圧領域よりも大きい第２
ｎのしきい値電圧領域に属するような、電気的書き替え
が可能な２ｎ値を記憶するものである。

【０１３８】データを読み出すとき、まず、メモリセル
が“ｎ”状態としきい値電圧がほぼ同等又は小さい状態
であるか、あるいは“ｎ＋１”状態としきい値電圧がほ
ぼ同等又は大きい状態であるかを、ｋ個のラッチ回路に
読み出し保持されたデータが、データ回路を構成する他
のｍ−ｋ個のラッチ回路に、読み出しデータが保持され
る前に、出力される。

【０１３９】従って、図２０（ａ）に示されるような４
値メモリセルのときには、まず、最初の読み出しでは、
選択メモリセルのワード線（コントロールゲート）に、
“２”状態と“３”状態との間の電圧Ｖg1を印加し、
“１”または“２”状態であるのか、あるいは“３”状
態または“４”状態であるのかを読み出せばよい。

【０１４０】また、図２０（ｂ）に示されるような８値
メモリセルのときには、まず、最初の読み出しでは、選
択メモリセルのワード線（コントロールゲート）に、
“４”状態と“５”状態との間の電圧Ｖg2を印加し、
“１”または“２”または“３”または“４”状態であ
るのか、あるいは“５”状態または“６”状態または
“７”状態または“８”状態であるのかを読み出せばよ
い。

【０１４１】さらに、（２ｎ＋１）値（ｎは自然数）メ
モリセルの場合でも、図２０（ｃ）のように、最初の読
み出しでは、Ｖg3あるいはＶg4のような電圧を印加すれ
ばよい。つまり、２ｎ＋１個の状態のうち、ｎ個の状態
であるか、あるいは（ｎ＋１）個の状態であるかを判別
する電圧を印加すればよい。

【０１４２】また、ｍ個のラッチ回路はそれぞれ、デー
タを読み出すとき、メモリセルから読み出したデータを
保持するとともに、データを書き込むとき、メモリセル
に書き込むデータを保持するようにされても良い。

【０１４３】＜実施の形態６＞次に、この発明の第６の
実施の形態を説明する。

【０１４４】図２１は、この発明の第６の実施の形態を
説明するための図である。

【０１４５】第６の実施の形態に係る多値記憶ＥＥＰＲ
ＯＭは、電気的書き替えが可能なｎ値（ｎは３以上の自
然数）を記憶するメモリセルがマトリクス状に配置され
たメモリセルアレイと、メモリセルに書き込むデータを
保持し、メモリセルから読み出したデータを保持する第
１のラッチ回路、第２のラッチ回路・・・第ｍ（ｍは２
以上の自然数）のラッチ回路から構成されるｔ個のデー
タ回路とを含んでいる。

【０１４６】この第６の実施の形態では、図２１に示す
ように、メモリセルに書き込むデータを、まず、先頭ア
ドレスから最初のｔ個のデータは、各データ回路内の第
１のラッチ回路にロードされる。次のｔ個のデータは、
各データ回路内の第２のラッチ回路にロードされる。最
初から（ｉ×ｔ＋１）番目からｔ個のデータは、各デー
タ回路内の第（ｉ＋１）（１≦ｉ≦ｍ−１；ｉは自然
数）のラッチ回路にロードされる。

【０１４７】また、ｍ個のラッチ回路は、データを書き
込むとき、メモリセルに書き込むデータを保持するとと
もに、データを読み出すとき、メモリセルから読み出し
たデータを保持するようにされても良い。そして、この
場合は、第４の実施の形態と組み合わせられても良い。

【０１４８】つまり、図２１に示すように、メモリセル
に書き込むデータを、まず、先頭アドレスから最初のｔ
個のデータを、各データ回路内の第１のラッチ回路にロ
ードし、次のｔ個のデータを、各データ回路内の第２の
ラッチ回路にロードし、最初から（ｉ×ｔ＋１）番目か
らｔ個のデータを、各データ回路内の第（ｉ＋１）（１
≦ｉ≦ｍ−１；ｉは自然数）のラッチ回路にロードす
る。そして、メモリセルから読み出されたデータを、図
１９に示すように、最初にｋ個のラッチ回路に対して読
み出し、ｋ個のラッチに読み出され、そして保持された
データを、データ回路を構成する他のｍ−ｋ個のラッチ
回路に、読み出しデータが保持される前に、チップの外
部に向けて出力する。

【０１４９】さらに、次のようにされても良い。

【０１５０】メモリセルに書き込むデータを、まず、先
頭アドレスから最初のｔ個のデータを、各データ回路内
の第１のラッチ回路にロードし、次のｔ個のデータを、
各データ回路内の第２のラッチ回路にロードし、最初か
ら（ｉ×ｔ＋１）番目からｔ個のデータを、各データ回
路内の第（ｉ＋１）（１≦ｉ≦ｍ−１；ｉは自然数）の
ラッチ回路にロードする。そして、読み出し時に、ｍ個
のうちｋ個のラッチ回路に対して読み出し保持したデー
タを、データ回路を構成する他のｍ−ｋ個のラッチ回路
に、読み出しデータが保持される前に出力し、次に、ｍ
−ｋのラッチ回路のうちのｄ個のラッチ回路に読み出し
保持したデータを、データ回路を構成する他のｍ−ｋ−
ｄ個のラッチ回路に、読み出しデータが保持される前
に、チップの外部に向けて出力する。

【０１５１】＜実施の形態７＞次に、この発明の第７の
実施の形態を説明する。

【０１５２】図２２は、この発明の第７の実施の形態を
説明するための図である。

【０１５３】第７の実施の形態に係る多値記憶ＥＥＰＲ
ＯＭは、電気的書き替えが可能なｎ値（ｎは３以上の自
然数）を記憶するメモリセルがマトリックス状に配置さ
れたメモリセルアレイと、電気的書き替えが可能なｎ値
（ｎは３以上の自然数）を記憶するメモリセルがマトリ
クス状に配置されたメモリセルアレイと、メモリセルに
書き込むデータを保持し、メモリセルから読み出したデ
ータを保持する第１のラッチ回路、第２のラッチ回路・
・・第ｍ（ｍは２以上の自然数）のラッチ回路から構成
されるｔ個のデータ回路とを含んでいる。

【０１５４】図２２に示すように、メモリセルに書き込
むデータを、まず、先頭アドレスから最初のｔ個のデー
タを、各データ回路内の第１のラッチ回路にロードし、
次のｔ個のデータを、各データ回路内の第２のラッチ回
路にロードし、最初から（ｉ×ｔ＋１）番目からｔ個の
データを、各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ
−１；ｉは自然数）のラッチ回路にロードする。そし
て、読み出し時に、最初に第１のラッチ回路に読み出し
保持したデータを、データ回路を構成する他のｍ−１個
のラッチ回路に、読み出しデータが保持される前に出力
し、次に、第２のラッチ回路に読み出し保持したデータ
を、データ回路を構成する他のｍ−２個のラッチ回路
に、読み出しデータが保持される前に出力し、そして、
第ｊ（１≦ｊ≦ｍ；ｊは自然数）のラッチ回路に読み出
し保持したデータを、データ回路を構成する他のｍ−ｊ
個のラッチ回路に、読み出しデータが保持される前に出
力する。

【０１５５】＜実施の形態８＞次に、この発明の第８の
実施の形態を説明する。

【０１５６】図２３は、この発明の第８の実施の形態を
説明するための図である。

【０１５７】第８の実施の形態に係る多値記憶ＥＥＰＲ
ＯＭは、電気的書き替えが可能なｎ値（ｎは３以上の自
然数）を記憶するメモリセルがマトリックス状に配置さ
れたメモリセルアレイと、電気的書き替えが可能なｎ値
（ｎは３以上の自然数）を記憶するメモリセルがマトリ
クス状に配置されたメモリセルアレイと、メモリセルに
書き込むデータを保持し、メモリセルから読み出したデ
ータを保持する第１のラッチ回路、第２のラッチ回路・
・・第ｍ（ｍは２以上の自然数）のラッチ回路から構成
されるｔ個のデータ回路とを含んでいる。

【０１５８】図２３に示すように、メモリセルに書き込
むデータを、まず、先頭アドレスから最初のｔ個のデー
タを、各データ回路内の第１のラッチ回路にロードし、
次のｔ個のデータを、各データ回路内の第２のラッチ回
路にロードし、最初から（ｉ×ｔ＋１）番目からｔ個の
データを、各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ
−１；ｉは自然数）のラッチ回路にロードする。

【０１５９】そして、図２３のように、読み出し時に、
最初に第ｍのラッチ回路に読み出し保持したデータを、
データ回路を構成する他のｍ−１個のラッチ回路に、読
み出しデータが保持される前に出力し、次に、第（ｍ−
１）のラッチ回路に読み出し保持したデータを、データ
回路を構成する他のｍ−２個のラッチ回路に、読み出し
データが保持される前に出力し、第ｐ（１≦ｐ≦ｍ；ｉ
は自然数）のラッチ回路に読み出し保持したデータを、
データ回路を構成する他のｐ−１個のラッチ回路に、読
み出しデータが保持する。

【０１６０】＜実施の形態９＞次に、この発明の第９の
実施の形態を説明する。

【０１６１】図２４は、この発明の第９の実施の形態を
説明するための図である。

【０１６２】第９の実施の形態に係る多値記憶ＥＥＰＲ
ＯＭは、電気的書き替えが可能なｎ値（ｎは３以上の自
然数）を記憶するメモリセルがマトリックス状に配置さ
れたメモリセルアレイと、電気的書き替えが可能なｎ値
（ｎは３以上の自然数）を記憶するメモリセルがマトリ
クス状に配置されたメモリセルアレイと、メモリセルに
書き込むデータを保持し、メモリセルから読み出したデ
ータを保持する第１のラッチ回路、第２のラッチ回路・
・・第ｍ（ｍは２以上の自然数）のラッチ回路から構成
されるｔ個のデータ回路とを含んでいる。

【０１６３】図２４に示すように、メモリセルに書き込
むデータを、まず、先頭アドレスから最初のｔ個のデー
タを、各データ回路内の第１のラッチ回路にロードし、
次のｔ個のデータを、各データ回路内の第２のラッチ回
路にロードし、最初から（ｉ×ｔ＋１）番目からｔ個の
データを、各データ回路内の第（ｉ＋１）（１≦ｉ≦ｍ
−１；ｉは自然数）のラッチ回路にロードする。

【０１６４】書き込みデータの大きさが、全てのデータ
回路内の、ラッチ回路の数よりも少ない場合がある。こ
の場合、図２４に示すように、ラッチ回路内に、書き込
みデータが入力しないデータ未入力領域が存在する。デ
ータ回路内のｍ個のラッチ回路のうち、外部から書き込
みデータが入力されない、データ未入力領域のｆ個のラ
ッチ回路には、該データ回路に基づく書き込みが最も短
時間になるように、外部から書き込みデータが入力され
ないｆ個のラッチ回路のデータを設定する。

【０１６５】例えばメモリセルが“０”、“１”、
“２”、“３”の４状態をとりうる４値メモリセルで
は、データが少ない場合、ラッチ回路中に、書き込みデ
ータが入力されないものがある。この場合には、書き込
みを行うメモリセルが“０”書き込みまたは“１”書き
込みになるようにすればよい。

【０１６６】あるいはデータが少なく、ラッチ回路中
に、書き込みデータが入力されないものがある場合に
は、書き込みを行うメモリセルが“０”書き込み又は、
“１”書き込み又は、“２”書き込みになるようにすれ
ばよい。

【０１６７】このような第４〜第９の実施の形態に係る
ＥＥＰＲＯＭのいずれにおいても、第１〜第３の実施の
形態により説明したような、読み出し動作の高速化を図
ることができる。

【０１６８】また、第１〜第９の実施の形態をそれぞれ
任意に組み合わせることも可能である。

【０１６９】以上、この発明を第１〜第９の実施の形態
により説明したが、これら第１〜第９の実施の形態にお
いて、下記のような、さらなる変形が可能である。

【０１７０】図２５は、変形されたカラム構成を有する
ＥＥＰＲＯＭの構成図である。

【０１７１】上記第１〜第４の実施の形態では、左右一
つずつのビット線ＢＬに、一つのデータ回路６^**が対応
したものを説明したが、左右複数ずつビット線ＢＬに、
一つのデータ回路６^**が対応した形に変更することがで
きる。

【０１７２】図２５に示すように、変形されたカラム構
成を有するＥＥＰＲＯＭでは、４本のビット線ＢＬａｉ
-1〜ＢＬａｉ-4、またはＢＬｂｉ-1〜ＢＬｂｉ-4（ｉは
０〜３）に対して、データ回路６^**-0〜６^**-mのうちの
一つが設けられている。

【０１７３】以下、メモリセルアレイ１Ａ側を例にとり
説明する。

【０１７４】４本のビット線ＢＬａｉ-1〜ＢＬａｉ-4の
うち、例えばＢＬａｉ-1を選択するときには、データ回
路側のトランスファゲート回路７^* Ａを駆動する駆動信
号ＢＬＣ１〜ＢＬＣ４のうち、信号ＢＬＣ１を“Ｈ”レ
ベルとし、他の信号ＢＬＣ２〜４をそれぞれ、“Ｌ”レ
ベルとする。

【０１７５】また、同時に、非選択ビット線制御回路側
のトランスファゲート回路７^**Ａを駆動する駆動信号Ｂ
ＬＣ１Ｄ〜ＢＬＣ４Ｄのうち、信号ＢＬＣ１Ｄを“Ｌ”
レベルとし、他の信号ＢＬＣ２Ｄ〜４Ｄをそれぞれ、
“Ｈ”レベルとする。これにより、選択されたビット線
ＢＬｉ-1だけがデータ回路６^**-0〜６^**-mに接続され
る。

【０１７６】これにより、選択されたビット線ＢＬａｉ
-1だけがデータ回路６^**-0〜６^**-mに接続され、選択さ
れていないビット線ＢＬａｉ-2〜ＢＬａｉ-4はそれぞ
れ、非選択ビット線制御回路２０-0Ａ〜２０-mＡに接続
される。非選択ビット線制御回路２０-0Ａ〜２０-mＡ
は、選択されていないビット線ＢＬａｉ-2〜ＢＬａｉ-4
の電位を制御する。

【０１７７】また、メモリセルアレイ１Ａ、１Ｂに集積
されるメモリセルは、ＮＡＮＤ型のセルに限られること
はなく、以下に説明するようなセルでも、この発明の実
施が可能である。

【０１７８】図２６は、ＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図である。図２６に示すＮＯＲ型
のセルは、ビット線ＢＬに、選択ゲートを介して接続さ
れている。

【０１７９】図２７は、他のＮＯＲ型のセルが集積され
たメモリセルアレイを示す図である。図２７に示すＮＯ
Ｒ型のセルは、ビット線ＢＬに、直接に接続されてい
る。

【０１８０】図２８は、グランドアレイ型のセルが集積
されたメモリセルアレイを示す図である。図２８に示す
ように、グランドアレイ型のセルは、ビット線ＢＬとソ
ース線ＶＳとを並行に配置したものである。グランドア
レイ型のセルは、ＮＯＲ型のメモリの一つである。

【０１８１】図２９は、他のグランドアレイ型のセルが
集積されたメモリセルアレイを示す図である。図２９に
示すグランドアレイ型のセルは、データを消去するとき
に使用される消去ゲートＥＧを有している。また、制御
ゲートＣＧの一部を、メモリセルトランジスタのチャネ
ルにオーバーラップさせた、いわゆるスプリットチャネ
ル型になっている。

【０１８２】図３０は、交互グランドアレイ型のセルが
集積されたメモリセルアレイを示す図である。図３０に
示すように、交互グランドアレイ型のセルは、ビット線
ＢＬとソース線ＶＳとを並行に配置した点でグランドア
レイ型のセルと一致するが、ビット線ＢＬとソース線Ｖ
Ｓとを交互に切り替えることが可能な点が相違してい
る。

【０１８３】図３１は、他の交互グランドアレイ型のセ
ルが集積されたメモリセルアレイを示す図である。図３
１に示す交互グランドアレイ型のセルは、図５０に示し
たグランドアレイ型のセルと同様な構成を有している。

【０１８４】図３２は、ＤＩＮＯＲ（DIvided NOR ）型
のセルが集積されたメモリセルアレイを示す図である。
図３２に示すように、ＤＩＮＯＲ型のセルは、ビット線
ＢＬとソース線ＶＳとの間に、ビット線側選択トランジ
スタを介して、例えば４つのメモリセルトランジスタが
並列に接続されて構成される。

【０１８５】図３３は、ＡＮＤ型のセルが集積されたメ
モリセルアレイを示す図である。図３３に示すように、
ＡＮＤ型のセルは、ビット線ＢＬとソース線ＶＳとの間
に、ビット線側選択トランジスタおよびソース線側選択
トランジスタを介して、例えば４つのメモリセルトラン
ジスタが並列に接続されて構成される。

【０１８６】上記第１〜第９の実施の形態であると、多
値のデータがメモリセルから与えられ、多値のデータを
識別するｍ個のラッチ回路のうち、多値データのレベル
の識別が完了し、多値データのレベルが確定されたもの
については、他の多値データのレベルの識別が未完了で
あっても、出力動作に移行させることができる。そし
て、この出力動作の最中に、他の多値データのレベルの
識別を続けることができる。この他の多値データのレベ
ルの識別が完了し、多値データのレベルが確定されたな
らば、出力動作に移行させることができる。もちろん、
この出力動作の最中にも、さらにレベルの識別が未完了
な他の多値データ（あるいは先に出力された多値デー
タ）の識別を続けることができる。

【０１８７】このようにすることで、全ての多値レベル
の識別の完了を待たずに、多値データを、装置の外部へ
出力させることができ、多値のデータを記憶するメモリ
セルを有していながらも、データの読み出し時間を短縮
できる不揮発性半導体記憶装置が得られる。

【０１８８】

【発明の効果】以上説明したように、この発明によれ
ば、多値のデータを記憶するメモリセルを有していなが
らも、データの読み出し時間を短縮できる不揮発性半導
体記憶装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施の形態に係る多値
記憶ＮＡＮＤ型フラッシュメモリの構成を示す構成図。

【図２】図２は図１に示すメモリセルアレイ、およびカ
ラム系回路の構成を示す構成図。

【図３】図３は４値記憶のときのメモリセルトランジス
タのしきい値分布を示す図。

【図４】図４は図２に示すデータ回路のブロック図。

【図５】図５はこの発明の第１の実施の形態に係る装置
が行う読み出し手順を説明する図で（ａ）図はメモリセ
ルのしきい値の分布を示す図、（ｂ）図は読み出し手順
の概略を示す概略図。

【図６】図６はこの発明の第１の実施の形態に係る装置
が行う他の読み出し手順を説明する図で（ａ）図はメモ
リセルのしきい値の分布を示す図、（ｂ）図は他の読み
出し手順の概略を示す概略図。

【図７】図７は第２の実施の形態に係るＮＡＮＤ型フラ
ッシュメモリが有するデータ回路の回路図。

【図８】図８は読み出し動作を示す動作波形図。

【図９】図９はフリップフロップがセンスし、ラッチし
ている読み出しデータを示す図。

【図１０】図１０はフリップフロップがセンスし、ラッ
チする読み出しデータを示す図。

【図１１】図１１はフリップ・フロップがラッチする書
き込みデータを示す図。

【図１２】図１２は書き込み動作を示す動作波形図。

【図１３】図１３はベリファイ動作を示す動作波形図。

【図１４】図１４はベリファイ動作を示す動作波形図。

【図１５】図１５は他のベリファイ動作を示す動作波形
図。

【図１６】図１６はデータ回路の他の回路図。

【図１７】図１７はデータ回路の他の回路図。

【図１８】図１８はこの発明の第３の実施の形態に係る
読み出し方法を説明するための動作波形図。

【図１９】図１９はこの発明の第４の実施の形態を説明
するための図で（ａ）図〜（ｃ）図はそれぞれデータの
出力状態を示す図。

【図２０】図２０はこの発明の第５の実施の形態を説明
するための図で（ａ）図〜（ｃ）図はそれぞれメモリセ
ルのしきい値の分布を示す図。

【図２１】図２１はこの発明の第６の実施の形態を説明
するための図。

【図２２】図２２はこの発明の第７の実施の形態を説明
するための図。

【図２３】図２３はこの発明の第８の実施の形態を説明
するための図。

【図２４】図２４はこの発明の第９の実施の形態を説明
するための図。

【図２５】図２５は変形されたカラム構成を有するＥＥ
ＰＲＯＭの構成図。

【図２６】図２６はＮＯＲ型のセルが集積されたメモリ
セルアレイを示す図。

【図２７】図２７は他のＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図。

【図２８】図２８はグランドアレイ型のセルが集積され
たメモリセルアレイを示す図。

【図２９】図２９は他のグランドアレイ型のセルが集積
されたメモリセルアレイを示す図。

【図３０】図３０は交互グランドアレイ型のセルが集積
されたメモリセルアレイを示す図。

【図３１】図３１は他の交互グランドアレイ型のセルが
集積されたメモリセルアレイを示す図。

【図３２】図３２はＤＩＮＯＲ型のセルが集積されたメ
モリセルアレイを示す図。

【図３３】図３３はＡＮＤ型のセルが集積されたメモリ
セルアレイを示す図。

【図３４】図３４は従来の読み出し方法を説明する図で
（ａ）図はメモリセルのしきい値の分布を示す図（ｂ）
図は従来の読み出し方法の概略を示す概略図。

【図３５】図３５は従来の他の読み出し方法を説明する
図で（ａ）図はメモリセルのしきい値の分布を示す図
（ｂ）図は従来の他の読み出し方法の概略を示す概略
図。

【符号の説明】 １…メモリセルアレイ、 ２…ロウ系回路、 ３…カラム系回路、 ４…アドレスバッファ、 ５…データ入出力回路 ６^**…データ回路、 ７…トランスファゲート回路、 ＭＣ…メモリセル、 Ｍ…メモリセルトランジスタ、 Ｓ…選択トランジスタ、 ＳＧ…選択ゲート、 ＣＧ…制御ゲート、 ＢＬ…ビット線。 ＦＦ…フリップフロップ回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−334996（ＪＰ，Ａ) 特開 平７−307094（ＪＰ，Ａ) 特開 昭64−43894（ＪＰ，Ａ) 特開 平７−201189（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 電気的書き替えが可能なｎ値（ｎは３以
   上の自然数）を記憶するメモリセルがマトリックス状に
   配置されたメモリセルアレイと、１つの多値 メモリセルから読み出した複数ビットのデー
   タを保持するｍ個のラッチ回路から構成されるデータ回
   路とを含み、 読み出し時に、前記１つの多値メモリセルに記憶された
   複数ビットのデータのうち、ｍ個のうちｋ個のラッチ回
   路に読み出し保持したデータが、データ回路を構成する
   他のｍ−ｋ個のラッチ回路に、前記１つの多値メモリセ
   ルの他のデータが保持される前に出力されることを特徴
   とする不揮発性半導体記憶装置。
2. 【請求項２】 “１”状態はメモリセルのしきい値電圧
   が第１のしきい値電圧領域、“２”状態はメモリセルの
   しきい値電圧が第１のしきい値電圧領域よりも大きい第
   ２のしきい値電圧領域、…、“２ｎ（ｎは１以上の自然
   数）”状態はメモリセルのしきい値が第（２ｎ−１）の
   しきい値電圧領域よりも大きい第２ｎのしきい値電圧領
   域に属するような、電気的書き替えが可能な２ｎ値を記
   憶するメモリセルがマトリックス状に配置されたメモリ
   セルアレイと、 メモリセルから読み出したデータを保持するｍ個のラッ
   チ回路から構成されるデータ回路とを含み、 読み出し時にまず、メモリセルが“ｎ”状態としきい値
   電圧がほぼ同等又は小さい状態であるか、あるいは“ｎ
   ＋１”状態としきい値電圧がほぼ同等又は大きい状態で
   あるかを、ｋ個のラッチ回路に読み出し保持されたデー
   タが、データ回路を構成する他のｍ−ｋ個のラッチ回路
   に、読み出しデータが保持される前に、出力されること
   を特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 電気的書き替えが可能なｎ値（ｎは３以
   上の自然数）を記憶するメモリセルがマトリックス状に
   配置されたメモリセルアレイと、１つの多値 メモリセルに書き込む複数ビットのデータを
   保持し、１つの多値メモリセルから読み出した複数ビッ
   トのデータを保持するｍ個のラッチ回路から構成される
   データ回路と、 読み出し時に、前記１つの多値メモリセルに記憶された
   複数ビットのデータのうち、ｍ個のうちｋ個のラッチ回
   路に読み出し保持したデータが、データ回路を構成する
   他のｍ−ｋ個のラッチ回路に、前記１つの多値メモリセ
   ルの他のデータが保持される前に出力されることを特徴
   とする不揮発性半導体記憶装置。
4. 【請求項４】 電気的書き替えが可能なｎ値（ｎは３以
   上の自然数）を記憶するメモリセルがマトリックス状に
   配置されたメモリセルアレイと、１つの多値 メモリセルに書き込む複数ビットのデータを
   保持し、１つの多値メモリセルから読み出した複数ビッ
   トのデータを保持する第１のラッチ回路、第２のラッチ
   回路…第ｍ（ｍは２以上の自然数）のラッチ回路から構
   成されるｔ個のデータ回路とを含み、 前記１つの多値メモリセルに書き込む複数ビットの書き
   込みデータを前記データ回路内のラッチ回路にロードす
   る際に、メモリセルに書き込むデータをまず先頭アドレ
   スから最初のｔ個のデータは各データ回路内の第１のラ
   ッチ回路にロードし、次のｔ個のデータは、各データ回
   路内の第２のラッチ回路にロードし、最初から（ｉ×ｔ
   ＋１）番目からｔ個のデータは、各データ回路内の第
   （ｉ＋１）（１≦ｉ≦ｍ−１；ｉは自然数）のラッチ回
   路にロードされることを特徴とする不揮発性半導体記憶
   装置。
5. 【請求項５】 電気的書き替えが可能なｎ値（ｎは３以
   上の自然数）を記憶するメモリセルがマトリックス状に
   配置されたメモリセルアレイと、１つの多値 メモリセルに書き込む複数ビットのデータを
   保持し、１つの多値メモリセルから読み出した複数ビッ
   トのデータを保持する第１のラッチ回路、第２のラッチ
   回路…第ｍ（ｍは２以上の自然数）のラッチ回路から構
   成されるｔ個のデータ回路とを含み、 前記１つの多値メモリセルに書き込む複数ビットの書き
   込みデータを前記データ回路内のラッチ回路にロードす
   る際に、メモリセルに書き込むデータをまず先頭アドレ
   スから最初のｔ個のデータは各データ回路内の第１のラ
   ッチ回路にロードし、次のｔ個のデータは、各データ回
   路内の第２のラッチ回路にロードし、最初から（ｉ×ｔ
   ＋１）番目からｔ個のデータは、各データ回路内の第
   （ｉ＋１）（１≦ｉ≦ｍ−１；ｉは自然数）のラッチ回
   路にロードされ、 読み出し時に、前記１つの多値メモリセルに記憶された
   複数ビットのデータのうち、ｍ個のうちｋ個のラッチ回
   路に読み出し保持したデータが、データ回路を構成する
   他のｍ−ｋ個のラッチ回路に、前記１つの多値メモリセ
   ルの他のデータが保持される前に出力されることを特徴
   とする不揮発性半導体記憶装置。
6. 【請求項６】 電気的書き替えが可能なｎ値（ｎは３以
   上の自然数）を記憶するメモリセルがマトリックス状に
   配置されたメモリセルアレイと、１つの多値 メモリセルに書き込む複数ビットのデータを
   保持し、１つの多値メモリセルから読み出した複数ビッ
   トのデータを保持する第１のラッチ回路、第２のラッチ
   回路…第ｍ（ｍは２以上の自然数）のラッチ回路から構
   成されるｔ個のデータ回路とを含み、 前記１つの多値メモリセルに書き込む複数ビットの書き
   込みデータを前記データ回路内のラッチ回路にロードす
   る際に、メモリセルに書き込むデータをまず先頭アドレ
   スから最初のｔ個のデータは各データ回路内の第１のラ
   ッチ回路にロードし、次のｔ個のデータは、各データ回
   路内の第２のラッチ回路にロードし、最初から（ｉ×ｔ
   ＋１）番目からｔ個のデータは、各データ回路内の第
   （ｉ＋１）（１≦ｉ≦ｍ−１；ｉは自然数）のラッチ回
   路にロードされ、 読み出し時に、前記１つの多値メモリセルに記憶された
   複数ビットのデータのうち、ｍ個のうちｋ個のラッチ回
   路に読み出し保持したデータが、データ回路を構成する
   他のｍ−ｋ個のラッチ回路に、前記１つの多値メモリセ
   ルの他のデータが保持される前に出力され、 次に、前記１つの多値メモリセルに記憶された複数ビッ
   トのデータのうち、ｍ−ｋ個のうちのｄ個のラッチ回路
   に読み出し保持したデータが、データ回路を構成する他
   のｍ−ｋ−ｄ個のラッチ回路に、前記１つの多値メモリ
   セルの他のデータが保持される前に出力されることを特
   徴とする不揮発性半導体記憶装置。
7. 【請求項７】 電気的書き替えが可能なｎ値（ｎは３以
   上の自然数）を記憶するメモリセルがマトリックス状に
   配置されたメモリセルアレイと、１つの多値 メモリセルに書き込む複数ビットのデータを
   保持し、１つの多値メモリセルから読み出した複数ビッ
   トのデータを保持する第１のラッチ回路、第２のラッチ
   回路…第ｍ（ｍは２以上の自然数）のラッチ回路から構
   成されるｔ個のデータ回路とを含み、 前記１つの多値メモリセルに書き込む複数ビットの書き
   込みデータを前記データ回路内のラッチ回路にロードす
   る際に、メモリセルに書き込むデータをまず先頭アドレ
   スから最初のｔ個のデータは各データ回路内の第１のラ
   ッチ回路にロードし、次のｔ個のデータは、各データ回
   路内の第２のラッチ回路にロードし、最初から（ｉ×ｔ
   ＋１）番目からｔ個のデータは、各データ回路内の第
   （ｉ＋１）（１≦ｉ≦ｍ−１；ｉは自然数）のラッチ回
   路にロードされ、 読み出し時に、最初に前記１つの多値メモリセルに記憶
   された複数ビットのデータのうち、第１のラッチ回路に
   読み出し保持したデータが、データ回路を構成する他の
   ｍ−１個のラッチ回路に、前記１つの多値メモリセルの
   他のデータが保持される前に出力され、 次に、前記１つの多値メモリセルに記憶された複数ビッ
   トのデータのうち、第２のラッチ回路に読み出し保持し
   たデータが、データ回路を構成する他のｍ−２個のラッ
   チ回路に、前記１つの多値メモリセルの他のデータが保
   持される前に出力され、前記１つの多値メモリセルに記憶された複数ビットのデ
   ータのうち、 第ｊ（１≦ｊ≦ｍ；ｊは自然数）のラッチ
   回路に読み出し保持したデータが、データ回路を構成す
   る他のｍ−ｊ個のラッチ回路に、前記１つの多値メモリ
   セルの他のデータが保持される前に出力されることを特
   徴とする不揮発性半導体記憶装置。
8. 【請求項８】 電気的書き替えが可能なｎ値（ｎは３以
   上の自然数）を記憶するメモリセルがマトリックス状に
   配置されたメモリセルアレイと、１つの多値 メモリセルに書き込む複数ビットのデータを
   保持し、１つの多値メモリセルから読み出した複数ビッ
   トのデータを保持する第１のラッチ回路、第２のラッチ
   回路…第ｍ（ｍは２以上の自然数）のラッチ回路から構
   成されるｔ個のデータ回路とを含み、 前記１つの多値メモリセルに書き込む複数ビットの書き
   込みデータを前記データ回路内のラッチ回路にロードす
   る際に、メモリセルに書き込むデータをまず先頭アドレ
   スから最初のｔ個のデータは各データ回路内の第１のラ
   ッチ回路にロードし、次のｔ個のデータは、各データ回
   路内の第２のラッチ回路にロードし、最初から（ｉ×ｔ
   ＋１）番目からｔ個のデータは、各データ回路内の第
   （ｉ＋１）（１≦ｉ≦ｍ−１；ｉは自然数）のラッチ回
   路にロードされ、 読み出し時に、最初に前記１つの多値メモリセルに記憶
   された複数ビットのデータのうち、第ｍのラッチ回路に
   読み出し保持したデータが、データ回路を構成する他の
   ｍ−１個のラッチ回路に、前記１つの多値メモリセルの
   他のデータが保持される前に出力され、 次に、前記１つの多値メモリセルに記憶された複数ビッ
   トのデータのうち、第（ｍ−１）のラッチ回路に読み出
   し保持したデータが、データ回路を構成する他のｍ−２
   個のラッチ回路に、前記１つの多値メモリセルの他のデ
   ータが保持される前に出力され、前記１つの多値メモリセルに記憶された複数ビットのデ
   ータのうち、 第ｐ（１≦ｐ≦ｍ；ｉは自然数）のラッチ
   回路に読み出し保持したデータが、データ回路を構成す
   る他のｐ−１個のラッチ回路に、前記１つの多値メモリ
   セルの他のデータが保持される前に出力されることを特
   徴とする不揮発性半導体記憶装置。
9. 【請求項９】 電気的書き替えが可能なｎ値（ｎは３以
   上の自然数）を記憶するメモリセルがマトリックス状に
   配置されたメモリセルアレイと、１つの多値 メモリセルに書き込む複数ビットのデータを
   保持し、１つの多値メモリセルから読み出した複数ビッ
   トのデータを保持する第１のラッチ回路、第２のラッチ
   回路…第ｍ（ｍは２以上の自然数）のラッチ回路から構
   成されるｔ個のデータ回路とを含み、 前記１つの多値メモリセルに書き込む複数ビットの書き
   込みデータを前記データ回路内のラッチ回路にロードす
   る際に、メモリセルに書き込むデータをまず先頭アドレ
   スから最初のｔ個のデータは各データ回路内の第１のラ
   ッチ回路にロードし、次のｔ個のデータは、各データ回
   路内の第２のラッチ回路にロードし、最初から（ｉ×ｔ
   ＋１）番目からｔ個のデータは、各データ回路内の第
   （ｉ＋１）（１≦ｉ≦ｍ−１；ｉは自然数）のラッチ回
   路にロードされ、 データ回路内のｍ個のラッチ回路のうち、外部から書き
   込みデータが入力されないｆ個のラッチ回路には、該デ
   ータ回路に基づく書き込みが最も短時間になるように、
   外部から書き込みデータが入力されないｆ個のラッチ回
   路のデータを設定することを特徴とする不揮発性半導体
   記憶装置。
10. 【請求項１０】 電気的書き替えが可能なｎ値（ｎは３
    以上の自然数）を記憶するメモリセルがマトリックス状
    に配置されたメモリセルアレイと、１つの多値 メモリセルに書き込む複数ビットのデータを
    保持し、１つの多値メモリセルから読み出した複数ビッ
    トのデータを保持するｍ個のラッチ回路から構成される
    ｔ個のデータ回路とを含み、 読み出し時に、前記１つの多値メモリセルに記憶された
    複数ビットのデータのうち、ｍ個のうちｋ個のラッチ回
    路に読み出し保持したデータが、データ回路を構成する
    他のｍ−ｋ個のラッチ回路に、前記１つの多値メモリセ
    ルの他のデータが保持される前に出力され、 次に、前記１つの多値メモリセルに記憶された複数ビッ
    トのデータのうち、ｍ−ｋ個のうちのｄ個のラッチ回路
    に読み出し保持したデータが、データ回路を構成する他
    のｍ−ｋ−ｄ個のラッチ回路に、前記１つの多値メモリ
    セルの他のデータが保持される前に出力されることを特
    徴とする不揮発性半導体記憶装置。