JP3204316B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、異種材料からなる
多層膜の上部の膜をウエットエッチングする工程を含む
半導体装置の製造方法に関し、さらに詳しくは、異種材
料からなる多層構造の層間絶縁膜にウエットエッチング
等を用いて接続孔を設ける工程を含む半導体装置の製造
方法に関する。
多層膜の上部の膜をウエットエッチングする工程を含む
半導体装置の製造方法に関し、さらに詳しくは、異種材
料からなる多層構造の層間絶縁膜にウエットエッチング
等を用いて接続孔を設ける工程を含む半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年における半導体装置の微細化に伴
い、微細加工技術に対する要求水準が益々高まってきて
いる。その中で平坦化プロセスは、露光技術および微細
加工技術を左右する重要なプロセスである。良好な平坦
度が得られないと露光の焦点がずれ、フォトレジストの
加工が困難になるだけでなく、そのフォトレジストをマ
スクにした後のエッチング工程でのエッチング残りが多
発することになる。平坦化手法の一つとして、ＳＯＧ
（Spin On Glass）層間膜を用いる技術が有力である。
特に金属接続孔部分を露出させてもよい（エッチバック
する必要のない）ＳＯＧであるＨＳＱ（Hydrogen Silis
esquioxane）膜などは、工程数削減と平坦化を両立する
材料として、最近、多用されるようになってきた。
い、微細加工技術に対する要求水準が益々高まってきて
いる。その中で平坦化プロセスは、露光技術および微細
加工技術を左右する重要なプロセスである。良好な平坦
度が得られないと露光の焦点がずれ、フォトレジストの
加工が困難になるだけでなく、そのフォトレジストをマ
スクにした後のエッチング工程でのエッチング残りが多
発することになる。平坦化手法の一つとして、ＳＯＧ
（Spin On Glass）層間膜を用いる技術が有力である。
特に金属接続孔部分を露出させてもよい（エッチバック
する必要のない）ＳＯＧであるＨＳＱ（Hydrogen Silis
esquioxane）膜などは、工程数削減と平坦化を両立する
材料として、最近、多用されるようになってきた。
【０００３】以下、図４〜５を参照して、ＨＳＱ膜を用
いた多層配線構造の従来の製造方法を示す。
いた多層配線構造の従来の製造方法を示す。
【０００４】まず図４（ａ）のように配線層を形成す
る。半導体基板（不図示）上にシリコン酸化膜１を形成
した後、その上にＡｌ配線２を形成する。次いで全面に
プラズマＴＥＯＳ（Tetra-Ethyl-Oxy-Silane）酸化膜３
（膜厚１００ｎｍ）、ＨＳＱ膜４（膜厚５００ｎｍ）お
よびプラズマＴＥＯＳ酸化膜６（膜厚２００ｎｍ）をこ
の順で形成する（図４（ａ））。次いでその上に開口部
の設けられたマスク７を形成する。このマスク７を用い
てバッファードフッ酸によりウエットエッチングを行
い、Ａｌ配線２に達する接続孔９を形成する（図４
（ｂ））。
る。半導体基板（不図示）上にシリコン酸化膜１を形成
した後、その上にＡｌ配線２を形成する。次いで全面に
プラズマＴＥＯＳ（Tetra-Ethyl-Oxy-Silane）酸化膜３
（膜厚１００ｎｍ）、ＨＳＱ膜４（膜厚５００ｎｍ）お
よびプラズマＴＥＯＳ酸化膜６（膜厚２００ｎｍ）をこ
の順で形成する（図４（ａ））。次いでその上に開口部
の設けられたマスク７を形成する。このマスク７を用い
てバッファードフッ酸によりウエットエッチングを行
い、Ａｌ配線２に達する接続孔９を形成する（図４
（ｂ））。
【０００５】その後、接続孔内部にＡｌ膜１０を埋め込
み、これをパターニングして上層配線を形成し、多層配
線構造を完成する（図５）。
み、これをパターニングして上層配線を形成し、多層配
線構造を完成する（図５）。
【０００６】以上のように、上記従来技術では、多層配
線構造を作製するにあたり、ＨＳＱ膜４とプラズマＴＥ
ＯＳ膜６とを設け、プラズマＴＥＯＳ膜６のウエットエ
ッチング後、ＨＳＱ膜４をドライエッチングすることに
より接続孔を形成している。ＨＳＱ膜４の上にプラズマ
ＴＥＯＳ膜を設けている理由は、ＨＳＱ膜４がマスク
剥離時に行う酸素プラズマアッシングやレジスト剥離処
理に対する耐性に劣ること、およびＨＳＱ膜とその上
方に形成される上部Ａｌ配線層との密着性が劣ること、
によるものである。一方、プラズマＴＥＯＳ膜６のウエ
ットエッチングを行う理由は、サイドエッチングにより
盃状の凹部（図３等）を形成するためである。Ａｌのよ
うなリフローを必要とする金属で配線層を形成する場
合、このような盃状の形状とすることにより、リフロー
が好適に行われ、良好な特性の配線層を形成することが
できる。
線構造を作製するにあたり、ＨＳＱ膜４とプラズマＴＥ
ＯＳ膜６とを設け、プラズマＴＥＯＳ膜６のウエットエ
ッチング後、ＨＳＱ膜４をドライエッチングすることに
より接続孔を形成している。ＨＳＱ膜４の上にプラズマ
ＴＥＯＳ膜を設けている理由は、ＨＳＱ膜４がマスク
剥離時に行う酸素プラズマアッシングやレジスト剥離処
理に対する耐性に劣ること、およびＨＳＱ膜とその上
方に形成される上部Ａｌ配線層との密着性が劣ること、
によるものである。一方、プラズマＴＥＯＳ膜６のウエ
ットエッチングを行う理由は、サイドエッチングにより
盃状の凹部（図３等）を形成するためである。Ａｌのよ
うなリフローを必要とする金属で配線層を形成する場
合、このような盃状の形状とすることにより、リフロー
が好適に行われ、良好な特性の配線層を形成することが
できる。
【０００７】しかし上記従来技術では、図４（ｂ）の段
階のウエットエッチングにより、ＨＳＱ膜４がサイドエ
ッチングされ、空洞部１５が生じる。これは、ＢＨＦ等
の薬液に対するエッチングレートが、プラズマＴＥＯＳ
酸化膜６よりもＨＳＱ膜４の方が数倍程度高いことによ
る。このような空洞部が生じると、次工程のＡｌ膜の埋
め込み時にボイド１３が発生し（図５）、問題となる。
このような問題はＨＳＱ膜に限らず、ＳＯＧ膜等にも起
こる。
階のウエットエッチングにより、ＨＳＱ膜４がサイドエ
ッチングされ、空洞部１５が生じる。これは、ＢＨＦ等
の薬液に対するエッチングレートが、プラズマＴＥＯＳ
酸化膜６よりもＨＳＱ膜４の方が数倍程度高いことによ
る。このような空洞部が生じると、次工程のＡｌ膜の埋
め込み時にボイド１３が発生し（図５）、問題となる。
このような問題はＨＳＱ膜に限らず、ＳＯＧ膜等にも起
こる。
【０００８】上記問題を避けるため、下地膜表面を変質
させてウエットエッチングに対する耐性を高め、空洞部
の発生を抑える手法も検討されている。特開平４−１１
６８２５号公報には、ＳＯＧ膜表面に水素プラズマを照
射後、加熱処理することによりＳＯＧ膜のキュアを進行
させ、これによりＨＦに対するエッチング耐性を高める
方法が示されている。上記方法では、水素プラズマに曝
すことによりＳＯＧ膜中に水素ラジカルが導入される。
この水素ラジカルは、ＳＯＧ中に存在する未反応のＯＨ
基やＨあるいはＯＨを引き抜いてＳＯＧから離脱させる
ため、後の加熱処理時においてＳＯＧの重合が促進され
るのである。
させてウエットエッチングに対する耐性を高め、空洞部
の発生を抑える手法も検討されている。特開平４−１１
６８２５号公報には、ＳＯＧ膜表面に水素プラズマを照
射後、加熱処理することによりＳＯＧ膜のキュアを進行
させ、これによりＨＦに対するエッチング耐性を高める
方法が示されている。上記方法では、水素プラズマに曝
すことによりＳＯＧ膜中に水素ラジカルが導入される。
この水素ラジカルは、ＳＯＧ中に存在する未反応のＯＨ
基やＨあるいはＯＨを引き抜いてＳＯＧから離脱させる
ため、後の加熱処理時においてＳＯＧの重合が促進され
るのである。
【０００９】しかしながら上記方法ではＳＯＧ膜のエッ
チング耐性を、通常のＳｉＯ2膜以上にすることができ
ないという点で、なお改善の余地を有していた。上記の
方法は、ＳＯＧ中に存在する未反応のＯＨ基やＨあるい
はＯＨを引き抜くことにより重合を促進するものであ
り、膜構造を通常のＳｉＯ2膜に近づけていくことにほ
かならない。すなわち水素プラズマ照射が最も効率良く
作用し、充分にキュアが進行した場合、ＳＯＧ表面には
ＳｉＯ2膜が形成されることとなる。このようにすれ
ば、たしかにエッチング耐性は高まるが、反面、ＳｉＯ
2以上のウエットエッチング耐性を付与することはでき
ないという制限が存在する。上記方法は、下層のＳＯＧ
膜のエッチング耐性を、上層のＳｉＯ2膜のエッチング
耐性と同等の値とすることを目的とし、これにより空洞
部の発生の防止を意図するものである。しかし、この場
合、下層部の空洞部の発生をある程度抑制できるもの
の、下層部の表面でウエットエッチングがストップする
訳ではないので、図６に示すように、接続孔の形状が全
体的に大きく広がった盃状となりやすい。すなわち、接
続孔の径が設計値よりも大きくなりやすい。このような
形状となった場合、隣接する配線（不図示）との間に電
流リークあるいは寄生容量が発生し、半導体装置の特性
が劣化することがある。この問題は、特に素子が微細化
した場合に顕著となる。
チング耐性を、通常のＳｉＯ2膜以上にすることができ
ないという点で、なお改善の余地を有していた。上記の
方法は、ＳＯＧ中に存在する未反応のＯＨ基やＨあるい
はＯＨを引き抜くことにより重合を促進するものであ
り、膜構造を通常のＳｉＯ2膜に近づけていくことにほ
かならない。すなわち水素プラズマ照射が最も効率良く
作用し、充分にキュアが進行した場合、ＳＯＧ表面には
ＳｉＯ2膜が形成されることとなる。このようにすれ
ば、たしかにエッチング耐性は高まるが、反面、ＳｉＯ
2以上のウエットエッチング耐性を付与することはでき
ないという制限が存在する。上記方法は、下層のＳＯＧ
膜のエッチング耐性を、上層のＳｉＯ2膜のエッチング
耐性と同等の値とすることを目的とし、これにより空洞
部の発生の防止を意図するものである。しかし、この場
合、下層部の空洞部の発生をある程度抑制できるもの
の、下層部の表面でウエットエッチングがストップする
訳ではないので、図６に示すように、接続孔の形状が全
体的に大きく広がった盃状となりやすい。すなわち、接
続孔の径が設計値よりも大きくなりやすい。このような
形状となった場合、隣接する配線（不図示）との間に電
流リークあるいは寄生容量が発生し、半導体装置の特性
が劣化することがある。この問題は、特に素子が微細化
した場合に顕著となる。
【００１０】また、「第４２会応用物理学関係連合講演
会講演予稿集ＮＯ．２（１９９５年春季）、３０ａ−Ｃ
−５」には、酸素を含む雰囲気下でキュアすることによ
り、ＳｉＨを含むＳＯＧ膜のフッ酸エッチングレートを
低下できることが示されている。しかしながらこの方法
も、上記公報記載の技術と同様、Ｓｉ−Ｈ基をＳｉ−Ｏ
基に変換することによりエッチング耐性を向上させるも
のであり、ＳｉＯ2以上のウエットエッチング耐性を付
与することはできない。すなわち、この方法もＳＯＧ膜
の構造をＳｉＯ2膜の構造に近づけるものであって、フ
ッ酸エッチング耐性の向上には限界がある。
会講演予稿集ＮＯ．２（１９９５年春季）、３０ａ−Ｃ
−５」には、酸素を含む雰囲気下でキュアすることによ
り、ＳｉＨを含むＳＯＧ膜のフッ酸エッチングレートを
低下できることが示されている。しかしながらこの方法
も、上記公報記載の技術と同様、Ｓｉ−Ｈ基をＳｉ−Ｏ
基に変換することによりエッチング耐性を向上させるも
のであり、ＳｉＯ2以上のウエットエッチング耐性を付
与することはできない。すなわち、この方法もＳＯＧ膜
の構造をＳｉＯ2膜の構造に近づけるものであって、フ
ッ酸エッチング耐性の向上には限界がある。
【００１１】以上のような問題を解決するため、上部の
膜と下地膜との間にエッチングストッパー膜を設けるこ
とも考えられる。図７はエッチングストッパー膜として
ＳｉＮ膜を設けたプロセスを示す図である。
膜と下地膜との間にエッチングストッパー膜を設けるこ
とも考えられる。図７はエッチングストッパー膜として
ＳｉＮ膜を設けたプロセスを示す図である。
【００１２】この方法について、以下、図７を参照して
説明する。まずＡｌ配線２を形成後、プラズマＴＥＯＳ
酸化膜３（膜厚１００ｎｍ）、ＨＳＱ膜４（膜厚５００
ｎｍ）を形成し、ＣＶＤ法によりＳｉＮ膜１４（膜厚５
０ｎｍ）を形成する。次いでその上にプラズマＴＥＯＳ
酸化膜６（膜厚２００ｎｍ）を形成する（図７
（ａ））。
説明する。まずＡｌ配線２を形成後、プラズマＴＥＯＳ
酸化膜３（膜厚１００ｎｍ）、ＨＳＱ膜４（膜厚５００
ｎｍ）を形成し、ＣＶＤ法によりＳｉＮ膜１４（膜厚５
０ｎｍ）を形成する。次いでその上にプラズマＴＥＯＳ
酸化膜６（膜厚２００ｎｍ）を形成する（図７
（ａ））。
【００１３】次にマスク７を用い、バッファードフッ酸
によりウエットエッチングを行う。バッファードフッ酸
に対するエッチング耐性は、プラズマＴＥＯＳ酸化膜６
に比べＳｉＮ膜１４の方がはるかに高いので、図７
（ｂ）のようにＳｉＮ膜１４上部でエッチングが停止す
る。ついでドライエッチングを行い、配線層２に達する
接続孔９を形成する（図７（ｃ））。
によりウエットエッチングを行う。バッファードフッ酸
に対するエッチング耐性は、プラズマＴＥＯＳ酸化膜６
に比べＳｉＮ膜１４の方がはるかに高いので、図７
（ｂ）のようにＳｉＮ膜１４上部でエッチングが停止す
る。ついでドライエッチングを行い、配線層２に達する
接続孔９を形成する（図７（ｃ））。
【００１４】しかしこの方法をとった場合、ＳｉＮ膜１
４とＨＳＱ膜４とのドライエッチングレートの相違によ
り、図７（ｃ）のような庇部１５が生じやすい。このよ
うな庇部が生じると、接続孔内に上部配線材料を埋め込
む際にボイドが発生したり、上部配線が断線する等の問
題を引き起こす。
４とＨＳＱ膜４とのドライエッチングレートの相違によ
り、図７（ｃ）のような庇部１５が生じやすい。このよ
うな庇部が生じると、接続孔内に上部配線材料を埋め込
む際にボイドが発生したり、上部配線が断線する等の問
題を引き起こす。
【００１５】また、ＨＳＱ膜４とＳｉＮ膜１４とは、密
着性が悪く、これらの界面で剥離１６が生じやすい。剥
離の発生は接続孔の壁面だけでなく、その他の領域にお
いても生じる恐れがある。これらの剥離が発生すると、
その箇所からクラックが発生する等の問題を引き起こ
す。
着性が悪く、これらの界面で剥離１６が生じやすい。剥
離の発生は接続孔の壁面だけでなく、その他の領域にお
いても生じる恐れがある。これらの剥離が発生すると、
その箇所からクラックが発生する等の問題を引き起こ
す。
【００１６】以上、シリコン窒化膜をストッパー膜とし
て用いた場合を例にとって説明したが、ストッパー膜を
成膜する構成をとる以上、他の材料を用いた場合も上記
と同様の問題が生じる。
て用いた場合を例にとって説明したが、ストッパー膜を
成膜する構成をとる以上、他の材料を用いた場合も上記
と同様の問題が生じる。
【００１７】
【発明が解決しようとする課題】本発明は、上記事情に
鑑みてなされたものであり、異種材料からなる多層膜の
上部の膜をウエットエッチングする際、エッチングスト
ッパー膜を成膜することなく、その下側に位置する膜の
エッチングを有効に防止する方法を提供するものであ
る。特に、異種材料からなる多層構造の層間絶縁膜に接
続孔を設ける工程において、上部膜をウエットエッチン
グする際、エッチングストッパー膜を成膜することな
く、その下側に位置する膜のエッチングを有効に防止す
る方法を提供するものである。
鑑みてなされたものであり、異種材料からなる多層膜の
上部の膜をウエットエッチングする際、エッチングスト
ッパー膜を成膜することなく、その下側に位置する膜の
エッチングを有効に防止する方法を提供するものであ
る。特に、異種材料からなる多層構造の層間絶縁膜に接
続孔を設ける工程において、上部膜をウエットエッチン
グする際、エッチングストッパー膜を成膜することな
く、その下側に位置する膜のエッチングを有効に防止す
る方法を提供するものである。
【００１８】
【課題を解決するための手段】本発明によれば、半導体
基板上に第一の膜および第二の膜を形成した後、薬液を
用いて第二の膜をウエットエッチングする工程を有し、
第一の膜は、前記薬液に対し、第二の膜よりも高いエッ
チングレートを有する半導体装置の製造方法であって、
前記第一の膜形成後、その表面にボロンを導入し、次い
で前記第二の膜を形成することを特徴とする半導体装置
の製造方法が提供される。
基板上に第一の膜および第二の膜を形成した後、薬液を
用いて第二の膜をウエットエッチングする工程を有し、
第一の膜は、前記薬液に対し、第二の膜よりも高いエッ
チングレートを有する半導体装置の製造方法であって、
前記第一の膜形成後、その表面にボロンを導入し、次い
で前記第二の膜を形成することを特徴とする半導体装置
の製造方法が提供される。
【００１９】この半導体装置の製造方法では、第一の膜
形成後、その表面にボロンを導入しているため、第一の
膜表面のウエットエッチング耐性を向上させることがで
きる。これにより、第一の膜表面が、第二の膜のウエッ
トエッチング時にエッチングストッパーとして働き、第
一の膜がエッチングされたり薬液により変質することを
有効に防止できる。
形成後、その表面にボロンを導入しているため、第一の
膜表面のウエットエッチング耐性を向上させることがで
きる。これにより、第一の膜表面が、第二の膜のウエッ
トエッチング時にエッチングストッパーとして働き、第
一の膜がエッチングされたり薬液により変質することを
有効に防止できる。
【００２０】また本発明によれば、半導体基板上に下部
配線を形成後、第一の膜および第二の膜がこの順で積層
された層間絶縁膜を形成する工程と、薬液を用いて第二
の膜の所定箇所をウエットエッチングして第一の膜を露
出し、次いで露出した第一の膜をドライエッチングして
下部配線に達する接続孔を形成する工程と、該接続孔を
埋め込むように上部配線層を形成する工程とを有し、第
一の膜は、前記薬液に対し、第二の膜よりも高いエッチ
ングレートを有する半導体装置の製造方法であって、第
一の膜形成後、その表面にボロンを導入し、次いで第二
の膜を形成することを特徴とする半導体装置の製造方法
が提供される。
配線を形成後、第一の膜および第二の膜がこの順で積層
された層間絶縁膜を形成する工程と、薬液を用いて第二
の膜の所定箇所をウエットエッチングして第一の膜を露
出し、次いで露出した第一の膜をドライエッチングして
下部配線に達する接続孔を形成する工程と、該接続孔を
埋め込むように上部配線層を形成する工程とを有し、第
一の膜は、前記薬液に対し、第二の膜よりも高いエッチ
ングレートを有する半導体装置の製造方法であって、第
一の膜形成後、その表面にボロンを導入し、次いで第二
の膜を形成することを特徴とする半導体装置の製造方法
が提供される。
【００２１】この半導体装置の製造方法は、第一の膜表
面にボロンを導入しているため、ウエットエッチング耐
性が向上し、第一の膜表面が第二の膜のウエットエッチ
ング時にエッチングストッパーとして働き、第一の膜が
エッチングされたり薬液により変質することを有効に防
止できる。これにより、層間絶縁膜の特性の劣化をもた
らすことなく所望の形状の接続孔を形成でき、上部配線
の埋め込み不良等の問題を解決することができる。
面にボロンを導入しているため、ウエットエッチング耐
性が向上し、第一の膜表面が第二の膜のウエットエッチ
ング時にエッチングストッパーとして働き、第一の膜が
エッチングされたり薬液により変質することを有効に防
止できる。これにより、層間絶縁膜の特性の劣化をもた
らすことなく所望の形状の接続孔を形成でき、上部配線
の埋め込み不良等の問題を解決することができる。
【００２２】また本発明によれば、半導体基板上に下部
配線を形成後、第一の膜および第二の膜がこの順で積層
された層間絶縁膜を形成する工程と、薬液を用いて第二
の膜の所定箇所をウエットエッチングして底部に第一の
膜が露出した盃状の凹部を形成し、次いで露出した第一
の膜をドライエッチングして前記下部配線に達する接続
孔を形成する工程と、該接続孔を埋め込むように上部配
線層を形成する工程と、該上部配線層を熱処理してリフ
ローする工程とを有し、第一の膜は、前記薬液に対し、
第二の膜よりも高いエッチングレートを有する半導体装
置の製造方法であって、第一の膜形成後、その表面にボ
ロンを導入し、次いで第二の膜を形成することを特徴と
する半導体装置の製造方法が提供される。
配線を形成後、第一の膜および第二の膜がこの順で積層
された層間絶縁膜を形成する工程と、薬液を用いて第二
の膜の所定箇所をウエットエッチングして底部に第一の
膜が露出した盃状の凹部を形成し、次いで露出した第一
の膜をドライエッチングして前記下部配線に達する接続
孔を形成する工程と、該接続孔を埋め込むように上部配
線層を形成する工程と、該上部配線層を熱処理してリフ
ローする工程とを有し、第一の膜は、前記薬液に対し、
第二の膜よりも高いエッチングレートを有する半導体装
置の製造方法であって、第一の膜形成後、その表面にボ
ロンを導入し、次いで第二の膜を形成することを特徴と
する半導体装置の製造方法が提供される。
【００２３】この半導体装置の製造方法によれば、ボロ
ン導入により第一の膜表面のウエットエッチング耐性が
向上し、第二の膜のウエットエッチング時に第一の膜が
エッチングされたり薬液により変質することを有効に防
止できる。これにより、層間絶縁膜の特性の劣化をもた
らすことなく所望の形状の接続孔を形成でき、上部配線
の埋め込み不良等の問題を解決することができる。さら
に、盃状の凹部を設計通りの形状に形成することがで
き、その後の上部配線のリフローを好適に行うことがで
きる。これにより低抵抗で良好な特性の多層配線構造を
得ることができる。
ン導入により第一の膜表面のウエットエッチング耐性が
向上し、第二の膜のウエットエッチング時に第一の膜が
エッチングされたり薬液により変質することを有効に防
止できる。これにより、層間絶縁膜の特性の劣化をもた
らすことなく所望の形状の接続孔を形成でき、上部配線
の埋め込み不良等の問題を解決することができる。さら
に、盃状の凹部を設計通りの形状に形成することがで
き、その後の上部配線のリフローを好適に行うことがで
きる。これにより低抵抗で良好な特性の多層配線構造を
得ることができる。
【００２４】理想的な接続孔は図３に示すようなもので
あり、第二の膜（プラズマＴＥＯＳ膜６）の孔のみ盃状
の形状を有し、第一の膜（ＨＳＱ膜４）には円筒状の狭
い径の孔が形成された形態であることが好ましい。従来
技術では、このような理想的な形状を実現することは困
難であったが、本発明の半導体装置の製造方法によれ
ば、容易に実現することができる。このような盃状の形
状とすることにより、リフローが好適に行われ、良好な
特性の配線層が得られる。また、本発明によればサイド
エッチングの程度を高度に制御することができ、設計通
りの広がりを持つ盃形状を形成できる。これにより電流
リークやクロストークの発生を抑えることができ、素子
の信頼性を高めることができる。
あり、第二の膜（プラズマＴＥＯＳ膜６）の孔のみ盃状
の形状を有し、第一の膜（ＨＳＱ膜４）には円筒状の狭
い径の孔が形成された形態であることが好ましい。従来
技術では、このような理想的な形状を実現することは困
難であったが、本発明の半導体装置の製造方法によれ
ば、容易に実現することができる。このような盃状の形
状とすることにより、リフローが好適に行われ、良好な
特性の配線層が得られる。また、本発明によればサイド
エッチングの程度を高度に制御することができ、設計通
りの広がりを持つ盃形状を形成できる。これにより電流
リークやクロストークの発生を抑えることができ、素子
の信頼性を高めることができる。
【００２５】さらに本発明によれば、半導体基板上に第
一の膜および第二の膜がこの順に形成され、第一の膜
は、フッ酸含有液に対し、第二の膜よりも高いエッチン
グレートを有する積層体において、第一の膜の表面をボ
ロン導入により変質せしめたことを特徴とする積層体が
提供される。
一の膜および第二の膜がこの順に形成され、第一の膜
は、フッ酸含有液に対し、第二の膜よりも高いエッチン
グレートを有する積層体において、第一の膜の表面をボ
ロン導入により変質せしめたことを特徴とする積層体が
提供される。
【００２６】この積層体は、第一の膜の表面がボロンを
導入により変質しており、これによりフッ酸含有液に対
する耐性が高められている。このため、第二の膜をフッ
酸含有液によってウエットエッチングする際、エッチン
グストッパーとして働き、第一の膜がエッチングされた
り薬液により変質することを有効に防止できる。このよ
うな積層体を用いることにより、フッ酸含有液によって
第一の膜に凹部の形成された種々の半導体装置を好適に
作製することができる。
導入により変質しており、これによりフッ酸含有液に対
する耐性が高められている。このため、第二の膜をフッ
酸含有液によってウエットエッチングする際、エッチン
グストッパーとして働き、第一の膜がエッチングされた
り薬液により変質することを有効に防止できる。このよ
うな積層体を用いることにより、フッ酸含有液によって
第一の膜に凹部の形成された種々の半導体装置を好適に
作製することができる。
【００２７】本発明は、ボロン導入により膜のウエット
エッチング耐性を向上させることを特徴とする。ボロン
導入によりウエットエッチング耐性が向上するメカニズ
ムについては必ずしも明らかではないが、ボロン導入に
より膜構造が変化することが原因と考えられる。以下、
ＨＳＱ膜にボロンを導入した場合を例に挙げて、ウエッ
トエッチング耐性向上の推定メカニズムについて説明す
る。
エッチング耐性を向上させることを特徴とする。ボロン
導入によりウエットエッチング耐性が向上するメカニズ
ムについては必ずしも明らかではないが、ボロン導入に
より膜構造が変化することが原因と考えられる。以下、
ＨＳＱ膜にボロンを導入した場合を例に挙げて、ウエッ
トエッチング耐性向上の推定メカニズムについて説明す
る。
【００２８】式（１）はＨＳＱ膜の構造を示す式であ
る。
る。
【００２９】
【化１】
【００３０】このＨＳＱ膜に対しプラズマ照射等により
ボロンを導入すると、結合力の弱いＳｉ−Ｈ結合が容易
に切断し、内部の未結合の酸素とＳｉ−Ｏ結合を形成す
る。このＳｉ−Ｏ結合が、導入されたボロンとさらに結
合し、式（２）のような構造に変質するものと推察され
る。
ボロンを導入すると、結合力の弱いＳｉ−Ｈ結合が容易
に切断し、内部の未結合の酸素とＳｉ−Ｏ結合を形成す
る。このＳｉ−Ｏ結合が、導入されたボロンとさらに結
合し、式（２）のような構造に変質するものと推察され
る。
【００３１】
【化２】
【００３２】このように、結合力の弱いＳｉ−Ｈ結合
が、薬液耐性の強いＳｉ−Ｏ−ＢＨ2に変化するため、
ウエットエッチング耐性が向上するものと考えられる。
なお、このときボロンによる構造の変化はＨＳＱ膜の表
面近傍でのみ起こり、ＨＳＱ膜の内部は式（１）に示し
た構造を維持する。このためＨＳＱ膜の特性を損なうこ
となくウエットエッチング耐性を向上することができ
る。
が、薬液耐性の強いＳｉ−Ｏ−ＢＨ2に変化するため、
ウエットエッチング耐性が向上するものと考えられる。
なお、このときボロンによる構造の変化はＨＳＱ膜の表
面近傍でのみ起こり、ＨＳＱ膜の内部は式（１）に示し
た構造を維持する。このためＨＳＱ膜の特性を損なうこ
となくウエットエッチング耐性を向上することができ
る。
【００３３】一方、前述した特開平４−１１６８２５号
公報等に記載の技術では、ＳＯＧ膜の水素プラズマ照射
により、膜構造が式（３）のように変化する。
公報等に記載の技術では、ＳＯＧ膜の水素プラズマ照射
により、膜構造が式（３）のように変化する。
【００３４】
【化３】
【００３５】すなわち、Ｓｉ−Ｏ−Ｈ結合がＳｉ−Ｏ−
結合に変化し、ＳｉＯ2の膜構造に近づく。これにより
膜のウエットエッチング耐性が向上するのであるが、理
論上、ＳｉＯ2以上の耐性を得ることはできない。した
がって、シリコン酸化膜をウエットエッチングする際の
エッチングストッパーとしての機能は得られない。これ
に対し本願発明は、Ｓｉ−Ｈ結合を、薬液耐性の強いＳ
ｉ−Ｏ−ＢＨ2に変換するものであり、ＳｉＯ2膜よりも
さらに高いエッチング耐性を得ることができ、これによ
りエッチングストッパーとしての機能が得られるのであ
る。
結合に変化し、ＳｉＯ2の膜構造に近づく。これにより
膜のウエットエッチング耐性が向上するのであるが、理
論上、ＳｉＯ2以上の耐性を得ることはできない。した
がって、シリコン酸化膜をウエットエッチングする際の
エッチングストッパーとしての機能は得られない。これ
に対し本願発明は、Ｓｉ−Ｈ結合を、薬液耐性の強いＳ
ｉ−Ｏ−ＢＨ2に変換するものであり、ＳｉＯ2膜よりも
さらに高いエッチング耐性を得ることができ、これによ
りエッチングストッパーとしての機能が得られるのであ
る。
【００３６】以上のように本願発明はＨＳＱ膜やＳＯＧ
膜等に対し、ボロン導入によりウエットエッチング耐
性、特にフッ酸系に対するエッチング耐性を高めるもの
である。本発明者らの検討によれば、導入する不純物
は、ボロンが最も有効であった。たとえばリンを導入し
た場合はエッチング耐性の向上効果は得られない。
膜等に対し、ボロン導入によりウエットエッチング耐
性、特にフッ酸系に対するエッチング耐性を高めるもの
である。本発明者らの検討によれば、導入する不純物
は、ボロンが最も有効であった。たとえばリンを導入し
た場合はエッチング耐性の向上効果は得られない。
【００３７】本発明は、上述したようにボロン導入によ
り表面を変質せしめ、エッチングストッパーとして機能
させるものである。これに対し第一の膜と第二の膜との
間にエッチングストッパーとしてＢＳＧ（Boro Silicat
e Glass)膜を設けることも考えられる。しかしこの方法
では、ＢＳＧ膜が吸湿しやすいため、ヴィアホール内に
金属膜を埋め込む際、ボイドが発生する等の問題が起こ
りやすい。ＢＳＧ膜の推定構造は下記式（４）に示すも
のであり、Ｂ−Ｏ−Ｈ基を有している。このＯ−Ｈ基に
起因して吸湿が大きくなるため、ＢＳＧ成膜後、水分を
吸収しやすいのである。
り表面を変質せしめ、エッチングストッパーとして機能
させるものである。これに対し第一の膜と第二の膜との
間にエッチングストッパーとしてＢＳＧ（Boro Silicat
e Glass)膜を設けることも考えられる。しかしこの方法
では、ＢＳＧ膜が吸湿しやすいため、ヴィアホール内に
金属膜を埋め込む際、ボイドが発生する等の問題が起こ
りやすい。ＢＳＧ膜の推定構造は下記式（４）に示すも
のであり、Ｂ−Ｏ−Ｈ基を有している。このＯ−Ｈ基に
起因して吸湿が大きくなるため、ＢＳＧ成膜後、水分を
吸収しやすいのである。
【００３８】
【化４】
【００３９】かかる問題を回避するためには、６００〜
７００℃の高温で熱処理を加え、吸湿した水分を揮発さ
せることが有効であるが、このような高温熱処理を加え
るとメタル配線部が損傷するため、実際に採用すること
は困難である。
７００℃の高温で熱処理を加え、吸湿した水分を揮発さ
せることが有効であるが、このような高温熱処理を加え
るとメタル配線部が損傷するため、実際に採用すること
は困難である。
【００４０】以上のように本発明は、エッチングストッ
パーとして別途の膜を形成することなく、エッチングス
トッパーの機能を有する膜変質部を形成するものであ
り、これにより下地膜のエッチングを有効に防止するも
のである。
パーとして別途の膜を形成することなく、エッチングス
トッパーの機能を有する膜変質部を形成するものであ
り、これにより下地膜のエッチングを有効に防止するも
のである。
【００４１】
【発明の実施の形態】本発明において、第一の膜および
第二の膜は、いずれも酸化シリコン系の絶縁膜であるこ
とが好ましい。酸化シリコン系の絶縁膜とは、ＳｉＯ2
やＨＳＱ膜、ＳＯＧ膜等のように、−Ｓｉ−Ｏ−結合を
有する構造の膜をいう。このような膜に本発明を適用し
た場合、ボロン導入によるウエットエッチング耐性向上
の効果が顕著となる。特に、第一の膜がＨＳＱ膜であ
り、第二の膜がシリコン酸化膜である場合や、第一の膜
がＳＯＧ膜であり、第二の膜がシリコン酸化膜である場
合に、本発明の効果はより顕著に発揮される。
第二の膜は、いずれも酸化シリコン系の絶縁膜であるこ
とが好ましい。酸化シリコン系の絶縁膜とは、ＳｉＯ2
やＨＳＱ膜、ＳＯＧ膜等のように、−Ｓｉ−Ｏ−結合を
有する構造の膜をいう。このような膜に本発明を適用し
た場合、ボロン導入によるウエットエッチング耐性向上
の効果が顕著となる。特に、第一の膜がＨＳＱ膜であ
り、第二の膜がシリコン酸化膜である場合や、第一の膜
がＳＯＧ膜であり、第二の膜がシリコン酸化膜である場
合に、本発明の効果はより顕著に発揮される。
【００４２】ＨＳＱ膜は、前述の式（１）のような構造
を有している。比誘電率は３．０程度である。また、Ｓ
ＯＧ膜の種類としては、無機ＳＯＧ膜、有機ＳＯＧ膜が
挙げられる。有機ＳＯＧ膜は、シリコン酸化膜を母材と
し、メチル基（ＣＨ3−）等が結合した構造を有するも
のである。有機ＳＯＧ膜の誘電率は有機成分含有率が高
いほど下がり、２．７程度のものを得ることもできる。
を有している。比誘電率は３．０程度である。また、Ｓ
ＯＧ膜の種類としては、無機ＳＯＧ膜、有機ＳＯＧ膜が
挙げられる。有機ＳＯＧ膜は、シリコン酸化膜を母材と
し、メチル基（ＣＨ3−）等が結合した構造を有するも
のである。有機ＳＯＧ膜の誘電率は有機成分含有率が高
いほど下がり、２．７程度のものを得ることもできる。
【００４３】ＨＳＱ膜やＳＯＧ膜は、誘電率が低いとい
う優れた特徴を有しているが、反面、ウエットエッチン
グ耐性が弱いという欠点を有している。本発明によれ
ば、ＨＳＱ膜やＳＯＧ膜の内部の構造を変えず、表面の
みをボロン導入により変質してウエットエッチング耐性
を高めることができる。したがって低誘電率を損なうこ
となく、ウエットエッチング耐性を高めることができ
る。
う優れた特徴を有しているが、反面、ウエットエッチン
グ耐性が弱いという欠点を有している。本発明によれ
ば、ＨＳＱ膜やＳＯＧ膜の内部の構造を変えず、表面の
みをボロン導入により変質してウエットエッチング耐性
を高めることができる。したがって低誘電率を損なうこ
となく、ウエットエッチング耐性を高めることができ
る。
【００４４】本発明の半導体装置の製造方法および本発
明の積層体を、多層配線構造に適用する場合、第一の膜
としてＨＳＱ膜を用いることが好ましい。この点につい
て、以下、説明する。
明の積層体を、多層配線構造に適用する場合、第一の膜
としてＨＳＱ膜を用いることが好ましい。この点につい
て、以下、説明する。
【００４５】有機ＳＯＧ膜はクラックが生じにくく厚膜
として形成することができるという特徴を有している。
しかし、有機ＳＯＧ膜は構造中にＣＨ3基が存在するた
め、コンタクトホール開口後のレジスト除去工程におい
てＯ2アッシングに曝されると、図８のようにサイドエ
ッチングされ、空洞部１５が発生することがある。
として形成することができるという特徴を有している。
しかし、有機ＳＯＧ膜は構造中にＣＨ3基が存在するた
め、コンタクトホール開口後のレジスト除去工程におい
てＯ2アッシングに曝されると、図８のようにサイドエ
ッチングされ、空洞部１５が発生することがある。
【００４６】また無機ＳＯＧ膜は、有機ＳＯＧ膜のよう
にＣＨ3基等を含まないためＯ2アッシングによる膜減り
は生じないが、クラックが生じやすいため厚膜として形
成できないという制約を受ける。図９は無機ＳＯＧ膜を
適用した配線構造の一例である。無機ＳＯＧ膜１８を薄
く形成しなければならないため、相対的に上層のＴＥＯ
Ｓ酸化膜６が厚くなり、盃状の凹部が大きくなりやす
い。したがって、微細化した構造に無機ＳＯＧ膜を適用
することは困難な場合がある。
にＣＨ3基等を含まないためＯ2アッシングによる膜減り
は生じないが、クラックが生じやすいため厚膜として形
成できないという制約を受ける。図９は無機ＳＯＧ膜を
適用した配線構造の一例である。無機ＳＯＧ膜１８を薄
く形成しなければならないため、相対的に上層のＴＥＯ
Ｓ酸化膜６が厚くなり、盃状の凹部が大きくなりやす
い。したがって、微細化した構造に無機ＳＯＧ膜を適用
することは困難な場合がある。
【００４７】これに対しＨＳＱは、ＣＨ3基等を含まな
いためＯ2アッシングによる空洞部の発生が無く、ま
た、クラックが入りにくいため厚膜として形成すること
ができ、微細化した素子に好適に適用することができ
る。このようなＨＳＱを第一の膜として適用した場合、
従来技術では、特にフッ酸系薬液に対するエッチング耐
性が弱いことに起因し、前述した空洞部の発生等の問題
が生じやすかった。本発明によれば、これらの問題が解
決されるため、ＨＳＱ膜の優れた特性を充分に活かすこ
とができる。
いためＯ2アッシングによる空洞部の発生が無く、ま
た、クラックが入りにくいため厚膜として形成すること
ができ、微細化した素子に好適に適用することができ
る。このようなＨＳＱを第一の膜として適用した場合、
従来技術では、特にフッ酸系薬液に対するエッチング耐
性が弱いことに起因し、前述した空洞部の発生等の問題
が生じやすかった。本発明によれば、これらの問題が解
決されるため、ＨＳＱ膜の優れた特性を充分に活かすこ
とができる。
【００４８】本発明において、ウエットエッチングに用
いる薬液としては、たとえばフッ酸含有液を用いること
ができる。フッ酸含有液としては、希フッ酸（ＤＨ
Ｆ）、フッ酸−フッ化アンモニウム混合液（バッファー
ドフッ酸；ＢＨＦ）、フッ酸−過酸化水素混合液（ＦＰ
Ｍ）等が挙げられる。
いる薬液としては、たとえばフッ酸含有液を用いること
ができる。フッ酸含有液としては、希フッ酸（ＤＨ
Ｆ）、フッ酸−フッ化アンモニウム混合液（バッファー
ドフッ酸；ＢＨＦ）、フッ酸−過酸化水素混合液（ＦＰ
Ｍ）等が挙げられる。
【００４９】本発明におけるボロンの導入は、第一の膜
をボロンプラズマ中に曝すことにより行うことが好まし
い。このような方法によれば、第一の膜の表面近傍にの
みボロンを導入することができ、第一の膜の特性を損な
うことなくウエットエッチング耐性を高めることができ
る。
をボロンプラズマ中に曝すことにより行うことが好まし
い。このような方法によれば、第一の膜の表面近傍にの
みボロンを導入することができ、第一の膜の特性を損な
うことなくウエットエッチング耐性を高めることができ
る。
【００５０】また、ボロンの導入を、第一の膜に対しイ
オン注入することにより行うこともできる。この場合、
打ち込み時の加速電圧は、その後のウエットエッチング
条件等に応じて適宜設定されるが、通常、２〜３０ｋｅ
Ｖとする。
オン注入することにより行うこともできる。この場合、
打ち込み時の加速電圧は、その後のウエットエッチング
条件等に応じて適宜設定されるが、通常、２〜３０ｋｅ
Ｖとする。
【００５１】本発明において、ボロンの導入により、第
一の膜の表面にボロン含有層が形成される。ボロン含有
層の厚みは好ましくは１００ｎｍ以下、さらに好ましく
は３０ｎｍ以下とする。このような厚みとすることによ
り、第一の膜の特性を損なうことなくウエットエッチン
グ耐性を高めることができる。なお、厚みの下限は特に
制限が無いが、通常、３ｎｍ以上とする。
一の膜の表面にボロン含有層が形成される。ボロン含有
層の厚みは好ましくは１００ｎｍ以下、さらに好ましく
は３０ｎｍ以下とする。このような厚みとすることによ
り、第一の膜の特性を損なうことなくウエットエッチン
グ耐性を高めることができる。なお、厚みの下限は特に
制限が無いが、通常、３ｎｍ以上とする。
【００５２】本発明においてボロン導入された層のボロ
ン濃度は、好ましくは５×１０21〜１×１０23atoms/cm
3、より好ましくは１×１０22〜５×１０22atoms/cm3と
する。このような濃度とすることにより、第一の膜の特
性を損なうことなくウエットエッチング耐性を好適に高
めることができる。
ン濃度は、好ましくは５×１０21〜１×１０23atoms/cm
3、より好ましくは１×１０22〜５×１０22atoms/cm3と
する。このような濃度とすることにより、第一の膜の特
性を損なうことなくウエットエッチング耐性を好適に高
めることができる。
【００５３】本発明における半導体基板とは、シリコン
基板、ＳＯＩ（Silicon On Insulator）基板の他、III-
V族化合物半導体やII-VI族化合物半導体からなる基板も
含まれる。
基板、ＳＯＩ（Silicon On Insulator）基板の他、III-
V族化合物半導体やII-VI族化合物半導体からなる基板も
含まれる。
【００５４】
【実施例】実施例１ まず図１（ａ）のように配線層を形成した。はじめに半
導体基板上にシリコン酸化膜１を形成した後、その上に
Ａｌ配線２を形成した。次いで全面にプラズマＴＥＯＳ
酸化膜２（膜厚１００ｎｍ）を形成した。次に、ＨＳＱ
膜材料を５００ｎｍ程度塗布した。なお、この塗布厚は
最大膜厚部の値である。ＨＳＱ膜材料を塗布後、ホット
プレート上で１５０℃、２５０℃、３５０℃で順次熱処
理を行った。熱処理時間はいずれも１分間とした。この
後、窒素雰囲気中で４００℃１時間熱処理した。以上の
ようにしてＨＳＱ膜４を形成した（図１（ａ））。
導体基板上にシリコン酸化膜１を形成した後、その上に
Ａｌ配線２を形成した。次いで全面にプラズマＴＥＯＳ
酸化膜２（膜厚１００ｎｍ）を形成した。次に、ＨＳＱ
膜材料を５００ｎｍ程度塗布した。なお、この塗布厚は
最大膜厚部の値である。ＨＳＱ膜材料を塗布後、ホット
プレート上で１５０℃、２５０℃、３５０℃で順次熱処
理を行った。熱処理時間はいずれも１分間とした。この
後、窒素雰囲気中で４００℃１時間熱処理した。以上の
ようにしてＨＳＱ膜４を形成した（図１（ａ））。
【００５５】つづいてＨＳＱ膜４の形成された基板を、
平行平板型のプラズマ発生装置内に配置し、Ｂ2Ｈ6プラ
ズマに曝した。これによりＨＳＱ膜４の表面にボロン導
入領域５が形成された（図１（ｂ））。装置は１３．５
６ＭＨｚと４００ｋＨｚの２周波のプラズマＣＶＤ装置
を用いた。基板温度４００℃でＢ2Ｈ6ガスを０．１〜２
Torrでコントロールし、プラズマを放電した。同時にＨ
ｅ、Ａｒなどの不活性ガスを導入することでプラズマは
より安定した。なお、このプラズマ条件ではＨＳＱ膜４
の表面３０ｎｍの領域に数％オーダーのボロンが存在す
ることが、予め行った実験の結果から確かめられてい
る。本実施例ではＢ2Ｈ6ガスを用いた例を示したが、Ｂ
4Ｈ10ガスやＢＦ3などのボロン含有ガスを用いることも
できる。
平行平板型のプラズマ発生装置内に配置し、Ｂ2Ｈ6プラ
ズマに曝した。これによりＨＳＱ膜４の表面にボロン導
入領域５が形成された（図１（ｂ））。装置は１３．５
６ＭＨｚと４００ｋＨｚの２周波のプラズマＣＶＤ装置
を用いた。基板温度４００℃でＢ2Ｈ6ガスを０．１〜２
Torrでコントロールし、プラズマを放電した。同時にＨ
ｅ、Ａｒなどの不活性ガスを導入することでプラズマは
より安定した。なお、このプラズマ条件ではＨＳＱ膜４
の表面３０ｎｍの領域に数％オーダーのボロンが存在す
ることが、予め行った実験の結果から確かめられてい
る。本実施例ではＢ2Ｈ6ガスを用いた例を示したが、Ｂ
4Ｈ10ガスやＢＦ3などのボロン含有ガスを用いることも
できる。
【００５６】次に全面にプラズマＴＥＯＳ酸化膜６（膜
厚２００ｎｍ）を形成した（図１（ｃ））。つづいてそ
の上に開口部の設けられたマスク７を形成し、これを用
いてバッファードフッ酸によりウエットエッチングを行
った。これによりプラズマＴＥＯＳ酸化膜７に、盃状の
凹部８が形成された（図２（ａ））。この段階で、従来
技術においては、プラズマＴＥＯＳ酸化膜７よりもエッ
チング速度の高い下地のＨＳＱ膜４がエッチングされ、
図４（ｂ）のような空洞部１５が形成されていた。これ
に対し本実施例では、ＨＳＱ膜４の表面をボロン導入に
より変質させ、バッファードフッ酸に対する耐性が高め
ているため、上記のような空洞部の発生が抑えられてい
る。
厚２００ｎｍ）を形成した（図１（ｃ））。つづいてそ
の上に開口部の設けられたマスク７を形成し、これを用
いてバッファードフッ酸によりウエットエッチングを行
った。これによりプラズマＴＥＯＳ酸化膜７に、盃状の
凹部８が形成された（図２（ａ））。この段階で、従来
技術においては、プラズマＴＥＯＳ酸化膜７よりもエッ
チング速度の高い下地のＨＳＱ膜４がエッチングされ、
図４（ｂ）のような空洞部１５が形成されていた。これ
に対し本実施例では、ＨＳＱ膜４の表面をボロン導入に
より変質させ、バッファードフッ酸に対する耐性が高め
ているため、上記のような空洞部の発生が抑えられてい
る。
【００５７】つづいてマスク７を残したまま、凹部８の
底面に露出したＨＳＱ膜４をドライエッチングし、層間
絶縁膜中に接続孔９を形成した（図２（ｂ））。
底面に露出したＨＳＱ膜４をドライエッチングし、層間
絶縁膜中に接続孔９を形成した（図２（ｂ））。
【００５８】以上のようにして形成した接続孔内部に、
まずウエッティングレイヤーとしてＴｉを１００ｎｍス
パッタし、その後、Ａｌ膜を埋め込んだ。まず１５０℃
の低温スパッタリング法によりアルミ下地膜を形成した
後、真空中で連続して、４００℃の高温スパッタリング
法により、接続孔を埋め込むようにＡｌ膜１０を形成し
た（図３）。つづいて埋め込まれたＡｌ膜１０を４５０
℃にてリフローし、その後、所定の形状にパターニング
することにより上層配線を形成した。
まずウエッティングレイヤーとしてＴｉを１００ｎｍス
パッタし、その後、Ａｌ膜を埋め込んだ。まず１５０℃
の低温スパッタリング法によりアルミ下地膜を形成した
後、真空中で連続して、４００℃の高温スパッタリング
法により、接続孔を埋め込むようにＡｌ膜１０を形成し
た（図３）。つづいて埋め込まれたＡｌ膜１０を４５０
℃にてリフローし、その後、所定の形状にパターニング
することにより上層配線を形成した。
【００５９】以上のようにして作製した多層配線構造の
断面を走査型電子顕微鏡により観察したところ、接続孔
は設計通りの形状に形成され、上部が盃形状になってい
ることが確認された。接続孔内のボイドの発生は認めら
れなかった。
断面を走査型電子顕微鏡により観察したところ、接続孔
は設計通りの形状に形成され、上部が盃形状になってい
ることが確認された。接続孔内のボイドの発生は認めら
れなかった。
【００６０】なお本実施例ではＨＳＱ膜４を設けた構成
の例について説明したが、ＨＳＱ膜に代えてＳＯＧ膜を
設けた場合にも同様の効果が得られることはいうまでも
ない。
の例について説明したが、ＨＳＱ膜に代えてＳＯＧ膜を
設けた場合にも同様の効果が得られることはいうまでも
ない。
【００６１】実施例２ ボロン導入を、プラズマ照射ではなくイオン注入により
行ったこと以外は実施例１と同様にして半導体装置を形
成した。ボロンの加速電圧は１０ｋｅＶとし、ドーズ量
を１×１０15ｃｍ-2とした。
行ったこと以外は実施例１と同様にして半導体装置を形
成した。ボロンの加速電圧は１０ｋｅＶとし、ドーズ量
を１×１０15ｃｍ-2とした。
【００６２】作製した多層配線構造の断面を走査型電子
顕微鏡により観察したところ、接続孔は設計通りの形状
に形成され、上部が盃形状になっていることが確認され
た。接続孔内のボイドの発生は認められなかった。
顕微鏡により観察したところ、接続孔は設計通りの形状
に形成され、上部が盃形状になっていることが確認され
た。接続孔内のボイドの発生は認められなかった。
【００６３】
【発明の効果】以上説明したように本発明によれば、第
一の膜の表面にボロンが導入され、ウエットエッチング
耐性が高められている。このボロンが導入された領域
が、第二の膜のウエットエッチング時にエッチングスト
ッパーとして働き、下地となる上記第一の膜がエッチン
グされたり薬液により変質することを有効に防止でき
る。これにより、所望の形状の接続孔を設計通りに作製
することが可能となり、素子の信頼性を高めることがで
き、さらに、素子の微細化を図る上で利点が得られる。
一の膜の表面にボロンが導入され、ウエットエッチング
耐性が高められている。このボロンが導入された領域
が、第二の膜のウエットエッチング時にエッチングスト
ッパーとして働き、下地となる上記第一の膜がエッチン
グされたり薬液により変質することを有効に防止でき
る。これにより、所望の形状の接続孔を設計通りに作製
することが可能となり、素子の信頼性を高めることがで
き、さらに、素子の微細化を図る上で利点が得られる。
【図１】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図３】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図４】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図５】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図６】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図７】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図８】有機ＳＯＧ膜を用いた配線構造の断面図であ
る。
る。
【図９】無機ＳＯＧ膜を用いた配線構造の断面図であ
る。
る。
１ シリコン酸化膜 ２ Ａｌ配線 ３ プラズマＴＥＯＳ酸化膜 ４ ＨＳＱ膜 ５ ボロン導入領域 ６ プラズマＴＥＯＳ酸化膜 ７ マスク ８ 凹部 ９ 接続孔 １０ Ａｌ膜 １３ ボイド １４ ＳｉＮ膜 １５ 空洞部 １６ 剥離 １７ 有機ＳＯＧ膜 １８ 無機ＳＯＧ膜
Claims (11)
- 【請求項１】 半導体基板上に第一の膜および第二の膜
を形成した後、薬液を用いて第二の膜をウエットエッチ
ングする工程を有し、第一の膜は、前記薬液に対し、第
二の膜よりも高いエッチングレートを有する半導体装置
の製造方法であって、前記第一の膜形成後、その表面に
ボロンを導入し、次いで前記第二の膜を形成することを
特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に下部配線を形成後、第一
の膜および第二の膜がこの順で積層された層間絶縁膜を
形成する工程と、薬液を用いて第二の膜の所定箇所をウ
エットエッチングして第一の膜を露出し、次いで露出し
た第一の膜をドライエッチングして下部配線に達する接
続孔を形成する工程と、該接続孔を埋め込むように上部
配線層を形成する工程とを有し、第一の膜は、前記薬液
に対し、第二の膜よりも高いエッチングレートを有する
半導体装置の製造方法であって、第一の膜形成後、その
表面にボロンを導入し、次いで第二の膜を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上に下部配線を形成後、第一
の膜および第二の膜がこの順で積層された層間絶縁膜を
形成する工程と、薬液を用いて第二の膜の所定箇所をウ
エットエッチングして底部に第一の膜が露出した盃状の
凹部を形成し、次いで露出した第一の膜をドライエッチ
ングして前記下部配線に達する接続孔を形成する工程
と、該接続孔を埋め込むように上部配線層を形成する工
程と、該上部配線層を熱処理してリフローする工程とを
有し、第一の膜は、前記薬液に対し、第二の膜よりも高
いエッチングレートを有する半導体装置の製造方法であ
って、第一の膜形成後、その表面にボロンを導入し、次
いで第二の膜を形成することを特徴とする半導体装置の
製造方法。 - 【請求項４】 第一の膜および第二の膜が、いずれも酸
化シリコン系の絶縁膜である請求項１乃至３いずれかに
記載の半導体装置の製造方法。 - 【請求項５】 第一の膜がＨＳＱ膜であり、第二の膜が
シリコン酸化膜であることを特徴とする請求項１乃至４
いずれかに記載の半導体装置の製造方法。 - 【請求項６】 第一の膜がＳＯＧ膜であり、第二の膜が
シリコン酸化膜であることを特徴とする請求項１乃至４
いずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記薬液がフッ酸含有液である請求項１
乃至６いずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記ボロンの導入を、第一の膜をボロン
プラズマ中に曝すことにより行うことを特徴とする請求
項１乃至７いずれかに記載の半導体装置の製造方法。 - 【請求項９】 前記ボロンの導入を、第一の膜に対しイ
オン注入することにより行うことを特徴とする請求項１
乃至７いずれかに記載の半導体装置の製造方法。 - 【請求項１０】 前記ボロンの導入により、第一の膜の
表面に膜厚３〜１００ｎｍのボロン含有層を形成するこ
とを特徴とする請求項１乃至９いずれかに記載の半導体
装置の製造方法。 - 【請求項１１】 前記ボロンの導入により、第一の膜の
表面に５×１０21〜１×１０23atoms/cm3の濃度のボロ
ン含有層を形成することを特徴とする請求項１乃至１０
いずれかに記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37417298A JP3204316B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置の製造方法 |
| US09/469,030 US6319797B1 (en) | 1998-12-28 | 1999-12-21 | Process for manufacturing a semiconductor device |
| KR1019990062475A KR100346003B1 (ko) | 1998-12-28 | 1999-12-27 | 반도체 장치의 제조 공정 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37417298A JP3204316B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195953A JP2000195953A (ja) | 2000-07-14 |
| JP3204316B2 true JP3204316B2 (ja) | 2001-09-04 |
Family
ID=18503390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37417298A Expired - Fee Related JP3204316B2 (ja) | 1998-12-28 | 1998-12-28 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6319797B1 (ja) |
| JP (1) | JP3204316B2 (ja) |
| KR (1) | KR100346003B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6913796B2 (en) * | 2000-03-20 | 2005-07-05 | Axcelis Technologies, Inc. | Plasma curing process for porous low-k materials |
| KR100630534B1 (ko) * | 2000-12-21 | 2006-09-29 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| KR100734081B1 (ko) * | 2001-06-28 | 2007-07-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜치 형성방법 |
| JP3983019B2 (ja) * | 2001-08-24 | 2007-09-26 | シャープ株式会社 | 埋め込み構造を有する基板の製造方法および表示装置の製造方法 |
| US6764927B1 (en) * | 2003-04-24 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Chemical vapor deposition (CVD) method employing wetting pre-treatment |
| KR100573843B1 (ko) * | 2004-09-24 | 2006-04-26 | 주식회사 하이닉스반도체 | 알루미늄배선의 알루미늄 조직 개선을 위한 방법 |
| US7482267B2 (en) * | 2005-04-22 | 2009-01-27 | Ami Semiconductor Belgium Bvba | Ion implantation of spin on glass materials |
| EP1715517A1 (en) * | 2005-04-22 | 2006-10-25 | AMI Semiconductor Belgium BVBA | Ion implantation of spin on glass materials |
| EP1883949B1 (en) * | 2005-05-27 | 2015-07-08 | The Governors of the University of Alberta | Method for preparing nanocrystalline silicon in sio2 and freestanding silicon nanoparticles |
| US7879720B2 (en) * | 2008-09-30 | 2011-02-01 | Samsung Electronics Co., Ltd. | Methods of forming electrical interconnects using electroless plating techniques that inhibit void formation |
| KR101728288B1 (ko) * | 2011-12-30 | 2017-04-18 | 인텔 코포레이션 | 자기-폐쇄 비대칭 상호연결 구조 |
| JP7073876B2 (ja) | 2018-04-16 | 2022-05-24 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP6981601B2 (ja) * | 2018-05-29 | 2021-12-15 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| KR20250077182A (ko) | 2023-11-23 | 2025-05-30 | 유채연 | 오염물로 부터 스크린을 보호하는 스마트 스크린 카운터 |
| KR20250077170A (ko) | 2023-11-23 | 2025-05-30 | 유채연 | 서랍장이 포함된 스마트 스크린 카운터 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6316639A (ja) * | 1986-07-08 | 1988-01-23 | Nec Corp | 半導体装置の製造方法 |
| JP2702010B2 (ja) * | 1991-09-12 | 1998-01-21 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US5414221A (en) * | 1991-12-31 | 1995-05-09 | Intel Corporation | Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias |
| JPH0722422A (ja) * | 1993-07-05 | 1995-01-24 | Nec Yamagata Ltd | 半導体装置の製造方法 |
| JPH07335753A (ja) * | 1994-06-06 | 1995-12-22 | Sharp Corp | 半導体装置及びその製造方法 |
| KR0145058B1 (ko) * | 1994-12-31 | 1998-07-01 | 김광호 | 스태틱 랜덤 억세스 메모리 소자 및 제조방법 |
| JP3070450B2 (ja) * | 1995-07-14 | 2000-07-31 | ヤマハ株式会社 | 多層配線形成法 |
| JP3015763B2 (ja) | 1996-08-30 | 2000-03-06 | 三洋電機株式会社 | 半導体装置の製造方法 |
| TW385523B (en) * | 1996-12-14 | 2000-03-21 | United Microelectronics Corp | Method for making contact via with a formed component on semiconductor substrate |
| JP3015767B2 (ja) | 1996-12-25 | 2000-03-06 | 三洋電機株式会社 | 半導体装置の製造方法及び半導体装置 |
| JPH10247686A (ja) | 1996-12-30 | 1998-09-14 | Yamaha Corp | 多層配線形成法 |
| KR100265553B1 (ko) * | 1997-05-23 | 2000-09-15 | 구본준 | 박막트랜지스터의 제조방법 |
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| JPH11186264A (ja) * | 1997-12-18 | 1999-07-09 | Matsushita Electron Corp | 半導体装置の製造方法 |
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-
1998
- 1998-12-28 JP JP37417298A patent/JP3204316B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-21 US US09/469,030 patent/US6319797B1/en not_active Expired - Fee Related
- 1999-12-27 KR KR1019990062475A patent/KR100346003B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6319797B1 (en) | 2001-11-20 |
| KR20000048410A (ko) | 2000-07-25 |
| KR100346003B1 (ko) | 2002-07-26 |
| JP2000195953A (ja) | 2000-07-14 |
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