JP3205306B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/069—Manufacture or treatment of conductive parts of the interconnections by forming self-aligned vias or self-aligned contact plugs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0151—Manufacturing their isolation regions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
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- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の素子間分離のため、従
来、ＬＯＣＯＳが広く使用されてきた。しかし、ＬＯＣ
ＯＳにはバーズビークの問題が伴うため、超ＬＳＩの素
子分離には不向きである。ＬＯＣＯＳに代わる素子分領
構造としてＳＴＩ（Shallow Trench Isolation）構造が
提案されている。ＳＴＩ構造は、シリコン基板の分離領
域に比較的に浅いトレンチ（深さ：０．２〜０．６μ
ｍ）を形成し、そのトレンチ内をＳｉＯ2膜で埋めむこ
とによって形成される。
来、ＬＯＣＯＳが広く使用されてきた。しかし、ＬＯＣ
ＯＳにはバーズビークの問題が伴うため、超ＬＳＩの素
子分離には不向きである。ＬＯＣＯＳに代わる素子分領
構造としてＳＴＩ（Shallow Trench Isolation）構造が
提案されている。ＳＴＩ構造は、シリコン基板の分離領
域に比較的に浅いトレンチ（深さ：０．２〜０．６μ
ｍ）を形成し、そのトレンチ内をＳｉＯ2膜で埋めむこ
とによって形成される。
【０００３】ＳＴＩ構造は、ソース／ドレイン領域の面
積が狭い場合、言い換えると、ゲートのエッジと素子領
域のエッジとの間隔が狭い場合に、ＬＯＣＯＳに取って
代わる分離技術である。従って、ＳＴＩ構造の採用は、
ゲートのエッジと素子領域のエッジとの間隔が例えば
０．７μｍ程度以下の微細なトランジスタが集積された
半導体装置の分離技術として大きな意義を有することに
なる。
積が狭い場合、言い換えると、ゲートのエッジと素子領
域のエッジとの間隔が狭い場合に、ＬＯＣＯＳに取って
代わる分離技術である。従って、ＳＴＩ構造の採用は、
ゲートのエッジと素子領域のエッジとの間隔が例えば
０．７μｍ程度以下の微細なトランジスタが集積された
半導体装置の分離技術として大きな意義を有することに
なる。
【０００４】図１（ａ）〜（ｄ）を参照しながら、ＳＴ
Ｉ構造を備えた従来の半導体装置の製造方法を説明す
る。
Ｉ構造を備えた従来の半導体装置の製造方法を説明す
る。
【０００５】まず、図１（ａ）に示す構造を作製する。
この構造は、シリコン基板１の分離領域に形成されたト
レンチ１０と、トレンチ１０内を埋め込むＳｉＯ2膜１
１とを有しており、トレンチ１０およびＳｉＯ2膜１１
によってＳＴＩ構造が形成されている。
この構造は、シリコン基板１の分離領域に形成されたト
レンチ１０と、トレンチ１０内を埋め込むＳｉＯ2膜１
１とを有しており、トレンチ１０およびＳｉＯ2膜１１
によってＳＴＩ構造が形成されている。
【０００６】分離領域に囲まれた領域は素子領域または
活性領域として機能する。図１（ａ）の構造は、素子領
域に形成されたゲート絶縁膜２、ゲート絶縁膜２上に形
成されたゲート電極３、およびシリコン基板１の表面に
形成されたソース／ドレイン領域４を備えている。これ
らはＭＯＳ型トランジスタの構成要素である。図１
（ａ）では、素子領域および分離領域の両方を覆うよう
にしてＳｉＯ2膜５ａが堆積されている。
活性領域として機能する。図１（ａ）の構造は、素子領
域に形成されたゲート絶縁膜２、ゲート絶縁膜２上に形
成されたゲート電極３、およびシリコン基板１の表面に
形成されたソース／ドレイン領域４を備えている。これ
らはＭＯＳ型トランジスタの構成要素である。図１
（ａ）では、素子領域および分離領域の両方を覆うよう
にしてＳｉＯ2膜５ａが堆積されている。
【０００７】次に、図１（ｂ）に示すように、ＳｉＯ2
膜５ａをエッチバックすることによって、ＳｉＯ2膜５
ａの一部をゲート電極３の側面に残置させ、これによっ
てサイドウォールスペーサ５ｂを形成する。この後、ゲ
ート電極３およびサイドウォールスペーサ５ｂをマスク
とするイオン注入工程を実行し、ソース／ドレイン領域
４の高濃度部分を形成する。サイドウォールスペーサ５
ｂの下方に位置するソース／ドレイン領域４の低濃度度
部分はＬＤＤとして機能することになる。
膜５ａをエッチバックすることによって、ＳｉＯ2膜５
ａの一部をゲート電極３の側面に残置させ、これによっ
てサイドウォールスペーサ５ｂを形成する。この後、ゲ
ート電極３およびサイドウォールスペーサ５ｂをマスク
とするイオン注入工程を実行し、ソース／ドレイン領域
４の高濃度部分を形成する。サイドウォールスペーサ５
ｂの下方に位置するソース／ドレイン領域４の低濃度度
部分はＬＤＤとして機能することになる。
【０００８】このＳｉＯ2膜５ａのエッチングに際し
て、ＳＴＩ構造の最上部、すなちわトレンチ１０内のＳ
ｉＯ2膜１１の最上部もエッチングされてしまう。その
結果、素子領域の上面とＳｉＯ2膜１１の上面との間に
段差（レベル差）が生じてしまう。この段差は、２０〜
１００ｎｍ程度の大きさを持つと考えられる。
て、ＳＴＩ構造の最上部、すなちわトレンチ１０内のＳ
ｉＯ2膜１１の最上部もエッチングされてしまう。その
結果、素子領域の上面とＳｉＯ2膜１１の上面との間に
段差（レベル差）が生じてしまう。この段差は、２０〜
１００ｎｍ程度の大きさを持つと考えられる。
【０００９】次に、図１（ｃ）に示すように、これらの
構造を層間絶縁膜６で覆った後、層間絶縁膜６の所定部
分をエッチングし、その部分にコンタクトホール１２を
形成する。このエッチングに際して、ＳｉＯ2膜１１の
上部がエッチングされ、上記段差が更に大きくなる。こ
の時点での段差の大きさは、５０〜２００ｎｍ程度に達
する。
構造を層間絶縁膜６で覆った後、層間絶縁膜６の所定部
分をエッチングし、その部分にコンタクトホール１２を
形成する。このエッチングに際して、ＳｉＯ2膜１１の
上部がエッチングされ、上記段差が更に大きくなる。こ
の時点での段差の大きさは、５０〜２００ｎｍ程度に達
する。
【００１０】近年、ソース／ドレイン領域４の接合深さ
は益々浅くなる傾向にある。ＳＴＩ構造を採用する意義
のあるような集積度の半導体装置の場合、ソース／ドレ
イン領域４の接合深さは、３０〜１５０ｎｍ程度であ
る。これは、上記段差の大きさに比較して小さい。従っ
て、図１（ｃ）に示す工程段階において、ソース／ドレ
イン領域４のｐｎ接合部は段差の側面で露出することに
なる。
は益々浅くなる傾向にある。ＳＴＩ構造を採用する意義
のあるような集積度の半導体装置の場合、ソース／ドレ
イン領域４の接合深さは、３０〜１５０ｎｍ程度であ
る。これは、上記段差の大きさに比較して小さい。従っ
て、図１（ｃ）に示す工程段階において、ソース／ドレ
イン領域４のｐｎ接合部は段差の側面で露出することに
なる。
【００１１】次に、図１（ｄ）に示すように、層間絶縁
膜６のコンタクトホール１２は、タングステンなどの金
属プラグ１３によって埋め込まれる。この金属プラグ１
３は層間絶縁膜６上に形成された不図示の上層配線とソ
ース／ドレイン領域４との間の電気的導通を実現する役
割を果たす。
膜６のコンタクトホール１２は、タングステンなどの金
属プラグ１３によって埋め込まれる。この金属プラグ１
３は層間絶縁膜６上に形成された不図示の上層配線とソ
ース／ドレイン領域４との間の電気的導通を実現する役
割を果たす。
【００１２】
【発明が解決しようとする課題】ソース／ドレイン領域
４のｐｎ接合部の一部は、図１（ｄ）に示すように、金
属プラグ１３と直接的に接触している。このため、矢印
で模式的に示す経路を介して大きな電流リークが発生す
る。
４のｐｎ接合部の一部は、図１（ｄ）に示すように、金
属プラグ１３と直接的に接触している。このため、矢印
で模式的に示す経路を介して大きな電流リークが発生す
る。
【００１３】図２（ａ）および（ｂ）は、相対的に広い
面積を有するソース／ドレイン領域上において相対的に
狭いコンタクトホールを形成し、そのコンタクトホール
内を金属プラグ１３で埋め込んだ状態を示している。集
積度の低い半導体装置にあっては、このような構成を採
用することが可能であった。この場合、金属プラグ１３
はソース／ドレイン領域４の上面と接触しており、ソー
ス／ドレイン領域４のｐｎ接合部分とは接触していな
い。そのため、金属プラグ１３を介した電流リークは生
じない。図２（ｂ）に示す距離Ｚが０．８μｍ程度以上
の場合、金属プラグ１３を分離領域上にはみ出さないよ
う形成することは充分に可能であったが、距離Ｚが０．
８μｍ程度を下回るように集積度が向上すると、金属プ
ラグ１３を分離領域上にはみ出さないよう形成すること
は困難になる。
面積を有するソース／ドレイン領域上において相対的に
狭いコンタクトホールを形成し、そのコンタクトホール
内を金属プラグ１３で埋め込んだ状態を示している。集
積度の低い半導体装置にあっては、このような構成を採
用することが可能であった。この場合、金属プラグ１３
はソース／ドレイン領域４の上面と接触しており、ソー
ス／ドレイン領域４のｐｎ接合部分とは接触していな
い。そのため、金属プラグ１３を介した電流リークは生
じない。図２（ｂ）に示す距離Ｚが０．８μｍ程度以上
の場合、金属プラグ１３を分離領域上にはみ出さないよ
う形成することは充分に可能であったが、距離Ｚが０．
８μｍ程度を下回るように集積度が向上すると、金属プ
ラグ１３を分離領域上にはみ出さないよう形成すること
は困難になる。
【００１４】また、図２（ａ）および（ｂ）に示す構成
の場合は、コンタクトホールを形成するためのエッチン
グによってトレンチ内のＳｉＯ2膜１１がエッチングさ
れることもない。更に、従来はソース／ドレイン領域４
の接合深さＸも比較的に大きかったため、素子領域２０
の上面とＳｉＯ2膜１１の上面とのレベル差Ｙがソース
／ドレイン領域４の接合深さＸよりも小さかった。こう
したことから、従来は、仮にコンタクトホールの位置が
ずれ、それによって金属プラグ１３が素子領域と分離領
域との境界を横切ったとしても、ソース／ドレイン領域
４のｐｎ接合部が金属プラグ１３に接触することはな
く、図１（ｄ）に示すようなリーク経路は形成されなか
った。
の場合は、コンタクトホールを形成するためのエッチン
グによってトレンチ内のＳｉＯ2膜１１がエッチングさ
れることもない。更に、従来はソース／ドレイン領域４
の接合深さＸも比較的に大きかったため、素子領域２０
の上面とＳｉＯ2膜１１の上面とのレベル差Ｙがソース
／ドレイン領域４の接合深さＸよりも小さかった。こう
したことから、従来は、仮にコンタクトホールの位置が
ずれ、それによって金属プラグ１３が素子領域と分離領
域との境界を横切ったとしても、ソース／ドレイン領域
４のｐｎ接合部が金属プラグ１３に接触することはな
く、図１（ｄ）に示すようなリーク経路は形成されなか
った。
【００１５】しかしながら、素子寸法の微細化が進展
し、図１（ａ）〜（ｄ）に示す製造方法を採用すること
になれば、従来は問題にならなかった経路で電流リーク
が発生することがわかった。
し、図１（ａ）〜（ｄ）に示す製造方法を採用すること
になれば、従来は問題にならなかった経路で電流リーク
が発生することがわかった。
【００１６】本発明は斯かる諸点に鑑みてなされたもの
であり、その主な目的は、ソース／ドレイン領域と配線
とを接続するためのコンタクトホールがソース／ドレイ
ン領域とＳＴＩ構造との境界部分を跨ぐように形成され
る場合において、その境界部分に生じる段差に起因する
電流リークの発生が抑制された半導体装置およびその製
造方法を提供することにある。
であり、その主な目的は、ソース／ドレイン領域と配線
とを接続するためのコンタクトホールがソース／ドレイ
ン領域とＳＴＩ構造との境界部分を跨ぐように形成され
る場合において、その境界部分に生じる段差に起因する
電流リークの発生が抑制された半導体装置およびその製
造方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明による半導体装置
は、素子領域および分離領域を有する半導体基板と、前
記素子領域に形成されたＭＯＳ型トランジスタと、前記
分離領域に形成されたトレンチ分離構造と、前記ＭＯＳ
型トランジスタおよび前記トレンチ分離構造上に形成さ
れた絶縁膜と、前記絶縁膜上に形成され、前記ＭＯＳ型
トランジスタのソース／ドレイン領域の各領域に到達す
る第１の開口部および第２の開口部を有する層間絶縁膜
と、前記層間絶縁膜に形成された前記第１の開口部およ
び第２の開口部を介して前記ソース／ドレイン領域にそ
れぞれ接触する電極とを備え、前記絶縁膜は前記層間絶
縁膜のエッチストップ層となる材料により形成されてお
り、前記第１の開口部および第２の開口部は、対応する
前記ソース／ドレイン領域各領域の一部と該一部に隣接
する前記トレンチ分離構造の一部とにそれぞれ跨る領域
上に形成されており、前記素子領域の上面と前記トレン
チ分離構造の上面との間には、前記トレンチ分離構造の
上面の方が低い段差が形成されており、前記第１の開口
部および第２の開口部内における前記段差の側面と前記
電極との間には、前記絶縁膜からなる絶縁性サイドウォ
ールスペーサがそれぞれ挿入されている。
は、素子領域および分離領域を有する半導体基板と、前
記素子領域に形成されたＭＯＳ型トランジスタと、前記
分離領域に形成されたトレンチ分離構造と、前記ＭＯＳ
型トランジスタおよび前記トレンチ分離構造上に形成さ
れた絶縁膜と、前記絶縁膜上に形成され、前記ＭＯＳ型
トランジスタのソース／ドレイン領域の各領域に到達す
る第１の開口部および第２の開口部を有する層間絶縁膜
と、前記層間絶縁膜に形成された前記第１の開口部およ
び第２の開口部を介して前記ソース／ドレイン領域にそ
れぞれ接触する電極とを備え、前記絶縁膜は前記層間絶
縁膜のエッチストップ層となる材料により形成されてお
り、前記第１の開口部および第２の開口部は、対応する
前記ソース／ドレイン領域各領域の一部と該一部に隣接
する前記トレンチ分離構造の一部とにそれぞれ跨る領域
上に形成されており、前記素子領域の上面と前記トレン
チ分離構造の上面との間には、前記トレンチ分離構造の
上面の方が低い段差が形成されており、前記第１の開口
部および第２の開口部内における前記段差の側面と前記
電極との間には、前記絶縁膜からなる絶縁性サイドウォ
ールスペーサがそれぞれ挿入されている。
【００１８】
【００１９】好ましい実施形態では、前記トレンチ分離
構造は、前記半導体基板の前記分離領域に形成されたト
レンチと、前記トレンチ内に埋め込まれた絶縁物とを有
しており、前記絶縁膜は、前記トレンチ分離構造内の前
記絶縁物とは異なる絶縁性材料から形成されている。
構造は、前記半導体基板の前記分離領域に形成されたト
レンチと、前記トレンチ内に埋め込まれた絶縁物とを有
しており、前記絶縁膜は、前記トレンチ分離構造内の前
記絶縁物とは異なる絶縁性材料から形成されている。
【００２０】好ましい実施形態では、前記層間絶縁膜お
よび前記絶縁物はシリコン酸化膜から形成され、前記絶
縁膜はシリコン窒化膜から形成されている。
よび前記絶縁物はシリコン酸化膜から形成され、前記絶
縁膜はシリコン窒化膜から形成されている。
【００２１】 好ましい実施形態では、前記半導体基板
はシリコン基板であり、前記ソース／ドレイン領域は、
前記シリコン基板の上に成長した半導体層に形成されて
いる。また、本発明による他の半導体装置は、素子領域
および分離領域を有する半導体基板と、前記素子領域に
形成されたＭＯＳ型トランジスタと、前記分離領域に形
成されたトレンチ分離構造と、前記ＭＯＳ型トランジス
タおよび前記トレンチ分離構造上に形成された絶縁膜
と、前記絶縁膜上に形成され、前記ＭＯＳ型トランジス
タのソース／ドレイン領域の各領域に到達する第１の開
口部および第２の開口部を有する層間絶縁膜と、前記層
間絶縁膜に形成された前記第１の開口部および第２の開
口部を介して前記ソース／ドレイン領域にそれぞれ接触
する電極とを備え、前記絶縁膜は前記層間絶縁膜のエッ
チストップ層となる材料により形成されており、前記第
１の開口部および第２の開口部は、対応する前記ソース
／ドレイン領域各領域の一部と該一部に隣接する前記ト
レンチ分離構造の一部とにそれぞれ跨る領域上に形成さ
れており、前記半導体基板はシリコン基板であり、前記
ソース／ドレイン領域は、前記シリコン基板の上に成長
した半導体層に形成されている。
はシリコン基板であり、前記ソース／ドレイン領域は、
前記シリコン基板の上に成長した半導体層に形成されて
いる。また、本発明による他の半導体装置は、素子領域
および分離領域を有する半導体基板と、前記素子領域に
形成されたＭＯＳ型トランジスタと、前記分離領域に形
成されたトレンチ分離構造と、前記ＭＯＳ型トランジス
タおよび前記トレンチ分離構造上に形成された絶縁膜
と、前記絶縁膜上に形成され、前記ＭＯＳ型トランジス
タのソース／ドレイン領域の各領域に到達する第１の開
口部および第２の開口部を有する層間絶縁膜と、前記層
間絶縁膜に形成された前記第１の開口部および第２の開
口部を介して前記ソース／ドレイン領域にそれぞれ接触
する電極とを備え、前記絶縁膜は前記層間絶縁膜のエッ
チストップ層となる材料により形成されており、前記第
１の開口部および第２の開口部は、対応する前記ソース
／ドレイン領域各領域の一部と該一部に隣接する前記ト
レンチ分離構造の一部とにそれぞれ跨る領域上に形成さ
れており、前記半導体基板はシリコン基板であり、前記
ソース／ドレイン領域は、前記シリコン基板の上に成長
した半導体層に形成されている。
【００２２】本発明による半導体装置の製造方法は、半
導体基板の素子領域に形成されたＭＯＳ型トランジスタ
と、前記半導体基板の分離領域に形成されたトレンチ分
離構造とを備え、前記素子領域の上面と前記トレンチ分
離構造の上面との間には前記トレンチ分離構造の上面の
方が低い段差が形成され、前記段差の側面において前記
ＭＯＳ型トランジスタのソース／ドレイン領域の各領域
の少なくとも一部が露出している構造体を用意する工程
と、前記構造体上にエッチストップ層となる絶縁膜を堆
積する工程と、前記絶縁膜上に層間絶縁膜を堆積する工
程と、前記絶縁膜をエッチストップ層として、前記層間
絶縁膜における前記ソース／ドレイン領域の各領域の一
部と該一部に隣接する前記トレンチ分離構造の一部とに
それぞれ跨る領域の上側部分に対してエッチングを行な
うことにより、前記層間絶縁膜に第１の開口部および第
２の開口部を形成する工程と、前記層間絶縁膜に形成さ
れた前記第１の開口部および第２の開口部内の底面に露
出する前記絶縁膜に対して異方性エッチングを行なうこ
とによって、前記絶縁膜からなる絶縁性サイドウォール
スペーサを前記段差の側面上に形成すると共に、前記ソ
ース／ドレイン領域の表面を露出させる工程と、前記層
間絶縁膜に形成された前記第１の開口部および第２の開
口部を介して前記ソース／ドレイン領域に接触する電極
を形成する工程とを包含する。
導体基板の素子領域に形成されたＭＯＳ型トランジスタ
と、前記半導体基板の分離領域に形成されたトレンチ分
離構造とを備え、前記素子領域の上面と前記トレンチ分
離構造の上面との間には前記トレンチ分離構造の上面の
方が低い段差が形成され、前記段差の側面において前記
ＭＯＳ型トランジスタのソース／ドレイン領域の各領域
の少なくとも一部が露出している構造体を用意する工程
と、前記構造体上にエッチストップ層となる絶縁膜を堆
積する工程と、前記絶縁膜上に層間絶縁膜を堆積する工
程と、前記絶縁膜をエッチストップ層として、前記層間
絶縁膜における前記ソース／ドレイン領域の各領域の一
部と該一部に隣接する前記トレンチ分離構造の一部とに
それぞれ跨る領域の上側部分に対してエッチングを行な
うことにより、前記層間絶縁膜に第１の開口部および第
２の開口部を形成する工程と、前記層間絶縁膜に形成さ
れた前記第１の開口部および第２の開口部内の底面に露
出する前記絶縁膜に対して異方性エッチングを行なうこ
とによって、前記絶縁膜からなる絶縁性サイドウォール
スペーサを前記段差の側面上に形成すると共に、前記ソ
ース／ドレイン領域の表面を露出させる工程と、前記層
間絶縁膜に形成された前記第１の開口部および第２の開
口部を介して前記ソース／ドレイン領域に接触する電極
を形成する工程とを包含する。
【００２３】
【００２４】好ましい実施形態では、前記トレンチ分離
構造は、前記半導体基板の前記分離領域に形成されたト
レンチと、前記トレンチ内に埋め込まれた絶縁物とを有
しており、前記絶縁膜は、前記トレンチ分離構造内の前
記絶縁物とは異なる絶縁性材料から形成されている。
構造は、前記半導体基板の前記分離領域に形成されたト
レンチと、前記トレンチ内に埋め込まれた絶縁物とを有
しており、前記絶縁膜は、前記トレンチ分離構造内の前
記絶縁物とは異なる絶縁性材料から形成されている。
【００２５】好ましい実施形態では、前記層間絶縁膜お
よび前記絶縁物はシリコン酸化膜から形成され、前記絶
縁膜はシリコン窒化膜から形成されている。
よび前記絶縁物はシリコン酸化膜から形成され、前記絶
縁膜はシリコン窒化膜から形成されている。
【００２６】 好ましい実施形態では、前記半導体基板
はシリコン基板であり、前記ソース／ドレイン領域は、
前記シリコン基板の上に成長した半導体層に形成されて
いる。
はシリコン基板であり、前記ソース／ドレイン領域は、
前記シリコン基板の上に成長した半導体層に形成されて
いる。
【００２７】
【００２８】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００２９】（第１の実施形態）図３（ａ）〜（ｃ）な
らびに図４（ａ）および（ｂ）を参照しながら、本実施
形態にかかる半導体装置の製造方法を説明する。
らびに図４（ａ）および（ｂ）を参照しながら、本実施
形態にかかる半導体装置の製造方法を説明する。
【００３０】まず、図１（ａ）および（ｂ）を参照しな
がら説明した公知のプロセスを経て、図３（ａ）に示す
構造を作製する。この構造は、ｐ型シリコン基板３１の
分離領域に形成された深さ０．２〜０．６μｍ程度のト
レンチ４０と、トレンチ４０内を埋め込むＳｉＯ2膜４
１とを有しており、トレンチ４０およびＳｉＯ2膜４１
によってＳＴＩ構造が形成されている。
がら説明した公知のプロセスを経て、図３（ａ）に示す
構造を作製する。この構造は、ｐ型シリコン基板３１の
分離領域に形成された深さ０．２〜０．６μｍ程度のト
レンチ４０と、トレンチ４０内を埋め込むＳｉＯ2膜４
１とを有しており、トレンチ４０およびＳｉＯ2膜４１
によってＳＴＩ構造が形成されている。
【００３１】トレンチ４０に囲まれた領域は素子領域
（または活性領域）として機能する。図３（ａ）の構造
は、素子領域に形成されたゲート絶縁膜３２、ゲート絶
縁膜３２上に形成されたゲート電極（ゲート長：０．１
３〜０．２５μｍ、ゲート幅：２．０μｍ程度）３３、
および素子領域の表面に形成されたソース／ドレイン領
域３４を備えている。ソース／ドレイン領域３４は、相
対的に不純物濃度の低い部分と高い部分とから構成され
ている。また、ゲート電極３３の両側面はＳｉＯ2膜か
ら形成されたサイドウォールスペーサ３５ｂによって覆
われている。これらはＭＯＳ型トランジスタの構成要素
である。
（または活性領域）として機能する。図３（ａ）の構造
は、素子領域に形成されたゲート絶縁膜３２、ゲート絶
縁膜３２上に形成されたゲート電極（ゲート長：０．１
３〜０．２５μｍ、ゲート幅：２．０μｍ程度）３３、
および素子領域の表面に形成されたソース／ドレイン領
域３４を備えている。ソース／ドレイン領域３４は、相
対的に不純物濃度の低い部分と高い部分とから構成され
ている。また、ゲート電極３３の両側面はＳｉＯ2膜か
ら形成されたサイドウォールスペーサ３５ｂによって覆
われている。これらはＭＯＳ型トランジスタの構成要素
である。
【００３２】図３（ａ）の構造において、素子領域の上
面とＳｉＯ2膜４１の上面との間には段差が形成されて
いる。本実施形態の場合、図３（ａ）に示す工程段階に
おける段差の大きさは、２０〜１００ｎｍ程度である。
段差の大きさは、製造プロセス条件に応じて、５０ｎｍ
程度の範囲で変動する。ソース／ドレイン領域３４のチ
ャネル長方向サイズ（図２（ｂ）の距離Ｚに相当するサ
イズ）は、本実施形態の場合、０．１〜０．７μｍ程度
であり、接合深さは３０〜１５０ｎｍ程度である。
面とＳｉＯ2膜４１の上面との間には段差が形成されて
いる。本実施形態の場合、図３（ａ）に示す工程段階に
おける段差の大きさは、２０〜１００ｎｍ程度である。
段差の大きさは、製造プロセス条件に応じて、５０ｎｍ
程度の範囲で変動する。ソース／ドレイン領域３４のチ
ャネル長方向サイズ（図２（ｂ）の距離Ｚに相当するサ
イズ）は、本実施形態の場合、０．１〜０．７μｍ程度
であり、接合深さは３０〜１５０ｎｍ程度である。
【００３３】次に、図３（ｂ）に示すように、これらの
構造をシリコンナイトライドなどからなる絶縁膜（厚
さ：５０ｎｍ）４５で覆った後 図３（ｃ）に示すよう
に、絶縁膜４５上に層間絶縁膜（厚さ：０．５〜１．０
μｍ）３６をＣＶＤ法等によって堆積する。層間絶縁膜
３６の上面はＣＭＰ（化学的機械研磨）法で平坦化する
ことが好ましい。
構造をシリコンナイトライドなどからなる絶縁膜（厚
さ：５０ｎｍ）４５で覆った後 図３（ｃ）に示すよう
に、絶縁膜４５上に層間絶縁膜（厚さ：０．５〜１．０
μｍ）３６をＣＶＤ法等によって堆積する。層間絶縁膜
３６の上面はＣＭＰ（化学的機械研磨）法で平坦化する
ことが好ましい。
【００３４】絶縁膜４５は、層間絶縁膜３６の材料とは
異なる材料から形成する。より詳細には、層間絶縁膜３
６をエッチングする際に、絶縁膜４５がエッチストップ
層として機能する材料から形成することが好ましい。層
間絶縁膜３６としてシリコン酸化膜や低誘電率有機膜、
またはこれらの多層膜を用いる場合、絶縁膜４５はシリ
コンナイトライド膜から形成することが好ましい。エッ
チング選択比を充分に大きくすることが容易だからであ
る。また、絶縁膜４５はカバレッジの良い膜であること
が好ましいため、好適にはＣＶＤ法によって堆積され
る。
異なる材料から形成する。より詳細には、層間絶縁膜３
６をエッチングする際に、絶縁膜４５がエッチストップ
層として機能する材料から形成することが好ましい。層
間絶縁膜３６としてシリコン酸化膜や低誘電率有機膜、
またはこれらの多層膜を用いる場合、絶縁膜４５はシリ
コンナイトライド膜から形成することが好ましい。エッ
チング選択比を充分に大きくすることが容易だからであ
る。また、絶縁膜４５はカバレッジの良い膜であること
が好ましいため、好適にはＣＶＤ法によって堆積され
る。
【００３５】絶縁膜４５は、ソース／ドレイン領域３４
と金属プラグとの間の電気的絶縁を達成する機能を発揮
する。絶縁膜４５が薄すぎると、この機能が劣化するた
め、絶縁膜４５の厚さは少なくとも２０ｎｍは必要であ
ると考えられる。また、絶縁膜４５が厚すぎると、オー
バーエッチングするための時間が大きくなり、その分、
ＳｉＯ2膜４１のほり下がりも大きくなってしまうとい
う弊害が生じ得るため、絶縁膜４５の厚さは１００ｎｍ
以下であることが好ましい。結局、絶縁膜４５の好まし
い厚さの範囲は、２０〜１００ｎｍである。
と金属プラグとの間の電気的絶縁を達成する機能を発揮
する。絶縁膜４５が薄すぎると、この機能が劣化するた
め、絶縁膜４５の厚さは少なくとも２０ｎｍは必要であ
ると考えられる。また、絶縁膜４５が厚すぎると、オー
バーエッチングするための時間が大きくなり、その分、
ＳｉＯ2膜４１のほり下がりも大きくなってしまうとい
う弊害が生じ得るため、絶縁膜４５の厚さは１００ｎｍ
以下であることが好ましい。結局、絶縁膜４５の好まし
い厚さの範囲は、２０〜１００ｎｍである。
【００３６】次に、公知のリソグラフィ技術を用いて、
図３（ｃ）に示すように、コンタクトホールの位置と形
状を規定する開口部４７を備えたレジストマスク４６を
層間絶縁膜３６上に形成する。この後、例えばＣＦ4等
のＳｉＯ2エッチング用ガスを用いて圧力３Ｐａのもと
ＲＦパワーを５００Ｗというエッチング条件のもと、図
４（ａ）に示すように層間絶縁膜３６をエッチングし、
それによってコンタクトホール４８を層間絶縁膜３６中
に形成する。このコンタクトエッチングは絶縁膜４５の
表面が露出するまで実行する。本実施形態の絶縁膜４５
はシリコンナイトライドから形成されているため、コン
タクトエッチングによって絶縁膜４５のエッチングはほ
とんど起こらず、絶縁膜４５はエッチストップ層として
機能する。層間絶縁膜３６をその厚さ分だけエッチング
するために必要なエッチング時間を充分に越える時間、
コンタクトエッチングを行い（オーバーエッチングの実
行）、コンタクトホール４８の底面に露出する絶縁膜４
５上にシリコン酸化膜の残さがほとんど残らないようす
ることができる。
図３（ｃ）に示すように、コンタクトホールの位置と形
状を規定する開口部４７を備えたレジストマスク４６を
層間絶縁膜３６上に形成する。この後、例えばＣＦ4等
のＳｉＯ2エッチング用ガスを用いて圧力３Ｐａのもと
ＲＦパワーを５００Ｗというエッチング条件のもと、図
４（ａ）に示すように層間絶縁膜３６をエッチングし、
それによってコンタクトホール４８を層間絶縁膜３６中
に形成する。このコンタクトエッチングは絶縁膜４５の
表面が露出するまで実行する。本実施形態の絶縁膜４５
はシリコンナイトライドから形成されているため、コン
タクトエッチングによって絶縁膜４５のエッチングはほ
とんど起こらず、絶縁膜４５はエッチストップ層として
機能する。層間絶縁膜３６をその厚さ分だけエッチング
するために必要なエッチング時間を充分に越える時間、
コンタクトエッチングを行い（オーバーエッチングの実
行）、コンタクトホール４８の底面に露出する絶縁膜４
５上にシリコン酸化膜の残さがほとんど残らないようす
ることができる。
【００３７】本実施形態では、コンタクトホール４８の
サイズを例えば０．１６〜０．３μｍ径とする。このサ
イズは、ソース／ドレイン領域３４のチャネル長方向サ
イズ（図２（ｂ）の距離Ｚに相当するサイズ）に比較し
て、５０〜１００％程度の大きさを持つ。
サイズを例えば０．１６〜０．３μｍ径とする。このサ
イズは、ソース／ドレイン領域３４のチャネル長方向サ
イズ（図２（ｂ）の距離Ｚに相当するサイズ）に比較し
て、５０〜１００％程度の大きさを持つ。
【００３８】次に、絶縁膜４５に対する異方性の強いエ
ッチングを行う。図４（ａ）に示すように、このエッチ
ングによって、コンタクトホール４８の底面に位置する
絶縁膜４５の大部分は除去されるが、段差の近傍に位置
する部分はサイドウォールスペーサ４５ｂとして残存
し、段差の側面を覆う。この絶縁膜４５から形成された
サイドウォールスペーサ４５ｂの厚さは、２０〜１００
ｎｍ程度である。
ッチングを行う。図４（ａ）に示すように、このエッチ
ングによって、コンタクトホール４８の底面に位置する
絶縁膜４５の大部分は除去されるが、段差の近傍に位置
する部分はサイドウォールスペーサ４５ｂとして残存
し、段差の側面を覆う。この絶縁膜４５から形成された
サイドウォールスペーサ４５ｂの厚さは、２０〜１００
ｎｍ程度である。
【００３９】上記異方性エッチングは、例えばＣｌ2＋
ＣＨＦ3等のＳｉＮエッチング用ガスを用いて圧力５Ｐ
ａのもとＲＦパワーを２５０Ｗとして実行されるため、
トレンチ４０内のＳｉＯ2膜４１はほとんどエッチング
されない。このため、図３（ａ）に示されている段差の
大きさは、図４（ａ）に示すエッチング工程によって増
加しない。
ＣＨＦ3等のＳｉＮエッチング用ガスを用いて圧力５Ｐ
ａのもとＲＦパワーを２５０Ｗとして実行されるため、
トレンチ４０内のＳｉＯ2膜４１はほとんどエッチング
されない。このため、図３（ａ）に示されている段差の
大きさは、図４（ａ）に示すエッチング工程によって増
加しない。
【００４０】次に、図４（ｂ）に示すように、コンタク
トホール４８の内部をタングステンなどの導電性プラグ
４９によって埋め込む。この導電性プラグ４９は層間絶
縁膜３６上に形成された不図示の上層配線とソース／ド
レイン領域３４との間の電気的導通を実現するドレイン
電極としての役割を果たす。導電性プラグ４９は、例え
ばスパッタ法でタングステン膜を堆積した後、ＣＭＰ
（化学的機械研磨）法などの平坦化技術を用いて不要部
分を削除することによって形成され得る。他に、選択成
長法によって導電性プラグ４９を形成しても良い。いず
れにしても、導電性プラグ４９は、ソース／ドレイン領
域３４の上面と接触しており、そこで電気的コンタクト
が実現している。
トホール４８の内部をタングステンなどの導電性プラグ
４９によって埋め込む。この導電性プラグ４９は層間絶
縁膜３６上に形成された不図示の上層配線とソース／ド
レイン領域３４との間の電気的導通を実現するドレイン
電極としての役割を果たす。導電性プラグ４９は、例え
ばスパッタ法でタングステン膜を堆積した後、ＣＭＰ
（化学的機械研磨）法などの平坦化技術を用いて不要部
分を削除することによって形成され得る。他に、選択成
長法によって導電性プラグ４９を形成しても良い。いず
れにしても、導電性プラグ４９は、ソース／ドレイン領
域３４の上面と接触しており、そこで電気的コンタクト
が実現している。
【００４１】このように本実施形態によれば、ソース／
ドレイン領域３４のｐｎ接合部のうち段差の側面上に位
置する部分がサイドウォールスペーサ４５ｂによって覆
われているため、ソース／ドレイン領域３４のｐｎ接合
部は導電性プラグ４９と接触していない。サイドウォー
ルスペーサ４５ｂは絶縁性を有しているため、図１
（ｄ）の矢印で模式的に示すような経路で電流リークは
生じない。
ドレイン領域３４のｐｎ接合部のうち段差の側面上に位
置する部分がサイドウォールスペーサ４５ｂによって覆
われているため、ソース／ドレイン領域３４のｐｎ接合
部は導電性プラグ４９と接触していない。サイドウォー
ルスペーサ４５ｂは絶縁性を有しているため、図１
（ｄ）の矢印で模式的に示すような経路で電流リークは
生じない。
【００４２】（第２の実施形態）図５（ａ）〜（ｄ）を
参照しながら、本実施形態にかかる半導体装置の製造方
法を説明する。
参照しながら、本実施形態にかかる半導体装置の製造方
法を説明する。
【００４３】まず、図１（ａ）〜（ｃ）を参照しながら
説明した公知のプロセスを経て、図５（ａ）に示す構造
を作製する。この構造は、基本的には、図３（ａ）の構
造と同様であるが、層間絶縁膜３６が基板３１の上面を
覆っている点と、層間絶縁膜３６上に開口部４７を備え
たレジストマスク４６が形成されている点で異なる。レ
ジストマスク４６は、通常のリソグラフィ技術によって
形成され、開口部４７は、層間絶縁膜３６中に形成すべ
きコンタクトホールの位置と形状を規定する。
説明した公知のプロセスを経て、図５（ａ）に示す構造
を作製する。この構造は、基本的には、図３（ａ）の構
造と同様であるが、層間絶縁膜３６が基板３１の上面を
覆っている点と、層間絶縁膜３６上に開口部４７を備え
たレジストマスク４６が形成されている点で異なる。レ
ジストマスク４６は、通常のリソグラフィ技術によって
形成され、開口部４７は、層間絶縁膜３６中に形成すべ
きコンタクトホールの位置と形状を規定する。
【００４４】次に、例えばＣＦ4等のＳｉＯ2エッチング
用ガスを用いて圧力３ＰａのもとＲＦパワーを５００Ｗ
というエッチング条件のもと、図５（ｂ）に示すように
層間絶縁膜３６をエッチングし、それによってコンタク
トホール４８を層間絶縁膜３６中に形成する。このコン
タクトエッチングはシリコン基板３１の表面（ソース／
ドレイン領域３４）が露出するまで実行する。このコン
タクトエッチングによってＳＴＩ構造中のＳｉＯ2膜４
１のエッチングが生じ、段差の大きさが５０〜２００ｎ
ｍ程度に増加する。
用ガスを用いて圧力３ＰａのもとＲＦパワーを５００Ｗ
というエッチング条件のもと、図５（ｂ）に示すように
層間絶縁膜３６をエッチングし、それによってコンタク
トホール４８を層間絶縁膜３６中に形成する。このコン
タクトエッチングはシリコン基板３１の表面（ソース／
ドレイン領域３４）が露出するまで実行する。このコン
タクトエッチングによってＳＴＩ構造中のＳｉＯ2膜４
１のエッチングが生じ、段差の大きさが５０〜２００ｎ
ｍ程度に増加する。
【００４５】レジストマスク４６を除去した後、図５
（ｃ）に示すように、コンタクトホール４８の内壁およ
び段差側面上に絶縁性サイドウォールスペーサ５０を形
成する。この絶縁性サイドウォールスペーサ５０は、シ
リコンナイトライドなどからなる絶縁膜（厚さ：１０〜
５０ｎｍ）で図５（ｂ）の構造を覆った後、この絶縁膜
に対して異方性の強いエッチングを行うことによって形
成される。
（ｃ）に示すように、コンタクトホール４８の内壁およ
び段差側面上に絶縁性サイドウォールスペーサ５０を形
成する。この絶縁性サイドウォールスペーサ５０は、シ
リコンナイトライドなどからなる絶縁膜（厚さ：１０〜
５０ｎｍ）で図５（ｂ）の構造を覆った後、この絶縁膜
に対して異方性の強いエッチングを行うことによって形
成される。
【００４６】次に、図５（ｄ）に示すように、コンタク
トホール４８内をタングステンなどの導電性プラグ４９
によって埋め込む。導電性プラグ４９は層間絶縁膜３６
上に形成された不図示の上層配線とソース／ドレイン領
域３４との間の電気的導通を実現するドレイン電極とし
ての役割を果たす。導電性プラグ４９は、例えば、スパ
ッタ法でタングステン膜を堆積した後、ＣＭＰ（化学的
機械研磨）法などの平坦化技術を用いて不要部分を削除
することによって形成され得る。他に、選択成長法によ
って導電性プラグ４９を形成しても良い。この実施形態
においても、導電性プラグ４９はソース／ドレイン領域
３４の上面と接触しており、そこで電気的コンタクトが
実現している。
トホール４８内をタングステンなどの導電性プラグ４９
によって埋め込む。導電性プラグ４９は層間絶縁膜３６
上に形成された不図示の上層配線とソース／ドレイン領
域３４との間の電気的導通を実現するドレイン電極とし
ての役割を果たす。導電性プラグ４９は、例えば、スパ
ッタ法でタングステン膜を堆積した後、ＣＭＰ（化学的
機械研磨）法などの平坦化技術を用いて不要部分を削除
することによって形成され得る。他に、選択成長法によ
って導電性プラグ４９を形成しても良い。この実施形態
においても、導電性プラグ４９はソース／ドレイン領域
３４の上面と接触しており、そこで電気的コンタクトが
実現している。
【００４７】このように本実施形態によっても、ソース
／ドレイン領域３４のｐｎ接合部のうち段差の側面上に
位置する部分が絶縁性サイドウォールスペーサ５０によ
って覆われているため、ソース／ドレイン領域３４のｐ
ｎ接合部は導電性プラグ４９と接触していない。その結
果、図１（ｄ）の矢印で模式的に示すような経路で電流
リークは生じない。
／ドレイン領域３４のｐｎ接合部のうち段差の側面上に
位置する部分が絶縁性サイドウォールスペーサ５０によ
って覆われているため、ソース／ドレイン領域３４のｐ
ｎ接合部は導電性プラグ４９と接触していない。その結
果、図１（ｄ）の矢印で模式的に示すような経路で電流
リークは生じない。
【００４８】図６を参照しながら、本発明の半導体装置
の平面レイアウト例を説明する。図６からわかるよう
に、アイランド状の素子領域６０が分離領域に囲まれて
おり、分離領域にはＳＴＩ構造用トレンチ４１が形成さ
れている。簡単のため、図６では単一の素子領域６０だ
けが記載されているが、現実にはシリコン基板表面に多
数の素子領域６０が配列している。ゲート電極３３は配
線形状を有しており、素子領域６０を横切っている。コ
ンタクトホール４８は、素子領域６０とトレンチ４１と
の境界部分を横切るようにパターニングされる。電極と
ソース／ドレイン領域との間に電気的コンタクトは、素
子領域６０とコンタクトホール４８とが重なり合う領域
（現実のコンタクト領域）において達成される。この現
実のコンタクト領域の面積は、コンタクトホールの断面
積よりも小さい。もしコンタクトホール４８を素子領域
６０からトレンチ４１へはみ出さないように形成しよう
とすると、コンタクトホール４８はゲート電極３３に重
なるようにパターニングされるか、あるいは図示されて
いる大きさの半分程度以下の大きさに縮小して形成され
ることになる。コンタクトホール４８の大きさをこれ以
上に縮小することは困難であるため、図６に示すよう
に、素子領域６０と分離領域との境界を横切る比較的に
広い領域上にコンタクトホール４８を配置させることが
好ましい。
の平面レイアウト例を説明する。図６からわかるよう
に、アイランド状の素子領域６０が分離領域に囲まれて
おり、分離領域にはＳＴＩ構造用トレンチ４１が形成さ
れている。簡単のため、図６では単一の素子領域６０だ
けが記載されているが、現実にはシリコン基板表面に多
数の素子領域６０が配列している。ゲート電極３３は配
線形状を有しており、素子領域６０を横切っている。コ
ンタクトホール４８は、素子領域６０とトレンチ４１と
の境界部分を横切るようにパターニングされる。電極と
ソース／ドレイン領域との間に電気的コンタクトは、素
子領域６０とコンタクトホール４８とが重なり合う領域
（現実のコンタクト領域）において達成される。この現
実のコンタクト領域の面積は、コンタクトホールの断面
積よりも小さい。もしコンタクトホール４８を素子領域
６０からトレンチ４１へはみ出さないように形成しよう
とすると、コンタクトホール４８はゲート電極３３に重
なるようにパターニングされるか、あるいは図示されて
いる大きさの半分程度以下の大きさに縮小して形成され
ることになる。コンタクトホール４８の大きさをこれ以
上に縮小することは困難であるため、図６に示すよう
に、素子領域６０と分離領域との境界を横切る比較的に
広い領域上にコンタクトホール４８を配置させることが
好ましい。
【００４９】（第３の実施形態）次に、図７（ａ）〜
（ｃ）および図８（ａ）〜（ｃ）を参照しながら本発明
による半導体装置の他の実施形態を説明する。
（ｃ）および図８（ａ）〜（ｃ）を参照しながら本発明
による半導体装置の他の実施形態を説明する。
【００５０】まず、図７（ａ）に示す構造を作製する。
この構造は、シリコン基板７１の分離領域に形成された
トレンチ（深さ：０．４μｍ）と、トレンチ内を埋め込
むＳｉＯ2膜７２とを有しており、トレンチおよびＳｉ
Ｏ2膜７２によってＳＴＩ構造が形成されている。分離
領域に囲まれた領域は素子領域または活性領域として機
能する。図７（ａ）の構造は、素子領域に形成されたゲ
ート絶縁膜７３、ゲート絶縁膜７３上に形成されたゲー
ト電極７４、ゲート電極７４上に設けられた絶縁膜７
５、およびシリコン基板７１に形成されたソース／ドレ
イン領域７６を備えている。これらはＭＯＳ型トランジ
スタの構成要素である。更に、素子領域および分離領域
の両方を覆うようにしてＳｉＯ2膜（厚さ：０．１μ
ｍ）７７が形成され、そのＳｉＯ2膜７７上にはシリコ
ンナイトライド膜（厚さ：０．５μｍ）７８が堆積され
る。ＳｉＯ2膜７７およびシリコンナイトライド膜７８
は、例えばＣＶＤ法等によって形成されるが、ＳｉＯ2
膜７７は熱酸化法によっても形成され得る。
この構造は、シリコン基板７１の分離領域に形成された
トレンチ（深さ：０．４μｍ）と、トレンチ内を埋め込
むＳｉＯ2膜７２とを有しており、トレンチおよびＳｉ
Ｏ2膜７２によってＳＴＩ構造が形成されている。分離
領域に囲まれた領域は素子領域または活性領域として機
能する。図７（ａ）の構造は、素子領域に形成されたゲ
ート絶縁膜７３、ゲート絶縁膜７３上に形成されたゲー
ト電極７４、ゲート電極７４上に設けられた絶縁膜７
５、およびシリコン基板７１に形成されたソース／ドレ
イン領域７６を備えている。これらはＭＯＳ型トランジ
スタの構成要素である。更に、素子領域および分離領域
の両方を覆うようにしてＳｉＯ2膜（厚さ：０．１μ
ｍ）７７が形成され、そのＳｉＯ2膜７７上にはシリコ
ンナイトライド膜（厚さ：０．５μｍ）７８が堆積され
る。ＳｉＯ2膜７７およびシリコンナイトライド膜７８
は、例えばＣＶＤ法等によって形成されるが、ＳｉＯ2
膜７７は熱酸化法によっても形成され得る。
【００５１】次に、図７（ｂ）に示すように、シリコン
ナイトライド膜７８に対する異方性の高いエッチングを
行うことによって、シリコンナイトライド膜７８の大部
分を除去し、シリコンナイトライド膜７８からなるサイ
ドウォールスペーサ７８ｂをゲート電極構造の側壁に形
成する。エッチング条件は、例えばＣｌ2＋ＣＨＦ3等の
ＳｉＮエッチング用ガスを用いて圧力５ＰａのもとＲＦ
パワーを２５０Ｗである。チャネル長方向に沿って計測
したサイドウォールスペーサ７８ｂのサイズは、１０〜
５０ｎｍとなる。このエッチング条件のもとでは、シリ
コンナイトライド膜７８の下に位置していたＳｉＯ2膜
７７はほとんどエッチングされない。
ナイトライド膜７８に対する異方性の高いエッチングを
行うことによって、シリコンナイトライド膜７８の大部
分を除去し、シリコンナイトライド膜７８からなるサイ
ドウォールスペーサ７８ｂをゲート電極構造の側壁に形
成する。エッチング条件は、例えばＣｌ2＋ＣＨＦ3等の
ＳｉＮエッチング用ガスを用いて圧力５ＰａのもとＲＦ
パワーを２５０Ｗである。チャネル長方向に沿って計測
したサイドウォールスペーサ７８ｂのサイズは、１０〜
５０ｎｍとなる。このエッチング条件のもとでは、シリ
コンナイトライド膜７８の下に位置していたＳｉＯ2膜
７７はほとんどエッチングされない。
【００５２】次に、図７（ｃ）に示すように、図７
（ｂ）の構造を覆う第２のシリコンナイトライド膜（厚
さ：０．０５μｍ）８２をＣＶＤ法によって堆積した
後、その上に層間絶縁膜（厚さ：１μｍ）７９をＣＶＤ
法によって堆積する。次に、リソグラフィ技術およびエ
ッチング技術を用いて、で層間絶縁膜７９中にコンタク
トホール８０を形成する。コンタクトホール８０は、レ
イアウト上、図６に示す位置に形成されるが、その実際
の平面形状は、矩形ではなく円または長円であってもよ
い。未コンタクトホール８０を形成するために行う層間
絶縁膜７９のエッチングは、例えばＣＦ4等のＳｉＯ2エ
ッチング用ガスを用いて圧力３ＰａのもとＲＦパワーを
５００Ｗというエッチング条件で実行される。このた
め、層間絶縁膜７９の下地シリコンナイトライド膜８２
は、ほとんどエッチングされず、エッチストップ膜とし
て機能する。層間絶縁膜７９のエッチングが終了したと
き、コンタクトホール８０の底面にはシリコンナイトラ
イド膜８２が存在している。
（ｂ）の構造を覆う第２のシリコンナイトライド膜（厚
さ：０．０５μｍ）８２をＣＶＤ法によって堆積した
後、その上に層間絶縁膜（厚さ：１μｍ）７９をＣＶＤ
法によって堆積する。次に、リソグラフィ技術およびエ
ッチング技術を用いて、で層間絶縁膜７９中にコンタク
トホール８０を形成する。コンタクトホール８０は、レ
イアウト上、図６に示す位置に形成されるが、その実際
の平面形状は、矩形ではなく円または長円であってもよ
い。未コンタクトホール８０を形成するために行う層間
絶縁膜７９のエッチングは、例えばＣＦ4等のＳｉＯ2エ
ッチング用ガスを用いて圧力３ＰａのもとＲＦパワーを
５００Ｗというエッチング条件で実行される。このた
め、層間絶縁膜７９の下地シリコンナイトライド膜８２
は、ほとんどエッチングされず、エッチストップ膜とし
て機能する。層間絶縁膜７９のエッチングが終了したと
き、コンタクトホール８０の底面にはシリコンナイトラ
イド膜８２が存在している。
【００５３】次に、シリコンナイトライドを選択的にエ
ッチングする異方性の高い条件で、コンタクトホール８
０内の底部に存在していたシリコンナイトライド膜８２
およびサイドウォールスペーサ７８ｂをコンタクトホー
ル８０内から除去する（図８（ａ））。このエッチング
によって、コンタクトホール８０の底部にＳｉＯ2膜７
７があらわれる。
ッチングする異方性の高い条件で、コンタクトホール８
０内の底部に存在していたシリコンナイトライド膜８２
およびサイドウォールスペーサ７８ｂをコンタクトホー
ル８０内から除去する（図８（ａ））。このエッチング
によって、コンタクトホール８０の底部にＳｉＯ2膜７
７があらわれる。
【００５４】次に、図８（ｂ）に示すように、コンタク
トホール８０の底部に位置するＳｉＯ2膜７７を選択的
にエッチングし、ソース／ドレイン領域７６の表面を露
出させる。ＳｉＯ2膜７７は、その厚さが０．１μｍと
薄く形成されているため、比較的短時間でほぼ完全にソ
ース／ドレイン領域７６上から除去される。このため、
ＳｉＯ2膜７７のエッチングによって、トレンチ内のＳ
ｉＯ2膜７２が深く掘り下げられることは無い。従っ
て、ソース／ドレイン領域７６の上面とトレンチ内Ｓｉ
Ｏ2膜７２の上面との間に大きな段差は形成されず、ソ
ース／ドレイン領域７６のｐｎ接合部が段差側面に現れ
ることもない。言い換えると、ソース／ドレイン領域７
６のｐｎ接合部は、トレンチ内のＳｉＯ2膜７２によっ
て完全に覆われている。
トホール８０の底部に位置するＳｉＯ2膜７７を選択的
にエッチングし、ソース／ドレイン領域７６の表面を露
出させる。ＳｉＯ2膜７７は、その厚さが０．１μｍと
薄く形成されているため、比較的短時間でほぼ完全にソ
ース／ドレイン領域７６上から除去される。このため、
ＳｉＯ2膜７７のエッチングによって、トレンチ内のＳ
ｉＯ2膜７２が深く掘り下げられることは無い。従っ
て、ソース／ドレイン領域７６の上面とトレンチ内Ｓｉ
Ｏ2膜７２の上面との間に大きな段差は形成されず、ソ
ース／ドレイン領域７６のｐｎ接合部が段差側面に現れ
ることもない。言い換えると、ソース／ドレイン領域７
６のｐｎ接合部は、トレンチ内のＳｉＯ2膜７２によっ
て完全に覆われている。
【００５５】次に、図８（ｃ）に示すように、コンタク
トホール内に金属プラグ８１を埋め込み、電極として機
能する金属プラグ８１とソース／ドレイン領域７６との
コンタクトを達成する。図８（ｃ）からわかるように、
ソース／ドレイン領域７６と基板７１との間に金属プラ
グ８１を介した電流リークの経路は形成されない。
トホール内に金属プラグ８１を埋め込み、電極として機
能する金属プラグ８１とソース／ドレイン領域７６との
コンタクトを達成する。図８（ｃ）からわかるように、
ソース／ドレイン領域７６と基板７１との間に金属プラ
グ８１を介した電流リークの経路は形成されない。
【００５６】なお、ＳｉＯ2膜７７の好ましい厚さ範囲
は、２０〜５０ｎｍである。また、第２のシリコンナイ
トライド膜８２の好ましい厚さ範囲は２０〜５０ｎｍで
ある。
は、２０〜５０ｎｍである。また、第２のシリコンナイ
トライド膜８２の好ましい厚さ範囲は２０〜５０ｎｍで
ある。
【００５７】（第４の実施形態）次に、図９（ａ）およ
び（ｂ）を参照しながら本発明による半導体装置の更に
他の実施形態を説明する。
び（ｂ）を参照しながら本発明による半導体装置の更に
他の実施形態を説明する。
【００５８】図９（ａ）は、ソース／ドレイン領域がシ
リコン基板上にエピタキシャル成長したシリコン層に形
成されている半導体装置の断面を示している。
リコン基板上にエピタキシャル成長したシリコン層に形
成されている半導体装置の断面を示している。
【００５９】この半導体装置は、前述の実施形態と同様
に、ｐ型シリコン基板９１の素子領域に形成されたＭＯ
Ｓ型トランジスタと、分離領域に形成されたトレンチ分
離構造９２とを備えている。この実施形態に特徴的な点
は、シリコン基板９１の素子領域上にエピタキシャル成
長したシリコン層９７が有しており、そのシリコン層９
７がＭＯＳ型トランジスタのソース／ドレイン領域とし
て機能する点にある。
に、ｐ型シリコン基板９１の素子領域に形成されたＭＯ
Ｓ型トランジスタと、分離領域に形成されたトレンチ分
離構造９２とを備えている。この実施形態に特徴的な点
は、シリコン基板９１の素子領域上にエピタキシャル成
長したシリコン層９７が有しており、そのシリコン層９
７がＭＯＳ型トランジスタのソース／ドレイン領域とし
て機能する点にある。
【００６０】ＭＯＳ型トランジスタのゲート構造は、シ
リコン基板９１上に形成されたゲート絶縁膜９３と、ゲ
ート絶縁膜９３上に形成されたゲート電極９４と、ゲー
ト電極９４上に形成された絶縁層９５とを有している。
このゲート構造の側面はサイドウォール絶縁膜９６によ
って覆われている。ＭＯＳ型トランジスタおよびトレン
チ分離構造は、比較的に薄いシリコンナイトライド膜９
９と比較的に厚い層間絶縁膜１００によって覆われてい
る。層間絶縁膜９９には開口部が形成され、この開口部
はＭＯＳ型トランジスタのソース・ドレイン不純物拡散
層の一部およびトレンチ分離構造の一部に達している。
層間絶縁膜１００の開口部内には電極プラグ１０１設け
られ、この電極プラグ１０１はソース・ドレイン不純物
拡散領域にコンタクトしている。
リコン基板９１上に形成されたゲート絶縁膜９３と、ゲ
ート絶縁膜９３上に形成されたゲート電極９４と、ゲー
ト電極９４上に形成された絶縁層９５とを有している。
このゲート構造の側面はサイドウォール絶縁膜９６によ
って覆われている。ＭＯＳ型トランジスタおよびトレン
チ分離構造は、比較的に薄いシリコンナイトライド膜９
９と比較的に厚い層間絶縁膜１００によって覆われてい
る。層間絶縁膜９９には開口部が形成され、この開口部
はＭＯＳ型トランジスタのソース・ドレイン不純物拡散
層の一部およびトレンチ分離構造の一部に達している。
層間絶縁膜１００の開口部内には電極プラグ１０１設け
られ、この電極プラグ１０１はソース・ドレイン不純物
拡散領域にコンタクトしている。
【００６１】図９（ａ）の構造では、シリコン層９７に
ドープされたｎ型不純物がシリコン基板９１の表面より
基板内部にまで浅く拡散し、ソース／ドレイン領域のた
めのｎ型不純物層とシリコン基板９１との間でｐｎ接合
９８を形成している。
ドープされたｎ型不純物がシリコン基板９１の表面より
基板内部にまで浅く拡散し、ソース／ドレイン領域のた
めのｎ型不純物層とシリコン基板９１との間でｐｎ接合
９８を形成している。
【００６２】この実施形態でも、素子領域の上面とトレ
ンチ分離構造の上面との間には段差が形成されており、
ソース・ドレイン不純物拡散層の少なくとも一方が段差
の側面に達しているが、段差の側面と電極１０１との間
には絶縁性サイドウォールスペーサ９９ｂが挿入されて
いる。絶縁性サイドウォールスペーサ９９ｂは、図３〜
図４を参照しながら説明した方法と同様の方法で製造さ
れる。
ンチ分離構造の上面との間には段差が形成されており、
ソース・ドレイン不純物拡散層の少なくとも一方が段差
の側面に達しているが、段差の側面と電極１０１との間
には絶縁性サイドウォールスペーサ９９ｂが挿入されて
いる。絶縁性サイドウォールスペーサ９９ｂは、図３〜
図４を参照しながら説明した方法と同様の方法で製造さ
れる。
【００６３】図９（ｂ）は、図９（ａ）の半導体装置を
改変した装置である。図９（ｂ）の装置と図９（ａ）の
装置との間の相違点は、以下の二点にある。
改変した装置である。図９（ｂ）の装置と図９（ａ）の
装置との間の相違点は、以下の二点にある。
【００６４】まず、図９（ａ）の装置では、ソース／ド
レイン領域のための不純物拡散層がシリコン基板９１に
まで達していたが、図９（ｂ）の装置では、ソース／ド
レイン領域のための不純物拡散層がシリコン層９７の内
部に存在している。
レイン領域のための不純物拡散層がシリコン基板９１に
まで達していたが、図９（ｂ）の装置では、ソース／ド
レイン領域のための不純物拡散層がシリコン層９７の内
部に存在している。
【００６５】次に、図９（ａ）の装置では、絶縁性サイ
ドウォールスペーサ９９ｂがコンタクトホールの内側面
には存在していなかったが、図９（ｂ）の装置では、絶
縁性サイドウォールスペーサ１０２がコンタクトホール
の内側面に存在している。このような絶縁性サイドウォ
ールスペーサ１０２は、図５を参照しながら説明した方
法で形成できる。
ドウォールスペーサ９９ｂがコンタクトホールの内側面
には存在していなかったが、図９（ｂ）の装置では、絶
縁性サイドウォールスペーサ１０２がコンタクトホール
の内側面に存在している。このような絶縁性サイドウォ
ールスペーサ１０２は、図５を参照しながら説明した方
法で形成できる。
【００６６】図９（ｂ）の半導体装置によれば、ソース
／ドレイン領域がシリコン層９７の内部に形成されてい
るため、ゲート電極９４の下方に形成されるチャネル
と、ソース／ドレイン領域との間に比較的に大きなオフ
セット領域を形成できる。
／ドレイン領域がシリコン層９７の内部に形成されてい
るため、ゲート電極９４の下方に形成されるチャネル
と、ソース／ドレイン領域との間に比較的に大きなオフ
セット領域を形成できる。
【００６７】（第５の実施形態）以下に、図１０（ａ）
から（ｇ）を参照しながら、本発明の半導体装置の製造
方法の他の実施形態を説明する。図では、単一のＮチャ
ネルＭＯＳ型トランジスタが記載されているが、現実に
は、多数のトランジスタが同一基板上に集積される。
から（ｇ）を参照しながら、本発明の半導体装置の製造
方法の他の実施形態を説明する。図では、単一のＮチャ
ネルＭＯＳ型トランジスタが記載されているが、現実に
は、多数のトランジスタが同一基板上に集積される。
【００６８】まず、図１０（ａ）に示すように、公知の
製造工程によってＰ型シリコン基板２０１の選択された
領域にＳＴＩ構造２０２を形成した後、ゲート酸化膜
（厚さ：３〜８ｎｍ）２０３を形成する。ＳＴＩ構造２
０２は、シリコン基板２０１の主面における分離領域
（フィールド領域）に形成される。シリコン基板２０１
の主面のうちＳＴＩ構造２０２が形成されていない領域
はトランジスタの活性領域のために使用される。公知の
方法を用いて、ゲート絶縁膜２０３を形成した後、下層
Ｎ型多結晶シリコン層（厚さ：１００〜３００ｎｍ）２
０４および上層キャップ層（厚さ：５０〜２００ｎｍ）
２０５を含むゲート構造をゲート酸化膜２０３上に形成
する。このゲート構造は、薄膜堆積工程、リソグラフィ
工程およびエッチング工程を経て形成される。チャネル
長方向に沿って計測したゲート構造のサイズ、すなわち
ゲート長Ｌは、例えば０．１〜０．２μｍに設定され、
ゲート幅Ｗ（チャネル幅）は例えば１〜１０μｍに設定
され得る。なお、本実施形態のキャップ層２０５は二酸
化シリコン（ＳｉＯ2）から形成している。キャップ層
２０５はシリコンナイトライド（Ｓｉ3Ｎ4等）やその他
の絶縁性材料から形成しても良い。
製造工程によってＰ型シリコン基板２０１の選択された
領域にＳＴＩ構造２０２を形成した後、ゲート酸化膜
（厚さ：３〜８ｎｍ）２０３を形成する。ＳＴＩ構造２
０２は、シリコン基板２０１の主面における分離領域
（フィールド領域）に形成される。シリコン基板２０１
の主面のうちＳＴＩ構造２０２が形成されていない領域
はトランジスタの活性領域のために使用される。公知の
方法を用いて、ゲート絶縁膜２０３を形成した後、下層
Ｎ型多結晶シリコン層（厚さ：１００〜３００ｎｍ）２
０４および上層キャップ層（厚さ：５０〜２００ｎｍ）
２０５を含むゲート構造をゲート酸化膜２０３上に形成
する。このゲート構造は、薄膜堆積工程、リソグラフィ
工程およびエッチング工程を経て形成される。チャネル
長方向に沿って計測したゲート構造のサイズ、すなわち
ゲート長Ｌは、例えば０．１〜０．２μｍに設定され、
ゲート幅Ｗ（チャネル幅）は例えば１〜１０μｍに設定
され得る。なお、本実施形態のキャップ層２０５は二酸
化シリコン（ＳｉＯ2）から形成している。キャップ層
２０５はシリコンナイトライド（Ｓｉ3Ｎ4等）やその他
の絶縁性材料から形成しても良い。
【００６９】図１０（ａ）の構造の上面全体を不図示の
窒化膜（厚さ：３０〜１００ｎｍ）で覆った後、異方性
ドライエッチングによって窒化膜の不要部分を除去す
る。こうして、図１０（ｂ）に示すように、ゲート構造
の側面に窒化膜から形成した側壁保護層２０６を配置す
る。側壁保護層２０６の厚さは、堆積する窒化膜の厚さ
や異方性ドライエッチングの条件によって高い精度で調
整可能である。
窒化膜（厚さ：３０〜１００ｎｍ）で覆った後、異方性
ドライエッチングによって窒化膜の不要部分を除去す
る。こうして、図１０（ｂ）に示すように、ゲート構造
の側面に窒化膜から形成した側壁保護層２０６を配置す
る。側壁保護層２０６の厚さは、堆積する窒化膜の厚さ
や異方性ドライエッチングの条件によって高い精度で調
整可能である。
【００７０】次に、図１０（ｃ）に示すように、選択エ
ピタキシャル成長技術を用いて、厚さ５０ｎｍ程度のＰ
型単結晶シリコン層２０７をシリコン基板２０１上に成
長させる。この選択成長は、例えば、ジシランガス（３
ｓｃｃｍ）、ジボランガス（０．０１ｓｃｃｍ）、およ
び塩素ガス（０．０２ｓｃｃｍ）の原料ガスを使用し、
温度は６３０℃で実行することができる。この温度では
ジシランガスが熱分解され、露出シリコン上にシリコン
のエピタキシャル成長が進行する。塩素ガスは、酸化膜
または窒化膜上に同時成長してしまう非晶質シリコン層
を除去するために導入される。なお、ジシランガスの代
わりにシランガスその他のシリコン化合物ガスを用いて
もよい。また、Ｐ型ドーパントガスとして、ジボランの
代わりにボランその他のホウ素化合物ガスを用いても良
い。また、塩素ガスの代わりに他の塩素化合物ガスを用
いてもよい。
ピタキシャル成長技術を用いて、厚さ５０ｎｍ程度のＰ
型単結晶シリコン層２０７をシリコン基板２０１上に成
長させる。この選択成長は、例えば、ジシランガス（３
ｓｃｃｍ）、ジボランガス（０．０１ｓｃｃｍ）、およ
び塩素ガス（０．０２ｓｃｃｍ）の原料ガスを使用し、
温度は６３０℃で実行することができる。この温度では
ジシランガスが熱分解され、露出シリコン上にシリコン
のエピタキシャル成長が進行する。塩素ガスは、酸化膜
または窒化膜上に同時成長してしまう非晶質シリコン層
を除去するために導入される。なお、ジシランガスの代
わりにシランガスその他のシリコン化合物ガスを用いて
もよい。また、Ｐ型ドーパントガスとして、ジボランの
代わりにボランその他のホウ素化合物ガスを用いても良
い。また、塩素ガスの代わりに他の塩素化合物ガスを用
いてもよい。
【００７１】次に、図１０（ｄ）に示すように、シリコ
ンナイトライドからなるサイドウォールスペーサ２０８
で段差側面を覆う。サイドウォールスペーサ２０８は、
例えばＣＶＤ法等によってシリコンナイトライド膜を堆
積した後、その膜に対する異方性の高いエッチングを行
うことによって、ゲート電極構造の側壁およびＰ型単結
晶シリコン層２０７の側壁上に形成される。
ンナイトライドからなるサイドウォールスペーサ２０８
で段差側面を覆う。サイドウォールスペーサ２０８は、
例えばＣＶＤ法等によってシリコンナイトライド膜を堆
積した後、その膜に対する異方性の高いエッチングを行
うことによって、ゲート電極構造の側壁およびＰ型単結
晶シリコン層２０７の側壁上に形成される。
【００７２】次に、図１０（ｅ）に示すように、選択エ
ピタキシャル成長技術を用いて、厚さ１００ｎｍ程度の
単結晶シリコン層２０９をＰ型単結晶シリコン層２０７
上に成長させる。この選択成長は、例えば、ジシランガ
ス（１０ｓｃｃｍ）、および塩素ガス（０．０４ｓｃｃ
ｍ）の原料ガスを使用し、温度は６３０℃で実行した。
原料ガスの種類については、Ｐ型単結晶シリコン層２０
７について述べたことがあてはまる。説明の簡単化のた
め、上記２種類の選択成長工程によって形成した多層膜
を「積層構造」と称することにする。本実施形態では、
積層構造の高さはゲート構造の高さにほぼ等しくなよう
に設定されている。このため、図１０（ｅ）に示すよう
に、積層構造、ゲート構造、およびサイドウォールスペ
ーサの各上面は実質的に同一レベルに位置することにな
るので、トランジスタの平坦性を向上させる。このた
め、層間絶縁膜でトランジスタを覆った後、化学的機械
研磨（ＣＭＰ）によって平坦化しやすいという利点があ
る。
ピタキシャル成長技術を用いて、厚さ１００ｎｍ程度の
単結晶シリコン層２０９をＰ型単結晶シリコン層２０７
上に成長させる。この選択成長は、例えば、ジシランガ
ス（１０ｓｃｃｍ）、および塩素ガス（０．０４ｓｃｃ
ｍ）の原料ガスを使用し、温度は６３０℃で実行した。
原料ガスの種類については、Ｐ型単結晶シリコン層２０
７について述べたことがあてはまる。説明の簡単化のた
め、上記２種類の選択成長工程によって形成した多層膜
を「積層構造」と称することにする。本実施形態では、
積層構造の高さはゲート構造の高さにほぼ等しくなよう
に設定されている。このため、図１０（ｅ）に示すよう
に、積層構造、ゲート構造、およびサイドウォールスペ
ーサの各上面は実質的に同一レベルに位置することにな
るので、トランジスタの平坦性を向上させる。このた
め、層間絶縁膜でトランジスタを覆った後、化学的機械
研磨（ＣＭＰ）によって平坦化しやすいという利点があ
る。
【００７３】この「積層構造」に対して、ドーズ量２×
１０15ｃｍ-2の砒素（Ａｓ）イオンを４０ｋｅＶのエネ
ルギーで注入した後、例えば９５０度３０秒程度の熱処
理を行う。その結果、ソース／ドレイン拡散層を「積層
構造」内に形成する。なお、砒素イオンの代わりに燐等
の他のＮ型不純物イオンを用いてもよい。ソース／ドレ
イン拡散層は、「積層構造」の上面から「積層構造」の
下部層、すなわち単結晶シリコン層２０７の内部にまで
広がっている。言いかえると、上記イオン注入によって
積層構造内に導入されたＮ型ドーパントは、単結晶シリ
コン層２０９の全体に拡散するとともに、単結晶シリコ
ン層２０７の上部分にも拡散している。このため、エピ
タキシャル成長直後はＰ型であった単結晶シリコン層２
０７の上部がＮ型化され、単結晶シリコン層２０７の内
部にＰＮ接合が形成される。本実施形態では、ソース／
ドレイン拡散層２０９とチャネル領域との間に、Ｐ型単
結晶シリコン層２０７の一部がＰ型のまま存在してい
る。言いかえると、ソース／ドレイン拡散層は、チャネ
ル領域からオフセットしている。
１０15ｃｍ-2の砒素（Ａｓ）イオンを４０ｋｅＶのエネ
ルギーで注入した後、例えば９５０度３０秒程度の熱処
理を行う。その結果、ソース／ドレイン拡散層を「積層
構造」内に形成する。なお、砒素イオンの代わりに燐等
の他のＮ型不純物イオンを用いてもよい。ソース／ドレ
イン拡散層は、「積層構造」の上面から「積層構造」の
下部層、すなわち単結晶シリコン層２０７の内部にまで
広がっている。言いかえると、上記イオン注入によって
積層構造内に導入されたＮ型ドーパントは、単結晶シリ
コン層２０９の全体に拡散するとともに、単結晶シリコ
ン層２０７の上部分にも拡散している。このため、エピ
タキシャル成長直後はＰ型であった単結晶シリコン層２
０７の上部がＮ型化され、単結晶シリコン層２０７の内
部にＰＮ接合が形成される。本実施形態では、ソース／
ドレイン拡散層２０９とチャネル領域との間に、Ｐ型単
結晶シリコン層２０７の一部がＰ型のまま存在してい
る。言いかえると、ソース／ドレイン拡散層は、チャネ
ル領域からオフセットしている。
【００７４】厚さ５０ｎｍ程度のチタン膜を図１０
（ｅ）の構造上に堆積した後、６５０℃６０秒の熱処理
によってチタンシリサイド膜を「積層構造」上に形成し
てもよい。この場合、未反応チタンを硫酸過水で除去し
た後、９００℃１０秒の熱処理を行い、それによってチ
タンシリサイド膜を低抵抗化する。
（ｅ）の構造上に堆積した後、６５０℃６０秒の熱処理
によってチタンシリサイド膜を「積層構造」上に形成し
てもよい。この場合、未反応チタンを硫酸過水で除去し
た後、９００℃１０秒の熱処理を行い、それによってチ
タンシリサイド膜を低抵抗化する。
【００７５】次に、図１０（ｆ）に示すように、層間絶
縁膜２１０をシリコン基板２０１上に堆積した後、コン
タクトホール２１１を層間絶縁膜２１０内に設ける。こ
のコンタクトホール２１１は、素子領域と分離領域との
境界部分を横切るように形成され、「積層構造」の側面
およびＳＴＩ構造の表面を露出させる。
縁膜２１０をシリコン基板２０１上に堆積した後、コン
タクトホール２１１を層間絶縁膜２１０内に設ける。こ
のコンタクトホール２１１は、素子領域と分離領域との
境界部分を横切るように形成され、「積層構造」の側面
およびＳＴＩ構造の表面を露出させる。
【００７６】次に、図１０（ｇ）に示すように、コンタ
クトホール２１１を介してソース／ドレイン領域に接触
する導電性プラグ（ソース／ドレイン電極）２１２を形
成する。この後、通常の製造工程を経て、更に多層配線
が形成される。
クトホール２１１を介してソース／ドレイン領域に接触
する導電性プラグ（ソース／ドレイン電極）２１２を形
成する。この後、通常の製造工程を経て、更に多層配線
が形成される。
【００７７】本実施形態の製造方法によれば、ソース／
ドレイン領域が形成される「積層構造」のうち、ｐｎ接
合が位置するＰ型単結晶シリコン層２０７の側面が絶縁
性のサイドウォールスペーサ２０８で覆われている。そ
のため、ソース／ドレイン領域のｐｎ接合部は導電性プ
ラグ２１２と接触せず、図１（ｄ）の矢印で模式的に示
すような経路で電流リークは生じない。
ドレイン領域が形成される「積層構造」のうち、ｐｎ接
合が位置するＰ型単結晶シリコン層２０７の側面が絶縁
性のサイドウォールスペーサ２０８で覆われている。そ
のため、ソース／ドレイン領域のｐｎ接合部は導電性プ
ラグ２１２と接触せず、図１（ｄ）の矢印で模式的に示
すような経路で電流リークは生じない。
【００７８】また、この製造方法によれば、積層型ソー
ス／ドレインのための構造を、図１０（ｃ）および
（ｅ）で示すように、２段階のエピタキシャル成長工程
によって形成している。最初の単結晶シリコン層２０７
の成長においては、供給ガスの量が少ないため、成長速
度が約１０ｎｍ／分と小さく、約５分の処理時間を要す
る。成長速度が遅い反面、成長膜の結晶性が良く、ほぼ
無欠陥で形成され得る。そのため、ソース／ドレイン拡
散層の接合面を単結晶シリコン層２０７内に形成すれ
ば、結晶欠陥に起因する接合リークの増大は生じない。
ス／ドレインのための構造を、図１０（ｃ）および
（ｅ）で示すように、２段階のエピタキシャル成長工程
によって形成している。最初の単結晶シリコン層２０７
の成長においては、供給ガスの量が少ないため、成長速
度が約１０ｎｍ／分と小さく、約５分の処理時間を要す
る。成長速度が遅い反面、成長膜の結晶性が良く、ほぼ
無欠陥で形成され得る。そのため、ソース／ドレイン拡
散層の接合面を単結晶シリコン層２０７内に形成すれ
ば、結晶欠陥に起因する接合リークの増大は生じない。
【００７９】第２のシリコン層成長においては、供給ガ
スの量が比較的に多いため、成長速度を約２０ｎｍ／分
に上昇させることができ、その成長を約５分で完了させ
ることができる。成長が早い（第１の成長のレートの２
倍のレート）反面、結晶性は比較的悪く、比較的に多く
の欠陥が発生するが、ｐｎ接合はこの結晶層内に位置し
ていないため、接合リーク等への影響はない。
スの量が比較的に多いため、成長速度を約２０ｎｍ／分
に上昇させることができ、その成長を約５分で完了させ
ることができる。成長が早い（第１の成長のレートの２
倍のレート）反面、結晶性は比較的悪く、比較的に多く
の欠陥が発生するが、ｐｎ接合はこの結晶層内に位置し
ていないため、接合リーク等への影響はない。
【００８０】積層型ソース／ドレインのためのシリコン
層を、上記実施形態の場合と同じ厚さになるまでエピタ
キシャル成長させるには、従来の１段階成長によれば、
約１５分必要である。本実施形態では、対応するシリコ
ン層の成長に必要な時間は、従来技術の場合の約２／３
（約１０分）に短縮される。
層を、上記実施形態の場合と同じ厚さになるまでエピタ
キシャル成長させるには、従来の１段階成長によれば、
約１５分必要である。本実施形態では、対応するシリコ
ン層の成長に必要な時間は、従来技術の場合の約２／３
（約１０分）に短縮される。
【００８１】このよう本実施形態の製造方法によれば、
ガス流量を変えた２段階の条件で成長させることによっ
て、積層型ソース／ドレイン部のシリコン層の成長時間
を約２／３に短縮し、かつ接合リーク電流の増加を防止
することができる。
ガス流量を変えた２段階の条件で成長させることによっ
て、積層型ソース／ドレイン部のシリコン層の成長時間
を約２／３に短縮し、かつ接合リーク電流の増加を防止
することができる。
【００８２】なお、本実施形態では、「積層構造」の上
層部分をエピタキシャル成長シリコン層から構成した
が、その代わりにエピタキシャル成長ＳｉＧｅ層を用い
ても良い。
層部分をエピタキシャル成長シリコン層から構成した
が、その代わりにエピタキシャル成長ＳｉＧｅ層を用い
ても良い。
【００８３】
【発明の効果】本発明によれば、ソース／ドレイン領域
と配線とを接続するためのコンタクトホールがソース／
ドレイン領域とＳＴＩ構造との境界部分を跨ぐように形
成される場合において、その境界部分に段差が生じて
も、段差に起因する電流リークの発生を抑制することが
できる。
と配線とを接続するためのコンタクトホールがソース／
ドレイン領域とＳＴＩ構造との境界部分を跨ぐように形
成される場合において、その境界部分に段差が生じて
も、段差に起因する電流リークの発生を抑制することが
できる。
【００８４】また、本発明によれば、ソース／ドレイン
領域と配線とを接続するためのコンタクトホールがソー
ス／ドレイン領域とＳＴＩ構造との境界部分を跨ぐよう
に形成される場合においても、その境界部分に段差が生
じること自体を防止することができる。
領域と配線とを接続するためのコンタクトホールがソー
ス／ドレイン領域とＳＴＩ構造との境界部分を跨ぐよう
に形成される場合においても、その境界部分に段差が生
じること自体を防止することができる。
【図１】（ａ）〜（ｄ）は、ＳＴＩ構造を備えた従来の
半導体装置の製造方法を説明するための工程断面図であ
る。
半導体装置の製造方法を説明するための工程断面図であ
る。
【図２】（ａ）は、相対的に広い面積を有するソース／
ドレイン領域上において相対的に狭いコンタクトホール
を形成し、そのコンタクトホール内を金属プラグ１３で
埋め込んだ状態を示す断面図であり、（ｂ）はその平面
レイアウト図である。
ドレイン領域上において相対的に狭いコンタクトホール
を形成し、そのコンタクトホール内を金属プラグ１３で
埋め込んだ状態を示す断面図であり、（ｂ）はその平面
レイアウト図である。
【図３】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の第１の実施形態を示す工程断面図である。
の製造方法の第１の実施形態を示す工程断面図である。
【図４】（ａ）および（ｂ）は、本発明による半導体装
置の製造方法の第１の実施形態を示す工程断面図であ
る。
置の製造方法の第１の実施形態を示す工程断面図であ
る。
【図５】（ａ）から（ｄ）は、本発明による半導体装置
の製造方法の第２の実施形態を示す工程断面図である。
の製造方法の第２の実施形態を示す工程断面図である。
【図６】本発明による半導体装置の平面レイアウト例を
説明する。
説明する。
【図７】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の第３の実施形態を示す工程断面図である。
の製造方法の第３の実施形態を示す工程断面図である。
【図８】（ａ）から（ｃ）は、本発明による半導体装置
の製造方法の第３の実施形態を示す工程断面図である。
の製造方法の第３の実施形態を示す工程断面図である。
【図９】（ａ）および（ｂ）は、それぞれ、本発明によ
る半導体装置の他の実施形態を示す断面図である。
る半導体装置の他の実施形態を示す断面図である。
【図１０】（ａ）から（ｇ）は、本発明による半導体装
置の製造方法の第４の実施形態を示す工程断面図であ
る。
置の製造方法の第４の実施形態を示す工程断面図であ
る。
３１ ｐ型シリコン基板 ３２ ゲート絶縁膜 ３３ ゲート電極 ３４ ソース／ドレイン領域 ３５ｂ ＳｉＯ2サイドウォールスペーサ ３６ 層間絶縁膜 ４０ トレンチ ４１ トレンチ内のＳｉＯ2膜 ４５ 絶縁膜 ４６ レジストマスク ４７ レジストの開口部 ４８ コンタクトホール ５０ 絶縁性サイドウォールスペーサ ７１ シリコン基板 ７２ トレンチ内ＳｉＯ2膜 ７３ ゲート絶縁膜 ７４ ゲート電極 ７５ 絶縁膜 ７６ ソース／ドレイン領域 ７７ ＳｉＯ2膜 ７８ シリコンナイトライド膜 ７８ｂ サイドウォールスペーサ ７９ 層間絶縁膜 ８０ コンタクトホール ８１ 金属プラグ ８２ 第２のシリコンナイトライド膜 ９１ ｐ型シリコン基板 ９２ トレンチ分離構造 ９３ ゲート絶縁膜 ９４ ゲート電極 ９５ 絶縁層 ９６ サイドウォール絶縁膜 ９７ エピタキシャル成長シリコン層 ９９ｂ 絶縁性サイドウォールスペーサ １００ 層間絶縁膜 １０１ 電極プラグ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 21/90 Ｃ 27/088 29/78 (72)発明者 中尾 一郎 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平５−198526（ＪＰ，Ａ) 特開2000−100928（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 27/08 331 H01L 21/8234 H01L 29/78 H01L 21/336 H01L 21/768 H01L 21/28
Claims (9)
- 【請求項１】 素子領域および分離領域を有する半導体
基板と、 前記素子領域に形成されたＭＯＳ型トランジスタと、 前記分離領域に形成されたトレンチ分離構造と、 前記ＭＯＳ型トランジスタおよび前記トレンチ分離構造
上に形成された絶縁膜と、 前記絶縁膜上に形成され、前記ＭＯＳ型トランジスタの
ソース／ドレイン領域の各領域に到達する第１の開口部
および第２の開口部を有する層間絶縁膜と、 前記層間絶縁膜に形成された前記第１の開口部および第
２の開口部を介して前記ソース／ドレイン領域にそれぞ
れ接触する電極とを備え、 前記絶縁膜は前記層間絶縁膜のエッチストップ層となる
材料により形成されており、 前記第１の開口部および第２の開口部は、対応する前記
ソース／ドレイン領域各領域の一部と該一部に隣接する
前記トレンチ分離構造の一部とにそれぞれ跨る領域上に
形成されており、 前記素子領域の上面と前記トレンチ分離構造の上面との
間には、前記トレンチ分離構造の上面の方が低い段差が
形成されており、 前記第１の開口部および第２の開口部内における前記段
差の側面と前記電極との間には、前記絶縁膜からなる絶
縁性サイドウォールスペーサがそれぞれ挿入されている
半導体装置。 - 【請求項２】 前記トレンチ分離構造は、前記半導体基
板の前記分離領域に形成されたトレンチと、前記トレン
チ内に埋め込まれた絶縁物とを有しており、 前記絶縁膜は、前記トレンチ分離構造内の前記絶縁物と
は異なる絶縁性材料から形成されている請求項１に記載
の半導体装置。 - 【請求項３】 前記層間絶縁膜および前記絶縁物はシリ
コン酸化膜から形成され、前記絶縁膜はシリコン窒化膜
から形成されている請求項２に記載の半導体装置。 - 【請求項４】 前記半導体基板はシリコン基板であり、 前記ソース／ドレイン領域は、前記シリコン基板の上に
成長した半導体層に形成されている請求項１から３の何
れかひとつに記載の半導体装置。 - 【請求項５】 素子領域および分離領域を有する半導体
基板と、 前記素子領域に形成されたＭＯＳ型トランジスタと、 前記分離領域に形成されたトレンチ分離構造と、 前記ＭＯＳ型トランジスタおよび前記トレンチ分離構造
上に形成された絶縁膜と、 前記絶縁膜上に形成され、前記ＭＯＳ型トランジスタの
ソース／ドレイン領域の各領域に到達する第１の開口部
および第２の開口部を有する層間絶縁膜と、 前記層間絶縁膜に形成された前記第１の開口部および第
２の開口部を介して前記ソース／ドレイン領域にそれぞ
れ接触する電極とを備え、 前記絶縁膜は前記層間絶縁膜のエッチストップ層となる
材料により形成されており、 前記第１の開口部および第２の開口部は、対応する前記
ソース／ドレイン領域各領域の一部と該一部に隣接する
前記トレンチ分離構造の一部とにそれぞれ跨る領域上に
形成されており、 前記半導体基板はシリコン基板であり、 前記ソース／ドレイン領域は、前記シリコン基板の上に
成長した半導体層に形成されている半導体装置。 - 【請求項６】 半導体基板の素子領域に形成されたＭＯ
Ｓ型トランジスタと、前記半導体基板の分離領域に形成
されたトレンチ分離構造とを備え、前記素子領域の上面
と前記トレンチ分離構造の上面との間には前記トレンチ
分離構造の上面の方が低い段差が形成され、前記段差の
側面において前記ＭＯＳ型トランジスタのソース／ドレ
イン領域の各領域の少なくとも一部が露出している構造
体を用意する工程と、 前記構造体上にエッチストップ層となる絶縁膜を堆積す
る工程と、 前記絶縁膜上に層間絶縁膜を堆積する工程と、 前記絶縁膜をエッチストップ層として、前記層間絶縁膜
における前記ソース／ドレイン領域の各領域の一部と該
一部に隣接する前記トレンチ分離構造の一部とにそれぞ
れ跨る領域の上側部分に対してエッチングを行なうこと
により、前記層間絶縁膜に第１の開口部および第２の開
口部を形成する工程と、 前記層間絶縁膜に形成された前記第１の開口部および第
２の開口部内の底面に露出する前記絶縁膜に対して異方
性エッチングを行なうことによって、前記絶縁膜からな
る絶縁性サイドウォールスペーサを前記段差の側面上に
形成すると共に、前記ソース／ドレイン領域の表面を露
出させる工程と、 前記層間絶縁膜に形成された前記第１の開口部および第
２の開口部を介して前記ソース／ドレイン領域に接触す
る電極を形成する工程と、 を包含する半導体装置の製造方法。 - 【請求項７】 前記トレンチ分離構造は、前記半導体基
板の前記分離領域に形成されたトレンチと、前記トレン
チ内に埋め込まれた絶縁物とを有しており、 前記絶縁膜は、前記トレンチ分離構造内の前記絶縁物と
は異なる絶縁性材料から形成されている請求項６に記載
の半導体装置の製造方法。 - 【請求項８】 前記層間絶縁膜および前記絶縁物はシリ
コン酸化膜から形成され、前記絶縁膜はシリコン窒化膜
から形成されている請求項７に記載の半導体装置の製造
方法。 - 【請求項９】 前記半導体基板はシリコン基板であり、 前記ソース／ドレイン領域は、前記シリコン基板の上に
成長した半導体層に形成されている請求項６から８の何
れかひとつに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34861098A JP3205306B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体装置およびその製造方法 |
| US09/454,594 US6395598B1 (en) | 1998-12-08 | 1999-12-07 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34861098A JP3205306B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001147255A Division JP3285855B2 (ja) | 2001-05-17 | 2001-05-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174137A JP2000174137A (ja) | 2000-06-23 |
| JP3205306B2 true JP3205306B2 (ja) | 2001-09-04 |
Family
ID=18398173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34861098A Expired - Lifetime JP3205306B2 (ja) | 1998-12-08 | 1998-12-08 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6395598B1 (ja) |
| JP (1) | JP3205306B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020002007A (ko) * | 2000-06-29 | 2002-01-09 | 박종섭 | 반도체 소자의 콘택홀 형성방법 |
| KR20020054865A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체 소자의 격리층 및 그의 형성 방법 |
| JP3285855B2 (ja) | 2001-05-17 | 2002-05-27 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
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| JPH098135A (ja) | 1995-06-26 | 1997-01-10 | Toshiba Corp | 半導体装置の製造方法 |
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1998
- 1998-12-08 JP JP34861098A patent/JP3205306B2/ja not_active Expired - Lifetime
-
1999
- 1999-12-07 US US09/454,594 patent/US6395598B1/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2000100928A (ja) | 1998-09-21 | 2000-04-07 | Kawasaki Steel Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6395598B1 (en) | 2002-05-28 |
| JP2000174137A (ja) | 2000-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080629 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20100629 Year of fee payment: 9 |