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JP3206516B2 - Switching circuit - Google Patents
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JP3206516B2 - Switching circuit - Google Patents

Switching circuit

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JP3206516B2
JP3206516B2 JP27074697A JP27074697A JP3206516B2 JP 3206516 B2 JP3206516 B2 JP 3206516B2 JP 27074697 A JP27074697 A JP 27074697A JP 27074697 A JP27074697 A JP 27074697A JP 3206516 B2 JP3206516 B2 JP 3206516B2
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phase
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、電源とスイッチン
グ素子との間をバスバーにて接続した構造を有するスイ
ッチング回路に関する。
The present invention relates to a switching circuit having a structure in which a power supply and a switching element are connected by a bus bar.

【0002】[0002]

【従来の技術】電力回路における回路素子間の接続や回
路素子と電源乃至負荷との接続のため、帯状、棒状乃至
は短冊状の導体即ちバスバーが、従来から用いられてい
る(例えば実開平3−124785号を参照)。例え
ば、図10に示されているインバータ10を、バスバー
を使用して実現したとき、バスバーの配置は図11に示
されるような配置となる。なお、図10に示されている
インバータ10は、IGBT(Insulated Gate Bipolar
Transistor)等のスイッチング素子Q1〜Q6やこれと逆
並列接続されたダイオードD1〜D6を有する三相インバ
ータであり、図示しない制御装置から各スイッチング素
子Q1〜Q6の制御端子(図の例ではゲート)に適宜スイ
ッチング制御信号を供給することで、電源12の直流出
力を三相交流に変換し負荷14に供給することができ
る。
2. Description of the Related Art A strip-shaped, rod-shaped or strip-shaped conductor, that is, a bus bar, has conventionally been used for connection between circuit elements in a power circuit or connection between a circuit element and a power supply or a load (for example, Japanese Utility Model Application Laid-Open No. HEI 3-103). -124785). For example, when the inverter 10 shown in FIG. 10 is realized using a bus bar, the bus bar is arranged as shown in FIG. The inverter 10 shown in FIG. 10 is an IGBT (Insulated Gate Bipolar
Transistor) is a three-phase inverter having switching elements Q 1 to Q 6 and diodes D 1 to D 6 connected in anti-parallel to the switching elements Q 1 to Q 6, and a control terminal (not shown) of each switching element Q 1 to Q 6 By appropriately supplying a switching control signal to the gate (in the example in the figure), the DC output of the power supply 12 can be converted into a three-phase AC and supplied to the load 14.

【0003】図11においては、基板16上に、銅等の
導体から形成された合計9本のバスバーが配置されてい
る。そのうち電源側バスバー18P及び18Nは、それ
ぞれ、スイッチング素子Q1〜Q6を電源12の正側端子
又は負側端子に接続するためのバスバーであり、負荷側
バスバー20U、20V及び20Wは、それぞれ、スイ
ッチング素子Q1〜Q6のうちU相、V相又はW相のもの
を負荷14の対応する相に接続するためのバスバーであ
る。電源側バスバー18P及び18Nは各相毎に一対ず
つ設けられており、負荷側バスバー20U、20V及び
20Wは、それぞれ、対応する相の電源側バスバー18
P及び18Nと組になってツーインワンユニット22
U、22V又は22Wを構成している。更に、電源側バ
スバー18Pは電源側配線24Pにより電源12の正側
端子に、電源側バスバー18Nは電源側配線24Nによ
り電源12の負側端子に、それぞれ接続されている。こ
れら電源側配線24P及び24Nを、バスバー状として
もよい。スイッチング素子Q1〜Q6は、対応する相に係
るツーインワンユニット中の電源側バスバー18P又は
18Nと負荷側バスバーとの間に接続する。
In FIG. 11, a total of nine bus bars made of a conductor such as copper are arranged on a substrate 16. Of which the power supply side busbar 18P and 18N, respectively, a bus bar for connecting the switching element Q 1 to Q 6 to the positive terminal or negative terminal of the power source 12, the load-side bus bar 20 U, 20V and 20W, respectively, A bus bar for connecting a U-phase, V-phase or W-phase switching element among the switching elements Q 1 to Q 6 to a corresponding phase of the load 14. The power-supply bus bars 18P and 18N are provided in pairs for each phase, and the load-side bus bars 20U, 20V and 20W are respectively connected to the power-supply bus bars 18 of the corresponding phase.
Two-in-one unit 22 in pairs with P and 18N
U, 22V or 22W. Further, the power supply side bus bar 18P is connected to the positive terminal of the power supply 12 by the power supply side wiring 24P, and the power supply side bus bar 18N is connected to the negative side terminal of the power supply 12 by the power supply side wiring 24N. These power supply side wirings 24P and 24N may be formed in a bus bar shape. The switching elements Q 1 to Q 6 are connected between the power supply side bus bar 18P or 18N and the load side bus bar in the two-in-one unit related to the corresponding phase.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、図11
に示されるようなバスバー配置では、バスバー及び配線
に分布するインダクタンス(図12参照)が原因で、ス
イッチング時にフライバック電圧が生じるため、高速ス
イッチングを実現しにくいという問題点がある。この問
題点は、図10にて一点鎖線の方形枠内に示しているよ
うに単一のスイッチング素子(例えばQ1)を複数のス
イッチング素子(例えばQ1a〜Q1cの並列接続)にて実
現しているとき、即ちバスバーが比較的長くなりやすい
ときに顕著になる。
However, FIG.
In the arrangement of the bus bars as shown in (1), since a flyback voltage is generated at the time of switching due to the inductance (see FIG. 12) distributed to the bus bar and the wiring, there is a problem that high-speed switching is difficult to realize. This problem is realized by implementing a single switching element (for example, Q 1 ) with a plurality of switching elements (for example, a parallel connection of Q 1a to Q 1c ) as shown in a dashed-dotted rectangular frame in FIG. When the bus bar is relatively long.

【0005】例えば、各スイッチング素子に600Aと
いった大電流が流れることがあり、また、各スイッチン
グ素子から電源側を見たときのインダクタンスの値が2
00nH程度であるとする。600Aが流れているスイ
ッチング素子を0.3μsec程度の短い立ち上がり時
間tfにてオフしようとすると、次の式により表される
誘起電圧(フライバック電圧)
For example, a large current such as 600 A may flow through each switching element, and the inductance value when viewing the power supply side from each switching element may be 2.
It is assumed to be about 00 nH. When 600A attempts to off at short rise time of about 0.3μsec the switching element is flowing t f, the induced voltage expressed by the following equation (flyback voltage)

【数1】 E=−L・dI/dt … (1) 但し、L:インダクタンス I:電流 は400Vにもなる。電源電圧が288Vであるとすれ
ば、図13に示されるようにスイッチング素子には68
8Vが加わることとなるから、電源電圧に対し十分余裕
がある耐圧性能、例えば600Vに耐える性能を有する
スイッチング素子であっても耐圧性能上不足である。言
い換えれば、従来は、耐圧限界が非常に高い(しかし価
格も高い)スイッチング素子を用いるのでない限り、高
速でのスイッチングは行えなかった。スイッチング速度
が低いと、オンオフに要する時間が長くなるため、スイ
ッチング素子での損失の増加、ひいては発熱が生じてし
まう(図14参照)。
E = −L · dI / dt (1) where L: inductance I: current is as high as 400V. Assuming that the power supply voltage is 288 V, as shown in FIG.
Since 8 V is applied, even a switching element having a withstand voltage performance with a sufficient margin for the power supply voltage, for example, a performance withstanding 600 V is insufficient in the withstand voltage performance. In other words, conventionally, high-speed switching cannot be performed unless a switching element having a very high withstand voltage limit (but expensive) is used. When the switching speed is low, the time required for on / off becomes longer, so that the loss in the switching element increases and heat is generated (see FIG. 14).

【0006】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、配線の追加によっ
てインダクタンスを減らし、これによりフライバック電
圧を抑えることにより、従来に比べ高速でのスイッチン
グを行えるようにすることを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and has an object to reduce the inductance by adding wiring, thereby suppressing the flyback voltage. The purpose is to be able to do.

【0007】[0007]

【課題を解決するための手段】このような目的を達成す
るために、本発明は、スイッチング素子と、このスイッ
チング素子を電源に接続するための導体である電源側バ
スバーとを備え、電源側バスバーに印加される直流の電
源電圧をスイッチング素子により交流に変換するスイッ
チング回路において、電源側バスバーのうち同極性のも
の同士を接続する並列接続配線を備え、電源側バスバー
及び並列接続配線によって、スイッチング素子から電源
に至る互いに並列な複数の導電経路を形成したことを特
徴とする。
In order to achieve the above object, the present invention provides a switching element and a power supply side bus bar which is a conductor for connecting the switching element to a power supply. DC voltage applied to
A switch that converts the source voltage to AC using a switching element
In the switching circuit, the power supply side bus bar is provided with parallel connection wiring for connecting those having the same polarity, and the power supply side bus bar and the parallel connection wiring form a plurality of mutually parallel conductive paths from the switching element to the power supply. Features.

【0008】本発明においては、スイッチング素子から
電源に至る導電経路として、複数の互いに並列な導電経
路が形成され、その結果、インダクタンスの並列回路が
生じる。従って、スイッチング素子から電源を見たとき
のインダクタンスの値が小さくなるため、フライバック
電圧も低くなり、従来に比べ高速でのスイッチングが可
能になる。
In the present invention, a plurality of parallel conductive paths are formed as conductive paths from the switching element to the power supply, and as a result, a parallel circuit of inductance is generated. Therefore, the value of the inductance when the power supply is viewed from the switching element is reduced, so that the flyback voltage is also reduced, and the switching can be performed at a higher speed than before.

【0009】[0009]

【発明の実施の形態】以下、本発明の好適な実施形態に
関し図面に基づき説明する。尚、図10乃至図14に示
した従来技術と同一の又は対応する部材には同一の符号
を付し、説明を省略する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below with reference to the drawings. The same or corresponding members as those in the related art shown in FIGS. 10 to 14 are denoted by the same reference numerals, and description thereof will be omitted.

【0010】図1に、本発明の第1実施形態におけるバ
スバー配置を示す。この実施形態は図10に示したイン
バータ10を実現するのに適するものであり、電源側配
線24Pとは逆側で電源側バスバー18P同士を接続す
並列接続配線たるループ化配線26Pと、電源側配線
24Nとは逆側で電源側バスバー18N同士を接続する
並列接続配線たるループ化配線26Nとを有している点
で、図11の配置と異なっている。これら、同極性の電
源側バスバー同士を接続するループ化配線26P及び2
6Nは、スイッチング素子Q1〜Q6から電源側を見たと
きのインダクタンスを減らす機能を有している。
FIG. 1 shows a bus bar arrangement according to a first embodiment of the present invention. This embodiment is suitable for realizing the inverter 10 shown in FIG. 10, and includes a loop wiring 26P as a parallel connection wiring for connecting the power supply bus bars 18P on the opposite side to the power supply wiring 24P, and a power supply side. The power supply side bus bars 18N are connected to each other on the side opposite to the wiring 24N.
It differs from the arrangement of FIG. 11 in that it has a looped wiring 26N that is a parallel connection wiring . These loop wirings 26P and 26P connecting the power supply side bus bars of the same polarity to each other.
6N has a function to reduce the inductance when viewed power source side switching element Q 1 to Q 6.

【0011】ここでは、説明の簡単化のため、いずれの
電源側バスバーのインダクタンスもL1であり、また電
源側配線及びループ化配線ともにそのインダクタンスが
2であるとする。交流的には電源12は短絡と見なせ
るため、スイッチング素子Q1〜Q6を電源12に接続す
る回路におけるインダクタンスの分布は、本実施形態で
は図2に示されるような分布となる。図中の位置Pから
電源12側を見たときのインダクタンスの値は、
[0011] Here, for the sake of simplicity, the inductance also L 1 of either power bus bar, also the power supply-side wire and the looped wires together its inductance is assumed to be L 2. Since the power supply 12 to AC can be regarded as short, distribution of inductance in the circuit connecting the switching element Q 1 to Q 6 to the power supply 12 is, in this embodiment a distribution as shown in FIG. When the power supply 12 side is viewed from the position P in the figure, the value of the inductance is:

【数2】 L=(L1+L2)//(L2+L1//(L1+2×L2)) … (2) となり、この式には記号//で示される並列接続が含まれ
ている。これに対し、図11に示した従来の配置では、
図12に示されるようなインダクタンス分布となるた
め、位置Pから電源12側を見たときのインダクタンス
の値は、
L = (L 1 + L 2 ) // (L 2 + L 1 // (L 1 + 2 × L 2 )) (2) This formula includes the parallel connection indicated by the symbol //. Have been. On the other hand, in the conventional arrangement shown in FIG.
Since the inductance distribution is as shown in FIG. 12, when the power supply 12 side is viewed from the position P, the value of the inductance is:

【数3】 L=2×L1+2×L2 … (3) となり、並列接続は含まれていない。L1=L2とおいた
とき、式(2)により与えられるインダクタンスが1.
866…×L1となり、式(3)により与えられるイン
ダクタンスが4×L1となることから明らかなように、
本実施形態によれば、図11に示した従来技術に比べ、
インダクタンスが減る。これによって、本実施形態にお
いては、フライバック電圧の抑制や高速でのスイッチン
グを実現している。
L = 2 × L 1 + 2 × L 2 (3), and no parallel connection is included. When L 1 = L 2 , the inductance given by equation (2) is 1.
866... L 1 , and the inductance given by equation (3) is 4 L 1 ,
According to the present embodiment, compared to the prior art shown in FIG.
Inductance decreases. Thus, in the present embodiment, suppression of the flyback voltage and high-speed switching are realized.

【0012】反面、ループ化配線26P及び26Nを設
けることで、ある相にて発生したフライバック電圧が当
該ループ化配線を介して他の相に回り込み、電源電圧の
変動となって作用することも、考え得る。しかし、通
常、電源12からの直流出力を三相交流に変換して負荷
14に供給する際のインバータ10の各相出力電流波形
は、図3に示されるような波形である。即ち、ある相
(例えばU相)において大きなフライバック電圧が生じ
やすいタイミング(d)では、他の相(V相及びW相)
の電流は小さいから、仮に上述の回り込みが生じたとし
ても、当該他の相のスイッチング素子の動作には影響が
生じにくい。
On the other hand, by providing the looped wirings 26P and 26N, the flyback voltage generated in one phase goes around to the other phase via the looped wiring, and may act as a fluctuation of the power supply voltage. I can think. However, usually, the output current waveform of each phase of the inverter 10 when the DC output from the power supply 12 is converted into a three-phase AC and supplied to the load 14 is as shown in FIG. That is, at timing (d) where a large flyback voltage is likely to occur in a certain phase (for example, U phase), the other phases (V phase and W phase)
Is small, even if the above-mentioned wraparound occurs, the operation of the switching element of the other phase is hardly affected.

【0013】また、各スイッチング素子を制御するため
の電圧(各スイッチング素子の制御端子に印加する電
圧)は、通常、三角波又は鋸波と三相正弦波の比較によ
って生成する。従って、図4にタイミングd近辺を時間
的に拡大図示した如く、スイッチング素子を制御するた
めの電圧(図中の出力電圧)の立ち上がり/立ち下がり
のタイミングは各相間で一致しない。即ち、例えばU相
でフライバック電圧が発生するタイミングとV相及びW
相でスイッチングが行われるタイミングは一般には一致
しないから、フライバック電圧の回り込みが生じても、
フライバック電圧同士が重なり合うといった事態は生じ
ない。
A voltage for controlling each switching element (a voltage applied to a control terminal of each switching element) is usually generated by comparing a triangular wave or a sawtooth wave with a three-phase sine wave. Therefore, as shown in FIG. 4 in which the vicinity of the timing d is enlarged in time, the rising / falling timing of the voltage for controlling the switching element (output voltage in the figure) does not coincide between the phases. That is, for example, the timing at which the flyback voltage is generated in the U phase, the V phase, and the W phase
Since the timing of switching in the phases generally does not match, even if the flyback voltage sneak occurs,
A situation in which flyback voltages overlap with each other does not occur.

【0014】図5に、本発明の第2実施形態におけるバ
スバー配置を示す。この実施形態においては、U相の電
源側バスバー18PとV相の電源側バスバー18Pとが
単一の電源側バスバー18Pによって構成されており、
同様に、W相の電源側バスバー18NとV相の電源側バ
スバー18Nとが同一の電源側バスバー18Nによって
構成されている。この実施形態におけるインダクタンス
分布は図6に示されるような分布となるため、図中の位
置Pから電源12側を見たインダクタンスLは
FIG. 5 shows a bus bar arrangement according to a second embodiment of the present invention. In this embodiment, the U-phase power supply side bus bar 18P and the V-phase power supply side bus bar 18P are constituted by a single power supply side bus bar 18P,
Similarly, the W-phase power supply-side bus bar 18N and the V-phase power supply-side bus bar 18N are constituted by the same power supply-side bus bar 18N. Since the inductance distribution in this embodiment is as shown in FIG. 6, the inductance L when the power supply 12 side is viewed from the position P in FIG.

【数4】 L=(L1+L2)//(L1+L2)+L1//(L1+2×L2) …(4) で与えられる値となる。L = (L 1 + L 2 ) // (L 1 + L 2 ) + L 1 // (L 1 + 2 × L 2 ) (4)

【0015】ここで、前述の第1実施形態を変形するこ
とにより本実施形態を実現するのに必要な変形と同一の
変形を、図11に示した従来技術に施した構成は、図7
に示されるような構成となる。この構成におけるインダ
クタンス分布は図8に示されるようなものになり、従っ
て、位置Pから電源12側を見たインダクタンスは、
Here, the same modification as that required to realize the present embodiment by modifying the first embodiment described above is applied to the conventional technique shown in FIG.
The configuration is as shown in FIG. The inductance distribution in this configuration is as shown in FIG. 8. Therefore, the inductance when the power supply 12 is viewed from the position P is:

【数5】L=2×L1+L2 …(5) で与えられる値となる。L1=L2とした場合、本実施形
態におけるインダクタンスLが1.75×L1となるの
に対し図7及び図8に示した参考例では3×L1となる
から、この実施形態においても、前述の第1実施形態と
同様、インダクタンス低減の効果が得られていることが
わかる。
L = 2 × L 1 + L 2 (5) When L 1 = L 2 , the inductance L in the present embodiment is 1.75 × L 1 , whereas the inductance L in the reference example shown in FIGS. 7 and 8 is 3 × L 1 . It can also be seen that the effect of reducing the inductance is obtained in the same manner as in the first embodiment.

【0016】図9に、本発明の第3実施形態におけるバ
スバー配置を示す。この実施形態では、電源側バスバー
18P及び18Nと電源12との接続が、電源側バスバ
ー18P及び18Nそれぞれのほぼ中央の位置において
行われている。更に、ループ化配線26P及び26N
は、電源側バスバー18P及び18Nの左右両端に設け
られている。このような構成においても、前述の第1実
施形態と同様の効果を得ることができる。更に、本実施
形態に、第1実施形態から第2実施形態を得るために必
要な変形と同様の変形を施すことも可能である。
FIG. 9 shows a bus bar arrangement according to a third embodiment of the present invention. In this embodiment, the connection between the power supply side bus bars 18P and 18N and the power supply 12 is made at a substantially central position of each of the power supply side bus bars 18P and 18N. Further, looped wirings 26P and 26N
Are provided at the left and right ends of the power supply side bus bars 18P and 18N. Even in such a configuration, the same effect as in the first embodiment can be obtained. Further, the present embodiment can be modified in the same manner as the modification necessary for obtaining the second embodiment from the first embodiment.

【0017】以上の説明では、三相インバータ10を例
として本発明を説明したが、本発明の適用対象は、イン
バータ以外の電力回路とすることもでき、また、三相以
外の交流(例えば単相交流)にも本発明を適用すること
ができる。その際にも、スイッチングタイミングをずら
す制御を行うのが好ましい。
In the above description, the present invention has been described by taking the three-phase inverter 10 as an example. However, the present invention can be applied to a power circuit other than the inverter, The present invention can also be applied to phase exchange. At that time, it is preferable to perform control for shifting the switching timing.

【0018】また、以上の説明では、ループ化配線26
P及び26Nの詳細な構成については省略していたが、
これらは例えばバスバー状の導体として実現することが
できる。その際、例えばループ化配線26Pとループ化
配線26Nとが交差する箇所は、いわゆる立体交差すな
わち絶縁物を介した交差とする必要がある。
In the above description, the loop wiring 26
Although detailed configurations of P and 26N have been omitted,
These can be realized, for example, as bus bar-shaped conductors. At this time, for example, a place where the looped wiring 26P and the looped wiring 26N intersect needs to be a so-called three-dimensional intersection, that is, an intersection via an insulator.

【0019】[0019]

【発明の効果】以上説明したように、本発明によれば、
スイッチング素子から電源に至る導電経路を、並列接続
配線を設けることによって複数個の互いに並列な経路と
したため、スイッチング素子から電源を見たときのイン
ダクタンスが小さくなり、従ってフライバック電圧の低
下及び高速でのスイッチングを実現することができる。
As described above, according to the present invention,
Conductive paths from switching elements to power supply are connected in parallel
Since a plurality of paths are provided in parallel with each other by providing the wiring , the inductance when the power supply is viewed from the switching element is reduced, so that the flyback voltage can be reduced and high-speed switching can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の第1実施形態に係るインバータにお
けるバスバー配置を示す平面図である。
FIG. 1 is a plan view showing a bus bar arrangement in an inverter according to a first embodiment of the present invention.

【図2】 この実施形態におけるインダクタンス分布を
示す等価回路図である。
FIG. 2 is an equivalent circuit diagram showing an inductance distribution in this embodiment.

【図3】 三相インバータの電流波形を示す図である。FIG. 3 is a diagram showing a current waveform of a three-phase inverter.

【図4】 三相インバータにおけるスイッチング素子制
御電圧の生成手法を示すタイミングチャートである。
FIG. 4 is a timing chart showing a method for generating a switching element control voltage in a three-phase inverter.

【図5】 本発明の第2実施形態に係るインバータにお
けるバスバー配置を示す平面図である。
FIG. 5 is a plan view showing a bus bar arrangement in an inverter according to a second embodiment of the present invention.

【図6】 この実施形態におけるインダクタンス分布を
示す等価回路図である。
FIG. 6 is an equivalent circuit diagram showing an inductance distribution in this embodiment.

【図7】 参考例に係るインバータにおけるバスバー配
置を示す平面図である。
FIG. 7 is a plan view showing a bus bar arrangement in an inverter according to a reference example.

【図8】 この参考例におけるインダクタンス分布を示
す等価回路図である。
FIG. 8 is an equivalent circuit diagram showing an inductance distribution in this reference example.

【図9】 本発明の第3実施形態に係るインバータにお
けるバスバー配置を示す平面図である。
FIG. 9 is a plan view showing a bus bar arrangement in an inverter according to a third embodiment of the present invention.

【図10】 一従来技術に係るインバータの回路構成を
示す図である。
FIG. 10 is a diagram showing a circuit configuration of an inverter according to one related art.

【図11】 従来技術に係るインバータにおけるバスバ
ー配置を示す平面図である。
FIG. 11 is a plan view showing a bus bar arrangement in an inverter according to the related art.

【図12】 この従来技術におけるインダクタンス分布
を示す等価回路図である。
FIG. 12 is an equivalent circuit diagram showing an inductance distribution according to the related art.

【図13】 フライバック電圧を説明するための図であ
る。
FIG. 13 is a diagram illustrating a flyback voltage.

【図14】 低速スイッチングに伴って生ずる損失を示
す図である。
FIG. 14 is a diagram illustrating a loss caused by low-speed switching.

【符号の説明】[Explanation of symbols]

10 インバータ、12 電源、14 負荷、16 基
板、18P,18N電源側バスバー、20U,20V,
20W 負荷側バスバー、22U,22V,22W ツ
ーインワンユニット、24P,24N 電源側配線、2
6P、26Nループ化配線。
10 inverter, 12 power supply, 14 load, 16 substrate, 18P, 18N power supply side bus bar, 20U, 20V,
20W load side bus bar, 22U, 22V, 22W two-in-one unit, 24P, 24N power supply side wiring, 2
6P, 26N looped wiring.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 スイッチング素子と、このスイッチング
素子を電源に接続するための導体である電源側バスバー
とを備え、電源側バスバーに印加される直流の電源電圧
をスイッチング素子により交流に変換するスイッチング
回路において、 上記電源側バスバーのうち同極性のもの同士を接続する
並列接続配線を備え、 上記電源側バスバー及び並列接続配線によって、上記ス
イッチング素子から上記電源に至る互いに並列な複数の
導電経路を形成したことを特徴とするスイッチング回
路。
1. A power supply voltage comprising: a switching element; and a power supply side bus bar which is a conductor for connecting the switching element to a power supply, and a DC power supply voltage applied to the power supply side bus bar.
To convert AC into AC by switching element
In the circuit, the power supply side bus bars having the same polarity are connected to each other.
A switching circuit comprising a parallel connection wiring , wherein a plurality of parallel conductive paths from the switching element to the power supply are formed by the power supply side bus bar and the parallel connection wiring .
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