JP3206528B2 - バスブリッジ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータのロ
ーカルバスと汎用バスとの間に設置され、両バスの調停
を行うバスブリッジ回路に関する。

【０００２】

【従来の技術】図６に示すように、コンピュータ装置に
おけるＣＰＵ２側のローカルバス３００を各種拡張機器
２００が接続されるＰＣＩバスのような汎用バス４００
に変換するために、バスブリッジ回路１００が設けられ
る。バスブリッジ回路１００には、高速動作が可能なロ
ーカルバス３００をローカルバス３００より低速な汎用
バス４００に接続するために、その速度差を緩衝する機
能が要求される。その際、高速なローカルバス３００の
効率を極力低下させないことが重要である。

【０００３】従来、バスブリッジ回路において、ＦＩＦ
Ｏなどの一時的にデータを蓄える回路が用いられてき
た。図７は、従来のバスブリッジ回路の一例を示すブロ
ック図である。図に示すように、バスコントローラ１３
には、ローカルバス３００および汎用バス４００双方の
制御信号が入力される。バスコントローラ１３は、両バ
ス３００，４００のサイクルの調停を行い、コマンド信
号やレディ信号等を出力する。さらに、アドレス／デー
タマルチプレクサ１４やＦＩＦＯコントローラ１５の制
御も行う。

【０００４】アドレス／データマルチプレクサ１４は、
アドレスとデータが同じバスを使用している汎用バス４
００に対して、主にアドレスとデータを切り替える働き
をする。ＦＩＦＯコントローラ１５は、ライトＦＩＦＯ
１６およびリードＦＩＦＯ１７を制御し、データの取り
込みと出力を制御する。ライトＦＩＦＯ１６には、ＣＰ
Ｕ２が汎用バス４００上のターゲット（各種拡張機器２
００）に対してライトするデータが保持される。また、
リードＦＩＦＯ１７には、ＣＰＵ２がターゲットからリ
ードするデータが保持される。

【０００５】ＣＰＵ２からのデータライト動作におい
て、ライトＦＩＦＯ１６に空きがある限り、ＣＰＵ２に
はウェイトはかからずにライトＦＩＦＯ１６に順次デー
タが取り込まれる。ライトＦＩＦＯ１６から汎用バス４
００に接続されたターゲットへのデータライトは、ター
ゲットの速度に合わせて順次行われる。一方、ＣＰＵ２
へのデータリード動作において、最初にアクセスされる
アドレスから連続したアドレスのデータが、ターゲット
から先読みしてリードＦＩＦＯ１７に取り込まれる。Ｃ
ＰＵ２は、一旦リードＦＩＦＯ１７に取り込まれたデー
タをノーウェイトで取り出すことができる。

【０００６】

【発明が解決しようとする課題】しかし、従来のバスブ
リッジ回路には、ＣＰＵ２がターゲットに対するリード
アクセスを開始してから回路が動作を開始するので、ロ
ーカルバス３００のサイクルが起動してから汎用バス４
００において実際のデータ転送サイクルが起動するまで
に時間がかかる。例えば、両バスを同期させるためにバ
スブリッジ回路において遅延が生ずる。また、ＰＣＩバ
スのようなアドレスとデータとが共用されるバスでは、
まずアドレスフェーズが実行され、その後に実際のデー
タ転送サイクルが開始する。そのために、一番最初のア
クセスでは必ずバスコントローラ１３はＣＰＵにウェイ
トをかけなければならないという問題がある。さらに、
リードＦＩＦＯ１７にデータが蓄えられるまでにも時間
がかかるため、ＣＰＵ２の読み出し動作がリードＦＩＦ
Ｏ１７へのデータ転送動作に追いついてしまった場合
は、やはりウェイトをかけなければならない。すなわ
ち、従来のバスブリッジ回路には、ローカルバス３００
の効率が低下してしまい、ひいてはシステムの効率が低
下してしまうという課題がある。

【０００７】本発明はそのような課題を解決するために
なされたものであって、汎用バス上の各種拡張機器から
データリードする際に、ＣＰＵにウェイトをかける回数
を減らすことができ、システムの効率を向上させること
ができるバスブリッジ回路を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】本発明によるバスブリッ
ジ回路は、コンピュータのローカルバスと汎用バスとの
間に設置されるものであって、ローカルバスに出力され
たリードアドレスとそのリードアドレスを出力したリー
ドサイクルの直前に発生したライトアドレスとをそれぞ
れ記憶する複数のアドレス記憶手段（１２ｂ，１２１，
１２２）を備え、複数のアドレス記憶手段（１２ｂ，１
２１，１２２）は、それぞれ、ローカルバスに出力され
たライトアドレスが、記憶されているライトアドレスと
一致した場合にライトアドレス一致信号を出力する第１
の比較手段（１２３）と、リードデータ保持手段（１
７）に保持されているデータが読み出されたリードアド
レスとローカルバスに出力されたリードアドレスとが一
致した場合にリードアドレス一致信号を出力する第２の
比較手段（１２４）とを含み、第１の比較手段（１２
３）からライトアドレス一致信号が出力されると、ライ
トアドレス一致信号を出力した第１の比較手段（１２
３）を含むアドレス記憶手段（１２ｂ，１２２）に記憶
されているリードアドレスからデータを読み出してリー
ドデータ保持手段（１７）にデータを保持させる汎用バ
ス読み出し制御手段（１１，１３）と、第２の比較手段
（１２４）からリードアドレス一致信号が出力される
と、リードデータ保持手段（１７）に保持されているデ
ータをローカルバス側に転送する転送手段（１１，１
５）とを備えたことを特徴とする。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明によるバスブリッ
ジ回路を含むコンピュータ装置の概略構成を示すブロッ
ク図である。図に示すように、バスブリッジ回路１は、
ＣＰＵ２から出力されるローカルバス３００と、ビデオ
コントローラ（ビデオメモリ）３および各種メモリ・Ｉ
／Ｏ４が接続された汎用バス４００との間に位置する。
バスブリッジ回路１は、それぞれ非同期で動いているバ
スの調停を行い、双方向のデータ転送を制御する。

【００１０】図２は、バスブリッジ回路１の一構成例を
示すブロック図である。アドレスキャッシュコントロー
ラ１１は、ローカルバス制御信号を受け、アドレスキャ
ッシュ１２にアドレスラッチ信号（ＡＬ）、ライトアド
レスラッチ信号（ＷＡ）およびリードアドレスラッチ信
号（ＲＡ）を出力する。また、アドレスキャッシュ１２
からライトアドレス一致信号（ＷＭ）およびリードアド
レス一致信号（ＲＭ）を入力し、バスコントローラ１３
を通して、汎用バス４００の制御とＦＩＦＯコントロー
ラ１５およびリードＦＩＦＯ１７の制御とを行う。さら
に、リードＦＩＦＯ１７に有効なデータが保持されてい
るかどうかの管理も行う。アドレスキャッシュ１２に
は、ライトアドレスとリードアドレスが記憶される。ア
ドレスキャッシュ１２は、記憶されたアドレスと現在の
サイクルのアドレスとを比較し、比較結果をアドレスキ
ャッシュコントローラ１１に出力するとともに、選択し
たひとつのアドレスをアドレス／データマルチプレクサ
１４に出力する。

【００１１】バスコントローラ１３には、ローカルバス
３００および汎用バス４００双方からの制御信号および
アドレスキャッシュコントローラ１１からの信号が入力
される。バスコントローラ１３は、両バスのサイクルの
調停を行い、コマンド信号やレディ信号等を出力する。
バスコントローラ１３は、さらに、アドレス／データマ
ルチプレクサ１４やＦＩＦＯコントローラ１５の制御も
行う。アドレス／データマルチプレクサ１４は、アドレ
スとデータが同じバスを使用している汎用バス４００に
対して、アドレスとデータを切り替える。さらに、ロー
カルバス３００のアドレスとアドレスキャッシュ１２の
アドレスを選択する。ＦＩＦＯコントローラ１５は、ラ
イトＦＩＦＯ１６およびリードＦＩＦＯ１７を制御し、
データの取り込みと出力を制御する。ライトＦＩＦＯ１
６には、ＣＰＵ２が汎用バス４００上のターゲット（ビ
デオコントローラ３や各種メモリ・Ｉ／Ｏ４）に対して
ライトしたデータが保持される。リードＦＩＦＯ１７に
は、ＣＰＵ２がターゲットからリードしたデータが保持
される。

【００１２】図３は、アドレスキャッシュ１２の内部構
成を示すブロック図である。アドレスラッチ１２ａは、
ローカルバスのアドレスを一時的に保持する。アドレス
記憶／比較回路１２ｂには、アドレスラッチ１２ａから
のラッチドアドレスとローカルバス３００からのローカ
ルバスアドレスが入力され、さらに、アドレスキャッシ
ュコントローラ１１からのアドレスラッチ信号が入力さ
れる。また、アドレス記憶／比較回路１２ｂは、内部に
記憶されたアドレスを出力するとともに、比較結果の信
号を出力する。なお、アドレス記憶／比較回路１２ｂ
は、複数組搭載される。アドレスセレクタ１２ｃは、全
てのアドレス記憶／比較回路１２ｂからラッチドリード
アドレスとライトアドレス一致信号を入力し、ライトア
ドレス一致信号がアクティブとなっているアドレス記憶
／比較回路１２ｂから出力されているラッチドリードア
ドレスを選択し、ラッチドリードアドレスとして出力す
る。

【００１３】図４は、各アドレス記憶／比較回路１２ｂ
の内部構成を示すブロック図である。ライトアドレスラ
ッチ１２１は、アドレスラッチ１２ａからのラッチドア
ドレスとアドレスキャッシュコントローラ１１からのラ
イトアドレスラッチ信号とを入力し、リード動作の直前
に発生したライトアドレスをラッチする。リードアドレ
スラッチ１２２は、ローカルバス３００からのローカル
バスアドレスとアドレスキャッシュコントローラ１１か
らのリードアドレスラッチ信号を入力し、リードアドレ
スをラッチする。ライトアドレス比較回路１２３は、ラ
イトアドレスラッチ１２１からのアドレスとローカルバ
スアドレスとを入力し、ライトアドレス一致信号を出力
する。また、リードアドレス比較回路１２４は、リード
アドレスラッチ１２２からのラッチドリードアドレスと
ローカルバスアドレス（ＣＰＵ２からのライトアドレス
とリードアドレス）とを入力し、リードアドレス一致信
号を出力する。

【００１４】なお、この実施の形態では、リードデータ
保持手段はリードＦＩＦＯ１７で実現され、アドレス記
憶手段はアドレス記憶／比較回路１２ｂにおけるライト
アドレスラッチ１２１およびリードアドレスラッチ１２
２で実現されている。また、第１の比較手段はアドレス
記憶／比較回路１２ｂにおけるライトアドレス比較回路
１２３で実現され、第２の比較手段および第３の比較手
段はリードアドレス比較回路１２４で実現されている。
そして、汎用バス読み出し制御手段はアドレスキャッシ
ュコントローラ１１およびバスコントローラ１３で実現
され、転送手段および保持データ管理手段はアドレスキ
ャッシュコントローラ１１とＦＩＦＯコントローラ１５
とで実現されている。

【００１５】次に、図５のフローチャートを参照して動
作を説明する。なお、ライトＦＩＦＯ１６の動作は従来
のバスブリッジ回路におけるものの動作と同じであるか
ら説明を省略し、本発明の特徴であるアドレスキャッシ
ュ周辺の動作を中心に説明する。

【００１６】まず、アドレスキャッシュコントローラ１
１は、ローカルバス制御信号によって、ＣＰＵ２がリー
ド動作をするのかライト動作をするのか判断する（ステ
ップＳ１）。ライト動作と判断した場合には、アドレス
キャッシュコントローラ１１は、アドレスラッチ信号を
出力し、アドレスラッチ１２ａにライトアドレスをラッ
チさせる（ステップＳ２）。

【００１７】続いて、各アドレス記憶／比較回路１２ｂ
におけるリードアドレス比較回路１２４が、ラッチドリ
ードアドレス（後述のステップＳ１４参照）とライトア
ドレスを比較する。一致したならば、リードアドレス比
較回路１２４は、リードアドレス一致信号をアクティブ
にする。アドレスキャッシュコントローラ１１は、リー
ドアドレス一致信号がアクティブになったときに、以前
にそのラッチドリードアドレスからリードしたデータが
既にリードＦＩＦＯ１７に取り込まれている場合には、
リードＦＩＦＯ１７の内容を無効とする（ステップＳ
３）。後述するように、ラッチドリードアドレスが存在
する場合には、そのラッチドリードアドレスからのデー
タがリードＦＩＦＯ１７に格納されている場合がある。
ラッチドリードアドレスとライトアドレスとが一致した
ということは、リードＦＩＦＯ１７に格納されているデ
ータが、汎用バス４００につながる書き込み先において
書き換えられることを意味する。すなわち、リードＦＩ
ＦＯ１７に格納されているデータが古いデータとなるこ
とを意味する。従って、そのようなデータは無効とされ
る。

【００１８】次いで、各アドレス記憶／比較回路１２ｂ
におけるライトアドレス比較回路１２３は、ライトアド
レスラッチ１２１にラッチされているアドレスとライト
アドレスを比較する（ステップＳ４）。一致したなら
ば、ライトアドレス比較回路１２３は、ライトアドレス
一致信号をアクティブにする。ライトアドレス一致信号
が非アクティブのときはステップＳ１に戻り、アクティ
ブのときはステップＳ５に進む。ステップＳ５では、ア
ドレスキャッシュコントローラ１１は、引き続きＣＰＵ
２が汎用バス４００へのアクセスを起こすかどうかロー
カルバス３００を監視する。起こした場合にはステップ
Ｓ２に戻り、起こさない場合にはステップＳ６に進む。

【００１９】ステップＳ６では、ライトアドレス一致信
号がアクティブになったアドレス記憶／比較回路１２ｂ
から出力されるラッチドリードアドレスが、アドレスセ
レクタ１２ｃによって選択される。そして、選択された
ラッチドリードアドレスは、アドレス／データマルチプ
レクサ１４に与えられる。さらに、アドレスキャッシュ
コントローラ１１は、バスコントローラ１３を制御し
て、アドレス／データマルチプレクサ１４に与えられた
アドレスからバーストリードを起動させ、リードＦＩＦ
Ｏ１７にデータを取り込ませる。また、リードＦＩＦＯ
１７にラッチドリードアドレスから読み出された有効な
データが保持されているという情報と、どのアドレス記
憶／比較回路１２ｂから出力されたラッチドリードアド
レスが使用されたかという情報を記憶する。なお、デー
タライト動作そのものは、従来の場合と同様に、ライト
ＦＩＦＯ１６を介して行われる。

【００２０】以上のようにして、ＣＰＵ２が汎用バス４
００に接続されたターゲットからのデータライト動作を
開始すると、過去のデータライト動作に伴って行われた
データリード動作におけるリードアドレスからのデータ
がリードＦＩＦＯ１７に取り込まれて保持される。ま
た、そのリードアドレスがラッチドリードアドレスとし
て保持される。

【００２１】ステップＳ１においてリード動作と判断さ
れると、アドレスキャッシュコントローラ１１は、上述
したデータリードに使用されたラッチドリードアドレス
を出力したアドレス記憶／比較回路１２ｂからのリード
アドレス一致信号がアクティブで、かつ、リードＦＩＦ
Ｏ１７内のデータが有効かどうか判断する（ステップＳ
１１）。ここでは、アドレス記憶／比較回路１２ｂにお
けるリードアドレス比較回路１２４は、リードアドレス
ラッチ１２２からのラッチドリードアドレスとローカル
バス３００におけるリードアドレスとを比較する。リー
ドアドレス一致信号がアクティブで、かつ、リードＦＩ
ＦＯ１７内のデータが有効である場合には、ＣＰＵ２が
必要としているデータは既にリードＦＩＦＯ１７に取り
込まれていることになる。一方、リードアドレス一致信
号が非アクティブ、または、リードＦＩＦＯ１７内のデ
ータが無効の場合には、ＣＰＵ２が必要としているデー
タはリードＦＩＦＯ１７に存在しないことになる。

【００２２】ＣＰＵ２が必要としているデータは既にリ
ードＦＩＦＯ１７に取り込まれている場合にはステップ
Ｓ１２の処理が行われる。ステップＳ１２では、アドレ
スキャッシュコントローラ１１は、ローカルバス制御信
号を出力し、ＣＰＵにウェイトをかけることなくＣＰＵ
にデータを転送する。その後、ステップＳ１に戻る。

【００２３】リードＦＩＦＯ１７に有効なデータが取り
込まれていない場合にはステップＳ１３の処理が行われ
る。ステップＳ１３では、通常のリード動作と同様の処
理が行われる。すなわち、アドレスキャッシュコントロ
ーラ１１は、ローカルバス制御信号を出力し、ＣＰＵ２
にウェイトをかけリードＦＩＦＯ１７にデータを取り込
んだ後、または取り込みと平行してＣＰＵ２にデータを
転送する。

【００２４】続いて、ステップＳ１４において、アドレ
スキャッシュコントローラ１１は、まだアドレスがラッ
チされていないアドレス記憶／比較回路１２ｂに対し
て、ライトアドレスラッチ信号とリードアドレスラッチ
信号を出力する。信号を受けたライトアドレスラッチ１
２１およびリードアドレスラッチ１２２は、それぞれア
ドレスラッチ１２ａからのラッチドアドレスおよびロー
カルバスアドレス（ＣＰＵ２からのリードアドレス）を
ラッチする。アドレスがラッチされていないアドレス記
憶／比較回路１２ｂがないときは、過去一番古い時期に
アドレスをラッチしたアドレス記憶／比較回路１２ｂに
対して、アドレスラッチ信号を出力する。そして、ステ
ップＳ１に戻る。

【００２５】以上のように、本発明によるバスブリッジ
回路１は、汎用バス４００に接続されたターゲットに対
するライト動作があるときに、過去の同一アドレスに対
するライト動作に伴って行われたリード動作の際に用い
られたリードアドレスからデータを読み出してリードＦ
ＩＦＯ１７に設定しておく。そして、今回ＣＰＵ２が読
み出したいデータがリードＦＩＦＯ１７に既に設定され
ているならば、そのまま、リードＦＩＦＯ１７からロー
カルバス３００にデータが転送される。換言すれば、本
発明によるバスブリッジ回路１が、ローカルバスの動作
を記憶学習し、あらかじめリードデータを予測して先読
みしておくことで、ＣＰＵ２の汎用バス４００からのデ
ータ読み出し効率が向上する。特に、データライトとそ
れに続くデータリードとの相関が大きいビデオメモリを
有するビデオコントローラ等のターゲットを対象とする
場合には、このような予測処理は効果が大きい。

【００２６】なお、この実施の形態では、リード動作の
直前のライト動作でリードアドレスを予測していた。し
かしライト動作に限らず、その他の特定のローカルバス
サイクルを監視し、その結果によって次のリードサイク
ルを予測するように構成してもよい。

【００２７】

【発明の効果】以上のように、本発明によれば、バスブ
リッジ回路を、ローカルバスに出力されたリードアドレ
スとそのリードアドレスを出力したリードサイクルの直
前に発生したライトアドレスとをそれぞれ記憶する複数
のアドレス記憶手段を備え、複数のアドレス記憶手段
は、それぞれ、ローカルバスに出力されたライトアドレ
スが、記憶されているライトアドレスと一致した場合に
ライトアドレス一致信号を出力する第１の比較手段と、
リードデータ保持手段に保持されているデータが読み出
されたリードアドレスとローカルバスに出力されたリー
ドアドレスとが一致した場合にリードアドレス一致信号
を出力する第２の比較手段とを含み、第１の比較手段か
らライトアドレス一致信号が出力されると、ライトアド
レス一致信号を出力した第１の比較手段を含むアドレス
記憶手段に記憶されているリードアドレスからデータを
読み出してリードデータ保持手段にデータを保持させる
汎用バス読み出し制御手段と、第２の比較手段からリー
ドアドレス一致信号が出力されると、リードデータ保持
手段に保持されているデータをローカルバス側に転送す
る転送手段とを備えた構成としたので、汎用バス上のビ
デオコントローラ等の拡張機器からデータを読み出す際
にＣＰＵにウェイトをかける回数を減らすことができ、
システム効率を向上させることができる効果がある。そ
して、第３の比較手段からアドレス一致信号が出力され
るとリードデータ保持手段に保持されているデータを無
効とする保持データ管理手段を備えている場合には、古
いデータがＣＰＵに渡ることがないようにすることがで
きる。また、拡張機器が、ビデオメモリを有するビデオ
コントローラである場合には、リード動作とリード動作
直前のライト動作との相関の学習効果が大きくなり、シ
ステム効率をより向上させることができる。

【図面の簡単な説明】

【図１】 本発明によるバスブリッジ回路を含むコンピ
ュータ装置の概略構成を示すブロック図である。

【図２】 バスブリッジ回路の一構成例を示すブロック
図である。

【図３】 アドレスキャッシュの内部構成を示すブロッ
ク図である。

【図４】 アドレス記憶／比較回路の内部構成を示すブ
ロック図である。

【図５】 バスブリッジ回路の動作を示すフローチャー
トである。

【図６】 従来のバスブリッジ回路を含むコンピュータ
装置の概略構成を示すブロック図である。

【図７】 従来のバスブリッジ回路の一例を示すブロッ
ク図である。

【符号の説明】

１ バスブリッジ回路 ２ ＣＰＵ ３ ビデオコントローラ ４ 各種メモリ・Ｉ／Ｏ １１ アドレスキャッシュコントローラ １２ アドレスキャッシュ １３ バスコントローラ １５ ＦＩＦＯコントローラ １６ ライトＦＩＦＯ １７ リードＦＩＦＯ １２ａ アドレスラッチ １２ｂ アドレス記憶／比較回路 １２ｃ アドレスセレクタ １２１ ライトアドレスラッチ １２２ リードアドレスラッチ １２３ ライトアドレス比較回路 １２４ リードアドレス比較回路 ３００ ローカルバス ４００ 汎用バス

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 コンピュータのローカルバスと汎用バス
   との間に設置され、複数データを一時に格納しうるＦＩ
   ＦＯで構成され汎用バスからのデータを保持するリード
   データ保持手段（１７）を有するバスブリッジ回路にお
   いて、ローカルバスに出力されたリードアドレスとその
   リードアドレスを出力したリードサイクルの直前に発生
   したライトアドレスとをそれぞれ記憶する複数のアドレ
   ス記憶手段（１２ｂ，１２１，１２２）を備え、前記複
   数のアドレス記憶手段（１２ｂ，１２１，１２２）は、
   それぞれ、ローカルバスに出力されたライトアドレス
   が、記憶されているライトアドレスと一致した場合にラ
   イトアドレス一致信号を出力する第１の比較手段（１２
   ３）と、前記リードデータ保持手段（１７）に保持され
   ているデータが読み出されたリードアドレスとローカル
   バスに出力されたリードアドレスとが一致した場合にリ
   ードアドレス一致信号を出力する第２の比較手段（１２
   ４）とを含み、 前記第１の比較手段（１２３）からライトアドレス一致
   信号が出力されると、ライトアドレス一致信号を出力し
   た第１の比較手段（１２３）を含むアドレス記憶手段
   （１２ｂ，１２２）に記憶されているリードアドレスか
   らデータを読み出して前記リードデータ保持手段（１
   ７）にデータを保持させる汎用バス読み出し制御手段
   （１１，１３）と、 前記第２の比較手段（１２４）からリードアドレス一致
   信号が出力されると、前記リードデータ保持手段（１
   ７）に保持されているデータをローカルバス側に転送す
   る転送手段（１１，１５）と を備えたことを特徴とする
   バスブリッジ回路。
2. 【請求項２】 アドレス記憶手段（１２ｂ）は、ライト
   アドレスをラッチするライトアドレスラッチ（１２１）
   とリードアドレスをラッチするリードアドレスラッチ
   （１２２）とを含み、 第２の比較手段（１２３）からアドレス一致信号が出力
   されなかった場合には、汎用バス読み出し制御手段（１
   １，１３）は、汎用バスからのデータをリードデータ保
   持手段（１７）に取り込む制御を行い、 前記アドレス記憶手段（１２ｂ）は、リードアドレスを
   前記リードアドレスラ ッチ（１２２）にラッチするとと
   もに、ローカルバス側からのリード動作の直前に発生し
   たライトアドレスを前記ライトアドレスラッチ（１２
   １）にラッチする 請求項１記載のバスブリッジ回路。
3. 【請求項３】 アドレス記憶手段（１２ｂ）は、記憶し
   ているリードアドレスとローカルバスに出力されたライ
   トアドレスとが一致した場合にアドレス一致信号を出力
   する第３の比較手段（１２４）を含み、 前記第３の比較手段（１２４）からアドレス一致信号が
   出力されるとリードデータ保持手段（１７）に保持され
   ているデータを無効とする保持データ管理手段（１１，
   １５）を備えた 請求項２記載のバスブリッジ回路。