JP3209265B2 - 半導体回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路に関
し、特に、ＤＲＡＭ（ダイナミックＲＡＭ）に関する。
し、特に、ＤＲＡＭ（ダイナミックＲＡＭ）に関する。
【０００２】
【従来の技術】メモリセルアレイが大規模になるにつれ
て、メモリセルアレイを分割配置し、メモリセルアレイ
間にセンスアンプ列及びサブワードドライバ列を配置
し、分割動作を行うことが必要になってくる。
て、メモリセルアレイを分割配置し、メモリセルアレイ
間にセンスアンプ列及びサブワードドライバ列を配置
し、分割動作を行うことが必要になってくる。
【０００３】このような配置を行う場合、センスアンプ
列とサブワードドライバ列とのクロス部分に、センスア
ンプの制御回路を配置することが必須となる。
列とサブワードドライバ列とのクロス部分に、センスア
ンプの制御回路を配置することが必須となる。
【０００４】従来、このような回路においては、例え
ば、ISSCC95 digest, A 29ns 64Mb DRAM with Hierarch
ical Array Architecture （２４６頁）に記載されてい
るように、各クロス部分がＣＭＯＳ回路で構成されてお
り、各領域に、センスアンプフリップフロップのＰＭＯ
Ｓソースをセル書き込み電圧であるＶＩＮＴに引き上げ
るセンスアンプドライブ回路（ＳＡＰ）と、センスアン
プのＮＭＯＳソースをＧＮＤレベルに引き下げるセンス
アンプドライブ回路（ＳＡＮ）とが配置されていたた
め、Ｐウェル領域とＮウェル領域を分離するためのＰＮ
分離領域が増大していた。
ば、ISSCC95 digest, A 29ns 64Mb DRAM with Hierarch
ical Array Architecture （２４６頁）に記載されてい
るように、各クロス部分がＣＭＯＳ回路で構成されてお
り、各領域に、センスアンプフリップフロップのＰＭＯ
Ｓソースをセル書き込み電圧であるＶＩＮＴに引き上げ
るセンスアンプドライブ回路（ＳＡＰ）と、センスアン
プのＮＭＯＳソースをＧＮＤレベルに引き下げるセンス
アンプドライブ回路（ＳＡＮ）とが配置されていたた
め、Ｐウェル領域とＮウェル領域を分離するためのＰＮ
分離領域が増大していた。
【０００５】しかし、クロス部領域においては、センス
アンプ幅及びサブワードドライバ幅内にレイアウトする
必要があり、１つのクロス部領域に大きなＰＮ分離領域
を配置することがサイズ的に難しくなってきた。そこ
で、この問題を解決する回路として、特願平８−１０５
２７号公報に開示されているような回路が提案されてい
る。
アンプ幅及びサブワードドライバ幅内にレイアウトする
必要があり、１つのクロス部領域に大きなＰＮ分離領域
を配置することがサイズ的に難しくなってきた。そこ
で、この問題を解決する回路として、特願平８−１０５
２７号公報に開示されているような回路が提案されてい
る。
【０００６】図１５は、特願平８−１０５２７号公報に
開示されている半導体回路の構成を示す図である。
開示されている半導体回路の構成を示す図である。
【０００７】図１５に示すように本従来例においては、
センスアンプ列１４６とサブワードドライバ列１２０〜
１２３とのクロス領域にセンスアンプ制御回路ＳＷＣ１
００〜ＳＷＣ１０２がそれぞれ配置されており、それぞ
れにおいて、ＣＯＭＳ回路領域及びＰＭＯＳ回路領域が
形成されている。
センスアンプ列１４６とサブワードドライバ列１２０〜
１２３とのクロス領域にセンスアンプ制御回路ＳＷＣ１
００〜ＳＷＣ１０２がそれぞれ配置されており、それぞ
れにおいて、ＣＯＭＳ回路領域及びＰＭＯＳ回路領域が
形成されている。
【０００８】それぞれのクロス部回路においては、カラ
ムセレクトスイッチ１４４によりビット線対ＢＬ，／Ｂ
Ｌと接続されたローカルＩ／Ｏ ＬＩＯ，／ＬＩＯと、
外部回路とデータの入出力を行うグローバルＩ／Ｏ Ｇ
ＩＯ，／ＧＩＯとの間におけるデータのスイッチング
が、センスアンプ制御回路ＳＷＣ１００に配置されたＣ
ＭＯＳＩ／Ｏインターフェース１５０で行われ、センス
アンプ１４６のフリップフロップＮＭＯＳトランジスタ
のソース電位のＧＮＤレベルへの引き抜きが、センスア
ンプ制御回路ＳＷＣ１０１に配置されたＮＭＯＳトラン
ジスタ１５１で行われ、センスアンプ１４６のフリップ
フロップＰＭＯＳトランジスタのソース電位のＶＩＮＴ
レベルへの引き上げが、センスアンプ制御回路ＳＷＣ１
０２に配置されたＰＭＯＳトランジスタ１６２で行われ
る。
ムセレクトスイッチ１４４によりビット線対ＢＬ，／Ｂ
Ｌと接続されたローカルＩ／Ｏ ＬＩＯ，／ＬＩＯと、
外部回路とデータの入出力を行うグローバルＩ／Ｏ Ｇ
ＩＯ，／ＧＩＯとの間におけるデータのスイッチング
が、センスアンプ制御回路ＳＷＣ１００に配置されたＣ
ＭＯＳＩ／Ｏインターフェース１５０で行われ、センス
アンプ１４６のフリップフロップＮＭＯＳトランジスタ
のソース電位のＧＮＤレベルへの引き抜きが、センスア
ンプ制御回路ＳＷＣ１０１に配置されたＮＭＯＳトラン
ジスタ１５１で行われ、センスアンプ１４６のフリップ
フロップＰＭＯＳトランジスタのソース電位のＶＩＮＴ
レベルへの引き上げが、センスアンプ制御回路ＳＷＣ１
０２に配置されたＰＭＯＳトランジスタ１６２で行われ
る。
【０００９】以下に、上述した動作について詳細に説明
する。
する。
【００１０】図１６は、図１５に示したセンスアンプ部
の構成を示す回路図であり、図１７は、図１５に示した
回路の動作を説明するためのタイミングチャートであ
る。
の構成を示す回路図であり、図１７は、図１５に示した
回路の動作を説明するためのタイミングチャートであ
る。
【００１１】初期状態においては、ＧＰＤＬ及び／ＧＰ
ＤＬがともにローレベルとなっており、それにより、ト
ランジスタ１６０，１６１はオン状態となり、トランジ
スタ１５２，１５３はオフ状態となっている。そのた
め、ＬＰＤＬ，／ＬＰＤＬがともに初期状態においては
ハイレベルとなり、ビット線対プリチャージ回路１４
０，１４１のＮＭＯＳトランジスタがオン状態となって
いるため、ともにビット線対プリチャージ状態となって
いる。
ＤＬがともにローレベルとなっており、それにより、ト
ランジスタ１６０，１６１はオン状態となり、トランジ
スタ１５２，１５３はオフ状態となっている。そのた
め、ＬＰＤＬ，／ＬＰＤＬがともに初期状態においては
ハイレベルとなり、ビット線対プリチャージ回路１４
０，１４１のＮＭＯＳトランジスタがオン状態となって
いるため、ともにビット線対プリチャージ状態となって
いる。
【００１２】その後まず、図１５中上側のサブワードド
ライバＳＷＤ１２０〜ＳＷＤ１２３が選択されると、時
刻Ｔ０にＧＰＤＬが立ち上がり、トランジスタ１５２が
オン状態、トランジスタ１６０がオフ状態となってＬＰ
ＤＬが立ち下がり、ＰＤＬ１４０のＮＭＯＳトランジス
タがオフ状態となり、ビット線対プリチャージが中止す
る。
ライバＳＷＤ１２０〜ＳＷＤ１２３が選択されると、時
刻Ｔ０にＧＰＤＬが立ち上がり、トランジスタ１５２が
オン状態、トランジスタ１６０がオフ状態となってＬＰ
ＤＬが立ち下がり、ＰＤＬ１４０のＮＭＯＳトランジス
タがオフ状態となり、ビット線対プリチャージが中止す
る。
【００１３】時刻Ｔ１に、／ＧＴＧが立ち上がり、トラ
ンジスタ１５５がオン状態となり、／ＬＴＧがローレベ
ルとなり、ＴＧ１４３のＮＭＯＳトランジスタがオフ状
態になると、非選択側のビット線対とセンスアンプが切
り離される。
ンジスタ１５５がオン状態となり、／ＬＴＧがローレベ
ルとなり、ＴＧ１４３のＮＭＯＳトランジスタがオフ状
態になると、非選択側のビット線対とセンスアンプが切
り離される。
【００１４】また、同時に、ＬＴＧは、ＶＢＯＯＴ（セ
ル書き込み電圧ＶＩＮＴとＮＭＯＳスレッショルド電圧
Ｖｔの和以上の昇圧電圧）の約１／２の電位である初期
状態（ＶＩＮＴ−Ｖｔ）から、ＶＢＯＯＴレベルまで昇
圧され、ＴＧ１４２のＮＭＯＳトランジスタがオン状態
となり、それにより、ビット線対１３０とセンスアンプ
１４６とが接続される。
ル書き込み電圧ＶＩＮＴとＮＭＯＳスレッショルド電圧
Ｖｔの和以上の昇圧電圧）の約１／２の電位である初期
状態（ＶＩＮＴ−Ｖｔ）から、ＶＢＯＯＴレベルまで昇
圧され、ＴＧ１４２のＮＭＯＳトランジスタがオン状態
となり、それにより、ビット線対１３０とセンスアンプ
１４６とが接続される。
【００１５】時刻Ｔ２に、ＳＥが立ち上がると、トラン
ジスタ１５１がオン状態となり、ＳＡＮが１／２ＶＩＮ
ＴからＧＮＤレベルに引き抜かれてセンスが開始され
る。
ジスタ１５１がオン状態となり、ＳＡＮが１／２ＶＩＮ
ＴからＧＮＤレベルに引き抜かれてセンスが開始され
る。
【００１６】時刻Ｔ３に、／ＳＥが立ち下がると、トラ
ンジスタ１６２がオン状態となり、ＳＡＰが１／２ＶＩ
ＮＴからＶＩＮＴレベルに引き上げられ、リストアが開
始される。
ンジスタ１６２がオン状態となり、ＳＡＰが１／２ＶＩ
ＮＴからＶＩＮＴレベルに引き上げられ、リストアが開
始される。
【００１７】センス終了時の時刻Ｔ４に、ＧＰＤＬが立
ち下がると、トランジスタ１５２がオフ状態となり、ト
ランジスタ１６０がオン状態となり、ＬＰＤＬがハイレ
ベルとなり、ＰＤＬ１４０のＮＭＯＳトランジスタがオ
ン状態となるため、ビット線対が短絡され、それによ
り、プリチャージが開始される。
ち下がると、トランジスタ１５２がオフ状態となり、ト
ランジスタ１６０がオン状態となり、ＬＰＤＬがハイレ
ベルとなり、ＰＤＬ１４０のＮＭＯＳトランジスタがオ
ン状態となるため、ビット線対が短絡され、それによ
り、プリチャージが開始される。
【００１８】また、／ＧＴＧが立ち下がり、トランジス
タ１５４がオフ状態となり、それにより、ＬＴＧと／Ｌ
ＴＧとがＶＩＮＴ−Ｖｔにプリチャージされる。
タ１５４がオフ状態となり、それにより、ＬＴＧと／Ｌ
ＴＧとがＶＩＮＴ−Ｖｔにプリチャージされる。
【００１９】また、ＳＥが立ち下がり、トランジスタ１
５１がオフ状態となり、／ＳＥが立ち上がり、トランジ
スタ１６２がオフ状態となり、ＳＡＰ及びＳＡＮが、１
／２ＶＩＮＴにプリチャージされ、動作が完了する。
５１がオフ状態となり、／ＳＥが立ち上がり、トランジ
スタ１６２がオフ状態となり、ＳＡＰ及びＳＡＮが、１
／２ＶＩＮＴにプリチャージされ、動作が完了する。
【００２０】本従来例においては、図１５に示すよう
に、センスアンプ制御回路ＳＷＣ１００，ＳＷＣ１０
１，ＳＷＣ１０２が３つに分割されており、それによ
り、ＰＮ分離領域を最小限でレイアウトすることが可能
となり、ＳＷＤ幅及びセンスアンプ幅で規定される領域
内にセンスアンプ制御回路をレイアウトすることが可能
となり、さらに、センスアンプドライブトランジスタ１
５１，１６２のサイズを従来よりも大きくすることが可
能となり、センス速度及びリストア速度の向上が図られ
ている。
に、センスアンプ制御回路ＳＷＣ１００，ＳＷＣ１０
１，ＳＷＣ１０２が３つに分割されており、それによ
り、ＰＮ分離領域を最小限でレイアウトすることが可能
となり、ＳＷＤ幅及びセンスアンプ幅で規定される領域
内にセンスアンプ制御回路をレイアウトすることが可能
となり、さらに、センスアンプドライブトランジスタ１
５１，１６２のサイズを従来よりも大きくすることが可
能となり、センス速度及びリストア速度の向上が図られ
ている。
【００２１】
【発明が解決しようとする課題】上述したような従来の
ものにおいては、メモリ容量がさらに増加し、センスア
ンプ制御回路間のセル数が増加した場合、センスアンプ
制御回路どうしの間隔が増加する。例えば、図１５に示
したセンスアンプ制御回路ＳＷＣをＳＷＣ１００−ＳＷ
Ｃ１０１−ＳＷＣ１０２−ＳＷＣ１０１−ＳＷＣ１００
−ＳＷＣ１０１−ＳＷＣ１０２−ＳＷＣ１０１・・・の
ように並べた場合、センスアンプ制御回路ＳＷＣ１０２
が４カ所のみのレイアウトとなるが、その場合、ＳＡＰ
ドライバはセンスアンプ制御回路ＳＷＣ３からセンスア
ンプ制御回路ＳＷＣ１までの両側に配置された４つの領
域のセンスアンプ列を駆動させる必要があるため、配線
の寄生容量・寄生抵抗（Ｃ・Ｒ）及びセンスアンプドレ
イン容量により、ＳＡＰのドライブ遠端（ＳＷＣ１付
近）でのドライブ能力が減少し、リストア時間が増大し
てしまうという問題点がある。
ものにおいては、メモリ容量がさらに増加し、センスア
ンプ制御回路間のセル数が増加した場合、センスアンプ
制御回路どうしの間隔が増加する。例えば、図１５に示
したセンスアンプ制御回路ＳＷＣをＳＷＣ１００−ＳＷ
Ｃ１０１−ＳＷＣ１０２−ＳＷＣ１０１−ＳＷＣ１００
−ＳＷＣ１０１−ＳＷＣ１０２−ＳＷＣ１０１・・・の
ように並べた場合、センスアンプ制御回路ＳＷＣ１０２
が４カ所のみのレイアウトとなるが、その場合、ＳＡＰ
ドライバはセンスアンプ制御回路ＳＷＣ３からセンスア
ンプ制御回路ＳＷＣ１までの両側に配置された４つの領
域のセンスアンプ列を駆動させる必要があるため、配線
の寄生容量・寄生抵抗（Ｃ・Ｒ）及びセンスアンプドレ
イン容量により、ＳＡＰのドライブ遠端（ＳＷＣ１付
近）でのドライブ能力が減少し、リストア時間が増大し
てしまうという問題点がある。
【００２２】これを解決するために、センスアンプ制御
回路ＳＷＣの並べ方を、ＳＷＣ１００−ＳＷＣ１０２−
ＳＷＣ１０１−ＳＷＣ１０２−ＳＷＣ１００−ＳＷＣ１
０２−ＳＷＣ１０１−ＳＷＣ１０２のように変更する
と、ＳＡＰはセンスアンプ制御回路ＳＷＣ３の両側に接
して配置された２つの領域のセンスアンプ列のみを駆動
させればよいため、ＳＡＰのドライブ能力が強化され
る。
回路ＳＷＣの並べ方を、ＳＷＣ１００−ＳＷＣ１０２−
ＳＷＣ１０１−ＳＷＣ１０２−ＳＷＣ１００−ＳＷＣ１
０２−ＳＷＣ１０１−ＳＷＣ１０２のように変更する
と、ＳＡＰはセンスアンプ制御回路ＳＷＣ３の両側に接
して配置された２つの領域のセンスアンプ列のみを駆動
させればよいため、ＳＡＰのドライブ能力が強化され
る。
【００２３】しかしながら、その一方で、ＳＡＮはＳＷ
Ｃ２からＳＷＣ１までの両側に配置された４つの領域の
センスアンプ列を駆動させる必要があるため、ドライブ
能力が弱まりセンス時間が遅れるという問題が新たに生
じてしまう。
Ｃ２からＳＷＣ１までの両側に配置された４つの領域の
センスアンプ列を駆動させる必要があるため、ドライブ
能力が弱まりセンス時間が遅れるという問題が新たに生
じてしまう。
【００２４】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、ＰＮ分離領
域を増加させず、さらにＳＡＮドライバ能力を低下させ
ずにＳＡＰドライバ能力の強化を行い、リストア時間を
短縮させるとともにＳＡＰの立ち上がりを高速化させる
ことができる半導体装置を提供することを目的とする。
する問題点に鑑みてなされたものであって、ＰＮ分離領
域を増加させず、さらにＳＡＮドライバ能力を低下させ
ずにＳＡＰドライバ能力の強化を行い、リストア時間を
短縮させるとともにＳＡＰの立ち上がりを高速化させる
ことができる半導体装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、複数のメモリセルアレイを有し、メインワ
ードドライバとサブワードドライバとに階層化され、セ
ンスアンプ列と前記サブワードドライバ列とのクロス部
分にセンスアンプ制御回路を有してなる半導体装置にお
いて、前記センスアンプ制御回路は、ＰウェルとＮウェ
ルとが存在し、ＣＭＯＳトランジスタから構成される第
１のクロス部（ＳＣＷ１００）と、Ｐウェルのみが存在
し、ＮＭＯＳトランジスタのみから構成される第２のク
ロス部（ＳＣＷ１０１）と、Ｎウェルのみが存在し、Ｐ
ＭＯＳトランジスタのみから構成される第３のクロス部
（ＳＣＷ１０２）とを有し、前記第１のクロス部は、セ
ンスアンプに接続された第１のＩ／Ｏ線とデータを出力
する第２のＩ／Ｏ線とをスイッチングするインターフェ
ース手段を具備し、前記第２のクロス部は、センスアン
プのフリップフロップのＮＭＯＳソースを接地レベルに
引き落とす引き落し手段（ＳＡＮ）と、センスアンプの
フリップフロップにＰＭＯＳソースをメモリセルに書き
込み電圧（ＶＩＮＴ）レベルに引き上げる第１の引き上
げ手段（第１のＳＡＰ）と、ビット線とセンスアンプと
の接続を切り離すスイッチング手段と、ビット線対のプ
リチャージを停止させる停止手段とを具備し、前記第３
のクロス部は、センスアンプのフリップフロップのＰＭ
ＯＳソースを前記メモリセルに書き込み電圧レベルに引
き上げる第２の引き上げ手段（第２のＳＡＰ）と、ビッ
ト線対をプリチャージするプリチャージ手段とを具備す
ることを特徴とする。
に本発明は、複数のメモリセルアレイを有し、メインワ
ードドライバとサブワードドライバとに階層化され、セ
ンスアンプ列と前記サブワードドライバ列とのクロス部
分にセンスアンプ制御回路を有してなる半導体装置にお
いて、前記センスアンプ制御回路は、ＰウェルとＮウェ
ルとが存在し、ＣＭＯＳトランジスタから構成される第
１のクロス部（ＳＣＷ１００）と、Ｐウェルのみが存在
し、ＮＭＯＳトランジスタのみから構成される第２のク
ロス部（ＳＣＷ１０１）と、Ｎウェルのみが存在し、Ｐ
ＭＯＳトランジスタのみから構成される第３のクロス部
（ＳＣＷ１０２）とを有し、前記第１のクロス部は、セ
ンスアンプに接続された第１のＩ／Ｏ線とデータを出力
する第２のＩ／Ｏ線とをスイッチングするインターフェ
ース手段を具備し、前記第２のクロス部は、センスアン
プのフリップフロップのＮＭＯＳソースを接地レベルに
引き落とす引き落し手段（ＳＡＮ）と、センスアンプの
フリップフロップにＰＭＯＳソースをメモリセルに書き
込み電圧（ＶＩＮＴ）レベルに引き上げる第１の引き上
げ手段（第１のＳＡＰ）と、ビット線とセンスアンプと
の接続を切り離すスイッチング手段と、ビット線対のプ
リチャージを停止させる停止手段とを具備し、前記第３
のクロス部は、センスアンプのフリップフロップのＰＭ
ＯＳソースを前記メモリセルに書き込み電圧レベルに引
き上げる第２の引き上げ手段（第２のＳＡＰ）と、ビッ
ト線対をプリチャージするプリチャージ手段とを具備す
ることを特徴とする。
【００２６】また、複数のメモリセルアレイを有し、メ
インワードドライバとサブワードドライバとに階層化さ
れ、センスアンプ列と前記サブワードドライバ列とのク
ロス部分にセンスアンプ制御回路を有してなる半導体装
置において、前記センスアンプ制御回路は、Ｐウェルと
Ｎウェルとが存在し、ＣＭＯＳトランジスタから構成さ
れる第１のクロス部（ＳＣＷ１００）と、Ｐウェルのみ
が存在し、ＮＭＯＳトランジスタのみから構成される第
２のクロス部（ＳＣＷ１０１）及び第３のクロス部（Ｓ
ＣＷ１０２）とを有し、前記第１のクロス部は、センス
アンプに接続された第１のＩ／Ｏ線とデータを出力する
第２のＩ／Ｏ線とをスイッチングするインターフェース
手段と、ビット線対をプリチャージするプリチャージ手
段とを具備し、前記第２のクロス部は、センスアンプの
フリップフロップのＮＭＯＳソースを接地レベルに引き
落とす引き落し手段（ＳＡＮ）と、センスアンプのフリ
ップフロップにＰＭＯＳソースをメモリセルに書き込み
電圧（ＶＩＮＴ）レベルに引き上げる第１の引き上げ手
段（第１のＳＡＰ）と、ビット線とセンスアンプとの接
続を切り離すスイッチング手段と、ビット線対のプリチ
ャージを停止させる停止手段とを具備し、前記第３のク
ロス部は、センスアンプのフリップフロップのＰＭＯＳ
ソースを前記メモリセルに書き込み電圧レベルに引き上
げる第２の引き上げ手段（第２のＳＡＰ）を具備するこ
とを特徴とする。
インワードドライバとサブワードドライバとに階層化さ
れ、センスアンプ列と前記サブワードドライバ列とのク
ロス部分にセンスアンプ制御回路を有してなる半導体装
置において、前記センスアンプ制御回路は、Ｐウェルと
Ｎウェルとが存在し、ＣＭＯＳトランジスタから構成さ
れる第１のクロス部（ＳＣＷ１００）と、Ｐウェルのみ
が存在し、ＮＭＯＳトランジスタのみから構成される第
２のクロス部（ＳＣＷ１０１）及び第３のクロス部（Ｓ
ＣＷ１０２）とを有し、前記第１のクロス部は、センス
アンプに接続された第１のＩ／Ｏ線とデータを出力する
第２のＩ／Ｏ線とをスイッチングするインターフェース
手段と、ビット線対をプリチャージするプリチャージ手
段とを具備し、前記第２のクロス部は、センスアンプの
フリップフロップのＮＭＯＳソースを接地レベルに引き
落とす引き落し手段（ＳＡＮ）と、センスアンプのフリ
ップフロップにＰＭＯＳソースをメモリセルに書き込み
電圧（ＶＩＮＴ）レベルに引き上げる第１の引き上げ手
段（第１のＳＡＰ）と、ビット線とセンスアンプとの接
続を切り離すスイッチング手段と、ビット線対のプリチ
ャージを停止させる停止手段とを具備し、前記第３のク
ロス部は、センスアンプのフリップフロップのＰＭＯＳ
ソースを前記メモリセルに書き込み電圧レベルに引き上
げる第２の引き上げ手段（第２のＳＡＰ）を具備するこ
とを特徴とする。
【００２７】また、複数のメモリセルアレイを有し、メ
インワードドライバとサブワードドライバとに階層化さ
れ、センスアンプ列と前記サブワードドライバ列とのク
ロス部分にセンスアンプ制御回路を有してなる半導体装
置において、前記センスアンプ制御回路は、Ｐウェルと
Ｎウェルとが存在し、ＣＭＯＳトランジスタから構成さ
れる第１のクロス部（ＳＣＷ１００）、第２のクロス部
（ＳＣＷ１０１）及び第３のクロス部（ＳＣＷ１０２）
を有し、前記第１のクロス部は、センスアンプに接続さ
れた第１のＩ／Ｏ線とデータを出力する第２のＩ／Ｏ線
とをスイッチングするインターフェース手段を具備し、
前記第２のクロス部は、センスアンプのフリップフロッ
プのＮＭＯＳソースを接地レベルに引き落とす引き落し
手段（ＳＡＮ）を具備し、前記第３のクロス部は、セン
スアンプのフリップフロップのＰＭＯＳソースをメモリ
セルに書き込み電圧レベルに引き上げる引き上げ手段
（ＳＡＰ）を具備することを特徴とする。
インワードドライバとサブワードドライバとに階層化さ
れ、センスアンプ列と前記サブワードドライバ列とのク
ロス部分にセンスアンプ制御回路を有してなる半導体装
置において、前記センスアンプ制御回路は、Ｐウェルと
Ｎウェルとが存在し、ＣＭＯＳトランジスタから構成さ
れる第１のクロス部（ＳＣＷ１００）、第２のクロス部
（ＳＣＷ１０１）及び第３のクロス部（ＳＣＷ１０２）
を有し、前記第１のクロス部は、センスアンプに接続さ
れた第１のＩ／Ｏ線とデータを出力する第２のＩ／Ｏ線
とをスイッチングするインターフェース手段を具備し、
前記第２のクロス部は、センスアンプのフリップフロッ
プのＮＭＯＳソースを接地レベルに引き落とす引き落し
手段（ＳＡＮ）を具備し、前記第３のクロス部は、セン
スアンプのフリップフロップのＰＭＯＳソースをメモリ
セルに書き込み電圧レベルに引き上げる引き上げ手段
（ＳＡＰ）を具備することを特徴とする。
【００２８】また、複数のメモリセルアレイを有し、メ
インワードドライバとサブワードドライバとに階層化さ
れ、センスアンプ列と前記サブワードドライバ列とのク
ロス部分にセンスアンプ制御回路を有してなる半導体装
置において、前記センスアンプ制御回路は、センスアン
プフリップフロップのＰＭＯＳソースをメモリセル書き
込み電圧レベルに引き上げる引き上げ手段（ＳＡＰ）を
有し、該引き上げ手段は、ＮＭＯＳトランジスタから構
成されていることを特徴とする。
インワードドライバとサブワードドライバとに階層化さ
れ、センスアンプ列と前記サブワードドライバ列とのク
ロス部分にセンスアンプ制御回路を有してなる半導体装
置において、前記センスアンプ制御回路は、センスアン
プフリップフロップのＰＭＯＳソースをメモリセル書き
込み電圧レベルに引き上げる引き上げ手段（ＳＡＰ）を
有し、該引き上げ手段は、ＮＭＯＳトランジスタから構
成されていることを特徴とする。
【００２９】また、前記引き上げ手段（ＳＡＰ）は、Ｎ
ＭＯＳトランジスタで構成され、該引き上げ手段のドラ
イブトランジスタは、そのソース端子がセンスアンプに
接続され、ドレインが前記メモリセル書き込み電圧（Ｖ
ＩＮＴ）を供給する回路に接続され、ゲート端子が該引
き上げ手段のブートストラップ用トランジスタのソース
端子に接続され、該ブートストラップ用トランジスタの
ドレイン端子及びゲート端子は、互いに接続され、かつ
センスアンプ選択時に前記メモリセル書き込み電圧（Ｖ
ＩＮＴ）よりもＮＭＯＳトランジスタのスレッショルド
電圧（Ｖｔ）分以上高い電圧（ＶＢＯＯＴ）レベルに昇
圧される信号線に接続されていることを特徴とする。
ＭＯＳトランジスタで構成され、該引き上げ手段のドラ
イブトランジスタは、そのソース端子がセンスアンプに
接続され、ドレインが前記メモリセル書き込み電圧（Ｖ
ＩＮＴ）を供給する回路に接続され、ゲート端子が該引
き上げ手段のブートストラップ用トランジスタのソース
端子に接続され、該ブートストラップ用トランジスタの
ドレイン端子及びゲート端子は、互いに接続され、かつ
センスアンプ選択時に前記メモリセル書き込み電圧（Ｖ
ＩＮＴ）よりもＮＭＯＳトランジスタのスレッショルド
電圧（Ｖｔ）分以上高い電圧（ＶＢＯＯＴ）レベルに昇
圧される信号線に接続されていることを特徴とする。
【００３０】また、前記メモリセル書き込み電圧（ＶＩ
ＮＴ）を供給する回路は、非センス時に前記メモリセル
書き込み電圧の１／２レベルの電圧を出力し、センス時
に前記メモリセル書き込み電圧を出力することを特徴と
する。
ＮＴ）を供給する回路は、非センス時に前記メモリセル
書き込み電圧の１／２レベルの電圧を出力し、センス時
に前記メモリセル書き込み電圧を出力することを特徴と
する。
【００３１】また、前記引き上げ手段（ＳＡＰ）は、Ｎ
ＭＯＳトランジスタから構成され、該引き上げ手段のド
ライブトランジスタは、そのソース端子がセンスアンプ
に接続され、ドレイン端子が前記メモリセル書き込み電
圧を供給する回路に接続され、ゲート端子が、非センス
時に接地レベル、センス時に前記メモリセル書き込み電
圧よりもＮＭＯＳトランジスタのスレッショルド電圧分
以上高い電圧（ＶＢＯＯＴ）レベルに昇圧される信号線
に接続されていることを特徴とする。
ＭＯＳトランジスタから構成され、該引き上げ手段のド
ライブトランジスタは、そのソース端子がセンスアンプ
に接続され、ドレイン端子が前記メモリセル書き込み電
圧を供給する回路に接続され、ゲート端子が、非センス
時に接地レベル、センス時に前記メモリセル書き込み電
圧よりもＮＭＯＳトランジスタのスレッショルド電圧分
以上高い電圧（ＶＢＯＯＴ）レベルに昇圧される信号線
に接続されていることを特徴とする。
【００３２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３３】（第１の実施の形態）図１は、本発明の半
導体装置の第１の実施の形態を示す図である。
導体装置の第１の実施の形態を示す図である。
【００３４】本形態は図１に示すように、図１５に示し
た従来例に、センスアンプ制御回路ＳＷＣ１０１の領域
に、トランジスタ１５６〜１５９からなるＳＡＰドライ
ブ回路が追加されて構成されており、トランジスタ１５
８，１５９のソース端子はＳＡＰ１４６が入力され、ド
レイン端子は電源供給回路ＳＡＰＤ１１０に接続され、
ゲート端子はそれぞれセルフブート用のトランジスタ１
５６，１５７のソース端子と接続され、トランジスタ１
５６のドレイン端子とゲート端子とは共通接続されて昇
圧信号であるＬＴＧに接続され、トランジスタ１５７の
ドレイン端子とゲート端子とは共通接続されて／ＬＴＧ
に接続されている。
た従来例に、センスアンプ制御回路ＳＷＣ１０１の領域
に、トランジスタ１５６〜１５９からなるＳＡＰドライ
ブ回路が追加されて構成されており、トランジスタ１５
８，１５９のソース端子はＳＡＰ１４６が入力され、ド
レイン端子は電源供給回路ＳＡＰＤ１１０に接続され、
ゲート端子はそれぞれセルフブート用のトランジスタ１
５６，１５７のソース端子と接続され、トランジスタ１
５６のドレイン端子とゲート端子とは共通接続されて昇
圧信号であるＬＴＧに接続され、トランジスタ１５７の
ドレイン端子とゲート端子とは共通接続されて／ＬＴＧ
に接続されている。
【００３５】図２は、図１に示した電源供給回路ＳＡＰ
Ｄ１１０の回路の一例を示す図である。
Ｄ１１０の回路の一例を示す図である。
【００３６】本形態における電源供給回路ＳＡＰＤは図
２に示すように、その出力が、ＣＭＯＳトランスファゲ
ート３０４を介してＶＩＮＴ電源と接続されるととも
に、ＣＭＯＳトランスファゲート３０８を介して１／２
ＶＩＮＴ電源と接続されている。
２に示すように、その出力が、ＣＭＯＳトランスファゲ
ート３０４を介してＶＩＮＴ電源と接続されるととも
に、ＣＭＯＳトランスファゲート３０８を介して１／２
ＶＩＮＴ電源と接続されている。
【００３７】以下に、上記のように構成された半導体回
路の動作について説明する。
路の動作について説明する。
【００３８】図３は、図１に示した半導体回路の動作を
説明するためのタイミングチャートである。
説明するためのタイミングチャートである。
【００３９】まず、図１に示すメモリセル１３０が選択
された場合、時刻Ｔ０に、ＶＩＮＴ−Ｖｔ電位にプリチ
ャージされていたＬＴＧがＶＢＯＯＴレベルまで立ち上
がる。また、／ＬＴＧはプリチャージ電位からローレベ
ルに立ち下がる。したがって、トランジスタ１５６のソ
ース電位はＶＢＯＯＴ−Ｖｔレベルとなり、また、トラ
ンジスタ１５７のソース電位はローレベルのままであ
る。
された場合、時刻Ｔ０に、ＶＩＮＴ−Ｖｔ電位にプリチ
ャージされていたＬＴＧがＶＢＯＯＴレベルまで立ち上
がる。また、／ＬＴＧはプリチャージ電位からローレベ
ルに立ち下がる。したがって、トランジスタ１５６のソ
ース電位はＶＢＯＯＴ−Ｖｔレベルとなり、また、トラ
ンジスタ１５７のソース電位はローレベルのままであ
る。
【００４０】時刻Ｔ１に、ＳＥが立ち上がるとＳＡＮド
ライブトランジスタ１５１がオン状態となり、センスが
開始される。
ライブトランジスタ１５１がオン状態となり、センスが
開始される。
【００４１】次に、時刻Ｔ２でΦ１が立ち上がると、Ｃ
ＭＯＳトランスファゲート３０４がオン状態となり、Φ
２が立ち下がりＣＭＯＳトランスファゲート３０８がオ
フ状態となるため、時刻Ｔ３で電源供給回路ＳＡＰＤ１
１０が１／２ＶＩＮＴからＶＩＮＴに立ち上がる。
ＭＯＳトランスファゲート３０４がオン状態となり、Φ
２が立ち下がりＣＭＯＳトランスファゲート３０８がオ
フ状態となるため、時刻Ｔ３で電源供給回路ＳＡＰＤ１
１０が１／２ＶＩＮＴからＶＩＮＴに立ち上がる。
【００４２】したがって、トランジスタ１５６，１５８
で構成されたセルフブートによりＳＡＰがＶＩＮＴに立
ち上がる。
で構成されたセルフブートによりＳＡＰがＶＩＮＴに立
ち上がる。
【００４３】また、同時刻Ｔ３に、／ＳＥが立ち下が
り、センスアンプ制御回路１０２内のＳＡＰドライブト
ランジスタ１６２がオン状態となり、ＳＡＰがＶＩＮＴ
に立ち上がり、メモリセルリストアが開始される。
り、センスアンプ制御回路１０２内のＳＡＰドライブト
ランジスタ１６２がオン状態となり、ＳＡＰがＶＩＮＴ
に立ち上がり、メモリセルリストアが開始される。
【００４４】センスアンプを非アクティブ状態にする場
合は、時刻Ｔ４でΦ１を立ち下げる。
合は、時刻Ｔ４でΦ１を立ち下げる。
【００４５】すると、時刻Ｔ５に、ＬＴＧ、／ＬＴＧは
プリチャージされ、ＳＥが立ち下がり、／ＳＥが立ち上
がり、ＳＡＮ，ＳＡＰ，電源供給回路ＳＡＰＤ１１０が
１／２ＶＩＮＴにプリチャージされる。
プリチャージされ、ＳＥが立ち下がり、／ＳＥが立ち上
がり、ＳＡＮ，ＳＡＰ，電源供給回路ＳＡＰＤ１１０が
１／２ＶＩＮＴにプリチャージされる。
【００４６】電源供給回路ＳＡＰＤ１１０が１／２ＶＩ
ＮＴレベルにプリチャ−ジされた後、時刻Ｔ６に、Φ２
を立ち上げ、電源供給回路ＳＡＰＤ１１０に１／２ＶＩ
ＮＴレベルの信号を供給する。
ＮＴレベルにプリチャ−ジされた後、時刻Ｔ６に、Φ２
を立ち上げ、電源供給回路ＳＡＰＤ１１０に１／２ＶＩ
ＮＴレベルの信号を供給する。
【００４７】図４は、図１に示した半導体回路のシミュ
レーション波形を示す図である。
レーション波形を示す図である。
【００４８】図４に示すように、図１に示したものにお
いては、図１５に示した従来例と比べてＳＡＰの回復が
早くなるため、ビット線ＢＬのリストアの高速化が図ら
れ、ビット線の立ち上がりが速まるため、フリップフロ
ップＮＭＯＳトランジスタの動作も速くなり／ＢＬも高
速化される。
いては、図１５に示した従来例と比べてＳＡＰの回復が
早くなるため、ビット線ＢＬのリストアの高速化が図ら
れ、ビット線の立ち上がりが速まるため、フリップフロ
ップＮＭＯＳトランジスタの動作も速くなり／ＢＬも高
速化される。
【００４９】本発明のように、ＳＡＰドライブ回路がＮ
ＭＯＳトランジスタのみで構成されるセンスアンプ制御
回路ＳＷＣ１０１領域においてＮｃｈトランジスタドラ
イブを行い、ＰＭＯＳトランジスタのみで構成されるセ
ンスアンプ制御回路１０２領域においてＰｃｈトランジ
スタドライブを行うことで、ＳＡＰドライバはセンスア
ンプ制御回路ＳＷＣ１０１またはＳＷＣ１０２に接する
センスアンプ列のみの最大２ブロックをドライブすれば
よく、配線ＣＲ及び、センスアンプソース容量負荷が少
なくなるため、メモリセルリストア時間は大幅に短縮す
る。また、ＳＡＰは多数のセンスアンプを同時に動作さ
せるため、十分大きなドライブトランジスタサイズが必
要となり、ＳＥ等で直接ドライブするのが厳しくなる
が、本形態のように、センスアンプ制御回路１０１領域
におけるＳＡＰドライブをＮＭＯＳブートストラップ回
路を用いることで、電源供給回路ＳＡＰＤ１１０の立ち
上がりで急速にＳＡＰをドライブすることができ、リス
トア時間をさらに短縮させることが可能となる。
ＭＯＳトランジスタのみで構成されるセンスアンプ制御
回路ＳＷＣ１０１領域においてＮｃｈトランジスタドラ
イブを行い、ＰＭＯＳトランジスタのみで構成されるセ
ンスアンプ制御回路１０２領域においてＰｃｈトランジ
スタドライブを行うことで、ＳＡＰドライバはセンスア
ンプ制御回路ＳＷＣ１０１またはＳＷＣ１０２に接する
センスアンプ列のみの最大２ブロックをドライブすれば
よく、配線ＣＲ及び、センスアンプソース容量負荷が少
なくなるため、メモリセルリストア時間は大幅に短縮す
る。また、ＳＡＰは多数のセンスアンプを同時に動作さ
せるため、十分大きなドライブトランジスタサイズが必
要となり、ＳＥ等で直接ドライブするのが厳しくなる
が、本形態のように、センスアンプ制御回路１０１領域
におけるＳＡＰドライブをＮＭＯＳブートストラップ回
路を用いることで、電源供給回路ＳＡＰＤ１１０の立ち
上がりで急速にＳＡＰをドライブすることができ、リス
トア時間をさらに短縮させることが可能となる。
【００５０】なお、本形態においては、センスアンプ制
御回路ＳＷＣ１０１領域でＳＡＰドライブが行われてい
るが、図１５に示した従来例と同様に、センスアンプ制
御回路１０１領域はＮＭＯＳトランジスタのみで構成さ
れているため、ＰＮ分離領域を必要とせず、レイアウト
面積を縮小させることができる。
御回路ＳＷＣ１０１領域でＳＡＰドライブが行われてい
るが、図１５に示した従来例と同様に、センスアンプ制
御回路１０１領域はＮＭＯＳトランジスタのみで構成さ
れているため、ＰＮ分離領域を必要とせず、レイアウト
面積を縮小させることができる。
【００５１】なお、図５は、図１に示した半導体回路の
ウェルレイアイト図である。
ウェルレイアイト図である。
【００５２】（第２の実施の形態）図６は、本発明の半
導体装置の第２の実施の形態を示す図である。
導体装置の第２の実施の形態を示す図である。
【００５３】上述した第１の実施の形態にて示したもの
においては、昇圧信号であるＬＴＧ、／ＬＴＧを用いる
ことにより、配線を増加させることなくセンスアンプ制
御回路ＳＷＣ１０１領域においてＳＡＰドライバをＮＭ
ＯＳで構成した。この場合、センスアンプ選択時、ＬＴ
Ｇまたは／ＬＴＧのどちらか一方のみがＶＢＯＯＴレベ
ルに立ち上がるため、トランジスタ１５８，１５９のい
ずれか一方がオン状態となる構成であった。
においては、昇圧信号であるＬＴＧ、／ＬＴＧを用いる
ことにより、配線を増加させることなくセンスアンプ制
御回路ＳＷＣ１０１領域においてＳＡＰドライバをＮＭ
ＯＳで構成した。この場合、センスアンプ選択時、ＬＴ
Ｇまたは／ＬＴＧのどちらか一方のみがＶＢＯＯＴレベ
ルに立ち上がるため、トランジスタ１５８，１５９のい
ずれか一方がオン状態となる構成であった。
【００５４】図６に示すように本形態においては、セン
スアンプ制御回路ＳＷＣ１０１の領域のＳＡＰドライブ
トランジスタ５５８のソース端子がＳＡＰ１４６に入力
され、ドレイン端子が電源供給回路ＳＡＰＤ１１０に接
続され、ゲート端子がセルフブート用トランジスタ５５
６のソース端子と接続され、トランジスタ５５６のドレ
イン端子及びゲート端子が共通接続されて新規に追加さ
れたＳＥ２に接続されている。
スアンプ制御回路ＳＷＣ１０１の領域のＳＡＰドライブ
トランジスタ５５８のソース端子がＳＡＰ１４６に入力
され、ドレイン端子が電源供給回路ＳＡＰＤ１１０に接
続され、ゲート端子がセルフブート用トランジスタ５５
６のソース端子と接続され、トランジスタ５５６のドレ
イン端子及びゲート端子が共通接続されて新規に追加さ
れたＳＥ２に接続されている。
【００５５】ＳＥ２は非アクティブ時にローレベルとな
り、センスアンプが選択されるとＶＢＯＯＴレベルまで
立ち上がる。立ち上がるタイミングは電源供給回路ＳＡ
ＰＤ１１０が立ち上がるまでに行われる。動作は、第１
の実施の形態において示したものと同様である。
り、センスアンプが選択されるとＶＢＯＯＴレベルまで
立ち上がる。立ち上がるタイミングは電源供給回路ＳＡ
ＰＤ１１０が立ち上がるまでに行われる。動作は、第１
の実施の形態において示したものと同様である。
【００５６】本形態においては、ＶＢＯＯＴレベルまで
立ち上がるＳＡＰドライブ用の専用信号ＳＥを用いるた
め、センスアンプ制御回路ＳＷＣ１０１内のＳＡＰドラ
イブトランジスタを１組にすることが可能である。ま
た、ＳＡＰドライバは、第１の実施の形態同様、最大セ
ンスアンプ列２ブロック分をドライブする。したがっ
て、センスアンプ制御かいろＳＷＣ１０１内のＳＡＰド
ライバが２台から１台になるため、レイアウトサイズを
さらに縮小または、ドライブトランジスタのサイズを拡
大してドライブ能力をさらに向上させることができる。
立ち上がるＳＡＰドライブ用の専用信号ＳＥを用いるた
め、センスアンプ制御回路ＳＷＣ１０１内のＳＡＰドラ
イブトランジスタを１組にすることが可能である。ま
た、ＳＡＰドライバは、第１の実施の形態同様、最大セ
ンスアンプ列２ブロック分をドライブする。したがっ
て、センスアンプ制御かいろＳＷＣ１０１内のＳＡＰド
ライバが２台から１台になるため、レイアウトサイズを
さらに縮小または、ドライブトランジスタのサイズを拡
大してドライブ能力をさらに向上させることができる。
【００５７】なお、ＳＥ２信号の代わりにＳＡＮドドラ
イブ信号ＳＥをＶＢＯＯＴ昇圧信号として用いることも
可能である。このときＳＥ２配線は必要なくなるため、
さらにレイアウト面積を縮小できる。
イブ信号ＳＥをＶＢＯＯＴ昇圧信号として用いることも
可能である。このときＳＥ２配線は必要なくなるため、
さらにレイアウト面積を縮小できる。
【００５８】（第３の実施の形態）図７は、本発明の半
導体装置の第３の実施の形態を示す図であり、図８は、
図７に示した半導体回路のウェルレイアウト図であり、
図９は、図７に示したＳＡＰドライバをＰＭＯＳトラン
ジスタで構成した場合のレイアウト図であり、図１０
は、図７に示したＳＡＰドライバをＮＭＯＳトランジス
タで構成した場合のレイアウト図である。
導体装置の第３の実施の形態を示す図であり、図８は、
図７に示した半導体回路のウェルレイアウト図であり、
図９は、図７に示したＳＡＰドライバをＰＭＯＳトラン
ジスタで構成した場合のレイアウト図であり、図１０
は、図７に示したＳＡＰドライバをＮＭＯＳトランジス
タで構成した場合のレイアウト図である。
【００５９】図８に示すように本形態においては、セン
スアンプ制御回路ＳＷＣ１０２の領域がＮウェルからＰ
ウェルに変更される。
スアンプ制御回路ＳＷＣ１０２の領域がＮウェルからＰ
ウェルに変更される。
【００６０】したがって、センスアンプ制御回路ＳＷＣ
１０２の領域にはＮＭＯＳトランジスタのみのレイアウ
トが可能となり、センスアンプ制御回路ＳＷＣ１０１の
領域にレイアウトされているＳＡＰドライバと同一構成
のＳＡＰドライバがセンスアンプ制御回路ＳＷＣ１０２
領域にレイアウトされる。
１０２の領域にはＮＭＯＳトランジスタのみのレイアウ
トが可能となり、センスアンプ制御回路ＳＷＣ１０１の
領域にレイアウトされているＳＡＰドライバと同一構成
のＳＡＰドライバがセンスアンプ制御回路ＳＷＣ１０２
領域にレイアウトされる。
【００６１】また、センスアンプ制御回路ＳＷＣ１０２
の領域にレイアウトされていたＭＯＳ回路であるビット
線−センスアンプ間トランスファゲート用トランジスタ
及びビット線対プリチャージ用トランジスタは、ＣＭＯ
Ｓ領域であるセンスアンプ制御回路ＳＷＣ１００にレイ
アウトされる。
の領域にレイアウトされていたＭＯＳ回路であるビット
線−センスアンプ間トランスファゲート用トランジスタ
及びビット線対プリチャージ用トランジスタは、ＣＭＯ
Ｓ領域であるセンスアンプ制御回路ＳＷＣ１００にレイ
アウトされる。
【００６２】動作は、上述した第１及び第２の実施の形
態と同様となるが、センスアンプ制御回路ＳＷＣ１０２
の領域のＳＡＰドライバがＮＭＯＳトランジスタで構成
されるため、同一サイズのＰＭＯＳトランジスタと比較
した場合、倍程度の能力増加となる。
態と同様となるが、センスアンプ制御回路ＳＷＣ１０２
の領域のＳＡＰドライバがＮＭＯＳトランジスタで構成
されるため、同一サイズのＰＭＯＳトランジスタと比較
した場合、倍程度の能力増加となる。
【００６３】また、ＮＭＯＳトランジスタで構成する場
合、ＰＭＯＳトランジスタで構成する場合と比較して、
レイアウト上の制約が緩まるため（例えば、Ｎｃｈ拡散
層は第１アルミ、シリサイドとコンタクトがとれるが、
Ｐｃｈ拡散層の場合、拡散層不純物がシリサイドに拡散
しコンタクト抵抗を増加させるため、Ｐｃｈ拡散層は第
１アルミのみとしかコンタクトがとれず、レイアウトが
制限される）、ＰＭＯＳトランジスタの場合、図９に示
すように、他のアルミ（１）配線があるため、拡散層上
にコンタクトがとれなくなり拡散層抵抗が増大するため
に能力が低下するが、ＮＭＯＳトランジスタの場合、図
１０に示すように拡散層上をシリサイドのコンタクトが
とれるため、能力が低下することはない。
合、ＰＭＯＳトランジスタで構成する場合と比較して、
レイアウト上の制約が緩まるため（例えば、Ｎｃｈ拡散
層は第１アルミ、シリサイドとコンタクトがとれるが、
Ｐｃｈ拡散層の場合、拡散層不純物がシリサイドに拡散
しコンタクト抵抗を増加させるため、Ｐｃｈ拡散層は第
１アルミのみとしかコンタクトがとれず、レイアウトが
制限される）、ＰＭＯＳトランジスタの場合、図９に示
すように、他のアルミ（１）配線があるため、拡散層上
にコンタクトがとれなくなり拡散層抵抗が増大するため
に能力が低下するが、ＮＭＯＳトランジスタの場合、図
１０に示すように拡散層上をシリサイドのコンタクトが
とれるため、能力が低下することはない。
【００６４】（第４の実施の形態）図１１は、本発明の
半導体装置の第４の実施の形態を示す図である。
半導体装置の第４の実施の形態を示す図である。
【００６５】本形態においては、ＳＡＰドライブの方法
をセルフブートから、ドライブトランジスタ１０５８の
ゲート端子に、昇圧電源であるＶＢＯＯＴを印加してド
ライブする。
をセルフブートから、ドライブトランジスタ１０５８の
ゲート端子に、昇圧電源であるＶＢＯＯＴを印加してド
ライブする。
【００６６】図１２は、図１１に示した半導体回路の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【００６７】時刻Ｔ０で、ＬＴＧがＶＢＯＯＴに立ち上
がった後、時刻Ｔ１において、ＳＥが立ち上がりセンス
が開始される。
がった後、時刻Ｔ１において、ＳＥが立ち上がりセンス
が開始される。
【００６８】次に、時刻Ｔ２に、ＳＥ２がＶＢＯＯＴレ
ベルに立ち上がり、リストアが開始される。
ベルに立ち上がり、リストアが開始される。
【００６９】本形態によれば、電源供給源を１／２ＶＩ
ＮＴからＶＩＮＴに立ち上げるといった制御が必要でな
くなるため、制御が簡単になり、ＳＡＰ能力も第３の実
施の形態に示したものと同程度になる。
ＮＴからＶＩＮＴに立ち上げるといった制御が必要でな
くなるため、制御が簡単になり、ＳＡＰ能力も第３の実
施の形態に示したものと同程度になる。
【００７０】なお、本形態においては、センスアンプ制
御回路ＳＷＣ１０１，ＳＷＣ１０２の領域にＳＡＰドラ
イバを分散して配置することで、メモリセルリストア時
間を短縮させようとしているが、センスアンプ制御回路
ＳＷＣ１０１，ＳＷＣ１０２の領域を全てＮＭＯＳ領域
とすることで、ＳＡＮドライバ分散して配置することも
可能である。
御回路ＳＷＣ１０１，ＳＷＣ１０２の領域にＳＡＰドラ
イバを分散して配置することで、メモリセルリストア時
間を短縮させようとしているが、センスアンプ制御回路
ＳＷＣ１０１，ＳＷＣ１０２の領域を全てＮＭＯＳ領域
とすることで、ＳＡＮドライバ分散して配置することも
可能である。
【００７１】また、本形態においては、センスアンプ制
御回路ＳＷＣをＳＷＣ１００−ＳＷＣ１０１−ＳＷＣ１
０２−ＳＷＣ１０１−ＳＷＣ１００・・・としたが、こ
の順番は設計によって変更できる。
御回路ＳＷＣをＳＷＣ１００−ＳＷＣ１０１−ＳＷＣ１
０２−ＳＷＣ１０１−ＳＷＣ１００・・・としたが、こ
の順番は設計によって変更できる。
【００７２】（第５の実施の形態）図１３は、本発明の
半導体装置の第５の実施の形態を示す図であり、図１４
は、図１３に示した半導体回路のウェルレイアウト図で
ある。なお、本形態においては、センスアンプ制御回路
ＳＷＣ１００〜ＳＷＣ１０２は全てＣＭＯＳ領域となっ
ている。
半導体装置の第５の実施の形態を示す図であり、図１４
は、図１３に示した半導体回路のウェルレイアウト図で
ある。なお、本形態においては、センスアンプ制御回路
ＳＷＣ１００〜ＳＷＣ１０２は全てＣＭＯＳ領域となっ
ている。
【００７３】本形態においては、センスアンプ制御回路
ＳＷＣ１０２のＳＡＰドライバをＮＭＯＳトランジスタ
としたため、ＳＡＰドライバの縮小が可能となり、さら
にＳＡＰドライバをセンスアンプ制御回路ＳＷＣ１０１
の領域に分散させずに、センスアンプ制御回路ＳＷＣ１
０２のみでセンスアンプ列４ブロック分のドライブを行
っても十分能力を得られるようになる。
ＳＷＣ１０２のＳＡＰドライバをＮＭＯＳトランジスタ
としたため、ＳＡＰドライバの縮小が可能となり、さら
にＳＡＰドライバをセンスアンプ制御回路ＳＷＣ１０１
の領域に分散させずに、センスアンプ制御回路ＳＷＣ１
０２のみでセンスアンプ列４ブロック分のドライブを行
っても十分能力を得られるようになる。
【００７４】そのため、センスアンプ制御回路ＳＷＣ１
０１，ＳＷＣ１０２の領域のレイアウトに余裕ができた
分ＰＭＯＳ領域が追加されている。
０１，ＳＷＣ１０２の領域のレイアウトに余裕ができた
分ＰＭＯＳ領域が追加されている。
【００７５】ＳＡＮドライブトランジスタ１５１は、多
数のセンスアンプ列１４６を同時に駆動させるため、通
常、大きなサイズのトランジスタが用いられ、ＳＥの負
荷は非常に大きくなる。そのため、センスアンプ制御回
路ＳＷＣ１０１をＣＭＯＳ領域とすることで、インバー
タ１２５１，１２５３を用いてバッファリングを行うこ
とが可能になり、ＳＥ１の立ち上がりが高速化される。
数のセンスアンプ列１４６を同時に駆動させるため、通
常、大きなサイズのトランジスタが用いられ、ＳＥの負
荷は非常に大きくなる。そのため、センスアンプ制御回
路ＳＷＣ１０１をＣＭＯＳ領域とすることで、インバー
タ１２５１，１２５３を用いてバッファリングを行うこ
とが可能になり、ＳＥ１の立ち上がりが高速化される。
【００７６】また、センスアンプ制御回路ＳＷＣ１０２
の領域をＣＭＯＳ構成とすることで、ビット線対プリチ
ャージ用トランジスタ１２６０，１２６１を配置するこ
とが可能となり、センスアンプ制御回路ＳＷＣ１００の
領域内のトランジスタを分散させることが可能となる。
の領域をＣＭＯＳ構成とすることで、ビット線対プリチ
ャージ用トランジスタ１２６０，１２６１を配置するこ
とが可能となり、センスアンプ制御回路ＳＷＣ１００の
領域内のトランジスタを分散させることが可能となる。
【００７７】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００７８】（１）センスアンプ制御回路内の第２のク
ロス部内にＮＭＯＳ化したＳＡＰドライバが分散配置さ
れているため、ＳＡＰ配線遠端の配線遅延が少なくな
り、リストア時間を短縮させることができる。
ロス部内にＮＭＯＳ化したＳＡＰドライバが分散配置さ
れているため、ＳＡＰ配線遠端の配線遅延が少なくな
り、リストア時間を短縮させることができる。
【００７９】（２）ＰＭＯＳ構成のＳＡＰドライバをＮ
ＭＯＳ化することで、同一ドライバサイズのドライブ能
力を２倍以上にすることができるため、リストア時間を
短縮させることができる。
ＭＯＳ化することで、同一ドライバサイズのドライブ能
力を２倍以上にすることができるため、リストア時間を
短縮させることができる。
【００８０】（３）ＳＡＰドライバをブートストラップ
型とし、メモリセル書き込み電圧の供給を、メモリセル
書き込み電圧の１／２からメモリセル書き込み電圧レベ
ルにドライブすることにより、ＳＡＰの立ち上がりの高
速化を図ることができる。
型とし、メモリセル書き込み電圧の供給を、メモリセル
書き込み電圧の１／２からメモリセル書き込み電圧レベ
ルにドライブすることにより、ＳＡＰの立ち上がりの高
速化を図ることができる。
【図１】本発明の半導体装置の第１の実施の形態を示す
図である。
図である。
【図２】図１に示した電源供給回路ＳＡＰＤの回路の一
例を示す図である。
例を示す図である。
【図３】図１に示した半導体回路の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】図１に示した半導体回路のシミュレーション波
形を示す図である。
形を示す図である。
【図５】図１に示した半導体回路のウェルレイアイト図
である。
である。
【図６】本発明の半導体装置の第２の実施の形態を示す
図である。
図である。
【図７】本発明の半導体装置の第３の実施の形態を示す
図である。
図である。
【図８】図７に示した半導体回路のウェルレイアウト図
である。
である。
【図９】図７に示したＳＡＰドライバをＰＭＯＳトラン
ジスタで構成した場合のレイアウト図である。
ジスタで構成した場合のレイアウト図である。
【図１０】図７に示したＳＡＰドライバをＮＭＯＳトラ
ンジスタで構成した場合のレイアウト図である。
ンジスタで構成した場合のレイアウト図である。
【図１１】本発明の半導体装置の第４の実施の形態を示
す図である。
す図である。
【図１２】図１１に示した半導体回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図１３】本発明の半導体装置の第５の実施の形態を示
す図である。
す図である。
【図１４】図１３に示した半導体回路のウェルレイアウ
ト図である。
ト図である。
【図１５】特願平８−１０５２７号公報に開示されてい
る半導体回路の構成を示す図である。
る半導体回路の構成を示す図である。
【図１６】図１５に示したセンスアンプ部の構成を示す
回路図である。
回路図である。
【図１７】図１５に示した回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
１００〜１０２ センスアンプ制御回路ＳＷＣ １１０，６１０，１０１０，１０１１ 電源供給回路 １２０〜１２３ サブワードドライバ １３０ メモリセルアレイ １４０，１４１ ビット線対プリチャージ回路 １４２，１４３ ビット線−センスアンプ間トラスフ
ァゲート １４４ カラムセレクトスイッチ １４６ センスアンプＦＦ １５０ Ｉ／Ｏインターフェース １５１ ＳＡＰドライブＮｃｈトランジスタ １５２，１５３ ＰＤＬドライブＮｃｈトランジスタ １５４，１５５ ＴＧドライブＮｃｈトランジスタ １５６，１５７，５５６，６５６ ＳＡＰドライバブ
ートストラップＮｃｈトランジスタ １５８，１５９，５５８，６５８，１０５８，１０６８
ＳＡＰドライブＮｃｈトランジスタ １６０，１６１，６６０，６６１，１０５８，１０６
８，１２６０，１２６１ＰＤＬドライブＰｃｈトランジ
スタ １６２ ＳＡＰドライブＰｃｈトランジスタ ２００ センスアンプ列ウェルレイアウト図 ２１０ ＰＮ分離領域 ２２０ Ｐウェル領域 ２３０ Ｎウェル領域 ３００，３０２ インバータ ３０４ ＶＩＮＴ供給ＣＭＯＳトランスファゲート ３０８ ／２ＶＩＮＴ供給ＣＭＯＳトランスファゲー
ト ７０１ ゲート線 ７０２ Ｐｃｈ拡散層 ７０３，８０３ 第１アルミ配線 ７０４，８０４ 第２アルミ配線 ８０１ ゲート配線 ８０２ Ｎｃｈ拡散層 ８０５ シリサイド配線 １２５２，１２５３ バッファリング用インバータ
ァゲート １４４ カラムセレクトスイッチ １４６ センスアンプＦＦ １５０ Ｉ／Ｏインターフェース １５１ ＳＡＰドライブＮｃｈトランジスタ １５２，１５３ ＰＤＬドライブＮｃｈトランジスタ １５４，１５５ ＴＧドライブＮｃｈトランジスタ １５６，１５７，５５６，６５６ ＳＡＰドライバブ
ートストラップＮｃｈトランジスタ １５８，１５９，５５８，６５８，１０５８，１０６８
ＳＡＰドライブＮｃｈトランジスタ １６０，１６１，６６０，６６１，１０５８，１０６
８，１２６０，１２６１ＰＤＬドライブＰｃｈトランジ
スタ １６２ ＳＡＰドライブＰｃｈトランジスタ ２００ センスアンプ列ウェルレイアウト図 ２１０ ＰＮ分離領域 ２２０ Ｐウェル領域 ２３０ Ｎウェル領域 ３００，３０２ インバータ ３０４ ＶＩＮＴ供給ＣＭＯＳトランスファゲート ３０８ ／２ＶＩＮＴ供給ＣＭＯＳトランスファゲー
ト ７０１ ゲート線 ７０２ Ｐｃｈ拡散層 ７０３，８０３ 第１アルミ配線 ７０４，８０４ 第２アルミ配線 ８０１ ゲート配線 ８０２ Ｎｃｈ拡散層 ８０５ シリサイド配線 １２５２，１２５３ バッファリング用インバータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 G11C 11/401 H01L 21/8242
Claims (7)
- 【請求項１】 複数のメモリセルアレイを有し、メイン
ワードドライバとサブワードドライバとに階層化され、
センスアンプ列と前記サブワードドライバ列とのクロス
部分にセンスアンプ制御回路を有してなる半導体装置に
おいて、 前記センスアンプ制御回路は、 ＰウェルとＮウェルとが存在し、ＣＭＯＳトランジスタ
から構成される第１のクロス部と、 Ｐウェルのみが存在し、ＮＭＯＳトランジスタのみから
構成される第２のクロス部と、 Ｎウェルのみが存在し、ＰＭＯＳトランジスタのみから
構成される第３のクロス部とを有し、 前記第１のクロス部は、センスアンプに接続された第１
のＩ／Ｏ線とデータを出力する第２のＩ／Ｏ線とをスイ
ッチングするインターフェース手段を具備し、 前記第２のクロス部は、 センスアンプのフリップフロップのＮＭＯＳソースを接
地レベルに引き落とす引き落し手段と、 センスアンプのフリップフロップにＰＭＯＳソースをメ
モリセルに書き込み電圧レベルに引き上げる第１の引き
上げ手段と、 ビット線とセンスアンプとの接続を切り離すスイッチン
グ手段と、 ビット線対のプリチャージを停止させる停止手段とを具
備し、 前記第３のクロス部は、センスアンプのフリップフロッ
プのＰＭＯＳソースを前記メモリセルに書き込み電圧レ
ベルに引き上げる第２の引き上げ手段と、 ビット線対をプリチャージするプリチャージ手段とを具
備することを特徴とする半導体回路。 - 【請求項２】 複数のメモリセルアレイを有し、メイン
ワードドライバとサブワードドライバとに階層化され、
センスアンプ列と前記サブワードドライバ列とのクロス
部分にセンスアンプ制御回路を有してなる半導体装置に
おいて、 前記センスアンプ制御回路は、 ＰウェルとＮウェルとが存在し、ＣＭＯＳトランジスタ
から構成される第１のクロス部と、 Ｐウェルのみが存在し、ＮＭＯＳトランジスタのみから
構成される第２及び第３のクロス部とを有し、 前記第１のクロス部は、 センスアンプに接続された第１のＩ／Ｏ線とデータを出
力する第２のＩ／Ｏ線とをスイッチングするインターフ
ェース手段と、 ビット線対をプリチャージするプリチャージ手段とを具
備し、 前記第２のクロス部は、 センスアンプのフリップフロップのＮＭＯＳソースを接
地レベルに引き落とす引き落し手段と、 センスアンプのフリップフロップにＰＭＯＳソースをメ
モリセルに書き込み電圧レベルに引き上げる第１の引き
上げ手段と、 ビット線とセンスアンプとの接続を切り離すスイッチン
グ手段と、 ビット線対のプリチャージを停止させる停止手段とを具
備し、 前記第３のクロス部は、センスアンプのフリップフロッ
プのＰＭＯＳソースを前記メモリセルに書き込み電圧レ
ベルに引き上げる第２の引き上げ手段を具備することを
特徴とする半導体回路。 - 【請求項３】 複数のメモリセルアレイを有し、メイン
ワードドライバとサブワードドライバとに階層化され、
センスアンプ列と前記サブワードドライバ列とのクロス
部分にセンスアンプ制御回路を有してなる半導体装置に
おいて、 前記センスアンプ制御回路は、 ＰウェルとＮウェルとが存在し、ＣＭＯＳトランジスタ
から構成される第１、第２及び第３のクロス部を有し、 前記第１のクロス部は、センスアンプに接続された第１
のＩ／Ｏ線とデータを出力する第２のＩ／Ｏ線とをスイ
ッチングするインターフェース手段を具備し、 前記第２のクロス部は、センスアンプのフリップフロッ
プのＮＭＯＳソースを接地レベルに引き落とす引き落し
手段を具備し、 前記第３のクロス部は、センスアンプのフリップフロッ
プのＰＭＯＳソースをメモリセルに書き込み電圧レベル
に引き上げる引き上げ手段を具備することを特徴とする
半導体回路。 - 【請求項４】 複数のメモリセルアレイを有し、メイン
ワードドライバとサブワードドライバとに階層化され、
センスアンプ列と前記サブワードドライバ列とのクロス
部分にセンスアンプ制御回路を有してなる半導体装置に
おいて、 前記センスアンプ制御回路は、センスアンプフリップフ
ロップのＰＭＯＳソースをメモリセル書き込み電圧レベ
ルに引き上げる引き上げ手段を有し、該引き上げ手段
は、ＮＭＯＳトランジスタから構成されていることを特
徴とする半導体回路。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体回路において、 前記引き上げ手段は、ＮＭＯＳトランジスタで構成さ
れ、 該引き上げ手段のドライブトランジスタは、そのソース
端子がセンスアンプに接続され、ドレインが前記メモリ
セル書き込み電圧を供給する回路に接続され、ゲート端
子が該引き上げ手段のブートストラップ用トランジスタ
のソース端子に接続され、 該ブートストラップ用トランジスタのドレイン端子及び
ゲート端子は、互いに接続され、かつセンスアンプ選択
時に前記メモリセル書き込み電圧よりもＮＭＯＳトラン
ジスタのスレッショルド電圧分以上高い電圧レベルに昇
圧される信号線に接続されていることを特徴とする半導
体回路。 - 【請求項６】 請求項５に記載の半導体回路において、 前記メモリセル書き込み電圧を供給する回路は、非セン
ス時に前記メモリセル書き込み電圧の１／２レベルの電
圧を出力し、センス時に前記メモリセル書き込み電圧を
出力することを特徴とする半導体回路。 - 【請求項７】 請求項１乃至４のいずれか１項に記載の
半導体回路において、 前記引き上げ手段は、ＮＭＯＳトランジスタから構成さ
れ、 該引き上げ手段のドライブトランジスタは、そのソース
端子がセンスアンプに接続され、ドレイン端子が前記メ
モリセル書き込み電圧を供給する回路に接続され、ゲー
ト端子が、非センス時に接地レベル、センス時に前記メ
モリセル書き込み電圧よりもＮＭＯＳトランジスタのス
レッショルド電圧分以上高い電圧レベルに昇圧される信
号線に接続されていることを特徴とする半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20798997A JP3209265B2 (ja) | 1997-08-01 | 1997-08-01 | 半導体回路 |
| KR1019980031416A KR100316418B1 (ko) | 1997-08-01 | 1998-08-01 | 감지증폭기의pmos소오스를풀업시키는n채널mos트랜지스터를갖는반도체메모리장치 |
| US09/127,866 US5995432A (en) | 1997-08-01 | 1998-08-03 | Semiconductor memory device having N-channel MOS transistor for pulling up PMOS sources of sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20798997A JP3209265B2 (ja) | 1997-08-01 | 1997-08-01 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154723A JPH1154723A (ja) | 1999-02-26 |
| JP3209265B2 true JP3209265B2 (ja) | 2001-09-17 |
Family
ID=16548845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20798997A Expired - Fee Related JP3209265B2 (ja) | 1997-08-01 | 1997-08-01 | 半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5995432A (ja) |
| JP (1) | JP3209265B2 (ja) |
| KR (1) | KR100316418B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19907922C1 (de) * | 1999-02-24 | 2000-09-28 | Siemens Ag | Leseverstärkeranordnung mit gemeinsamen durchgehendem Diffusionsgebiet der Leseverstärker-Transistoren |
| DE10124753B4 (de) | 2001-05-21 | 2006-06-08 | Infineon Technologies Ag | Schaltungsanordnung zum Auslesen und zum Speichern von binären Speicherzellensignalen |
| KR100902127B1 (ko) * | 2006-02-22 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스 증폭 회로 및 그의 구동 방법 |
| JP5486172B2 (ja) * | 2008-08-07 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5715716B2 (ja) * | 2014-01-16 | 2015-05-13 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US11289151B2 (en) | 2019-11-08 | 2022-03-29 | Micron Technology, Inc. | Cross-coupled transistor threshold voltage mismatch compensation and related devices, systems, and methods |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5835436A (en) * | 1995-07-03 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic type semiconductor memory device capable of transferring data between array blocks at high speed |
| JPH0973776A (ja) * | 1995-09-07 | 1997-03-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP2757849B2 (ja) * | 1996-01-25 | 1998-05-25 | 日本電気株式会社 | 半導体記憶装置 |
| US5875149A (en) * | 1997-02-06 | 1999-02-23 | Hyndai Electronics America | Word line driver for semiconductor memories |
-
1997
- 1997-08-01 JP JP20798997A patent/JP3209265B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-01 KR KR1019980031416A patent/KR100316418B1/ko not_active Expired - Fee Related
- 1998-08-03 US US09/127,866 patent/US5995432A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1154723A (ja) | 1999-02-26 |
| US5995432A (en) | 1999-11-30 |
| KR100316418B1 (ko) | 2002-02-19 |
| KR19990023292A (ko) | 1999-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |