JP3210064B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複写機、ファクシミリ装
置、プリンター、ビデオカメラ、等のＯＡ機器、家庭電
化製品はもちろんのこと、自動車、発電所、宇宙衛星な
どありとあらゆる技術分野の電子回路に用いられる半導
体装置に関する。

【０００２】特に、本発明は必要な情報信号を記憶する
半導体メモリー装置に深く関連する。

【０００３】

【従来の技術】図１には、一度だけ記憶プログラムの可
能な半導体メモリーの構成が示されている。これは絶縁
ゲート型電界効果トランジスタとしてＭＯＳ型電界効果
トランジスタ（以下「ＭＯＳＦＥＴ」という）と絶縁膜
とを有するメモリセルから構成されている。

【０００４】このようなメモリーは、例えば“Ａ Ｎｅ
ｗ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌ Ｕｔｉｌｉ
ｚｉｎｇ Ｉｎｓｕｌａｔｏｒ Ｂｒｅａｋｄｏｗｎ”
ＩＥＤＭ’８５，ｐｐ６３９−６４２に記載されてい
る。

【０００５】又、別のタイプの半導体メモリーとしては
図２に示すものがある。

【０００６】図２は、その断面図であり、１２０は、ｎ
型基板、１２１はｐ⁺トレイン、１２２はｐ⁺ソース、１
２３はフローティングゲート、１２４は絶縁層、１２５
はドレイン配線、１２６はソース配線である。この１２
３のフローティングゲートは、たとえば、多結晶シリコ
ンをシリコン酸化膜の中に埋め込まれて作製される。

【０００７】ソースドレイン間は、通常状態では、非導
通である。このトランジスタのソースドレイン間に負の
高電圧を印加し、ドレイン側のｐｎ接合をアバランシェ
ブレークダウンさせ、このとき発生する高エネルギー電
子をフローティングゲートに注入し、ソースドレイン間
を導通状態とすることにより書き込みが行れる。この素
子をメモリとして用いる場合には、フローティングゲー
トに電荷を注入するかしないかを情報の１と０に対応さ
せる。しかしながら、このタイプのメモリは、フローテ
ィングに蓄積した電荷がわずかにリークするため、永久
的情報の保持はできないばかりか読出し特性が経時変化
を生じるという問題点を有していた。

【０００８】しかも、上述したＭＯＳＦＥＴは微細化に
適してはおらず、相互コンダクタンスが小さいという特
性（ｇｍ特性）に問題がある。

【０００９】しかも微細化の為にゲート長が０．５μｍ
以下になるとスケーリング則に基づく上記ＭＯＳＦＥＴ
の改善は望めない。

【００１０】又、これらとは別に、Ｓｉ基板上にＳｉＯ
₂層を設け、さらにＳｉメサ構造を設け、メサ側壁にゲ
ート酸化膜を設けたＳＯＩ型ＭＯＳＦＥＴ構造が提案さ
れている［公開特許公報平２−１４５７８］。

【００１１】この素子構造を図３，４に斜視図で示す。
２３２は絶縁膜、２３１′は結晶性Ｓｉ、２３６はソー
ス領域、２３７はドレイン領域である。２３５はゲート
電極で、上記結晶性Ｓｉ部のチャネル領域をまたぐ構造
となっている。この図４のａａ′断面図が図３である。
図３に示すように、結晶性Ｓｉ２３１′部はゲート電極
２３５にゲート酸化膜２３４を介して上方の３面が覆わ
れ、又下面２３８は、絶縁膜２３２の表面となってい
る。又、結晶性Ｓｉ部の寸法は、Ｗ_O＜２Ｗ_Hを満足する
ようになっており、側壁のチャネルが優勢になり、チャ
ネルコンダクタンスが増大する構造となっている。

【００１２】さらに、上記従来例と構造的に似たＭＯＳ
ＦＥＴも提案されている［公開特許公報平２−２６３４
７３］。

【００１３】この例の平面図を図５に、図５中のＡＡ′
の断面図を図６に、図５中のＢＢ′の断面図を図７に示
す。２４６はソース２４３、ドレイン２４２及び、チャ
ネルを形成する。結晶性Ｓｉ層である。ゲート電極２４
５でおおわれた結晶性Ｓｉ層２４６は、チャネル領域で
あるがこのチャネル領域は、基板２４０と開口部２４７
を介して接続され、ドレイン層２４２は、結晶性Ｓｉ層
２４６を通り、２４８の開口部を介して基板２４０と接
続している。

【００１４】以上詳述した各従来例について、検討した
結果、上述した構造とはいえ、トランジスタのリーク電
流が多い点、各トランジスタのバラつきが大きい点、さ
らにトランジスタのＯＦＦ特性が悪く、動作が不安定と
なることが判明した。まず、ＳＯＩ型ＭＯＳＦＥＴのＯ
ＦＦ特性が悪くなる原因について説明する。本発明者ら
の知見によれば、その原因はチャネルが形成されるＳｉ
領域がソース及びドレイン領域との界面を除いてすべて
絶縁膜であるＳｉＯ₂で覆われているからである。つま
り、チャネル部のＳｉ領域は完全なフローティング状態
となっており、その電位が固定できず動作が不安定とな
る。さらに、トランジスタのＯＮ状態に上記Ｓｉ領域に
発生したキャリア（例えばｐ型ＭＯＳＦＥＴの時は電
子）がＯＦＦ状態になった瞬間、行き場所がなくなりＳ
ｉ領域内で再結合し消滅するまでそこに残るためにＯＦ
Ｆ特性が悪くなるのである。

【００１５】又、上記説明した従来のトランジスタにお
いて、リーク電流が多い原因は、ゲート電極で囲まれて
いるチャネル領域が直接下地の絶縁層と直接接する構造
になっているためである。つまり、このチャネル領域
は、トランジスタがＯＮ状態になると、完全に空乏化す
る状態になっており、空乏層がチャネル層と絶縁層との
界面に達し、そこに存在する欠陥から再結合電流が多量
に発生するからである。

【００１６】又、従来、ユーザーがプログラム（書込
み）可能で、ランダムアクセスの可能な読出し専用メモ
リの１つとして、バイポーラ型ＰＲＯＭがある。このタ
イプのメモリセルを図８に示す。１０１はビット線、１
０２はワード線、１０３はメモリセルに配置されたバイ
ポーラトランジスタで、バイポーラトランジスタの各エ
ミッタ１０５は、ビット線１０１に、又、各コレクタ１
０６はワード線各ベース１０４は、フローティング状態
になっている。又、１０７はダイオードで、ワード線は
このダイオードを介して、電源Ｖｃｃ１０８に接続して
ある。本メモリのバイポーラトランジスタ１０３の断面
構造を図９に示す。１１０はｐ型Ｓｉ基板、１１１はｎ
⁺埋め込み層、１１２はｎ^-エピ層、１１３はフィールド
酸化膜、１１４はｐ型ベース、１１５はｎ⁺エミッタ
層、１１６はＡｌ配線である。本メモリは、エミッタベ
ース間のダイオードを破壊することにより２進情報に対
応させる。図９の（ａ）は、書き込み前の状態、（ｂ）
は書き込み後の状態を示す。

【００１７】書き込み前は、ｎ⁺エミッタ上のＡｌ配線
は、１１７に示すように、平坦な構造をしているが、書
き込み時にワード線とビット線に大電流パルスを印加す
ると、アルミとシリコンの共晶合金１１８がベース層１
１４をつきぬけて、導通状態となる。

【００１８】しかしながら、バイポーラトランジスタの
分離等でセルサイズが制限されて高集積化が難しい点、
さらに、大電流により形成される共晶合金１１８が各セ
ルごとでバラつき安定な読出し特性が得られない点等の
問題点を有していた。又、ダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）としてはアドレス用トランジスタ
としてサラウンディングゲートトランジスタ（ＳＧＴ）
を用い、その基板側主電極領域にトレンチキャパシタを
形成した縦長のメモリセルが提案されている。

【００１９】本発明者等の知見によれば、このようなＤ
ＲＡＭには次のような問題点を有していることが判明し
た。１６メガビット以上の高集積化やセルの微細化が進
むとキャパシタサイズが制限を受け容量が小さくなり大
きな信号電荷を蓄積できなくなる。これに対して配線の
ほうは微細化に伴い寄生容量が増大する。すると、蓄積
信号を容量分割により読み出すにあたり、最終的に出力
される信号が小さくなり、ＳＮ比も小さくなる。よっ
て、メモリーの誤動作が生じてしまう。

【００２０】又、縦長構造となるので製造プロセスが極
めて複雑で歩留まりが上がらず、商業的な成功を収め難
い。即ち、ＳＧＴのような微細トランジスタは現状の技
術ではＤＲＡＭへの応用という当初の目的にはそぐわな
いものであることという結論に本発明者等は至ったので
ある。

【００２１】［目的］本発明は、上述した技術的課題に
鑑みなされたものであり、微細加工に適した構成で、低
消費電力で高速動作可能な半導体記憶装置を提供するこ
とを目的としている。

【００２２】本発明の別の目的は正確な書き込み動作が
安定して得られ、高速且つ正確な読出し動作が可能なメ
モリー機能を有する半導体記憶装置を提供することにあ
る。

【００２３】本発明の目的は、基板の主面に沿って設け
られた複数の主電極領域及びその間に設けられたチャネ
ル領域と、前記チャネル領域に対してゲート絶縁膜を介
して設けられたゲート電極と、を有し、前記ゲート電極
は互いに対向する２つの対向部分を少なくとも有してい
る絶縁ゲート型トランジスタと、前記主電極領域の一方
に設けられた電気的に破壊可能なメモリ要素と、を具備
し、前記ゲート電極と前記チャネル領域に隣接して設け
られた高不純物濃度半導体領域とで該チャネル領域にお
けるキャリアの移動方向に沿った少なくとも全面を囲ん
でおり、前記チャネル領域の前記高不純物濃度半導体領
域と対向する側には、該チャネル領域と同じ導電型で且
つ該チャネル領域より不純物濃度の高い第２の高不純物
濃度半導体領域が設けられていることを特徴とする半導
体記憶装置を提供することにある。又、本発明の目的
は、基板の主面に沿って設けられた複数の主電極領域及
びその間に設けられたチャネル領域と、前記チャネル領
域に対してゲート絶縁膜を介して設けられたゲート電極
と、を有し、前記ゲート電極は互いに対向する２つの対
向部分を少なくとも有している絶縁ゲート型トランジス
タと、前記主電極領域の一方に設けられた電気的に破壊
可能なメモリ要素と、を具備し、前記主電極領域と前記
チャネル領域との間に前記主電極領域と同じ導電型で且
つ該主電極領域より不純物濃度の低い半導体領域が設け
られていることを特徴とする半導体記憶装置を提供する
ことにある。更に、本発明の目的は、複数の主電極領域
及びその間に設けられたチャネル領域と、前記チャネル
領域に対してゲート絶縁膜を介して設けられたゲート電
極と、前記チャネル領域に接して設けられ該チャネル領
域と同じ導電型で且つ該チャネル領域よりも不純物濃度
の高い半導体領域と、を有し、前記ゲート電極が互いに
対向する２つの部分を少なくとも含んでいる絶縁ゲート
型トランジスタと、前記主電極領域の一方に設けられた
電気的に破壊可能なメモリ要素と、を具備することを特
徴とする半導体記憶装置を提供することにある。

【００２４】

【作用】本発明によれば、対向した２つのゲート電極に
より、キャリア移動方向に対する垂直方向電界強度が小
さいので、高移動度、高ｇｍ特性の半導体装置が得ら
れ、電界緩和によりホットキャリアの発生が防止でき素
子の寿命しいては信頼性が向上する。

【００２５】そして、ゲート酸化膜下のＳｉ部の静電容
量が減少するのでＳファクタ（Ｓｕｂｔｈｒｅｓｈｏｌ
ｄ ｓｗｉｎｇ）特性が向上しリーク電流が極めて少な
くなる。

【００２６】又、素子の占有面積が減少し高集積化が実
現できる。

【００２７】更に本発明を改良し、チャネル領域におけ
る対向した２つのゲート電極が設けられた部分以外のと
ころに、ソースドイレン部の導電型と異なる導電型で且
つチャネル領域より不純物濃度の高い領域が設けられて
いるおり、その不純物濃度が、トランジスタの駆動の時
にゲートにかかる駆動電圧によって反転しないような濃
度とされた構造を採用することにより、トランジスタＯ
Ｎ／ＯＦＦ時、対向した２つのゲート電極にかこまれた
半導体層への少数キャリア（ＮチャネルＭＯＳであれば
正孔、ＰチャネルＭＯＳであれば電子）の出入が速くな
り、スイッチング特性が向上する。

【００２８】又、この高濃度層により、トランジスタが
ＯＮ時にチャネル領域が完全に空乏化しても空乏層が下
地の絶縁層まで達せず、暗電流発生が抑制され。

【００２９】又０．１μｍレベルの微細化が進んだ場合
には液体窒素温度レベルの低温動作にも適応しなければ
ならないが、この低温動作を行いキャリア凍結があった
としても従来に比べて、寄生抵抗の増大、ドレイン電流
の低下は極めて少ない。

【００３０】（好適な実施態様の説明）本発明の好適な
実施態様の１つとして、ゲート電極がチャネル領域を挟
む対向部分を少なくとも有し、チャネル領域におけるソ
ース領域やドレイン領域との接合部を除いた他の部分の
一部が、該チャネル領域と少数キャリアの授受可能なド
ープ領域に接して設けられるトランジスタを有し、破壊
可能な絶縁層をメモリ要素とした半導体メモリを例に挙
げて説明する。

【００３１】本発明による半導体装置のチャネル領域で
は、ゲート電極の対向部分の挟まれたチャネル領域の対
向部分方向の幅（ｄ₃）と、チャネル領域の半導体の不
純物濃度とが以下のように決定される。つまり、ゲート
電圧がＯＦＦ時であっても対向部分の両側からのびる空
乏層がつながり空乏化するように適宜選択される。具体
的にはゲート電極の対向部分方向のチャネル領域の幅を
ｄ₃、同方向に両側から伸びる空乏層の幅をＷとすると
ｄ₃≦Ｗという関係を満足する。これは両対向電極間の
チャネル領域が完全に空乏層化していると、反転層が形
成されるレベルまでゲート電圧を上昇しても前記チャネ
ル領域内部にかかる電界が緩和されて素子の特性が向上
する。

【００３２】また、ドープ領域とは、ソース及びドレイ
ン領域の導電型とは異なる導電型で且つチャネル領域よ
り不純物濃度の高い半導体領域であればよく、その不純
物の種類や導電型は限定されるものではない。具体的に
は、そのドープ領域における不純物濃度を、トランジス
タの駆動の際にゲートにかかる駆動電圧によって該ドー
プ領域が反転しないような濃度とされる。そして機能的
には、ゲート電極の対向部分に挟まれたチャネル領域か
らのキャリアを受容出来る構成であればよい。

【００３３】本発明のゲート電極として用いられる材料
としては、金属、多結晶シリコン、シリサイド、ポリサ
イド等があり、具体的にはＡｌ，Ｗ，Ｍｏ，Ｎｉ，Ｃ
ｏ，Ｒｈ，Ｐｔ，Ｐｄそのもの、或はこれ等のシリサイ
ド、ポリサイドであり、ＭＯＳＦＥＴの構造、駆動条件
等とその仕事関数を考慮して適宜選択される。

【００３４】またゲート電極、ドープ領域の形状は、ド
ープ領域と対向する部分にはゲート電極がない構造、又
は、そこが同じドープ領域となっているもの、或は後述
する実施例の如く、ドープ領域と対向する部分にもゲー
ト電極の一部が配置される構成である。更には３つの面
がゲート電極で囲まれ残りの部分がドープ領域に接して
いるように、キャリア移動方向に対して垂直な方向に切
断した時のチャネル領域の断面形状が四角形等の方形状
となっていることが好ましい。その辺は正確な直線でな
く曲率を持った辺であってもよいし、その時の各エッジ
部分はゲート絶縁膜の被覆性を考慮して面取りされてい
るような形状であってもよい。

【００３５】本発明の特体メモリ装置に好適なトランジ
スタとしては、後述の各実施例で示される様にＭＯＳＦ
ＥＴ要素が基板上に横におかれるタイプで基板側でドー
プ領域に接しており、ゲート電極の対向部分が基板表面
に対して交差する面を持つように配置される形がよい。
ほかには、ゲート電極の対向部分が基板表面と実質的に
平行に配置され側面にドープ領域が設けられた構成であ
っても良いが、現状の製造プロセスを考慮すると前者即
ち後述する各実施例による構成が好ましい。

【００３６】例えばＨ．ｔａｄａｔｏ，Ｋ．ｓｕｎｏｕ
ｓｈｉ，Ｎ．Ｏｋａｂｅ，Ａ．Ｎｉｔａｙａｍａ，Ｋ．
Ｈｉｅｄａ，Ｆ．Ｈｏｒｉｇｕｃｈｉ，ａｎｄ Ｆ．Ｍ
ａｓｕｏｋａ ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）
（１９８８）ＰＰ２２２−２２５に提案されているよう
な上下にチャネルを介してソースドレインが設けられ４
つのゲート電極を対向させた構造のＳｕｒｒｏｕｄｉｎ
ｇ Ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が知ら
れている。

【００３７】これに対して、本発明のトランジスタは上
記対向した２つのゲート電極の横方向の前後にソース・
ドレインが設けられている。

【００３８】この構造を採用することにより、ソースド
レインの電極が従来のＭＯＳＦＥＴと同様、同一平面上
で容易に形成できる。また、チャネル長は、従来のＭＯ
ＳＦＥＴと同様ゲート電極幅で決定するのでチャネル長
加工精度が高い。そして、横に置かれ対向した２つのゲ
ート電極構造形成のための半導体のパターニングがマス
クなしのリソグラフィーでも可能であり、微細化に適し
た構造となっている。これにより、２つのゲート電極間
隔は狭くでき、不純物濃度を高くせずに、パンチスルー
が防止できるためより高集積化されても高ｇｍの特性が
得られるのである。

【００３９】次に本発明に好適なトランジスタとして
は、ＭＯＳＦＥＴ要素が基板上に横におかれるタイプで
あり、基板側でドープ領域に接しており、ゲート電極の
対向部分が基板表面に対して交差する面を持つように配
置される形が良い理由について、前述した従来例のＭＯ
ＳＦＥＴと比較して説明する。

【００４０】従来のＭＯＳＦＥＴはともにチャネル領域
が少なくとも一部分でも下地の絶縁層に接し形成されて
いる。このことにより以下に示すような問題点がある。

【００４１】第１に、暗電流発生にともなうリーク電流
が大きい点である。図１３の構造体において、シリコン
から成るチャネル領域２３１′は、絶縁膜２３２の表面
２３８とゲート酸化膜によりかこまれている。トランジ
スタをＯＮする場合、ゲートに印加する電圧により上記
チャネル領域全体が空乏化する。これにより他のトラン
ジスタに比較して、大きい電流駆動能力を持つ。しかし
ながら、ゲート酸化膜とチャネル部シリコンとの界面
は、最近のプロセス技術（洗浄等）により良好な特性を
持つが、絶縁膜との界面には、欠陥が多く、界面準位密
度が高い。２５０に示す絶縁層上にも隣接してゲート電
極が設けられているため、チャネル部全体が空乏化する
ということは、当然絶縁層上の表面２３８も空乏層が接
することになる。したがって、トランジスタがＯＮ状態
の時ｎ型ＭＯＳＦＥＴであればホールがこのチャネル領
域にたまっていく。次にトランジスタをＯＦＦするため
にゲートに印加する電圧を変化させても、上記チャネル
部には、界面から発生したホールが存在し続けている限
り、そのホールによりソース側から電子が注入され、な
かなかＯＦＦすることができない状態がつづく。つまり
空乏化させ動作させるＭＯＳＦＥＴにおいては、従来型
のＭＯＳＦＥＴよりも、不用なキャリアを発生させては
ならないということになる。

【００４２】この現象は、他の従来例においても同様の
現象が生じる。このことについて、図６を用いて説明す
る。この場合、チャネル領域となるＳｉ単結晶部２４６
は、開口部２４７を通して基板と接続させているため、
チャネルがフローティング状態となり、不用なキャリア
（ｎ型ＭＯＳＦＥＴであればホール、ｐ型であれば電
子）の逃げ道がないという問題点はなくなる。しかしな
がら、図６の２５１に示す如く、チャネル領域は下地の
絶縁層２４１′の表面と接しているため、不用なキャリ
アの発生箇所は、存在している。したがって、程度の差
こそあれ、この絶縁層とチャネル領域のＳｉ界面の欠陥
から発生するリーク電流は、デバイス特性を悪化させて
しまう。

【００４３】次に、第２の問題点について説明する。第
２の問題点とは、実効チャネル幅がそれぞれのトランジ
スタに対してバラつきやすいということである。

【００４４】従来のトランジスタのチャネル幅は、図３
に示す単結晶Ｓｉ２３１′、図に示すＳｉ部２４６の高
さ及び幅により決定する。通常この高さは、Ｓｉのエッ
チング深さにより決定される。ゲート長０．１μｍ、ゲ
ート幅０．５μｍのＭＯＳＦＥＴを作製する場合、この
高さは約０．２μｍとなり、そのゆえぎは、２００Å以
内にとどめる必要がでてくる。現状のドライエッチグ法
によりウエハ面内で又は、ウエハ間で、このバラツキ範
囲にとどめることは極めて難しい。さらに図３の２５０
に示すような、下地の絶縁層上のエッチング形状は、上
部Ｓｉ部よりもバラツキが多く、Ｓｉ上部とＳｉ下部と
で、Ｓｉ部の厚さが変化する等の問題点も有している。

【００４５】これに対して、本発明の装置に用いるトラ
ンジスタにおいて、チャネル長は、従来のＭＯＳＦＥＴ
と同様ゲート電極幅で決定するのでチャネル長加工精度
が高い。そして、チャネル領域は、ゲート電極部とチャ
ネル直下もしくは、上部の高濃度層とにより規定される
ためそのバラツキも極めて小さい。又、チャネル部がト
ランジスタＯＮ時に空乏化してもその空乏層は、上記高
濃度層との境界で広がらない。したがって、ゲート酸化
膜（絶縁膜）以外の絶縁層表面には空乏層は接していな
いため不用なキャリア発生源はない。

【００４６】以上、説明したように、微細に適した、か
つ電流駆動能力の高いトランジスタをメモリセルトラン
ジスタとし、本トランジスタのゲートをワード線とし、
本トランジスタのソース領域上にｐｎ接合を介して、ビ
ット線に接続したメモリを構成する。これによりエラー
レートの少ない、高密度、高速読出し書き込み特性を有
する１回永久書き込み可能なメモリを実現できる。

【００４７】

【実施例】（実施例１）本発明による第１実施例につい
て、図１０を用いて詳細に説明する。図１０は、本発明
の第１実施例のメモリセルの上面図である。１００１，
１００１′はワード線、１００２，１００２′はビット
線、１００３，１００３′は電源ライン、１００４はメ
モリセル内のスイッチングトランジスタとして動作する
半導体活性領域としてのＳｉ単結晶体、１００５は電源
ラインとドレイン層とのコンタクト領域、１００６はト
ランジスタのドレイン層、１００７はトランジスタのゲ
ート部分、１００８はトランジスタのソース層、１００
９はソース層とビット線間に設けられた電気的に破壊可
能な絶縁層である。図１に示したＸ₁，Ｘ₁′、Ｘ₂，
Ｘ₂′、Ｘ₃，Ｘ₃′、Ｙ，Ｙ′断面図をそれぞれ図１１
乃至１４に示す。図１１において、１０１２はｐ型Ｓｉ
基板でたとえば、数Ωｃｍの抵抗率のものを使用する。
１０１３はｐ⁺型埋め込み層、１０１４はフィールド酸
化膜、１０１５は層間絶縁膜で、ＰＳＧ、ＢＰＳＧ、Ｓ
ｉＮ、ＳＯＮ等が使用可能である。１０１６はドレイン
直下に設けられたｐ型層、１０１７はドレインｎ⁺高濃
度層、１０１８はドレイン電源用配線で図の１０１９の
コンタクト部を介してドレイン層１０１７に接続してい
る。図１０とこの図１１との対応は図１のドレイン層１
００６が、図１１の１０１７に、図１０のコンタクト部
１００５が、図１１の１０１９に対応する。図１１では
パシベーション膜は省略した。

【００４８】図１２はメモリセル部のトランジスタのゲ
ート部の断面図である。図１２において、１０２１は、
チャネル領域でたとえば、不純物濃度として５×１０¹⁴
〜５×１０¹⁶ｃｍ^-3の半導体よりなる。１０２２は、ゲ
ート絶縁膜で、ゲート長によりその酸化膜厚は、変更す
る必要があるが、約６０Å〜２５０Å程度である。

【００４９】これは、Ｓｉ酸化膜のみならず、ＳｉＯ
Ｎ、又はＳｉＯ₂とＳｉＯＮとの積層膜でも良い。１０
２３は、ゲート電極である。たとえば、下地がｐ⁺型ポ
リシリコンで上層がＷ_XＳｉ_1-Xのポリサイド構造等低抵
抗でかつ、トランジスタのしきい値が所望のものになる
仕事関数を有するものを選択する。１０２４は、ドレイ
ン電源用配線の断面で図１０の１００３に、１０２５
は、ビット線配線の断面で、図１０の１００２に対応す
る。図１２からわかるように、チャネル領域１０２１
は、ゲート絶縁膜１０２２と、ｐ層１０１６とに規定さ
れている。したがって、本トランジスタのチャネル幅
は、ｄ₁、ｄ₃の加算値即ち２ｄ₁＋ｄ₃となる。フィール
ド酸化工程により、このチャネル領域１０２１下部のゲ
ート絶縁膜厚は、図１２の１０２６に示すように、変化
し、その値を制御することは比較的難しい。しかしなが
ら、本トランジスタにおいては、実際動作するチャネル
領域は、下地のｐ領域で規定されているので膜厚ゆらぎ
の影響を受けず、各トランジスタのバラツキは、極めて
少ないものとなる。

【００５０】図１３は、メモリセル部のトランジスタの
ソース領域の断面図である。図１３において、１０３０
は、ソース層であるｎ⁺−Ｓｉ領域、１０３１′は、そ
のソース上に設けられた絶縁膜で、この絶縁膜の破壊、
非破壊により、メモリの導通、非導通状態を規定する。
その絶縁層に、コンタクト領域１０３３を介して、ビッ
ト線配線１０３２に接続している。上記絶縁層として
は、たとえば、ＳｉＯ₂、ＳｉＯＮ、ＳｉＯ₂とＳｉＮと
の積層構造等用いることができる。他に酸化アルミニウ
ム、酸化タンタル等を用いることもできる。

【００５１】次に、図１０のＹＹ′断面である図１４に
ついて説明する。

【００５２】図１４の１０３５，１０３５′に示すよう
に、各トランジスタは、垂直な面により分離され、各ト
ランジスタ間は、層間絶縁膜がうめ込まれており分離幅
は狭くすることが可能で、高集積化には優れた構造と言
える。この断面でのゲート電極構造は、通常のＭＯＳＦ
ＥＴと同等の構造であるが、前出の図１２に示すよう
に、この断面を直交する断面で見ると、側壁部に対向す
るようにゲート電極が配置されている。又、上部にもゲ
ート電極は設けられているものの、図１２に示すｄ₁，
ｄ₃の関数を ｄ₃＜ｄ₁ …式（１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側からもち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらに、ポ
テンシャルの変化の仕方がチャネル領域全体で変化する
ため、この両者の効果により、トランジスタＯＮに大電
流を通すことが実現でき、駆動能力が高い良好な特性が
得られた。

【００５３】図１５は実施例１による、３×３セルの半
導体メモリーを示す回路図である。

【００５４】１つのセルはアドレス用トランジスタ１０
４０とメモリ要素１０４１とを有している。もちろん１
０４１は絶縁膜の破壊前はキャパシタ、破壊後はキャパ
シタとならない。

【００５５】１００１，１００１′，１００１′′，１
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。

【００５６】１００２，１００２′，１００２′′は各
メモリ要素の一方に接続されたビット線である。

【００５７】１００３，１００３′，１００３′′は電
源線である。

【００５８】又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２、ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する選択信号発生回路１０４
４、ビット線選択スイッチ１０４５，１０４５′，１０
４５′′、ビット線読出しライン１０４８をリセットす
るスイッチ１０４６、アンプ１０４７を有する。

【００５９】以下、上述した半導体メモリーの動作につ
いて説明する。

【００６０】まず始めに、書き込み動作について説明す
る。この動作は、次の４つの主動作を含む。

【００６１】 （１）書き込み動作その１：（ビット線プリチャージ） ビット線を１０４２の電圧セット回路により、基準電圧
Ｖ_DDに設定する。これにより、電源ラインとビット線間
には電位差がなくなり、ワード線にいかなる電圧が印加
されようが、ＦＥＴのソース・ドレイン間には電位の発
生もしくは電流は流れず、上記１０４１に示す絶縁膜は
破壊されない。このビット線のプリチャージ電圧は、電
源電圧と同等でもよいが同等でなくともよく、その時は
上記絶縁膜領域が破壊し、導通状態にならないようにす
る。Ｖ_DDの値としては、たとえば１〜５Ｖ程度で可能で
ある。

【００６２】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位Ｖ_GND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行うワード線に隣接するワード線にクロストークに
より信号の混入を防ぐために行う。

【００６３】（３）書き込み動作その３：（書き込むワ
ード線の選択） 今回の書き込みビットが、図３における左上のセルを原
点として、２行２列目のセルの場合には書き込みビット
のあるワード線は、図３の１００１′となる。したがっ
て、このワード線の電位をＶ_Gとする。ただし、この時
Ｖ_Gは Ｖ_GND1＜Ｖ_G＜Ｖ_GB…式（２） である。Ｖ_GBは、ゲート絶縁膜破壊電圧である。

【００６４】 （４）書き込み動作その４：（ビット線選択） 選択されたライン上に存在する書き込むセル対応したビ
ット線電位をグランド電位に設定する。すると、選択さ
れているラインのＦＥＴはすべてオン状態なっているた
め、ビット線電位をグランド電位にすることにより絶縁
膜に高電圧印加され、絶縁膜が破壊され、導通状態にな
る。この書き込み動作は、書き込み完了により、ビット
線とワード線間に電流が流れるため、ビット線選択を順
次やることが望ましいが、複数のビット線を同時に書き
込むことも可能である。

【００６５】次に読出し動作について説明する。この動
作は次の４つの主動作を含む。

【００６６】 （１）読出し動作その１（ビット線プリチャージ） 書き込み時と同様の動作により行う。これは読出し動作
により、書き込まれていないビットに書き込まないため
である。その時の電圧は、電源電圧Ｖ_DDと同等レベルで
良い。

【００６７】 （２）読出し動作その２（ワード線 ディスチャージ） 全ワード線の電圧を第２グランド電位Ｖ_GND2に固定す
る。ただし、第２のグランド電位Ｖ_GND2と第１のグラン
ド電位Ｖ_GND1とは、 Ｖ_GND1＜Ｖ_GND2 …式（３） との関係を有する。

【００６８】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を式（２）で定め
られた範囲のＶ_Gに固定する。これにより上記ラインの
ＦＥＴはＯＮ状態となる。

【００６９】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線の読出しライン１０４８をスイッチ１０４６に
よりリセットする。そのリセット電位は、上記スイッチ
１０４６に接続されている電源により決定するが、その
電位をＶ_GND2とする。その後、１０４６のスイッチをＯ
ＦＦし、ビット線読出しラインをフローティング状態に
する。

【００７０】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとしスイッチをＯ
Ｎ状態にし、ビット線読出しラインと接続する。今、選
択セルが書き込まれていない場合、ビット線の容量をＣ
_BIT，読出しラインの容量をＣ_OUTとすると、読出しライ
ンの電圧は、

【００７１】

【外１】 に収束する。

【００７２】一方、選択セルが書き込まれており、絶縁
膜が導通状態になっている場合は、この読出しライン
は、トランジスタを介して電源Ｖ_DDと接続された状態に
ある。したがって、読出しラインの電圧は、Ｖ_DDに収束
する。この差により、書き込まれたセル（ビット）が書
き込まれていないかが判明する。この電圧は、アンプ１
０４７により検出する。以上の動作により、読出しを行
うわけであるが、書き込み状態の場合、読出しラインの
電位がＶ_DDに収束する時間が読出しスピードを決定す
る。大容量メモリになればなる程、ビット線及びビット
線読出しラインの容量は増大する。したがって、この大
きな容量をいかにドライブできるかが、カギとなり、微
細でかつ高駆動能力をもつ前出のトランジスタ構造が極
めて有効となる。

【００７３】本実施例で、グランド電位を２種類設け、
動作を行ったのは、読出し動作時に絶縁膜が破壊されな
いためである。つまり、読出し動作時の絶縁膜の両端に
印加される電位差を書き込み時より小さく設定してい
る。

【００７４】（製造方法の説明）次に、本発明の実施例
１の製造方法について図１６乃至２０を用いて説明す
る。図１６乃至１９は図１２に相当する断面図、図２０
は図１４に対応する。まず、準備されたｐ型シリコン基
板１０１２表面にボロンのイオン注入を行い、約９００
℃でイオン注入層の不純物の活性化を行う。ｐ⁺高濃度
層１０１３形成後、本ウェハを洗浄し、エピタキシャル
成長装置に入れ、シランの還元により、表面に形成され
ている自然酸化膜を除去し、８５０℃という低温によ
り、ｐ層が２μｍ、ｐ^-層１０２１が０．５μｍになる
ように連続的に成長させる。低温エピにより不純物のわ
き上がりは抑制され、ｐ⁺−ｐ，ｐ−ｐ^-は急峻な接合が
得られ、ｐ⁺層の濃度は１０¹⁹ｃｍ^-3，ｐ層の濃度は１
０¹⁷ｃｍ^-3，ｐ^-層の濃度は１０¹⁶ｃｍ^-3程となる。本
ウェハを熱酸化し、約２５０Ａのシリコン酸化膜１０６
０を形成し、さらにその上部に気相化学堆積法（ＣＶ
Ｄ）により、２５０Åのシリコン窒化膜１０６１を堆積
した（図１６）。

【００７５】次に、このウェハをトランジスタ形成領域
を残して、レジストをマスクとして、上記シリコン窒化
膜１０６１、上記シリコン酸化膜１０６０更にはｐ^-層
１０２１、ｐ層１０１６の各Ｓｉエピ層まで、反応性異
方性エッチングにより、垂直にエッチング除去する。エ
ッチングによる溝の終端はｐ層もしくは、ｐ⁺層中であ
れば良く、その制御は、デバイス特圧上厳密には要求さ
れない。これも、本構造の１つの利点の１つとなってい
る。次にパターニングに使用したレジストを剥離し、洗
浄後、再度Ｓｉが露出している表面に、約２５０Åのシ
リコン酸化膜１０６２を形成する。その後ＣＶＤによ
り、上記表面全体にシリコン窒化膜を堆積させ、異方性
シリコン窒化膜エッチにより、図４Ｂに示すように底面
１０６３のシリコン窒化膜のみ除去する。この場合、柱
状Ｓｉの上部のシリコン窒化膜１０６４は、２層から形
成されているため残ることになる（図１７）。

【００７６】次に約９００℃でパイロジュネリック酸化
を行い、シリコン窒化膜が形成されていない表面のみ選
択的に酸化する。このプロセスにより図４Ｃに示すよう
にフィールド酸化膜１０１４が形成される。このフィー
ルド酸化工程により、シリコン柱Ｉ部は、１０６５に示
すように変形するが、変形した領域は、ｐ層１０１６も
しくはｐ⁺層１０１３からなり、この変形の影響はな
い。（図１８）。

【００７７】次に、選択酸化に用いたシリコン窒化膜１
０６６と、その下地のパッド酸化膜１０６７を除去し、
露出したＳｉ表面を洗浄後、ゲート酸化膜１０２２を熱
酸化により形成する。さらに、ｐｏｌｙｓｉＷ（タング
ステン）を連続的に堆積し、その後Ｗ表面より、ボロン
のイオン注入及びアンフレによりｐ⁺型ポリシリコンと
Ｗ_1-XＳｉ_XとＷとからなるゲート電極を形成する。この
タイプのトランジスタ動作は、対応するゲート間距離が
０．１μｍとなっているため、チャネル部のポテンシャ
ルを全体的にゲート電位によりコントロールし、ＯＮ−
ＯＦＦさせるものである。したがって、従来のＭＯＳＦ
ＥＴよりも、しきい値が低くなるが、ｐ⁺層１０６８に
より、しきい値を高めている。またゲート電極上部がＷ
メタル１０６９からなり、ワード線の低抵抗化を実現し
ている。

【００７８】このゲート電極をパターニング後、このゲ
ートをマスクにｎ⁺層を拡散し、ソース層の１０３０、
ドレイン層１０１７を形成する。

【００７９】次に図１９に示すように、層間絶縁膜１０
１５が平坦化し形成される。この平坦化はたとえばテト
ラエチルオルソシリケート（ＴＥＯＳ）の堆積とエッチ
バックとを組み合わすことにより実現できる。この後、
５５０℃Ｎ₂雰囲気で、上記薄膜ＳｉＯ₂を高密度化す
る。また、薄膜ＳｉＯ₂形成としては洗浄後、白金過水
中で酸化膜を形成し、５００〜６００℃Ｎ₂雰囲気中で
高密度化する方法も有効である。

【００８０】次に、ソース領域１０３０のみコンタクト
穴１０７０をあける。このコンタクト穴のみＳｉ表面が
露出しており、ＣＶＤでこのコンタクト穴の領域のみ約
５０Åの酸化シリコン膜１０３３を形成する。この後、
５５０℃Ｎ₂雰囲気で、上記酸化シリコン膜を高密度化
する。また、薄膜ＳｉＯ₂形成としては洗浄後、白金過
水中で酸化膜を形成し、５００〜６００℃Ｎ₂雰囲気中
で高密度化する方法も有効である。その後、電源用及び
ビット線用配線を成膜し、パターニング、パシベーショ
ン膜を形成して、本セル構造が形成される。この説明に
おいては、ｎチャネルＭＯＳＦＥＴを挙げて説明した
が、ｐチャネルＭＯＳＦＥＴに対しても、導電型を反対
にすれば、同様の工程で作製可能なので説明は省略す
る。したがって、周辺回路は、ｎ型チャネルＭＯＳＦＥ
Ｔとｐ型チャネルＭＯＳＦＥＴより成るＣＭＯＳ構成と
して作製できる。

【００８１】以上、説明したように、本発明の実施例１
は、絶縁膜の破壊、非破壊状態により、導通、非導通状
態を形成し、従来のＤＲＡＭやＥＰＲＯＭと異なりわず
かな蓄積されたチャージを読み出す方式ではないため、
微細化が進んだ場合でも、高Ｓ／Ｎの読出しが可能にな
る。又、この読出しには、新構造のトランジスタを採用
し、微細でかつ高い駆動能力特性を持っているため、高
集積、高速読出しが実現できる。

【００８２】（実施例２）次に本発明の実施例２につい
て、図２１乃至図２４を用いて説明する。図１１乃至図
１４と同等の箇所に関しては、同一番号を記し、説明は
省略する。

【００８３】第１実施例の構成と異なる点は、チャネル
領域としてのｐ^-層１０１７の上に同じ導電型でこのｐ^-
層より不純物濃度の高いｐ層１０８０が形成されている
点である。

【００８４】この構造はｐウエル層１０１６，ｐ^-層１
０１７，ｐ層１０８０の形成の時に不純物濃度を変えて
エピタキシャル成長させれば良く、製造上、前出の実施
例１と同様の工程で行える。

【００８５】又、ドレイン層１０１７と電源とのコンタ
クトをとる場合、ドレイン上表面のＳｉ層を図２１の１
０８１に示すようにわずかにエッチングした後行えばよ
い。

【００８６】次に、本実施例に用いられるトランジスタ
の動作について説明する。

【００８７】ｐ層１０１６及びｐ層１０８０の不純物濃
度は動作時のゲート電圧が最大値となった時でも、上部
のゲート絶縁膜１０２２との界面側に反転層が形成され
ないような濃度となっている。したがって、ｐ^-層１０
２１とゲート絶縁膜１０２２との側壁部のみにチャネル
が形成される構成となる。よってこの構成は純粋に２つ
の対向したゲートからなる構成と等価なものとなり動作
が安定する。

【００８８】又、通常Ｓｉのエッジ部の絶縁膜厚は、平
面部より薄くなり耐圧が低下するが、本実施例によれば
エッジ部１０８２に示す如く、内側のｐ層の濃度が高い
分、十分な耐圧を示すので、膜厚が実施例１より薄いも
のでも使用可能である。これにより、高いｇｍ特性が得
られる。

【００８９】この良好なトランジスタ特性により、メモ
リとしての高速読出しが実現できる。

【００９０】（実施例３）次に、本発明の実施例３につ
いて、図２５を用いて説明する。実施例３も実施例２同
様、実施例１に示したメモリセルトランジスタの改良方
法に関するもので、図２５に示す断面以外の実施例１に
対応する部分の断面図は図１１、１２、１３と同じであ
る。同一箇所に関しては、同一番号で記し、説明は省略
する。実施例３の特徴点は、ソース及びドレインのゲー
ト電極近傍にｎ^-層１０８５を設けたことである。本実
施例の構造は、ＬＤＤ，ＧＯＬＤ等の構成を作製する時
同様、ゲート電極の側壁に設けられた絶縁層を利用して
容易に自己整合的に形成可能である。本例によればゲー
ト電極のソース、ドレイン端での電界を緩和し、チャネ
ル領域に不用なキャリアが入り込むことを防ぐことが可
能になる。これにより、メモリにおいて、早い読出し特
性が実現できるだけでなく、ホットキャリア等の発生が
防止でき、より高信頼性が得られる。

【００９１】又、この実施例においては、ソース、ドレ
インそれぞれ対称的にｎ^-層を設けたが、実際高電界が
かかるのはドレイン端であり、又、ソース側は駆動能力
を高めるという意味で抵抗成分をつけたくないという理
由により、ドレイン側にのみｎ^-層を設けても良い。

【００９２】（実施例４）本例はトランジスタのソース
及びドレインに接続される配線をそれぞれ互いに交差さ
せるように配置するものである。

【００９３】本発明の実施例４について説明する。図２
６は平面図、図２７は図２６のＸ₁Ｘ₁′断面を、図２８
は図２６のＹＹ′断面を示している。前出の実施例１の
場合、水平方向にワード線が走り、垂直方向にビット線
と電源ラインが設けられていた。これに対して本実施例
は、水平方向にワード線１００１、１００１′と電源ラ
イン１０９６、１０９６′が走り一方垂直方向にはビッ
ト線１００２、１００２′のみ走るレイアウトになって
いる。本トランジスタがたて長の形状をしているので、
このように電源ラインを横方向に走らせることにより、
実施例１よりも２セル当りの面積が減少し、より高集積
化が図れるという利点を有する。

【００９４】図２６のレイアウトを可能にする１つの構
成を図２７、２８を用いて説明する。図２７において、
１１００は電源ラインとしてのｎ⁺型ポリシリコン−Ｗ
_1-XＳｉ_X−Ｗの配線、１１０１はこのｎ⁺型ポリシリコ
ンがドレイン層１０１７に接するダイレクトコンタクト
部である。これを図２８に示すように水平方向に長く１
０２３及び１１００の２つのポリシリコン−ポリサイド
Ｗ配線が配置されていることがわかる。図２７、２８で
示したもの以外に金属の２層配線を使用し、１層メタル
をビット線、２層メタルを電源ラインとする方式でも良
い。

【００９５】（実施例５）次に本発明の実施例５につい
て、メモリセルのレイアウト図である図２９、図２９の
Ｘ₁Ｘ₁′断面である図３０、図２９のＸ₃Ｘ₃′断面であ
る図３１を用いて説明する。図２９の１１０５、１１０
６に示すように、本実施例では、トランジスタのソース
及びドレイン層コンタクトサイズが広くなっている点が
前出の実施例１と異なる。このようにトランジスタの電
流の流れる方向（ＹＹ′方向）に直交する方向に長いコ
ンタクトを広くしていることにより、ソース層、及びド
レイン層の側壁でもコンタクトすることが可能になり、
コンタクト抵抗が小さくなる。特に、微細化が進むと、
トランジスタの駆動能力と同時に寄生抵抗や容量が回路
特性に重大な影響を及ぼす。この点寄生抵抗低減に上記
構造は優れている。そこで、コンタクトの構造を明らか
にするため図３０、３１を用いて詳細に説明する。

【００９６】図３０中、１１０５はドレイン層用コンタ
クト穴、１１０７はそのコンタクトエッチがストップす
るための第１層間絶縁層、１１０９は第２層間絶縁層で
第１と第２は種類が異なりエッチングの際その選択比が
とれる材料を用いている。たとえば第１層間絶縁層とし
てシリコン窒化膜、第２層間絶縁層としてシリコン酸化
膜等が挙げられる。これにより図３０中、１１０８に示
すように広い面積で配線用金属と接することが可能にな
る。

【００９７】一方、ソース部のコンタクトは図３１に示
すように露出したｎ⁺層表面１１１０にメモリ用薄膜絶
縁層１１１１がつき、そのｐ⁺層を介して配線用金属１
０３２に接している。以上説明したように本実施例の構
造を用いることによりコンタクト部の抵抗がさらに小さ
くなり、高速読出しが実現できる。

【００９８】（実施例６）実施例６について、図３２、
３３を用いて説明する。実施例６は前出の実施例１の構
造体を実施例１に記述した製造方法と異なる方法により
製造されるものである。実施例１の作製方法を示す図１
６乃至図２０と同様の箇所については説明を省略し、同
等箇所については同一番号を記す。

【００９９】図３２に示すように最大の特徴は、選択酸
化によらず、フィールド酸化膜を成膜とエッチングによ
り形成する点にある。柱状半導体領域を囲うパット酸化
膜の形成、そしてシリコン窒化膜の形成プロセスまで
は、実施例１と同様である。その後、シリコン窒化膜を
異方性エッチした表面のシリコン酸化膜をはくりし、再
度熱酸化膜１０９２を形成する。そしてＴＥＯＳを利用
して層間絶縁膜を成膜し、エッチバックによりＳｉＯ₂
層１０９１を形成する。このエッチバック時にシリコン
窒化膜とシリコン酸化膜とのエッチング選択比が十分と
れていれば良い。

【０１００】このエッチバックにより、フィールド酸化
膜表面は、ｐ層１０１６とｐ⁺埋め込み層１０１３界面
より高く、かつｐ層１０１６とｐ^-層１０２１界面より
低くなるようにしておく。次に、このシリコン窒化膜を
エッチングにより除去、さらに、パッド酸化膜を除去し
て、洗浄した後、ゲート酸化することにより図３３の１
０９１′に示すようなフィールド酸化膜の形状が得られ
る。後は実施例１と同様、ゲート電極層１０６８、１０
６９を形成すれば良い。以上説明した製造方法を用いる
と、高熱工程が含まれず不純物の余分な拡散が減少し、
チャネル領域のサイズが安定する。さらには、フィール
ド酸化等で発生する歪みがない等の利点がある。半導体
メモリとしては、各メモリセルのバラツキが減少するの
で、高歩留りで本装置が実現できるという利点もある。

【０１０１】以上の各実施例に基づき、半導体メモリー
を製造し書き込み、読出し動作を行った結果、各実施例
ともに期待以上の良好な動作を行うことが確認された。

【０１０２】次にメモリ要素としてＰＮ接合破壊型のメ
モリーについて説明する。

【０１０３】（実施例７）図３４、３５は本発明の実施
例７によるメモリーセルの断面図であり前出の図１３に
対応している。図１３と異なる点はメモリ要素を構成す
る絶縁層１０３１′（図１３）がｐ⁺型半導体層１０３
１（図３４）に置換されＰＮ接合破壊型のメモリーとな
っているところである。その他の半導体メモリーの構成
は実施例１と同じである。

【０１０４】ここで、１０３０はソース層であるｎ⁺−
Ｓｉ領域、１０３１は、そのソース上に設けられたｐ⁺
領域で、このｐｎ接合によりメモリの導通、非導通状態
を規定する。そのｐ⁺層上に、コンタクト領域１０３３
を介して、ビット線配線１０３２に接続している。

【０１０５】次に、本発明のメモリ装置の動作方法、及
び記憶方式について説明する。図３６は、本例のメモリ
セルのレイアウトを等価回路として図示したもので、１
０１０〜１００１′′′はワード線、１００２〜１００
２′′はビット線、１００３〜１００３′′は電源線を
示す。各セルは、微細かつ電流駆動能力の高いトランジ
スタ１０４０と、そのトランジスタのソース層にｐｎ接
合１０４１が設けられ、メモリセルを構成している。
又、メモリの周辺回路として、ビット線電圧セット回路
１０４２、ワード線電圧セット回路１０４３、ビット線
順次選択信号発生回路１０４４、ビット線選択スイッチ
１０４５〜１０４５′′、ビット線読出しライン１０４
８をリセットするスイッチ１０４６、アンプ１０４７か
ら成る。

【０１０６】次に書き込み動作について説明する。

【０１０７】（１）書き込み動作その１：（ビット線を
プリチャージ） ビット線を１０４２の電圧セット回路により、電圧Ｖ_DD
に設定する。これにより、電源ラインとビット線間に
は、電位差がなくなり、ワード線にいかなる電圧が印加
されようが、ソース、ドレイン間には電位の発生もしく
は電流は流れず、上記１０４１に示すｐｎ接合は破壊さ
れない。このビット線のプリチャージ電圧は、電源電圧
Ｖ_DDと同等以外でも上記ｐｎ接合領域が破壊し、導通状
態にならないのであれば良い。Ｖ_DDの値としてはたとえ
ば１〜５Ｖ程度で可能である。

【０１０８】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位Ｖ_GND1に固定す
る。たとえば、０Ｖとすれば良い。これは、書き込み動
作を行うワード線に隣接するワード線にクロストークに
より信号の混入を防ぐために行う。

【０１０９】 （３）書き込み動作その３（書き込むワード線の選択） 今回の書き込みビットが、左上のセルを原点として２行
２列目のセルと仮定する。書き込みビットのあるワード
線は、図３の１００１′となる。したがって、このワー
ド線の電位をＶ_Gとする。ただし、Ｖ_Gは Ｖ_GND1＜Ｖ_G＜Ｖ_GB 式（２） である。Ｖ_GBは、ゲート絶縁膜破壊電圧である。

【０１１０】 （４）書き込み動作その４（ビット線選択） 選択されたライン上に存在する書き込むセルに対応した
ビット線電位をグランド電位に設定する。すると、選択
されているラインのトランジスタはすべてＯＮ状態にな
っているため、ビット線電位をグランド電位にすること
により、ｐｎ接合に高電圧が印加され、ｐｎ接合が破壊
され導通状態になる。この書き込み動作は、書き込み完
了によりビット線とワード線間に電流が流れるため、ビ
ット線選択を順次やることが望ましいが、複数のビット
線を同時に書き込むことも可能である。

【０１１１】次に読出し動作について説明する。

【０１１２】 （１）読出し動作その１（ビット線プリチャージ） 書き込み時と同様の動作により行う。これは読出し動作
により書き込まれていないビットに書き込まないためで
ある。その時の電圧は、電源電圧Ｖ_DDと同等レベルで良
い。

【０１１３】 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位Ｖ_GND2に固定す
る。ただし、第２グランド電位Ｖ_GND2と第１のグランド
電位Ｖ_GND1とは、 Ｖ_GND1＜Ｖ_GND2 式（３） との関係を有する。

【０１１４】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を（２）式で定め
られた範囲のＶ_Gに固定する。これにより上記ラインの
トランジスタはＯＮ状態となる。

【０１１５】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶ_GND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。

【０１１６】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれていない場合、ビット線の容量を
Ｃ_BIT、読出しラインの容量をＣ_OUTとすると読出しライ
ンの電圧は、

【０１１７】

【外２】 に収束する。

【０１１８】一方、選択セルが書き込まれており、ｐｎ
接合が導通状態になっている場合は、この読出しライン
は、トランジスタを介して電源Ｖ_DDと接続された状態に
ある。したがって、読出しラインの電圧は、Ｖ_DDに収束
する。この差により書き込まれたセル（ビット）か書き
込まれていないかが判明する。この電圧はアンプ１０４
７により検出する。以上の動作により読出しを行うわけ
であるが、書き込み状態の場合、読出しラインの電位が
Ｖ_DDに収束する時間が読出しスピードを決定する。大容
量メモリになればなる程、ビット線及びビット線読出し
ラインの容量は増大する。したがって、この大きな容量
をいかにドライブできるかがカギとなり微細でかつ高駆
動能力をもつ本実施例で説明したトランジスタ構造が極
めて有効となる。

【０１１９】本実施例で、グランド電位を２種類設け、
動作を行ったのは読出し動作時にｐｎ接合が破壊されな
いためである。つまり読出し動作時のｐｎ接合の両端に
印加される電位差を書き込み時より小さく設定してい
る。

【０１２０】次に実施例７の製造方法について説明す
る。基本的には実施例１即ち図１６乃至図２０にて示し
た工程と同じであるが異なるのは絶縁層に代えてｐ型半
導体層を形成する点であり、図２０の工程は図３７のよ
うになる。

【０１２１】即ち図１９に示す工程によりＭＯＳＦＥＴ
作成後に、ソース領域１０３０のみコンタクト穴１０７
０をあける。このコンタクト穴のみＳｉ表面が露出して
おり、ＬＰＣＶＤでこのコンタクト穴の領域のみ図４の
１０３３に示すｐ⁺層４００Å〜８００Åを形成する。
その後電源用及びビット線用配線を線膜し、パターニン
グし、パシベーション膜を形成し、本セル構造が形成さ
れる。

【０１２２】以上、説明したように、本発明の実施例
は、ｐｎ接合の破壊非破壊状態により、導通、非導通状
態を形成し、従来のＤＲＡＭやＥ²ＰＲＯＭと異なりわ
ずかな蓄積されたチャージを読出すのではないため、微
細化が進んだ場合でも高Ｓ／Ｎの読出しが可能になる。
又、この読出しには、新構造のトランジスタを採用し、
微細でかつ高い駆動能力特性をもっているため、高集
積、高速読出しが実現できる。

【０１２３】（実施例８）次に本発明の実施例８につい
て、図３８（ａ），（ｂ）を用いて説明する。図２３、
２４と同等の箇所に関しては、同一番号を記し、説明は
実施例２と同じなのでここでは省略する。本例ではメモ
リ要素がｐ⁺ｐｎ⁺接合からなり接合容量が小さくなって
いる。

【０１２４】（実施例９）図３９に示す本例は前出の実
施例３の図２５と同じである。異なる点は絶縁層に代え
てｐ⁺型半導体層１０３１を形成しｐｎ接合を形成して
いる点のみである。

【０１２５】（実施例１０）図４０に示す実施例１０は
実施例４の図２８と同じである。異なる点はｐ⁺半導体
層１０３１が絶縁層に代えて形成されている点のみであ
る。

【０１２６】（実施例１１）次に本発明の実施例１１に
関して、図４１を用いて説明する。この図は、図３４と
同等の断面図でこの部分のみ異なるため、この図のみに
より違いを説明する。又、前回同様、同等箇所は同一番
号を記し、説明は省略する。この実施例１１が実施例１
と異なる点は、実施例１が選択的にＳｉ層上にｐ⁺層を
形成したのに対して、本実施例はｎ⁺ソース層１０３０
上へのコンタクト穴をマスクとして、ｐ型イオンたとえ
ばボロンをイオン注入しアニールすることによりｎ⁺層
内にｐ⁺層１０８８を形成している点である。本実施例
の構造を用いるとｐｎ接合のリーク電流が減少し、導
通、非導通モードがより顕著になり、高Ｓ／Ｎが得られ
る。又、イオン注入後、ｎ⁺層内にアモルファスのｐ⁺層
を形成することで高抵抗層を設け、非導通化を図ること
も可能である。

【０１２７】（実施例１２）本例は図３１に示した実施
例５と同等であるがソース部のメモリ要素が露出したｎ
⁺層１０３０の突起状表面１１１０を覆っている構成で
ある。このメモリ要素としてはＬＰＣＶＤ法による選択
堆積によってｐ⁺型半導体層として形成できる。この例
ではソースコンタクト抵抗がより一層小さくなり、高速
読出が可能となる。

【０１２８】以上説明した実施例によれば、半導体接合
としてのｐｎ接合の破壊、非破壊状態により導通、非導
通状態を形成し、高いＳ／Ｎで書き込まれた信号を読出
すことができ、メモリーにおいては、低エラーレート、
高信頼なメモリが実現できる。さらに、新型の高駆動能
力のトランジスタをメモリセルに用いることになり、高
速、高集積メモリが実現できる効果を有する。

【０１２９】即ちメモリ要素として半導体層を用いＰＮ
接合の破壊ないし非破壊状態のいずれかにより情報を記
録することにより、絶縁膜の場合よりも各セル毎に破壊
状態のバラツキが小さいので信頼性が高い。

【０１３０】いずれにしろ、本発明ではメモリ要素とし
てｐｎ接合、絶縁膜／半導体接合、金属／絶縁膜／半導
体接合、ＰＩＮ接合、半導体／絶縁膜／半導体接合ＰＩ
接合、ＩＮ接合、ショットキー接合、ヘテロ接合等あら
ゆる電気的に破壊可能な接合が用いられる。

【０１３１】以上、実施例を挙げて本発明について説明
したが、本発明はこれらの実施例に限定されることはな
く、各要素技術の組み合せや交換による数々の変形例を
含むものである。

【０１３２】以上説明した実施例によれば、メモリ要素
の破壊、非破壊状態により導通、非導通状態を形成し、
高いＳ／Ｎで書き込まれた信号を読出することができ、
低エラーレート、高信頼なメモリが実現できる。さら
に、新型の高駆動能力のトランジスタをメモリセルに用
いることにより、高速、高集積メモリが実現できる効果
を有する。

【０１３３】〔好適な別の実施態様の説明〕本発明のよ
り好ましい実施態様は、ソース領域と、ドレイン領域
と、これらの間に設けられたチャネル領域と、前記チャ
ネル領域に対してゲート絶縁膜を介して設けられたゲー
ト電極と、を有する半導体装置において、前記チャネル
領域に接して設けられ該チャネル領域と同じ導電型で且
つ該チャネル領域より不純物濃度の高い半導体領域を備
え、前記ゲート電極は互いに対向する２つの対向部分を
少なくとも有しており、前記対向部分が前記チャネル領
域と前記半導体領域との接合面と交差する面を有するよ
うに配設されている半導体構造を複数固有し、該複数の
半導体構造のゲート電極を共通とした第１の配線と、該
複数の半導体構造のソース領域にメモリ要素としてのソ
ース領域とは異なる導電型の材料を介してＰＮ接合を形
成し、該複数の半導体構造を接続する第２の配線からな
る半導体装置において、上記第２の配線間に電源ライン
が設けられたことを特徴をするものである。

【０１３４】或いは、ソース領域と、ドレイン領域と、
これらの間に設けられたチャネル領域と、前記チャネル
領域に対してゲート絶縁膜を介して設けられたゲート電
極と、を有する半導体装置において、前記チャネル領域
に接して設けられ該チャネル領域と同じ導電型で且つ該
チャネル領域より不純物濃度の高い半導体領域を備え、
前記ゲート電極は互いに対向する２つの対向部分を少な
くとも有しており、前記対向部分が前記チャネル領域と
前記半導体領域との接合面と交差する面を有するように
配設されている半導体構造を複数固有し、該複数の半導
体構造のゲート電極を共通とした第１の配線と、該複数
の半導体構造のソース領域上にメモリ要素としての絶縁
膜を介して、該複数の半導体構造を接続する第２の配線
からなる半導体装置において、上記第２の配線間に電源
ラインが設けられていることを特徴をするものである。

【０１３５】ユーザーがプログラム可能でランダムアク
セス可能なメモリとして、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）がある。このタイプのメモリセルを図４３に示す。
５０１はビット線、５０２はワード線、５０３はメモリ
セルに配置されたＭＯＳトランジスタで、ＭＯＳトラン
ジスタの各５０４はビット線５０１に、又各ゲートはワ
ード線５０２に、各ドレインはキャパシタ５０７に接続
してある。５０８は接地電位に保持されたキャパシタの
フィールドプレートである。

【０１３６】ワード線の選択と駆動によってメモリセル
が選択され、ビット線にセル情報がはき出される。この
微小信号をセンスアンプで受けて増幅し、出力バッファ
アンプに送られ出力される。

【０１３７】しかしながら、微小な信号電荷を大きなｂ
ｉｔ線容量に読出し、そのわずかな変化をセンスアンプ
で増幅して読出しているので、ノイズマージンが狭くわ
ずかなノイズで誤動作するという問題があった。この問
題を改良するために図４３のようなダミーｂｉｔ線を設
けた構造も提案されている。メモリセル５０３はｂｉｔ
線５０１に接続しており、ダミーメモリセル５１３はダ
ミーｂｉｔ線５１２に接続している。

【０１３８】ワード線５０２の選択によって、メモリセ
ル５０３の情報とダミーセル５１３の信号レベルをセン
スアンプ５１１で差動増幅するさい、ワード線５０２と
ｂｉｔ線の交点で発生するノイズは相互に相殺されると
いう長所がある。

【０１３９】又、メモリにおいて、高集積、高速化を達
成しようとすると、微細でかつ電流駆動能力の高いトラ
ンジスタが要求される。

【０１４０】このように、ダミーセルを設けることでノ
イズの低減をはかっているが、本質的に小さな容量から
大きな容量に読出した微小な電圧を検出する方式に変わ
りはない。そのため、今後微細化をさらに進め、ｂｉｔ
数が増大、セルサイズが縮小してゆくと、ｂｉｔ線容量
はさらに大きく、メモリセルの容量はさらに小さくなっ
てゆく。メモリセルの容量を大きくするためには容量体
の絶縁膜厚をうすくすれば良いが、現在、概に１００Å
以下まで薄膜化されており、これ以上膜を薄くすると、
トンネル電流や絶縁耐圧の問題が無視できなくなり、信
頼性を確保し難くなる。また、ノイズを低減するため
に、クロストーク防止のためのシールド線を配置する手
段があるが、これはすなわちｂｉｔ線容量の増大を招
き、信号レベルも低下してしまうので、Ｓ／Ｎの本質的
な改善にはならない。

【０１４１】以上述べたように、従来のダイナミックＲ
ＡＭ方式のメモリでは、今後、微細化、多ｂｉｔ化をす
すめていった場合、充分なノイズマージンを確保できな
くなる。

【０１４２】また、トランジスタの構造について各従来
例で検討した結果、トランジスタのリーク電流が多い
点、各トランジスタのバラツキが大きい点、さらにトラ
ンジスタのＯＦＦ特性が悪く、動作が不安定となること
が判明した。

【０１４３】従って以下に述べる実施例の共通点は、ソ
ース領域と、ドレイン領域と、これらの間に設けられた
チャネル領域と、前記チャネル領域に対してゲート絶縁
膜を介して設けられたゲート電極と、を有する半導体装
置において、前記チャネル領域に接して設けられ該チャ
ネル領域と同じ導電型で且つ該チャネル領域より不純物
濃度の高い半導体領域を備え、前記ゲート電極は互いに
対向する２つの対向部分を少なくとも有しており、前記
対向部分が前記チャネル領域と前記半導体領域との接合
面と交差する面を有するように配設されていることを特
徴とするトランジスタを用いて、上記トランジスタのゲ
ート電極をワード線とし、上記トランジスタのソース層
とビット線間にメモリ要素を形成したメモリセルにおい
て、隣り合ったｂｉｔ線間に電源配線を配置する事で微
細化に適合した半導体記憶装置を提供するものである。

【０１４４】以下に述べる実施例によれば、ｂｉｔ線間
に配置した電源配線により、ノイズがいちぢるしく低減
されノイズマージンの大きな半導体記憶装置を実現でき
るものである。

【０１４５】基本的には図４３で説明したようなダミー
ｂｉｔを除くこともでき、駆動方法も簡略化できる。

【０１４６】（実施例１３）実施例１３について説明す
る。本例のメモリセルの構成は図１１乃至１４と同じで
あるので詳しい説明をここでは省略する。実施例の構成
と異なる点は図４４で特徴的に表されている。

【０１４７】本実施例は絶縁膜の破壊、非破壊によって
ｂｉｔへの書き込みを行なうメモリセルに本発明を応用
した例である。

【０１４８】図３３は本実施例のメモリセルのレイアウ
トを加味し回路構成図として図示したものである。図１
５と同等の箇所に関しては同一番号を記し、説明を省略
する。１０８１が、各メモリセルに設けられたメモリ要
素としての絶縁薄膜である。

【０１４９】次に、本発明のメモリ装置の動作方法、及
び、記憶方式について説明する。１００１〜１００
１′′′はワート線、１００２〜１００２′′はビット
線、１００３〜１００３′′は電源線を示す。各セル
は、微細かつ電流駆動能力の高いトランジスタ１０４０
と、そのトランジスタのソース層にメモリ要素として絶
縁層を含むキャパシタ１０８１が設けられ、メモリセル
を構成している。又、メモリの周辺回路として、ビット
線をプリチャージするスイッチ１０４２、ワード線電圧
セット回路１０４３、ビット線順次選択信号発生回路１
０４４、ビット線選択スイッチ１０４５〜１０４
５′′、ビット線読出しライン１０４８をリセットする
スイッチ１０４６、アンプ１０４７から成る。

【０１５０】次に書き込み動作について説明する。

【０１５１】（１）書き込み動作その１：（ビット線を
プリチャージ） ビット線を１０４２スイッチＭＯＳをＯＮして、電圧Ｖ
_DDにプリチャージする。これにより、電源ラインとビッ
ト線間には、電位差がなくなり、ワート線にいかなる電
圧が印加されようが、ソースドレイン間には電位の発生
もしくは電流は流れず、上記１０４１に示すメモリ要素
１０８１は破壊されない。このビット線のプリチャージ
電圧は、電源電圧Ｖ_PDと同等以外でも、上記ｐｎ接合領
域が破壊し、導通状態にならないのであれば良い。Ｖ_DD
の値としては、たとえば、１〜５Ｖ程度で可能である。

【０１５２】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位にＶ_GND1に固定す
る。たとえば、０Ｖとすれば良い。これは、書き込み動
作を行なうワード線に隣接するワード線に、クロストー
クにより信号の混入を防ぐために行う。

【０１５３】 （３）書き込み動作その３（書き込むワード線の選択） 今回の書き込みビットが、左上のセルを原点として、２
行、２列目のセルと仮定する。書き込みビットのあるワ
ード線は図３の１００１′となる。したがって、このワ
ード線の電位をＶ_G とする。ただし、Ｖ_Gは Ｖ_GND1＜Ｖ_G＜Ｖ_GB 式（２） である。Ｖ_GBは、ゲート絶縁膜破壊電圧である。

【０１５４】 （４）書き込み動作その４（ビット線選択） 選択されたライン上に存在する書き込むセルに対応した
ビット線電位をグランド電位１に設定する。すると、選
択されているラインのトランジスタはすべてＯＮ状態に
なっているため、ビット線電位をグランド電位にするこ
とにより、ｐｎ接合に高電圧が印加され、ｐｎ接合が破
壊され、導通状態になる。この時、ｂｉｔ線間に電源配
線を配置しているので、クロストークにより隣接ｂｉｔ
線のセルが破壊される恐れがないため、本来ならば、隣
接ｂｉｔ線の電位を固定しておくために必要な周辺回路
が不用になっている。この書き込み動作は、書き込み完
了により、ビット線とワード線間に電流が流れるため、
ビット線選択を順次やることが望ましいが、複数のビッ
ト線を同時に書き込むことも可能である。

【０１５５】次に読み出し動作について説明する。

【０１５６】 （１）読出し動作その１（ビット線プリチャージ） 書き込み時と同様の動作により行う。これは読出し動作
により、書き込まれていないビットに書き込まないため
である。その時の電圧は、電源電圧Ｖ_DDと同等レベルで
良い。 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位Ｖ_GND2に固定す
る。ただし、第２のグランド電位Ｖ_GND2と第１のグラン
ド電位Ｖ_GND1とは、 Ｖ_GND1＜Ｖ_GND2 …式（３） との関係を有する。

【０１５７】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を（２）式で定め
られた範囲のＶ_Gに固定する。これにより、上記ライン
のトランジスタは、ＯＮ状態となる。

【０１５８】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶ_GND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。

【０１５９】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれない場合、ビット線の容量をＣ
_BIT、読出しラインの容量をＣ_OUTとすると読出しライン
の電圧は

【０１６０】

【外３】 に収束する。

【０１６１】一方、選択セルが書き込まれており、メモ
リ要素が導通状態になっている場合は、この読出しライ
ンは、トランジスタを介して電源Ｖ_DDと接続された状態
にある。したがって、読出しラインの電圧は、Ｖ_DDに収
束する。この差により、書き込まれたセル（ビット）か
書き込まれていないかが判明する。この電圧は、アンプ
１０４７により検出する。以上の動作により、読み出し
を行うわけであるが、書き込み状態の場合、読出しライ
ンの電位がＶ_DDに収束する時間が読出しスピードを決定
する。大容量メモリになればなる程、ビット線及びビッ
ト線読出しラインの容量は増大する。したがって、この
大きな容量をいかにドライブできるかが、カギとなり、
微細でかつ高駆動能力をもつ本実施例で説明したトラン
ジスタ構造が極めて有効となる。

【０１６２】本実施例で、グランド電位を２種類設け、
動作を行ったのは、読出し動作時に、メモり要素が破壊
されないためである。つまり、読出し動作時のメモリ要
素の両端に印加される電位差を書き込み時より小さく設
定している。

【０１６３】本例のメモリセルの製造方法は前出の図１
４乃至１８にて説明した方法と同じであるのでここでは
詳述を避ける。

【０１６４】又、各メモリセルに設けられた、メモリ要
素としての電気的に破壊可能な絶縁膜を有するキャパシ
タは、絶縁膜に代えて主電極領域と反対導電型の半導体
膜を用いたＰＮ接合により置換可能である。

【０１６５】この場合、メモリセルの構成は絶縁膜から
半導体膜にかわるだけであり、他の基本構成は変わらな
い。ＰＮ接合をメモリ要素とした場合の半導体メモリー
の回路構成は図４５のようになる。又、動作方法も基本
的には変わらない。

【０１６６】（実施例１４）次に、本発明の実施例１４
について、図４６に上面図を示し、図４６のＸ₃Ｘ₃′断
面図を図４７、ＹＹ′断面図を図４８に示し、これらの
図を用いて説明する。

【０１６７】本実施例では電源ライン１００３、１００
３′は第１層目の配線層１０１８で、ｂｉｔ線１００
２、１００２′は第２層目の配線層１０８２で形成され
ている。１０８３、１０８３′はパシベーション膜であ
る。このように電源ラインとｂｉｔラインの配線層を別
々に設けることで、前出の実施例よりも１セル当りの面
積が減少し、高集積化が図れる利点を有する。

【０１６８】本実施例として、ｂｉｔ線を第１層目、電
源線を第２層目としても同様の効果が得られる。また、
メモり要素の構造を絶縁膜に代えてＰ型半導体膜を用い
たものも同様の効果が得られる。

【０１６９】（実施例１５）次に、本発明の実施例１５
について、図４９に平面図を示す。図４９のＹＹ′断面
図を図５０に示し、これらの図を用いて説明する。

【０１７０】本実施例では、電源ライン１００３、１０
０３′は第１層目の配線層１０１８で、ｂｉｔライン１
００２、１００２′は第２層目の配線層１０８２でメモ
リセルの直上に形成される。この様な構造をとること
で、さらに高集積化を図ることができる。

【０１７１】本実施例として、ｂｉｔ線を第１層目、電
源線を第２層目としても同様の効果が得られる。また、
メモリ要素の構造を絶縁膜に代えてＰ型半導体層を用い
ても同様の効果が得られる。

【０１７２】（実施例１６）次に、本発明の実施例１６
について、図５１に平面図を示す。図４０のＸ₃Ｘ₃′断
面図を図４１に示し、これらの図を用いて説明する。

【０１７３】本実施例では電源ライン１００３、１００
３′を第１層目１０３２′と第２層目１０８２、両方の
配線層を用いて形成し、第１層目と第２層目の配線層の
間は、配線と平行してあけられているコンタクトホール
で接続されている。電源ラインを２層の配線を用いて形
成することで、より確実にｂｉｔ線間のクロストークを
防止することができる。

【０１７４】本実施例として、メモリ要素の構造を絶縁
膜に代えてＰ型半導体膜にしても同様の効果が得られ
る。

【０１７５】（実施例１７）次に本発明の実施例１７に
ついて、図５３に平面図を示す。図５３のＸ₃Ｘ₃′断面
図を図５４に示し、これらの図を用いて説明する。

【０１７６】本実施例では、隣接する電源ライン１００
３、１００３′を第２の配線層１０８２で相互に接続
し、ｂｉｔ線１００２、１００２′を電源ラインで覆う
構造をとっている。このような構造をとることで、より
確実にｂｉｔ線間のクロストークを防止することができ
る。

【０１７７】本実施例で、メモリ要素の構造を絶縁膜に
代えてＰ型半導体としても、同様の効果が得られる。

【０１７８】以上の実施例によれば、メモリー要素の破
壊、非破壊状態により導通、非導通状態を形成する半導
体記憶装置において、ｂｉｔ間のクロストークをより一
層確実に防止し、低エラーレート、高信頼なメモリを実
現できる。

【０１７９】（実施例１８）以下に説明する実施例はメ
モリ要素を構成する為の絶縁膜とその下に設けられる主
電極領域との間にバリア層を設けるものである。

【０１８０】バリア層としては、絶縁膜の上部に設けら
れる電極と主電極領域との反応を防止できるものであれ
ばどのような材料でもよく、具体的にはＴｉＮ、Ｔｉ、
Ｗ等から選択される材料が好ましく用いられる。

【０１８１】このような構成により絶縁層破壊（書き込
み動作）後の、電極と主電極領域との反応による主電極
領域・チャネル領域間のショートやリーク電流の発生を
防止できる。

【０１８２】具体的には図１３、図１４の構成を改良し
た図５５、図５６のようなもの、図２０の構成を改良し
た図５７に示すもの、図２３、図２４の構成を改良した
図５８、図５９に示すもの、同様に、図２５の改良であ
る図６０、図２８の改良である図６１、図３１の改良で
ある図６２に示す構成が挙げられる。

【０１８３】これら図５５乃至図６２において、符号２
０１０がバリア層である。

【０１８４】（実施例１９）図６３に示す本例はバリア
層の技術をＰＮ接合破壊型メモリに応用した例である。

【０１８５】２０１０はバリア層、２０１１は主電極領
域１０３０と同じ導電型の半導体からなる半導体薄膜、
２０１２は半導体薄膜２０１１と異なる導電型の半導体
からなる薄膜である。

【０１８６】薄膜２０１１、２０１２はそれぞれリンド
ープの多結晶Ｓｉ、ボロンドープの多結晶Ｓｉ等が用い
られる。

【０１８７】このようにメモリ要素をトランジスタとは
別に形成することにより接合破壊の影響をトランジスタ
に及ぼさないようにすることができる。

【０１８８】

【発明の効果】本発明によれば、微細なメモリセルが提
供でき、低消費電力で高速動作可能な半導体記憶装置で
提供できる。しかも、メモリセルのレイアウトが簡単で
全体の占有面積を小さくすることができる。更には、駆
動能力が高くスイッチング特性の良好なメモリセルを提
供することができる。

【図面の簡単な説明】

【図１】従来の半導体記憶装置を説明する為の模式図で
ある。

【図２】従来の半導体記憶装置を説明する為の模式的断
面図である。

【図３】従来のトランジスターを説明する為の模式的断
面図である。

【図４】従来のトランジスターを説明する為の模式的斜
視図である。

【図５】従来の半導体装置を説明する為の模式的上面図
である。

【図６】従来の半導体装置を示す模式的断面図である。

【図７】従来の半導体装置を示す模式的断面図である。

【図８】従来のバイポーラトランジスタメモリを示す回
路図である。

【図９】従来のバイポーラトランジスタメモリーを説明
する為の模式的断面図である。

【図１０】本発明の実施例１による半導体装置の模式的
上面図である。

【図１１】図１０におけるＸ₁Ｘ₁′線による模式的断面
である。

【図１２】図１０におけるＸ₂Ｘ₂′線による模式的断面
である。

【図１３】図１０におけるＸ₃Ｘ₃′線による模式的断面
である。

【図１４】図１０におけるＹＹ′線による模式的断面で
ある。

【図１５】実施例１による半導体装置の回路構成図であ
る。

【図１６】実施例１の製造方法を説明する為の模式図で
ある。

【図１７】実施例１の製造方法を説明する為の模式図で
ある。

【図１８】実施例１の製造方法を説明する為の模式図で
ある。

【図１９】実施例１の製造方法を説明する為の模式図で
ある。

【図２０】実施例１の製造方法を説明する為の模式図で
ある。

【図２１】本発明の実施例２による半導体装置の模式的
断面図である。

【図２２】実施例２による半導体装置の模式的断面図で
ある。

【図２３】実施例２による半導体装置の模式的断面図で
ある。

【図２４】実施例２による半導体装置の模式的断面図で
ある。

【図２５】本発明の実施例３による半導体装置の模式的
断面図である。

【図２６】本発明の実施例４による半導体装置の模式的
上面図である。

【図２７】図２６におけるＸ₁Ｘ₁′線による模式的断面
である。

【図２８】図２６におけるＹＹ′線による模式的断面で
ある。

【図２９】本発明の実施例５による半導体装置の模式的
上面図である。

【図３０】図２９におけるＸ₁Ｘ₁′線による模式的断面
である。

【図３１】図２９におけるＸ₃Ｘ₃′線による模式的断面
である。

【図３２】本発明の実施例６による半導体装置の製造工
程を説明する為の模式図である。

【図３３】本発明の実施例６による半導体装置の製造工
程を説明する為の模式図である。

【図３４】実施例７による半導体装置の模式的断面図で
ある。

【図３５】実施例７による半導体装置の模式的断面図で
ある。

【図３６】実施例７による半導体装置の回路構成図であ
る。

【図３７】実施例７による半導体装置の製造方法を説明
する為の模式図である。

【図３８】実施例８による半導体装置の模式的断面図で
ある。

【図３９】実施例９による半導体装置の模式的断面図で
ある。

【図４０】実施例１０による半導体装置の模式的断面図
である。

【図４１】実施例１１による半導体装置の模式的断面図
である。

【図４２】実施例１２による半導体装置の模式的断面図
である。

【図４３】半導体記憶装置を説明する為の回路構成図で
ある。

【図４４】実施例１３による半導体記憶装置の回路構成
図である。

【図４５】他の実施例による半導体記憶装置の回路構成
図である。

【図４６】本発明の実施例１４による半導体記憶装置の
模式的上面図である。

【図４７】実施例１４による半導体記憶装置の模式的断
面図である。

【図４８】実施例１４による半導体記憶装置の模式的断
面図である。

【図４９】実施例１５による半導体記憶装置の模式的上
面図である。

【図５０】本発明の実施例１５による半導体記憶装置の
模式的断面図である。

【図５１】本発明の実施例１６による半導体記憶装置の
模式的上面図である。

【図５２】図５１におけるＸ₃Ｘ₃′線による模式的断面
である。

【図５３】本発明の実施例１７による半導体記憶装置の
模式的上面図である。

【図５４】図５３におけるＸ₃Ｘ₃′線による模式的断面
図である。

【図５５】実施例１８による半導体記憶装置の一例を説
明する為の模式的断面図である。

【図５６】実施例１８による半導体記憶装置の一例を説
明する為の模式的断面図である。

【図５７】実施例１８による半導体記憶装置の一例を説
明する為の模式的断面図である。

【図５８】実施例１８による半導体記憶装置の一例を説
明する為の模式的断面図である。

【図５９】実施例１８による半導体記憶装置の一例を示
す模式的断面図である。

【図６０】実施例１８による半導体記憶装置の一例を示
す模式的断面図である。

【図６１】実施例１８による半導体記憶装置の一例を示
す模式的断面図である。

【図６２】実施例１８による半導体記憶装置の一例を示
す模式的断面図である。

【図６３】本発明の実施例１９による半導体記憶装置の
模式的断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 門間 玄三 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (72)発明者 石▲崎▼ 明 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (56)参考文献 特開 平２−125667（ＪＰ，Ａ) 特開 平２−263473（ＪＰ，Ａ) 特開 昭57−130464（ＪＰ，Ａ) 特開 昭63−306653（ＪＰ，Ａ) 特開 平１−253959（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8246 H01L 27/112 H01L 29/78

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 基板の主面に沿って設けられた複数の主
   電極領域及びその間に設けられたチャネル領域と、前記
   チャネル領域に対してゲート絶縁膜を介して設けられた
   ゲート電極と、を有し、前記ゲート電極は互いに対向す
   る２つの対向部分を少なくとも有している絶縁ゲート型
   トランジスタと、 前記主電極領域の一方に設けられた電気的に破壊可能な
   メモリ要素と、 を具備し、 前記ゲート電極と前記チャネル領域に隣接して設けられ
   た高不純物濃度半導体領域とで該チャネル領域における
   キャリアの移動方向に沿った少なくとも全面を囲んでお
   り、 前記チャネル領域の前記高不純物濃度半導体領域と対向
   する側には、該チャネル領域と同じ導電型で且つ該チャ
   ネル領域より不純物濃度の高い第２の高不純物濃度半導
   体領域が設けられていることを特徴とする半導体記憶装
   置。
2. 【請求項２】 前記メモリ要素は半導体層を有し、該半
   導体層と隣接する他の層との接合を破壊することにより
   書き込みを行うことを特徴とする請求項１に記載の半導
   体記憶装置。
3. 【請求項３】 基板の主面に沿って設けられた複数の主
   電極領域及びその間に設けられたチャネル領域と、前記
   チャネル領域に対してゲート絶縁膜を介して設けられた
   ゲート電極と、を有し、前記ゲート電極は互いに対向す
   る２つの対向部分を少なくとも有している絶縁ゲート型
   トランジスタと、 前記主電極領域の一方に設けられた電気的に破壊可能な
   メモリ要素と、 を具備し、 前記主電極領域と前記チャネル領域との間に前記主電極
   領域と同じ導電型で且つ該主電極領域より不純物濃度の
   低い半導体領域が設けられていることを特徴とする半導
   体記憶装置。
4. 【請求項４】 前記メモリ要素は半導体層を有し、該半
   導体層と隣接する他の層との接合を破壊することにより
   書き込みを行うことを特徴とする請求項３に記載の半導
   体記憶装置。
5. 【請求項５】 複数の主電極領域及びその間に設けられ
   たチャネル領域と、前記チャネル領域に対してゲート絶
   縁膜を介して設けられたゲート電極と、前記チャネル領
   域に接して設けられ該チャネル領域と同じ導電型で且つ
   該チャネル領域よりも不純物濃度の高い半導体領域と、
   を有し、前記ゲート電極が互いに対向する２つの部分を
   少なくとも含んでいる絶縁ゲート型トランジスタと、 前記主電極領域の一方に設けられた電気的に破壊可能な
   メモリ要素と、 を具備することを特徴とする半導体記憶装置。
6. 【請求項６】 前記メモリ要素は半導体層を有し、該半
   導体層と隣接する他の層との接合を破壊することにより
   書き込みを行うことを特徴とする請求項５に記載の半導
   体記憶装置。
7. 【請求項７】 前記トランジスタと前記メモリ要素とを
   含むメモリセルが複数設けられ、これらが複数のメモリ
   セルのゲート電極を共通に接続する第１の配線の複数
   と、複数のメモリセルのメモリ要素を共通に接続する第
   ２の配線の複数と、によりマトリクス接続されており、
   前記第２の配線間に電源ラインが配設されていることを
   特徴とする請求項５に記載の半導体記憶装置。