JP3211868B2

JP3211868B2 - 不揮発性半導体メモリの消去方法及び消去装置

Info

Publication number: JP3211868B2
Application number: JP32984696A
Authority: JP
Inventors: 敏且神保
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-12-10
Filing date: 1996-12-10
Publication date: 2001-09-25
Anticipated expiration: 2016-12-10
Also published as: KR100262919B1; US5862079A; JPH10172293A; KR19980063991A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体メモ
リの消去方法及び消去装置に関し、特にホットエレクト
ロンで書込みを行い、ＦＮトンネリングで消去を行うタ
イプ、例えばフラッシュＥＥＰＲＯＭのような半導体メ
モリに適した消去方法及び消去装置に関する。

【０００２】

【従来の技術】電気的にデータの書き替えが可能なフラ
ッシュＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒ
ａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲ
ｅａｄＯｎｌｙＭｅｍｏｒｙ）等の不揮発性半導体メ
モリにおいて、メモリセルアレイを構成する各メモリセ
ルは、ＭＯＳトランジスタのコントロールゲートとシリ
コン基板との間に電気的に絶縁されたフローティングゲ
ートを持つ構造を有している。

【０００３】また、このような不揮発性半導体メモリに
おいて、フローティングゲートに蓄積された電子の放出
は、メモリセルのドレインをフローティング状態とし、
コントロールゲートに０Ｖ、あるいは負電圧を、ソース
に電子放出用の正電圧（例えば＋１２Ｖ）をそれぞれ印
加することにより行われる。このような状態において
は、メモリセルのソースからフローティングゲートに向
かう高電界が生じることになり、ＦＮ（Ｆｏｗｌｏｒ−
Ｎｏｒｄｈｅｉｍ）電流がメモリセルのソースからフロ
ーティングゲートに向かって流れる。周知の通り、電子
は電流の向きと反対に流れるため、フローティングゲー
トから電子を放出させることになる。ここで、電子放出
動作においてメモリセルのソースへ印加される電子放出
用の正電圧は、ソース電圧制御回路を介して供給される
のが一般的である。

【０００４】この種の消去方法の例は、例えば、ＵＳＰ
５０７７６９１（以下、第１の従来例と呼ぶ）やＵＳＰ
５４８５４２３（以下、第２の従来例と呼ぶ）に開示さ
れている。第１の例は、簡単に言えば、消去動作時にメ
モリセルのドレイン（列線）をオープンにし、メモリセ
ルのソースには正電圧（例えば＋５Ｖ）を、ゲートには
負電圧（例えば−１２Ｖ）の定電圧をそれぞれ印加して
データの消去を行う。第２の例では、消去動作時にメモ
リセルのドレインをオープンにし、メモリセルのソース
には一定の正電圧（例えば＋５Ｖ）を印加し、ゲートに
は階段状に負方向に増加する負電圧を印加してデータの
消去を行う。

【０００５】

【発明が解決しようとする課題】上記第１の例では、ド
レインをオープンにする場合、列線に電圧が残った状態
でオープンにすると、残存電圧により消去時の容量（ゲ
ート−ソース間の容量）比が部分的（列線単位）に異な
って消去ばらつきが大きくなる。加えて、ゲートとソー
スへの電圧印加タイミングによってはチャネル消去モー
ドになってしまうという問題点がある。

【０００６】上記第２の例では、トンネル膜に対する電
界緩和の効果はあるものの、階段状に負方向に増加する
負の印加電圧を、実際にゲートに加わっている電圧を検
出せずに、印加時間で制御しているので電界緩和の効果
は消去スピードに依存することとなり十分であるとは言
えない。また、上記第１の例と同様、消去ばらつきの問
題を解消できない。

【０００７】そこで、本発明の課題は、消去動作時にお
けるソース、ゲートへの電圧印加タイミングを最適化し
て消去ばらつきを小さくすることのできる消去方法を提
供することにある。

【０００８】本発明はまた、ソース端−フローティング
ゲート間の電界を最大としてソース端のＦＮトンネリン
グで消去動作を確実に行うことのできる消去方法を提供
しようとするものである。

【０００９】本発明は更に、上記消去方法に適した消去
装置を提供しようとするものである。

【００１０】

【課題を解決するための手段】本発明は、メモリセルの
ドレインをオープンとすると共に、ソースに正電圧を印
加して前記メモリセルのデータ消去を行う不揮発性半導
体メモリの消去方法において、前記メモリセルのドレイ
ンを列放電手段により強制的に放電させて該メモリセル
のドレイン電圧を前記ソースに印加される正電圧より低
くする第１のステップと、前記メモリセルのドレインを
オープン状態にする第２のステップと、前記メモリセル
のソースに正電圧を印加する第３のステップとを順に実
行する第１の消去モードと、前記メモリセルのゲートを
接地レベルにする第４のステップと、前記メモリセルの
ソースを接地レベルにする第５のステップとを順に実行
する第２の消去モードとを実行することを特徴とする。

【００１１】なお、前記第１，第２のステップは、前記
列放電手段として前記メモリセルの列線に第１のトラン
ジスタを接続して行われる。

【００１２】また、前記第１，第２のステップは、前記
列線毎に設けられる複数の列選択トランジスタの共通接
続線に１つの第２のトランジスタを前記列放電手段とし
て接続して行われても良い。

【００１３】前記ソースに正電圧を印加する前記第３の
ステップの後に、前記メモリセルのゲートに負電圧を印
加するステップを実行するようにしても良い。

【００１４】更に、前記メモリセルのソースを接地レベ
ルにする前記第５のステップの後に、前記列放電手段に
より前記ドレインを放電させるステップを実行するよう
にしても良い。

【００１５】また、前記第１のトランジスタのソースを
接地することにより、前記第１のステップにおいて前記
メモリセルのドレイン電圧を接地レベルにすることが好
ましい。

【００１６】同様に、前記第２のトランジスタのソース
を接地することにより、前記第１のステップにおいて前
記メモリセルのドレイン電圧を接地レベルにすることが
好ましい。

【００１７】本発明によればまた、メモリセルのドレイ
ンをオープンにすると共に、ソースに正電圧を印加して
前記メモリセルのデータ消去を行う不揮発性半導体メモ
リの消去装置において、前記メモリセルのドレインを強
制的に放電させる手段を含んで該メモリセルのドレイン
電圧を前記ソースに印加される正電圧より低くした後、
前記メモリセルのドレインをオープン状態にする第１の
手段と、前記ドレインがオープン状態にされた後に、前
記メモリセルのソースに正電圧を印加する第２の手段
と、消去終了時に、前記メモリセルのゲートを接地レベ
ルにする第３の手段とを含み、前記第２の手段は、前記
第３の手段によって前記メモリセルのゲートが接地レベ
ルにされた後に、前記メモリセルのソースを接地レベル
にすることを特徴とする不揮発性半導体メモリの消去装
置が得られる。

【００１８】前記第１の手段は、ソースを前記列線に接
続した複数の第１のトランジスタと、該第１のトランジ
スタのゲートに第１の所定のタイミングで列放電制御信
号を供給する供給手段とを含む。

【００１９】また、前記第１の手段は、前記列線毎に設
けられる複数の列選択トランジスタの共通接続線に接続
した１つの第２のトランジスタと、該第２のトランジス
タのゲートに第１の所定のタイミングで列放電制御信号
を供給する供給手段とを含むものでも良い。

【００２０】前記第２の手段は、複数のメモリセルのソ
ースに接続されたソース電圧供給回路と、該ソース電圧
供給回路に第２の所定のタイミングで消去ソース制御信
号を供給する供給手段とを含む。

【００２１】前記第３の手段は、複数のメモリセルのゲ
ートに接続されて行線を選択するための行デコーダに負
電圧を供給する負電圧供給回路と、該負電圧供給回路に
消去ゲート制御信号を供給する供給手段とを含み、該供
給手段は、消去開始時に前記第２の手段により前記メモ
リセルのソースに正電圧が印加された後に前記メモリセ
ルのゲートに負電圧を供給し、前記消去終了時に前記メ
モリセルのゲートを接地レベルにするように前記消去ゲ
ート制御信号を供給する。

【００２２】前記第２の手段は、前記消去終了時に前記
メモリセルのソースを接地レベルにした後に、前記メモ
リセルのドレインを放電させることが好ましい。

【００２３】また、前記複数の第１のトランジスタは、
そのソースが接地されていることが好ましい。

【００２４】同様に、前記第２のトランジスタも、その
ソースが接地されていることが好ましい。

【００２５】

【発明の実施の形態】以下に、図面を参照して本発明の
実施の形態について説明する。図１は本発明による消去
方法の第１の実施の形態を説明するための図で、半導体
メモリの一部とこれに付随する部分及び消去装置を示し
ている。半導体メモリは、行線ＷＬ０，ＷＬ１，…，Ｗ
Ｌｍと列線ＢＬ０，ＢＬ１，…，ＢＬｎの交点に接続さ
れたメモリセルＭＣ００〜ＭＣｍｎを有する。行線ＷＬ
０〜ＷＬｍは行デコーダ１１に接続され、列線ＢＬ０〜
ＢＬｎはそれぞれ、列選択トランジスタＴＳ０，ＴＳ
１，…，ＴＳｎを介して共通接続され、この共通接続線
ＣＬは読み出し、書込み回路１２に接続されている。列
選択トランジスタＴＳ０〜ＴＳｎのゲートはそれぞれ、
列選択線ＹＳ０，ＹＳ１，…，ＹＳｎを通して列デコー
ダ１３に接続されている。以上の要素が半導体メモリ及
びこれに付随する部分であり、本発明はこれに下記のよ
うな要素を付加した点に特徴を有する。

【００２６】メモリセルＭＣ００，ＭＣ０１，…，ＭＣ
０ｎと列選択トランジスタＴＳ０，ＴＳ１，…，ＴＳｎ
の間の列線ＢＬ０，ＢＬ１，…，ＢＬｎにはそれぞれ、
列放電トランジスタ（第１のトランジスタ）Ｙｄのドレ
インが接続され、列放電トランジスタＹｄのゲートはそ
れぞれ、列放電制御信号ＹｄＳの供給源（図示せず）に
接続されている。列放電トランジスタＹｄのソースは接
地される。列放電トランジスタＹｄは、メモリセルＭＣ
００〜ＭＣｍｎのドレイン電圧を放電させると共に、ド
レインをオープン状態にするためのものである。

【００２７】メモリセルＭＣ００〜ＭＣｍｎのソース
は、すべて共通ソース線ＣＳＬに接続され、更にソース
電圧供給回路１４に接続されている。ソース電圧供給回
路１４は、共通ソース線ＣＳＬを通してメモリセルＭＣ
００〜ＭＣｍｎのソースに正電圧を印加するためのもの
であり、消去ソース制御信号ＥＲＳの供給源（図示せ
ず）に接続されている。

【００２８】行デコーダ１１には負電圧供給回路１５が
接続され、負電圧供給回路１５は消去ゲート制御信号Ｅ
ＲＧの供給源（図示せず）が接続されている。負電圧供
給回路１５は、行デコーダ１１、行線ＷＬ０〜ＷＬｍを
通してメモリセルＭＣ００〜ＭＣｍｎのゲートに負の電
圧を供給するためのものである。

【００２９】上記のような構成において、本発明の特徴
は、簡単に言えば以下の２つの点にある。第１の点は消
去動作開始時にメモリセルのドレイン電圧を、消去のた
めにソースに印加される正電圧よりも低い値（好ましく
は接地レベル）にするステップを経た後に、ドレインを
オープン状態にすることである。第２の点は、消去動作
開始時にはソースに正電圧を印加した後ゲートに負電圧
を印加し、消去動作終了時にはゲートを接地レベルにし
た後、ソースを接地レベルにすることである。

【００３０】次に、図２〜図４をも参照して消去動作に
ついて説明する。図１に示す列放電制御信号ＹｄＳ、消
去ソース制御信号ＥＲＳ、消去ゲート制御信号ＥＲＧは
それぞれ、図４に示す信号供給部２０から発生される。
信号供給部２０は、消去動作開始を示す消去信号ＥＲを
受けると、列放電制御信号ＹｄＳ（図３参照）を発生す
る第１の信号発生回路２１と、消去ソース制御信号ＥＲ
Ｓ（図３参照）を発生する第２の信号発生回路２２と、
消去ゲート制御信号ＥＲＧ（図３参照）を発生する第３
の信号発生回路２３とから成る。これらの回路について
は後述する。

【００３１】図１〜図３において、消去動作は消去動作
開始ステップ（第１の消去モード）と消去動作終了ステ
ップ（第２の消去モード）とに大別される。消去動作開
始ステップにおいては前述した消去信号ＥＲを受ける
と、信号供給部２０は列放電制御信号ＹｄＳを発生す
る。これにより列放電トランジスタＹｄがオンとなるこ
とにより各メモリセルのドレイン電圧が放電される（ス
テップＳ１）。この時間は、例えば１００（μｓ）の短
時間であり、列放電トランジスタＹｄがオフになると、
以後列線ＢＬ０〜ＢＬｎはオープン状態となり、その結
果各メモリセルのドレインはオープンになる（ステップ
Ｓ２）。

【００３２】列放電トランジスタＹｄのオフの後、信号
供給部２０は消去ソース制御信号ＥＲＳを発生する。こ
の消去ソース制御信号ＥＲＳを受けて、ソース電圧供給
回路１４は共通ソース線ＣＳＬを通して正電圧Ｖ_esを各
メモリセルのソースに印加する（ステップＳ３）。消去
ソース制御信号ＥＲＳの立上がり後（ここでは、１μ
ｓ）後、信号供給部２０は消去ゲート制御信号ＥＲＧを
発生する。この消去ゲート制御信号を受けて、負電圧供
給回路１５は行デコーダ１１、行線ＷＬ０〜ＷＬｍを通
して負電圧Ｖ_egを各メモリセルのゲートに印加する（ス
テップＳ３−１）。以上で消去動作開始ステップが終了
し、消去動作が進行する。

【００３３】なお、ステップＳ３−１は、負電圧消去の
場合に必要なステップであり、各メモリセルのゲートが
０（Ｖ）の状態で消去動作を行う場合には省略される。
この場合、負電圧供給回路１５とそれに付随する回路も
省略される。

【００３４】次に、消去動作終了ステップにおいては、
消去信号ＥＲがオフになると、信号供給部２０は、始め
に消去ゲート制御信号ＥＲＧをオフにして各メモリセル
のゲート（行線ＷＬ０〜ＷＬｍ）を接地レベルにする
（ステップＳ４）。消去ゲート制御信号ＥＲＧのオフか
ら一定時間（例えば、１μｓ）経過後、信号供給部２０
は消去ソース制御信号ＥＲＳをオフにして各メモリセル
のソース（共通ソース線ＣＬＳ）を接地レベルにする
（ステップＳ５）。以上で消去動作終了ステップが終了
する。

【００３５】なお、本実施の形態では、消去動作後の消
去ベリファイに備えて、ステップＳ５の後にステップＳ
６を実行するようにしている。ステップＳ６は、各メモ
リセルのドレイン（列線ＢＬ０〜ＢＬｎ）を放電させる
ためのステップであり、図３には図示していないが、列
放電制御信号ＹｄＳをステップＳ１と同程度オンにすれ
ば良い。

【００３６】次に、図１、図５を参照して信号供給部２
０について説明する。第１の信号発生回路２１は、消去
信号ＥＲを所定時間（列放電制御信号ＹｄＳの実質的な
オン時間で、ここでは１００ｎｓ）だけ遅延させて第１
の遅延信号ＤＥ１を出力する第１の遅延回路２１−１
と、第１の遅延信号ＤＥ１を反転させて反転信号ＢＤＥ
１を出力するインバータ２１−２と、消去信号ＥＲと反
転信号ＢＤＥ１とを入力としてＮＡＮＤ信号ＢＹｄを出
力するＮＡＮＤ回路２１−３と、ＮＡＮＤ信号ＢＹｄを
反転させて反転信号を列放電制御信号ＹｄＳとして出力
するインバータ２１−４とから成る。

【００３７】第２の信号発生回路２２は、第１の遅延信
号ＤＥ１と後述する第３の信号発生回路２３における第
２の遅延回路２３−１の出力である第２の遅延信号ＤＥ
２とを入力とするＮＯＲ回路２２−１と、その出力であ
るＮＯＲ信号ＢＥＲＳを反転させて反転信号を消去ソー
ス制御信号ＥＲＳとして出力するインバータ２２−２と
から成る。

【００３８】第３の信号発生回路２３は、第１の遅延回
路２１−１からの第１の遅延信号ＤＥ１を一定時間（消
去ソース制御信号ＥＲＳの立上げから消去ゲート制御信
号ＥＲＧの立上げまでの時間で、ここでは１μｓ）だけ
遅延させて第２の遅延信号ＤＥ２を出力する第２の遅延
回路２３−１と、第１，第２の遅延信号ＤＥ１，ＤＥ２
を入力とするＮＡＮＤ回路２３−２と、その出力である
ＮＡＮＤ信号ＢＥＲＧを反転させて反転信号を消去ゲー
ト制御信号ＥＲＧとして出力するインバータ２３−３と
から成る。

【００３９】参考のために、図６には行線１本当たりの
行デコーダ１１と負電圧供給回路１５の回路例を示し、
図７には図６の各部の信号波形を示しているが、これら
は本発明の要旨では無いので、ソース電圧供給回路１４
と同様、図示のみにとどめ、詳細な説明は省略する。

【００４０】図８は本発明の第２の実施の形態を説明す
るための図で、図１と同じ部分には同一番号を付して説
明を省略する。この実施の形態は、図２におけるステッ
プＳ１，Ｓ２を図１とは別の手段で実現するようにした
ものである。すなわち、図１における複数の列放電トラ
ンジスタＹｄの代わりに、１つの列放電トランジスタＹ
ｄ′（第２のトランジスタ）で済むようにした例であ
る。この列放電トランジスタＹｄ′は、そのドレインを
列選択トランジスタＴＳ０〜ＴＳｎの共通接続線ＣＬに
接続し、ソースは接地し、ゲートは信号供給部２０の第
１の信号発生回路２１（図４）に接続している。この列
放電トランジスタＹｄ′のオンのタイミングは図３で説
明した列放電トランジスタＹｄのオンのタイミングとま
ったく同じである。それ故、各部の信号波形は、列選択
トランジスタＴＳ０〜ＴＳｎを同じタイミングでオンと
する点を除いて図３とまったく同じである。

【００４１】図９は列放電トランジスタＹｄ′のオンの
タイミングと同期させて列選択トランジスタＴＳ０〜Ｔ
Ｓｎをオンとするための列デコーダ１３′の内部構成を
部分的（列選択線ＹＳ０〜ＹＳ３まで）に示したもので
ある。この図から明らかなように、列デコーダ１３′
は、列放電制御信号ＹｄＳの入力によって列選択トラン
ジスタＴＳ０〜ＴＳｎをオンとするように構成されてい
れば良い。

【００４２】なお、第１，第２の実施の形態のいずれに
おいても、列放電トランジスタＹｄ，Ｙｄ′のソースは
接地するようにされているが、このソースは各メモリセ
ルのソースに印加される正電圧よりも低い電圧に接続す
るようにしても良い。

【００４３】

【発明の効果】本発明によれば、消去動作時におけるソ
ース、ゲートへの電圧印加タイミングを最適化したこと
により、メモリセルのドレインに電位が残存した状態で
ドレインをオープン状態にすることを防止し、列線毎の
メモリセルのソース端−フローティングゲート間の容量
比のばらつきを無くして消去ばらつきを無くすことがで
きる。しかも、ソース端−フローティングゲート間の電
界を最大にしてソース端のＦＮトンネリングで消去動作
を確実に行うことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を示した図で
ある。

【図２】図１の実施の形態の動作を説明するためのフロ
ーチャート図である。

【図３】図１の実施の形態の各部の信号波形を示した図
である。

【図４】図１の各部に供給する各種制御信号の発生回路
の例を示した図である。

【図５】図４に示した回路の各部の信号波形を示した図
である。

【図６】図１に示された行デコーダと負電圧供給回路の
一例を示した回路図である。

【図７】図６に示した回路の各部の信号波形を示した図
である。

【図８】本発明の第２の実施の形態の構成を示した図で
ある。

【図９】図８に示された行デコーダの内部構成を部分的
に示した回路図である。

【符号の説明】

ＣＬ共通接続線ＹＳ０〜ＹＳｎ列選択線ＴＳ０〜ＴＳｎ列選択トランジスタＹｄ、Ｙｄ´ 列放電トランジスタＢＬ０〜ＢＬｎ列線ＷＬ０〜ＷＬｍ行線ＭＣ００〜ＭＣｍｎメモリセルＣＳＬ共通ソース線

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルのドレインをオープンとする
と共に、ソースに正電圧を印加して前記メモリセルのデ
ータ消去を行う不揮発性半導体メモリの消去方法におい
て、前記メモリセルのドレインを列放電手段により強制的に
放電させて該メモリセルのドレイン電圧を前記ソースに
印加される正電圧より低くする第１のステップと、前記
メモリセルのドレインをオープン状態にする第２のステ
ップと、前記メモリセルのソースに正電圧を印加する第
３のステップとを順に実行する第１の消去モードと、前記メモリセルのゲートを接地レベルにする第４のステ
ップと、前記メモリセルのソースを接地レベルにする第
５のステップとを順に実行する第２の消去モードとを実
行することを特徴とする不揮発性半導体メモリの消去方
法。
【請求項２】請求項１記載の消去方法において、前記
第１，第２のステップは、前記列放電手段として前記メ
モリセルの列線に第１のトランジスタを接続して行うこ
とを特徴とする不揮発性半導体メモリの消去方法。
【請求項３】請求項１記載の消去方法において、前記
第１，第２のステップは、前記列線毎に設けられる複数
の列選択トランジスタの共通接続線に１つの第２のトラ
ンジスタを前記列放電手段として接続して行うことを特
徴とする不揮発性半導体メモリの消去方法。
【請求項４】請求項２あるいは３記載の消去方法にお
いて、前記ソースに正電圧を印加する前記第３のステッ
プの後に、前記メモリセルのゲートに負電圧を印加する
ステップを実行することを特徴とする不揮発性半導体メ
モリの消去方法。
【請求項５】請求項４記載の消去方法において、前記
メモリセルのソースを接地レベルにする前記第５のステ
ップの後に、前記列放電手段により前記ドレインを放電
させるステップを実行することを特徴とする不揮発性半
導体メモリの消去方法。
【請求項６】請求項２記載の消去方法において、前記
第１のトランジスタのソースを接地することにより、前
記第１のステップにおいて前記メモリセルのドレイン電
圧を接地レベルにすることを特徴とする不揮発性半導体
メモリの消去方法。
【請求項７】請求項３記載の消去方法において、前記
第２のトランジスタのソースを接地することにより、前
記第１のステップにおいて前記メモリセルのドレイン電
圧を接地レベルにすることを特徴とする不揮発性半導体
メモリの消去方法。
【請求項８】メモリセルのドレインをオープンにする
と共に、ソースに正電圧を印加して前記メモリセルのデ
ータ消去を行う不揮発性半導体メモリの消去装置におい
て、前記メモリセルのドレインを強制的に放電させる手段を
含んで該メモリセルのドレイン電圧を前記ソースに印加
される正電圧より低くした後、前記メモリセルのドレイ
ンをオープン状態にする第１の手段と、前記ドレインがオープン状態にされた後に、前記メモリ
セルのソースに正電圧を印加する第２の手段と、消去終了時に、前記メモリセルのゲートを接地レベルに
する第３の手段とを含み、前記第２の手段は、前記第３の手段によって前記メモリ
セルのゲートが接地レベルにされた後に、前記メモリセ
ルのソースを接地レベルにすることを特徴とする不揮発
性半導体メモリの消去装置。
【請求項９】請求項８記載の消去装置において、前記
第１の手段は、ソースを前記列線に接続した複数の第１
のトランジスタと、該第１のトランジスタのゲートに第
１の所定のタイミングで列放電制御信号を供給する供給
手段とを含むことを特徴とする不揮発性半導体メモリの
消去装置。
【請求項１０】請求項８記載の消去装置において、前
記第１の手段は、前記列線毎に設けられる複数の列選択
トランジスタの共通接続線に接続した１つの第２のトラ
ンジスタと、該第２のトランジスタのゲートに第１の所
定のタイミングで列放電制御信号を供給する供給手段と
を含むことを特徴とする不揮発性半導体メモリの消去装
置。
【請求項１１】請求項９あるいは１０記載の消去装置
において、前記第２の手段は、複数のメモリセルのソー
スに接続されたソース電圧供給回路と、該ソース電圧供
給回路に第２の所定のタイミングで消去ソース制御信号
を供給する供給手段とを含むことを特徴とする不揮発性
半導体メモリの消去装置。
【請求項１２】請求項１１記載の消去装置において、
前記第３の手段は、複数のメモリセルのゲートに接続さ
れて行線を選択するための行デコーダに負電圧を供給す
る負電圧供給回路と、該負電圧供給回路に消去ゲート制
御信号を供給する供給手段とを含み、該供給手段は、消
去開始時に前記第２の手段により前記メモリセルのソー
スに正電圧が印加された後に前記メモリセルのゲートに
負電圧を供給し、前記消去終了時に前記メモリセルのゲ
ートを接地レベルにするように前記消去ゲート制御信号
を供給することを特徴とする不揮発性半導体メモリの消
去装置。
【請求項１３】請求項１２記載の消去装置において、
前記第２の手段は、前記消去終了時に前記メモリセルの
ソースを接地レベルにした後に、前記メモリセルのドレ
インを放電させることを特徴とする不揮発性半導体メモ
リの消去装置。
【請求項１４】請求項９記載の消去装置において、前
記複数の第１のトランジスタは、そのソースが接地され
ていることを特徴とする不揮発性半導体メモリの消去装
置。
【請求項１５】請求項１０記載の消去装置において、
前記第２のトランジスタは、そのソースが接地されてい
ることを特徴とする不揮発性半導体メモリの消去装置。