JP3219571B2

JP3219571B2 - 画像符号化装置及び方法

Info

Publication number: JP3219571B2
Application number: JP27693793A
Authority: JP
Inventors: 敬治石塚; 厚古屋
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-11-13
Filing date: 1993-11-05
Publication date: 2001-10-15
Anticipated expiration: 2016-10-15
Also published as: JPH06225158A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像データを圧縮符号化
する画像符号装置に関し、特に算術符号（Ａｒｉｔｈｍ
ｅｔｉｃｃｏｄｅ）を用いて画像データを符号化する
画像符号化装置及び方法に関する。

【０００２】

【従来の技術】算術符号は、ＩＳＯ／ＩＥＣ（Ｃｍｍｉ
ｔｔｅｅＤｒａｆｔ１１５４４等）に記載されてい
る様に、適応予測による画像圧縮等に使用されている。

【０００３】図１に算術符号を用いた符号化回路の構成
例を示す。

【０００４】符号化すべき着目画素の２値データＩは、
排他的ＯＲゲート９０４に入力される。また、着目画素
の近傍の複数の参照画素の２値データＸは予測状態メモ
リ９０１に入力される。予測状態メモリ９０１は参照画
素データの状態に応じて０又は１を予測画素データとし
て排他的ＯＲゲート９０４に入力する。排他的ＯＲゲー
ト９０４では、着目画素データＩと予測状態メモリ９０
１からの予測画素データとの一致／不一致を調べ、その
結果を算術符号器９０３へ入力する。

【０００５】算術符号器９０３には、ｃｕｒｒｅｎｔ
ｃｏｄｉｎｇｉｎｔｅｒｖａｌを示すｉｎｔｅｒｖａ
ｌｓｉｚｅｒｅｇｉｓｔｅｒ（Ａレジスタ）及びｃ
ｏｄｅｒｅｇｉｓｔｅｒ（Ｃレジスタ）が設けられ、
これらＡレジスタ及びＣレジスタを排他的ＯＲゲート９
０４の出力値に応じてシフトする。そして、Ｃレジスタ
の特定位置の連続した８ビットの値が符号データとして
出力される。

【０００６】予測状態メモリ９０１の内容は、算術符号
器９０３のＡレジスタの値を含む符号化結果を取り込む
予測状態更新部９０２の指示に従って更新される。従っ
て、予測状態メモリ９０１からは実行中の符号化動作に
適応的に予測画素データを排他的ＯＲゲート９０４に出
力する。

【０００７】図２は符号化器９０３の符号化動作を示す
フローチャート図である。

【０００８】尚、符号化器９０３内のＡレジスタは３２
ビット、Ｃレジスタは３２ビットとする。区間Ａを０
（００００Ｈ）〜０．５（８０００Ｈ）〜１．０（１０
０００Ｈ）と定義する。ここにおいて、Ｈは１６進数で
あることを表わす。

【０００９】排他的ＯＲゲート９０４による着目画素デ
ータと予測画素データとの比較がなされ、着目画素デー
タと予測画素データが一致か否かを判定し（Ｓ２０
１）、一致していれば、図４に示す再正規化処理を実行
し、一方、不一致ならば、図５に示す再正規化処理を実
行する。図３に再正規化処理の手順を示す。

【００１０】図３に示す再正規化処理は、着目画素デー
タと予測画素データが不一致の場合、及び、両データが
一致していて、且つ、Ａレジスタの値Ａが０．５（８０
００Ｈ）未満の場合に実行される。

【００１１】まず、Ａレジスタ及びＣレジスタの夫々の
内容を２倍するためにＡレジスタ及びＣレジスタを夫々
ＭＳＢ方向へ１ビットシフトし、また、シフト回数をカ
ウントするＣＴカウンタから１減算する（Ｓ３０１）。
尚、本例では符号化データを８ビットパラレルデータと
して取扱う様に、Ｃレジスタが８回シフトする毎にＣレ
ジスタ内の特定位置データを符号化データとして取り出
す。従って、ＣＴカウンタには「８」を初期セットし、
Ａレジスタの１ビットシフト毎にＣＴカウンタを減算
し、ＣＴカウンタの値が「０」となったときに、８ビッ
トの符号化データが揃ったことになる。

【００１２】即ち、ＣＴカウンタの値が「０」か否かを
判定し（Ｓ３０２）、「０」であればＣレジスタから８
ビットの符号化データを取り出して出力し（Ｓ３０
３）、「０」でなければ符号化データの出力は行なわな
い。

【００１３】次に、１ビットシフトのなされたＡレジス
タの値Ａが０．５（８０００Ｈ）未満か否かを判定し
（Ｓ３０４）、未満でなければ再正規化処理を終了す
る。一方、Ａレジスタの値Ａが０．５（８０００Ｈ）未
満であれば、ステップＳ３０１に戻り、再度、Ａレジス
タ及びＣレジスタの１ビットシフト及びＣＴカウンタの
１減算を実行する。そして、Ａレジスタの値Ａが０．５
（８０００Ｈ）未満でなくなる迄、このシフト動作を実
行する。

【００１４】図４及び図５の例を用いて、再正規化処理
におけるＡレジスタの状態繊遷移を説明する。

【００１５】即ち、着目画素データが予測画素データと
一致していれば、Ａレジスタの値Ａから定数ＬＳＺ（ｌ
ｅａｓｔｓｉｇｎｉｆｉｃａｎｔｃｏｄｉｎｇｉ
ｎｔｅｒｖａｌ）が減算される（Ｓ２０２）。次にＡレ
ジスタの値Ａが０．５（８０００Ｈ）より小か否かを判
定し（Ｓ２０３）、値Ａが０．５（８０００Ｈ）より小
でない場合は、ｐａｔｈ２を通り、符号化動作を終了す
る（図４のｐｈａｓｅ１，２）。

【００１６】また、Ａレジスタの値Ａが０．５（８００
０Ｈ）より小の場合は、ｐａｔｈ１を通り、Ｃレジスタ
の値ＣにＡレジスタの値Ａを加算する（Ｓ２０４）。そ
して、０．５（８０００Ｈ）未満となった値Ａを０．５
（８０００Ｈ）以上とする様に、図３に示す再正規化処
理を実行する。即ち、Ａレジスタをシフト動作すること
により更新し、また、同様のシフト動作をＣレジスタに
対しても実行する（Ｓ２０５）。これにより、Ａレジス
タ及びＣレジスタの更新がなされる（図４のｐｈａｓｅ
３）。また、このとき、Ａレジスタのシフト回数をカウ
ントするＣＴカウンタの値が「０」となり、このとき
に、Ｃレジスタの上位バイトを符号化データとして出力
する。

【００１７】一方、着目画素データと予測画素データと
が不一致のときは、ｐａｔｈ３を通り、Ａレジスタの値
Ａを定数ＬＳＺとし（Ｓ２０６）、更に、Ａレジスタの
値Ａが０．５（８０００Ｈ）以上となる迄、図３に示す
再正規化処理を実行し、Ａレジスタをシフト動作する
（図５のｐｈａｓｅ１，２，３，４）。図５の例ではＡ
レジスタは３回シフト動作される。これにより、Ａレジ
スタの更新がなされる。また、Ａレジスタに対しても同
様のシフト動作がなされる。尚、図５の例では、１回目
のシフトでＣＴカウンタの値が「０」となり、このとき
に、Ｃレジスタの上位バイトが符号化データとして出力
され、また、その出力後、ＣＴカウンタの値は「８」に
セットされる。

【００１８】以上説明した算術符号を用いた符号化回路
においては、符号化データとしてＣレジスタ内をシフト
された値Ｃが８ビット単位で出力される。この値Ｃは図
２のステップＳ２０４に示す如く、値Ａとの加算が行な
われる。従って、ある値Ｃにある値Ａを加算したとき
に、その加算結果がＦＦＨを超えてしまう可能性があ
る。この場合、その桁上りは少なくとも先の８ビットの
符号化データに影響を与える。従って、Ｃレジスタから
出力された８ビットデータを符号化データとして直ちに
伝送路等へ出力していたのでは、桁上りに対処できな
い。そこで、値Ｃと値Ａとの加算結果が、ＦＦＨを超
え、桁上りの発生する可能性のある場合には、その桁上
りを何らかの手法で吸収する必要がある。

【００１９】その手法の１つとして、符号化レジスタか
ら既に出力された系列に桁上りの可能性があるとき、符
号ビット系列を伝送せず記憶するといういわゆる桁上り
待機方式がある。

【００２０】以下、その桁上り待機方式を一例にとり説
明を行う。

【００２１】図６は桁上り待機処理を行う回路構成図で
ある。以下、その動作について説明する。算術符号器９
０３において、再正規化が起こると、その出力ａはＴＥ
ＭＰレジスタ３０２に格納される。出力ａは桁上りを含
む９ビットデータである。ＴＥＭＰレジスタ３０２の出
力ｂは桁上りビットであり、ｃは桁上りビットを含まな
い８ビットデータである。ｂは桁上り判定回路３０３に
入力され、る。桁上り判定回路３０３は桁上りがある場
合には、出力ｊにＨ（Ｈｉｇｈ）レベルを出力し、桁上
りがない場合にはＬ（Ｌｏｗ）レベルを出力するものと
する。ｃは、ｃがＦＦＨと等しいかどうかを判定するＦ
Ｆ判定回路３０４と、ｃの値を格納するＢＵＦＦＥＲレ
ジスタ３０５に入力される。ＦＦ判定回路３０４は、ｃ
がＦＦＨと等しい場合に、ＳＣカウンタ３０６を１つイ
ンクメントするクロックｄを出力するとともに、ｃがＦ
ＦＨと等しくなかった場合に、ｃをＢＵＦＦＥＲレジス
タ３０５に格納するためのクロックｅを出力するものと
する。

【００２２】以下説明を簡単にする為に一例をもって説
明を行う。

【００２３】ＳＣカウンタ３０６がリセットされた後で
あり、その出力ｋは０であるとし、ＢＵＦＦＥＲレジス
タ３０５にｃ３Ｈが格納されているとする。次に再正規
化が行われると、算術符号器９０３の出力がＴＥＭＰレ
ジスタ３０２に格納される。今、その格納される値をＢ
ＡＨとする。ＢＡＨが格納された場合には、桁上りビッ
トを含まないので、ｂは０であり、ｃはＢＡＨである。
したがって、桁上り判定回路３０３の出力は“Ｌ”であ
り、ＦＦ判定回路３０４からは、ＳＣカウンタ３０６を
インクリメントするクロックｄが出力されず、ＢＵＦＦ
ＥＲレジスタ３０５にｃを格納するクロックｅが出力さ
れる。

【００２４】３０７は加算器であって、Ｓ＝Ａ＋Ｂを実
現する論理回路である。再正規化が行われる前は、ＢＵ
ＦＦＥＲレジスタ３０５にはＣ３Ｈが格納されており、
再正規化後に、桁上り判定回路３０３の出力ｊはＬなの
で、スイッチ３０８はＬ側に倒れており、３０７のＢ入
力には００Ｈが入力されることになる。したがって加算
器３０７の出力ｇはＣ３Ｈとなる。

【００２５】制御回路３０９はｊ、ｋの論理値によっ
て、スイッチ３１０、及び３１１の動作を決定する制御
信号ｈ、ｉを出力する回路である。ｊ＝Ｌ、ｋ＝００Ｈ
の場合には、信号ｉはＬであり、スイッチ３１１はＬ側
に倒れているので、出力ｏにはＣ３Ｈが出力されること
となる。

【００２６】次に別のケースについて説明を行う。先の
動作説明で、ＢＵＦＦＥＲにＣ３Ｈが格納され、再正規
化が再び行われたところから説明を続ける。今回は、Ｂ
ＡＨではなく、ＦＦＨが、ＴＥＭＰレジスタ３０２に格
納されるとする。桁上りがないので、ｂは０であり、ｃ
はＦＦＨである。ｃがＦＦＨなので、ＦＦ判定回路３０
４は、ＳＣカウンタ３０６を一回インクリメントするク
ロックｄを出力する。また、ＴＥＭＰレジスタ３０２の
値をＢＵＦＦＥＲレジスタ３０５に格納するクロックｅ
は出力されない。したがってＢＵＦＦＥＲレジスタ３０
５の出力ｆは依然としてＣ３Ｈである。次回の再正規化
により、算術符号器９０３の出力が再びＦＦＨだとする
と、ＳＣカウンタ３０６は、さらに一回インクリメント
し、ＢＵＦＦＥＲレジスタ３０５にはＣ３Ｈが格納され
たままである。このＦＦＨが、再正規化のたびに、ｎ回
連続したとすると、ＳＣカウンタ３０６の出力ｋはｎと
なり、ＢＵＦＦＥＲレジスタ３０５の出力ｆは、Ｃ３Ｈ
のままである。この状態で、次の再正規化で、ＴＥＭＰ
レジスタ３０２に、Ｃ３Ｈが格納されたとする。桁上り
もなく、ＦＦＨに等しくないので、まずＣ３Ｈが出力ｏ
に出力される。制御回路３０９により、信号ｈはＬで、
信号ｉはＨとなる。出力ｏには、ＦＦＨがｎ回分出力さ
れる。そして、ＳＣカウンタ３０６はリセットされ、Ｂ
ＵＦＦＥＲレジスタ３０５には３ＥＨが格納される。
尚、このＦＦＨのｎ回出力の間は新たな符号データの取
込みができず、従って、前段の符号化処理は一時停止す
る。

【００２７】さらに、別のケースについて説明する。Ｂ
ＵＦＦＥＲレジスタ３０５にＣ３Ｈが格納され、ＳＣカ
ウンタ３０６の出力がｎであるところから説明を続け
る。次の再正規化で、ＴＥＭＰレジスタ３０２に１３Ｅ
Ｈが格納されたとする。ＴＥＭＰレジスタ３０２の出力
ｂは１となり、桁上り判定回路３０３により、桁上りが
あると判定され、ｊはＨとなる。これにより、スイッチ
３０８はＨ側に倒れ、０１Ｈが加算器３０７に入力さ
れ、加算器３０７の出力ｇはＣ４Ｈとなり、出力ｏより
出力される。その後制御回路３０９により、信号ｈは
Ｈ、信号ｉもＨとなり、００ＨがＳＣカウンタ３０６の
カウント値に従ってｎ回出力される。ＢＵＦＦＥＲレジ
スタ３０２の値は３ＥＨとなり、ＳＣカウンタ３０６は
リセットされる。

【００２８】尚、この００Ｈのｎ回出力時にも、新たな
符号データの取込みはできず、従って、前段の符号化処
理は一時停止する。

【００２９】以上、ＳＣカウンタ３０６の値をｎとして
説明したが、ｎは０以上の値であって、ｎがそのいずれ
の値であっても同様にして説明することができる。

【００３０】図７は桁上り待機方式の処理を示すフロー
チャートである。

【００３１】Ａ（Ａｕｇｅｎｔ：区間）レジスタの再正
規化（ｒｅ−ｎｏｒｍａｌｉｚｅ）に同期して（Ｓ
２）、Ｃ（Ｃｏｄｅ：符号）レジスタのデータを８ｂｉ
ｔ（１バイト）ごと、または、（桁上りｂｉｔ＋８ｂｉ
ｔ）ごとに出力し、ＴＥＭＰレジスタに格納する（Ｓ
３）。ＴＥＭＰレジスタの値がＦＦＨよりも小さい場合
には（Ｓ４）、ＢＵＦＦＥＲレジスタにＴＥＭＰレジス
タの値を格納する。Ｃレジスタから出力される次回のデ
ータが桁上りをする可能性があるので、ＢＵＦＦＥＲレ
ジスタの値を出力せず、待機状態となる（Ｓ６）。Ｃレ
ジスタから出力されＴＥＭＰレジスタに格納された次回
のデータがＦＦＨより小さい場合には、ＢＵＦＦＥＲレ
ジスタに対して桁上りする可能性がなくなるので、ＢＵ
ＦＦＥＲレジスタの値が符号として出力され、ＴＥＭＰ
レジスタの値がＢＵＦＦＥＲレジスタに新たに取り込ま
れる（Ｓ６）。

【００３２】次にＴＥＭＰレジスタの値がＦＦＨの場合
には（Ｓ５）、Ｃレジスタから出力される次回のデータ
に桁上りが発生する可能性があるので、ＢＵＦＦＥＲレ
ジスタの値を出力することができず、引き続き待機状態
となる（Ｓ７）。この時、ＴＥＭＰレジスタにＦＦＨが
何回格納されたかをカウントするＳＣカウンタの値を一
回カウントアップする。符号レジスタから出力されたデ
ータが、連続してＦＦＨの場合には、ＢＵＦＦＥＲレジ
スタの出力は待機され、ＦＦＨがＴＥＭＰレジスタに格
納された回数分、ＳＣカウンタは計数する。この状態
で、ＴＥＭＰレジスタの値がＦＦＨより小さい場合に
は、桁上りが発生しないので、ＢＵＦＦＥＲレジスタの
値を出力し、ＦＦＨをＳＣカウンタに計数された回数だ
け出力し、ＴＥＭＰレジスタの値を新たにＢＵＦＦＥＲ
レジスタに格納するとともにＳＣカウンタをクリアす
る。ＴＥＭＰレジスタの値がＦＦＨよりも大きく、桁上
りが発生した場合には（Ｓ４）、ＢＵＦＦＥＲレジスタ
に対して桁上りが伝搬するので、ＢＵＦＦＥＲレジスタ
の値＋１を出力し、００ＨをＳＣカウンタに計数された
回数だけ出力する。ＢＵＦＦＥＲレジスタには、桁上り
ビットを除いたＴＥＭＰレジスタの値を格納するととも
にＳＣカウンタをクリアする（Ｓ８）。

【００３３】この図７の手順においても明らかな様に、
ステップＳ６におけるＦＦＨのＳＣ回出力時及びステッ
プＳ８における００ＨのＳＣ回出力時のいずれの場合に
も、ＦＦＨ又は００ＨのＳＣ回出力が完了した後に、次
の符号化処理に進む。従って、ＦＦＨ又は００ＨのＳＣ
回出力中は、符号化処理が一時停止することになる。

【００３４】

【発明が解決しようとしている課題】以上の桁上り待機
方式の符号器においては、出力する符号データに対し
て、桁上りが伝搬した場合に、符号化を中断し、符号を
出力していたので、リアルタイム処理（例えばＦＡＸ等
でセンサーで原稿を読み取りながら、何らかの手段で２
値化されたデータをそのまま符号器で符号化するこ
と。）ができず、原稿読み取りを中断するか、２値化さ
れたデータをメモリーに格納した後、符号化を行う必要
が生じるという欠点があった。そのため、符号化に時間
がかかったり、２値化されたデータを格納するためのメ
モリーが必要となっていた。

【００３５】本発明は、かかる事情に鑑みてなされたも
のであり、算術符号化におけるリアルタイム処理を可能
にした画像符号化装置及び方法を提供することを目的と
する。

【００３６】また、本発明は算術符号を用いた符号化処
理における桁上り処理を、前段の符号化処理側に影響を
与えることなく、迅速、且つ、効率良く実行可能な画像
符号化装置及び方法を提供することを目的とする。

【００３７】また、本発明は前述の桁上り処理を、前段
の符号化処理の一時停止なしに、実行可能な画像符号化
装置及び方法を提供することを目的とする。

【００３８】

【課題を解決するための手段】以上の目的を達成するた
めに、本発明による画像符号化装置は、算術符号に基づ
いて画像データを符号化し、値「０」及び「１」で構成
される符号データを出力する符号化手段と、符号データ
を所定ビット数毎にパラレルに出力し、且つ、桁上がり
があるか否かを示す１ビットの桁上がりデータを出力す
る出力手段と、前記出力手段から出力された所定ビット
の符号データの全ビットが値「１」であるかを判定し、
全ビットが値「１」であるか否かを示す１ビットの判定
データを出力する判定手段と、前記出力手段から出力さ
れた所定ビット数の符号データをパラレルにシフトする
ための直列接続された複数の符号ラッチからなる第１の
シフト手段手段と、前記出力手段から出力された桁上が
りデータを前記第１のシフト手段による符号データのパ
ラレルシフトに同期してシフトするための直列接続され
た複数のデータラッチからなる第２のシフト手段と、前
記判定手段から出力された判定データを前記第１のシフ
ト手段による符号データのパラレルシフトに同期してシ
フトするための直列接続された複数のデータラッチから
なる第３のシフト手段と、前記第２のシフト手段の各デ
ータラッチにラッチされた桁上がりデータおよび前記第
３のシフト手段の各データラッチにラッチされた判定デ
ータとに基づいて、前記第１のシフト手段の各符号ラッ
チにラッチされた符号データに桁上がり処理を行う桁上
がり処理手段と、前記第１のシフト手段によりシフトさ
れた符号データと前記第２のシフト手段によりシフトさ
れた桁上がりデータとを加算し、加算結果を確定された
符号データとして出力する加算手段とを有し、また、本
発明の画像符号化方法は、算術符号に基づいて画像デー
タを符号化し、値「０」及び「１」で構成される符号デ
ータを出力する符号化ステップと、符号データを所定ビ
ット数毎にパラレルに出力し、且つ、桁上がりがあるか
否かを示す１ビットの桁上がりデータを出力する出力ス
テップと、所定ビットの符号データの全ビットが値
「１」であるかを判定し、全ビットが値「１」であるか
否かを示す１ビットの判定データを出力する判定ステッ
プと、直列接続された複数の符号ラッチにより、所定ビ
ット数の符号データをパラレルにシフトする第１のシフ
トステップと、直列接続された複数の桁上がりラッチに
より、桁上がりデータを符号データのパラレルシフトに
同期してシフトする第２のシフトステップと、直列接続
された複数の判定ラッチにより、判定データを符号デー
タのパラレルシフトに同期してシフトする第３のシフト
ステップと、各桁上がりラッチにラッチされた桁上がり
データおよび各判定ラッチにラッチされた判定データと
に基づいて、各符号ラッチにラッチされた符号データに
桁上がり処理を行う処理ステップと、前記複数の符号ラ
ッチによりシフトされた符号データと前記複数の桁上が
りラッチによりシフトされた桁上がりデータとを加算
し、加算結果を確定された符号データとして出力する加
算ステップとを有する。

【００３９】

【実施例】以下に、本発明を好ましい実施例に基づいて
説明する。

【００４０】図８は本発明を適用した符号化器の構成図
である。この図８の符号化器を図１の符号器９０３に用
い、算術符号による画像符号化装置を構成する。

【００４１】２０１は１６ビットのＣレジスタ、２０２
は画像データの符号化に用いるパラメータの１つである
Ｃｕｒｒｅｎｔｃｏｄｉｎｇｉｎｔｅｒｖａｌを示
すデータを格納する１６ビットのＡレジスタであり、２
０３、２０４は夫々Ｃレジスタ２０１、Ａレジスタ２０
２のビットシフトのためのバレルシフタである。２０５
はＣＴ値を保持するためのＣＴレジスタであり、図８の
構成ではカウンタを用い減算動作を行っているが、本実
施例では入力されたＣＴ値を保持するレジスタを用い
る。

【００４２】プライオリティエンコーダ２０６はＡレジ
スタ２０２及びＣＴレジスタ２０５の出力を入力とし、
バレルシフタ２０３、２０４のシフト量を制御し、ま
た、ＣＴアップデータ・ロジック２１１を制御してＣＴ
レジスタ２０５の値を更新する。また、更に、ハイバイ
トレジスタ２０７、ローバイトレジスタ２０８を制御し
て、Ｃレジスタ２０１の格納しているデータの上位、下
位各１バイトの出力制御を行なう。２０９は桁上がり制
御回路である。

【００４３】Ａレジスタ２０２の値は減算器２１２にお
いてＬＳＺ発生器２１３からのＬＳＺが減算され、その
減算結果はセレクタ２１４に入力される。また、セレク
タ２１４の他の入力としてＬＳＺ発生器２１３からのＬ
ＳＺが与えられる。セレクタ２１４は、着目画素と予測
画素の一致／不一致を表わす排他的ＯＲゲート９０４の
出力に従って、２入力の一方を選択する。即ち、着目画
素と予測画素の一致時には減算器２１４からの出力（Ａ
−ＬＳＺ）を選択し、また、不一致の時にはＬＳＺ発生
器２１４からのＬＳＺを選択し、Ａレジスタ２０２に入
力され、Ａレジスタの値が更新される。

【００４４】また、Ｃレジスタ２０１の値は加算器２１
５において減算器２１２の出力（Ａ−ＬＳＺ）と加算さ
れ、ゲート２１６に入力される。ゲート２１６は着目画
素と予測画素が不一致であったことを示す排他的ＯＲゲ
ート９０４の出力に応じて、加算器２１５の出力をＣレ
ジスタ２０１に入力する。これにより、Ｃレジスタの値
が更新される。

【００４５】ところで、再正規化実行時におけるＡレジ
スタの値Ａは、１≦Ａ≦７ＦＦＦＨであるから、図１０
に示すごとく、各Ａの範囲に応じてシフトするビット数
は一意的に定まる。これは、「Ａレジスタの各ビットで
最もＭＳＢ側に近いビット位置にある１を見つける」こ
とに帰結できる。従って、図９のようなプライオリティ
エンコーダ２０６を構成することによって、上記のビッ
ト位置を検出することができる。

【００４６】図９において、プライオリティエンコーダ
２０６は論理回路部５０９と１６→４エンコーダ５０８
からなる。Ａレジスタ２０２の各格納ビットはパラレル
にビット毎に取り出されインバータ５０２，５０４，５
０６・・・及びアンドゲート５０３，５０５，５０６・
・・により構成される論理回路部５０９に入力される。
論理回路部５０９は、Ａレジスタ２０２に格納されてい
る１のうちＭＳＢに最も近いビット位置のものに対応し
たアンドゲート５０３，５０５，５０７・・・のみが、
ハイレベル出力を行なう様に構成されている。従って、
Ａレジスタ２０２に「０１０１・・・」なるデータが格
納されている場合は、Ａレジスタ２０２の２ビット目の
出力ＭＳＢ−１に対応したアンドゲート５０３のみがハ
イレベル出力を行なう。各アンドゲート５０３，５０
５，５０７・・・の出力は１６→４エンコーダ５０８に
入力され、エンコーダ５０８からはビット位置を示す４
ビットデータが出力される。

【００４７】図１０に、再正規化時のＡレジスタの値
と、Ａレジスタ２０２をシフトする回数の対応を示す。

【００４８】プライオリティエンコーダ２０６からのシ
フト数はバレルシフタ２０３、２０４に入力され、バレ
ルシフタ２０３、２０４はそのシフト数に従って、Ｃレ
ジスタ２０１、Ａレジスタ２０２の内容を一度に１〜１
５ビット数分のシフトを実行する。

【００４９】図１１にバレルシフタ２０４とＡレジスタ
２０２の構成を示す。尚、バレルシフタ２０３とＣレジ
スタ２０１も同一構成である。

【００５０】Ａレジスタ２０２の格納している１６ビッ
トデータはパラレルにバレルシフタ２０４に入力され
る。バレルシフタ２０４の下位１５ビットには「０」が
入力されている。

【００５１】プライオリティエンコーダ２０６からのシ
フト数はバレルシフタ２０４に入力され、バレルシフタ
２０４は、そのシフト数に応じて３１ビット入力の内の
任意の連続した１６ビットデータを選択し、出力する。
即ち、例えば、プライオリティエンコーダ２０６よりシ
フト数として「３」が入力されているとすると、バレル
シフタ２０４は３１ビット入力の内、入力Ｎ₂₇，Ｎ₂₆，
Ｎ₂₅・・・Ｎ₁₂を選択し、その１６ビットデータを出力
Ｓ₁₅〜Ｓ₀にパラレル出力する。

【００５２】バレルシフタ２０４からパラレル出力され
た１６ビットデータは、Ａレジスタ２０２にパラレルに
入力され、保持される。

【００５３】従って、プライオリティエンコーダ２０６
からのシフト数に応じたビット数分のシフトが一度に実
行可能である。

【００５４】アップデイトロジック２１１は、プライオ
リティエンコーダ２０６からのシフト数、再正規化前の
ＣＴ値を入力し、出力バイト数および再正規化後のＣＴ
値を出力する。

【００５５】図１２に、アップデイトロジック２１１に
設けられた対応表を示す。シフト数（１〜１５）、ＣＴ
値（１〜８）により、出力バイト数は０〜２となること
がわかる。この値は、図８の出力制御部２１０におい
て、０のときは出力しない、１のときはＨＩＧＨレジス
タ２０７の符号を出力、２のときはＨＩＧＨレジスタ２
０７およびＬＯＷレジスタ２０８の２バイトを出力する
ような制御を使用される。

【００５６】また、アップデイトロジック２１１からＣ
Ｔレジスタ２０５に新ＣＴ値が出力され、ＣＴレジスタ
２０５はその値を保持する。

【００５７】この様にＡレジスタ２０２内の複数ビット
の各ビット値をパラレルにモニタし、再正規化に際して
は、Ａレジスタ２０２及びＣレジスタ２０１の複数ビッ
トのシフトを一度に実行する。これにより、符号化すべ
き着目画素データと予測画素データとの一致／不一致、
及び、そのときのＡレジスタの内容に拘らず、再正規化
処理に要する時間を一定とすることができ、従って、符
号化すべき着目画素データの入力リアルタイムな同期的
符号化が実行可能となる。

【００５８】図１３は図８における桁上り制御回路２０
９の構成を示す図面であり、１００〜１０４、１１０〜
１１４、１２０〜１２４、１２９はフリップ・フロップ
であり、１０５〜１０９、１１５〜１１８、１２５〜１
２８はマルチプレクサまたはスイッチであり、１３１、
１３３、１３４、１３６、１３７、１３９、１４０、１
４２、１４３はＡＮＤ回路であり、１３２、１３５、１
３８、１４１、１４４はインバータであり、１３０は図
８におけるハイバイトレジスタ２０７及びローバイトレ
ジスタ２０８に対応するレジスタであり、１５０は加算
器であり、１６０はＦＦ判定回路である。点線で示され
る部分は、同様の回路が繰り返されていることを示す。
即ち、一点鎖線で囲った回路構成１７０が、必要に応じ
た数、直列に接続される。

【００５９】上記構成において、その動作を以下順を追
って説明する。レジスタ１３０からは前述した符号化手
順に従って再正規化に同期して符号系列が出力される。
ａが桁上りデータであり、ｂが桁上りを除く１ビット以
上のデータである。以下前述の説明と同様にｂを８ｂｉ
ｔのデータとして説明を行う。

【００６０】フリップ・フロップ（Ｆ／Ｆ）１００〜１
０４、１１０〜１１４、１２０〜１２４、１２９は、再
正規化のタイミングに同期して、入力データをラッチす
る。したがって、再正規化のたびに、図面上、左から右
にデータがシフトされることになる。尚、回路構成１７
０の繰り返し回数は、説明を簡略化する為に、５回とす
る。つまり、総シフト段数を５段として説明する。

【００６１】また、再正規化のたびにレジスタ１３０か
ら出力される符号化系列をＣ３Ｈ，ＢＡＨ，ＦＦＨ，Ｆ
ＦＨ，１ＡＥＨ，……として説明を行う。

【００６２】符号化に先立ち、まずフリップ・フロップ
（Ｆ／Ｆ）１００＾１０４をリセットする。

【００６３】第１回目の再正規化により、レジスタ１３
０の出力はＣ３Ｈであり、桁上りがないために、出力ａ
は０であり、また出力ｂはＣ３Ｈとなる。出力ｂの値は
Ｆ／Ｆ１２０にラッチされる。出力ｂの値がＦＦＨと等
しいかどうかを判定するＦＦ判定回路１６０には、Ｃ３
Ｈが入力されているので、ＦＦ判定回路１６０出力は０
となり、その値がＦ／Ｆ１００にラッチされる。また出
力ａが０であるので、ＡＮＤ回路１３１の出力は０とな
り、スイッチ１０９はＬ側に倒れ、値０がＦ／Ｆ１１０
にラッチされる。

【００６４】第２回目の再正規化により、レジスタ１３
０の出力はＢＡＨとなり、従って、出力ａは０、出力ｂ
はＢＡＨとなる。第１回目と同様の動作によって、Ｆ／
Ｆ１００の出力は０、Ｆ／Ｆ１１０の出力は０、Ｆ／Ｆ
１２０の出力はＢＡＨとなる。またシフト動作により、
Ｆ／Ｆ１０１の出力は０、Ｆ／Ｆ１１１の出力は０、Ｆ
／Ｆ１２１の出力はＣ３Ｈとなる。

【００６５】第３回目の再正規化により、レジスタ１３
０の出力はＦＦＨとなり、従って、出力ａは０、出力ｂ
はＦＦＨとなる。出力ｂがＦＦＨなので、ＦＦ判定回路
１６０でＦＦＨと等しいと判定され、ＦＦ判定回路１６
０の出力は１となり、その値がＦ／Ｆ１００にラッチさ
れる。各出力は以下の様になる。Ｆ／Ｆ１００の出力は
１、Ｆ／Ｆ１１０の出力は０、Ｆ／Ｆ１２０の出力はＦ
ＦＨとなる。また、Ｆ／Ｆ１０１の出力は０、Ｆ／Ｆ１
１１の出力は０、Ｆ／Ｆ１２１の出力はＨＡＨ、そして
Ｆ／Ｆ１０２の出力は０、Ｆ／Ｆ１１２の出力は０、Ｆ
／Ｆ１２２の出力はＣ３Ｈとなる。

【００６６】第４回目の再正規化により、レジスタ１３
０の出力はＦＦＨとなり、従って、出力ａは０、出力ｂ
はＦＦＨとなる。同様にして各出力は以下の様になる。
Ｆ／Ｆ１００の出力は１、Ｆ／Ｆ１１０の出力は０、Ｆ
／Ｆ１２０の出力はＦＦＨとなる。また、Ｆ／Ｆ１０１
の出力は１、Ｆ／Ｆ１１１の出力は０、Ｆ／Ｆ１２１の
出力はＦＦＨ、また、Ｆ／Ｆ１０２の出力は０、Ｆ／Ｆ
１１２の出力は０、Ｆ／Ｆ１２２の出力はＢＡＨ、そし
て、Ｆ／Ｆ１０３の出力は０、Ｆ／Ｆ１１３の出力は
０、Ｆ／Ｆ１２３の出力はＣ３Ｈとなる。

【００６７】第５回目の再正規化により、レジスタ１３
０からは１ＡＥＨが出力される。即ち、桁上りが発生し
たので、レジスタ１３０の出力ａは１、出力ｂはＡＥＨ
となる。このときＦ／Ｆ１００、１０１の出力はそれぞ
れ１であるので、ＡＮＤ回路１３１、１３４の出力は０
となり、Ｆ／Ｆ１１０、１１１に０がラッチされる。ま
た、Ｆ／Ｆ１００、１０１の出力は１であり、Ｆ／Ｆ１
０２の出力は０であるので、レジスタ１３０からの桁上
り信号ａがＡＮＤ回路１３３、１３６、１３７を通して
伝搬し、スイッチ１１６はＨ側に倒れ、Ｆ／Ｆ１１２に
１がラッチされる。また、ＡＮＤ回路１３３、１３６の
出力は１であるので、スイッチ１０５、１０６はＨ側に
倒れ、Ｆ／Ｆ１０１、１０２は０をラッチする。同様に
スイッチ１２５、１２６はＨ側に倒れ、Ｆ／Ｆ１２１、
１２２は００Ｈをラッチする。従って、各出力は以下の
様になる。Ｆ／Ｆ１００の出力は０、Ｆ／Ｆ１１０の出
力は０、Ｆ／Ｆ１２０の出力はＡＥＨ、Ｆ／Ｆ１０１の
出力は０、Ｆ／Ｆ１１１の出力は０、Ｆ／Ｆ１２１の出
力は００Ｈ、Ｆ／Ｆ１０２の出力は０、Ｆ／Ｆ１１２の
出力は１、Ｆ／Ｆ１２２の出力は００Ｈ、Ｆ／Ｆ１０３
の出力は０、Ｆ／Ｆ１１３の出力は０、Ｆ／Ｆ１２３の
出力はＢＡＨ、Ｆ／Ｆ１０４の出力は０、Ｆ／Ｆ１１４
の出力は０、Ｆ／Ｆ１２４の出力はＣ３Ｈ。

【００６８】次の再正規化により、Ｆ／Ｆ１２９の出力
はＣ３Ｈ、Ｆ／Ｆ１１４の出力は０となり、桁上りがな
いので、加算器１５０の出力は、Ｃ３Ｈとなり、確定し
た符号出力として出力される。次の再正規化により、Ｆ
／Ｆ１２９の出力はＢＡＨ、Ｆ／Ｆ１１４の出力は１と
なり、桁上りがあるので、加算器１５０の出力は、ＢＢ
Ｈとなり、確定した符号出力として出力される。次の再
正規化により、Ｆ／Ｆ１２９出力は００Ｈ、Ｆ／Ｆ１１
４の出力は０となり、桁上りがないので、加算器１５０
の出力は、００Ｈとなり、確定した符号出力として出力
される。次の再正規化により、Ｆ／Ｆ１２９の出力は０
０Ｈ、Ｆ／Ｆ１１４の出力は０となり、桁上りがないの
で、加算器１５０の出力は、Ｄ０Ｈとなり、確定した符
号出力として出力される。

【００６９】以下同様にして動作を行い、確定した符号
出力を出力する。

【００７０】図１３の実施例において、算術符号器の出
力を正論理として説明を行ったが、負論理であっても同
様の目的が達せられることはいうまでもない。また、マ
ルチプレクサ（スイッチ）、ＡＮＤ、ＩＮＶＥＲＴＥＲ
より構成される論理回路も、図１３の構成に限らず、他
の論理回路によって同一の機能を実現できる。

【００７１】以上説明した如く、所定ビット数（本例で
は８ビット）に区切って順次発生される符号データを複
数保持しておき、もし、桁上りが生じた場合には、保持
されている複数の符号データによって、その桁上りを即
座に吸収するものである。従って、桁上りの処理が、特
別な休止動作等を必要とせずに、迅速に実行できる。よ
って、この様な桁上り処理を採用することにより、前段
の符号化処理が桁上り処理に影響されずに、効率良く実
行可能となる。

【００７２】また、以上の実施例により、算術符号器出
力における待機処理を行う場合において、ＦＦＨの符号
データの発生回数をカウントするＳＣカウンタを不要に
することができる。

【００７３】（他の実施例）図１４に桁上り処理回路２
０９の他の実施例を示す。４１０〜４１４、４２０〜４
２４、４２９はフリップ・フロップであり、４０９、４
１５〜４１８、４２５〜４２８はマルチプレクサまたは
スイッチであり、４３１、４３３、４３４、４３６、４
３７、４３９、４４０、４４１、４４３、４４４はＡＮ
Ｄであり、４３２、４３５、４３８、４４２、４４５は
ＩＮＶＥＲＴＥＲであり、４３０は図８におけるハイバ
イトレジスタ２０７及びローバイトレジスタ２０８に対
応するレジスタであり、４５０は加算器であり、４６０
〜４６４はＦＦ判定回路である。図中点線で示される部
分は、同様の回路が繰り返されていることを示す。即
ち、一点鎖線で囲った回路構成４７０が必要に応じた
数、直列に接続される。

【００７４】図１３の実施例との相違は、レジスタ４３
０の出力データがＦＦＨであるか否か判定するＦＦ判定
回路を、各フリップフロップ４２１〜４２４の符号デー
タ出力に設けたことにあるが、図１３の説明で使用した
前提と手順を用いて説明を行うことによって、その相違
を明らかにしていく。

【００７５】第１回目の再正規化により、レジスタ４３
０の出力はＣ３Ｈであり、従って、レジスタ４３０の出
力ａは、桁上りがないために０、出力ｂはＣ３Ｈとな
る。出力ｂの値はＦ／Ｆ４２０にラッチされる。ＡＮＤ
回路４３１出力は０なので、スイッチ４０９はＬ側に倒
れ、Ｆ／Ｆ４１０には０がラッチされる。

【００７６】第２回目の再正規化により、レジスタ４３
０の出力はＢＡＨとなり、従って出力ａは０、出力ｂは
ＢＡＨとなる。第１回目と同様の動作によって、Ｆ／Ｆ
４１０の出力は０、Ｆ／Ｆ４２０の出力はＢＡＨとな
る。またシフト動作により、Ｆ／Ｆ４１１の出力は０、
Ｆ／Ｆ４２１の出力はＣ３Ｈとなる。

【００７７】第３回目の再正規化により、レジスタ４３
０の出力はＦＦＨとなり、従って、出力ａは０、出力ｂ
はＦＦＨとなる。各出力は以下のようになる。Ｆ／Ｆ４
１０の出力は０、Ｆ／Ｆ４２０の出力はＦＦＨ、Ｆ／Ｆ
４１１の出力は０、Ｆ／Ｆ４２１の出力はＢＡＨ、Ｆ／
Ｆ４１２の出力は０、Ｆ／Ｆ４２２の出力はＣ３Ｈ。

【００７８】第４回目の再正規化により、レジスタ４３
０の出力はＦＦＨとなり、従って、出力ａは０、出力ｂ
はＦＦＨとなる。各出力は以下のようになる。Ｆ／Ｆ４
１０の出力は０、Ｆ／Ｆ４２０の出力はＦＦＨ、Ｆ／Ｆ
４１１の出力は０、Ｆ／Ｆ４２１の出力はＦＦＨ、Ｆ／
Ｆ４１２の出力は０、Ｆ／Ｆ４２２の出力はＢＡＨ、Ｆ
／Ｆ４１３の出力は０、Ｆ／Ｆ４２３の出力はＣ３Ｈ。

【００７９】第５回目の再正規化により、レジスタ４３
０からは１ＡＥＨが出力される。即ち、桁上りが発生し
たので、レジスタ４３０出力ａは１、出力ｂはＡＥＨと
なる。このとき、Ｆ／Ｆ４２０、４２１の出力はＦＦＨ
となっているので、Ｆ／Ｆ４２０、４２１の出力が夫々
ＦＦＨと等しいかどうかを判定するＦＦ判定回路４６
０、４６１の出力は１となる。また、出力ａが１である
ので、ＡＮＤ回路４３３、４３６の出力も１となり、ス
イッチ４２５、４２６はＨ側に接続され、Ｆ／Ｆ４２
１、４２２には０がラッチされる。また、Ｆ／Ｆ４２２
にはＢＡＨがラッチされていたので、ＦＦ判定回路４６
２の出力は０となり、従って、ＡＮＤ回路４３７の出力
は１となり、１がＦ／Ｆ４１２にラッチされる。従っ
て、各出力は以下のようになる。Ｆ／Ｆ４１０の出力は
０、Ｆ／Ｆ４２０の出力はＡＥＨ、Ｆ／Ｆ４１１の出力
は０、Ｆ／Ｆ４２１の出力は００Ｈ、Ｆ／Ｆ４１２の出
力は１、Ｆ／Ｆ４２２の出力は００Ｈ、Ｆ／Ｆ４１３の
出力は０、Ｆ／Ｆ４２３の出力はＢＡＨ、Ｆ／Ｆ４１４
の出力は０、Ｆ／Ｆ４２４の出力はＣ３Ｈ。

【００８０】次の再正規化により、Ｆ／Ｆ４２９の出力
はＣ３Ｈ、Ｆ／Ｆ４１４出力は０となり、桁上りがない
ので、加算器４５０の出力は、Ｃ３Ｈとなり、確定した
符号出力として出力される。次の再正規化により、Ｆ／
Ｆ４２９の出力はＢＡＨ、Ｆ／Ｆ４１４の出力は１とな
り、桁上りがあるので、加算器４５０の出力はＢＢＨと
なり、確定した符号出力として出力される。

【００８１】次の再正規化により、Ｆ／Ｆ４２９の出力
は００Ｈ、Ｆ／Ｆ４１４の出力は０となり、桁上りがな
いので、加算器４５０出力は００Ｈとなり確定した符号
出力として出力される。次の再正規化により、Ｆ／Ｆ４
２９の出力は００Ｈ、Ｆ／Ｆ４１４の出力は０となり、
桁上りがないので、加算器の４５０の出力は００Ｈとな
り、確定した符号出力として出力される。

【００８２】以下同様にして、動作を行い、確定した符
号出力を出力する。

【００８３】以上の様に、算術符号により出力された符
号データ系列をシフトレジスタにより複数段遅延させ、
遅延された各符号データ系列により桁上り情報と更新用
符号データを生成する手段を設けることによって、桁上
りを遅延されている符号データ系列によって吸収するの
で桁上り処理を待ち時間なしに実行でき、従って、リア
ルタイムで算術符号化を実行することができる。

【００８４】そして、符号データ系列中のＦＦＨをカウ
ントするＳＣカウンタが不要になったので、算術符号器
を止めることなく、桁上り処理が行われた符号系列を得
ることができる。従って、算術符号器を止める必要がな
くなったので、算術符号器に入力されるデータ（例えば
２値画像データ）をリアルタイムで符号化することがで
きる。

【００８５】また、算術符号器を入力データに同期する
回路構成で実現できるので、算術符号器の設計が容易
に、かつ、簡略化できる。

【００８６】以上本発明を好ましい実施例構成を用いて
説明したが、本発明はこの実施例構成に限定されるもの
ではなく、クレームの記載の範囲内で種々の変形、変更
が可能であることは言う迄もない。

【００８７】

【発明の効果】以上説明した様に本発明によると、算術
符号に基づいて符号化され、所定ビット毎に順次出力さ
れる複数の符号データを複数のラッチによりシフトし、
ラッチされている複数の符号データに対して桁上がり処
理を行うので、桁上がり処理時にそれ迄待機していた複
数の符号データを出力する如くの処理が不要となるの
で、その出力処理時に前段の符号化処理を一時停止する
必要もなくなり、従って、符号データの順次出力にリア
ルタイムに桁上がり処理が実行でき、結果として、算術
符号に基づく符号化動作を高速に実行可能となる。

【図面の簡単な説明】

【図１】算術符号を用いた符号化回路の構成例を示す
図、

【図２】算術符号による符号化手順を示すフローチャー
ト図、

【図３】算術符号における再正規化の手順を示すフロー
チャート図、

【図４】再正規化の動作を示す図、

【図５】再正規化の動作を示す図、

【図６】算術符号における桁上り処理のための構成例を
示す図、

【図７】桁上り処理の手順を示すフローチャート図、

【図８】本発明が適用された算術符号回路の構成例を示
す図、

【図９】プライオリティエンコーダの構成例を示す図、

【図１０】再正規化のためのシフト数を示す図、

【図１１】パレルシフタとＡレジスタの構成を示す図、

【図１２】ＣＴレジスタに保持される値を示す図、

【図１３】本発明による桁上り制御回路の構成例を示す
図、

【図１４】本発明による桁上り制御回路の他の構成例を
示す図。

【符号の説明】

１３０レジスタ１２０フリップフロップ１５０加算器１６０ＦＦ判定回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/41 - 1/419 H03M 7/40 H04N 7/24

Claims

(57)【特許請求の範囲】

【請求項１】算術符号に基づいて画像データを符号化
し、値「０」及び「１」で構成される符号データを出力
する符号化手段と、符号データを所定ビット数毎にパラレルに出力し、且
つ、桁上がりがあるか否かを示す１ビットの桁上がりデ
ータを出力する出力手段と、前記出力手段から出力された所定ビットの符号データの
全ビットが値「１」であるかを判定し、全ビットが値
「１」であるか否かを示す１ビットの判定データを出力
する判定手段と、前記出力手段から出力された所定ビット数の符号データ
をパラレルにシフトするための直列接続された複数の符
号ラッチからなる第１のシフト手段手段と、前記出力手段から出力された桁上がりデータを前記第１
のシフト手段による符号データのパラレルシフトに同期
してシフトするための直列接続された複数のデータラッ
チからなる第２のシフト手段と、前記判定手段から出力された判定データを前記第１のシ
フト手段による符号データのパラレルシフトに同期して
シフトするための直列接続された複数のデータラッチか
らなる第３のシフト手段と、前記第２のシフト手段の各データラッチにラッチされた
桁上がりデータおよび前記第３のシフト手段の各データ
ラッチにラッチされた判定データとに基づいて、前記第
１のシフト手段の各符号ラッチにラッチされた符号デー
タに桁上がり処理を行う桁上がり処理手段と、前記第１のシフト手段によりシフトされた符号データと
前記第２のシフト手段によりシフトされた桁上がりデー
タとを加算し、加算結果を確定された符号データとして
出力する加算手段とを有することを特徴とする画像符号
化装置。
【請求項２】請求項１に記載の画像符号化装置におい
て、前記桁上がり処理手段は、前記第１のシフト手段の各符
号ラッチにラッチされている全ビットが値「１」である
符号データに桁上がり処理を行うことを特徴とする画像
符号化装置。
【請求項３】請求項２に記載の画像符号化装置におい
て、前記第１のシフト手段の１段目の符号ラッチに全ビット
が値「１」の符号データがラッチされた後に、前記出力
手段から桁上がりがあることを示す桁上がりデータが出
力された場合、前記桁上がり処理手段は、前記第１のシ
フト手段の２段目の符号ラッチに全ビットが値「０」の
符号データをラッチせしめ、且つ、２段目の符号ラッチ
に対応する前記第２のシフト手段のデータラッチに桁上
がりがあることを示す桁上がりデータをラッチせしめる
ことを特徴とする画像符号化装置。
【請求項４】請求項２に記載の画像符号化装置におい
て、全ビットが値「１」の符号データがラッチされた前記第
１のシフト手段の符号ラッチの前段の符号ラッチに対応
する前記第２のシフト手段のデータラッチに桁上がりデ
ータがラッチされた場合、前記桁上がり処理手段は、全
ビットが値「１」の符号データがラッチされた前記第１
のシフト手段の符号ラッチに全ビットが値「０」の符号
データをラッチせしめ、且つ、対応する前記第２のシフ
ト手段のデータラッチに桁上がりがあることを示す桁上
がりデータをラッチせしめることを特徴とする画像符号
化装置。
【請求項５】算術符号に基づいて画像データを符号化
し、値「０」及び「１」で構成される符号データを出力
する符号化手段と、符号データを所定ビット数毎にパラレルに出力し、且
つ、桁上がりがあるか否かを示す１ビットの桁上がりデ
ータを出力する出力手段と、前記出力手段から出力された所定ビット数の符号データ
をパラレルにシフトするための直列接続された複数の符
号ラッチからなる第１のシフト手段手段と、前記出力手段から出力された桁上がりデータを前記第１
のシフト手段による符号データのパラレルシフトに同期
してシフトするための直列接続された複数のデータラッ
チからなる第２のシフト手段と、前記第１のシフト手段の複数の符号ラッチの夫々にラッ
チされた所定ビットの符号データの全ビットが値「１」
であるかを判定する複数の判定手段と、前記第２のシフト手段の各データラッチにラッチされた
桁上がりデータおよび前記複数の判定手段の判定結果と
に基づいて、前記第１のシフト手段の各符号ラッチにラ
ッチされた符号データに桁上がり処理を行う桁上がり処
理手段と、前記第１のシフト手段によりシフトされた符号データと
前記第２のシフト手段によりシフトされた桁上がりデー
タとを加算し、加算結果を確定された符号データとして
出力する加算手段とを有することを特徴とする画像符号
化装置。
【請求項６】請求項５に記載の画像符号化装置におい
て、前記桁上がり処理手段は、前記第１のシフト手段の各符
号ラッチにラッチされている全ビットが値「１」である
符号データに桁上がり処理を行うことを特徴とする画像
符号化装置。
【請求項７】請求項６に記載の画像符号化装置におい
て、前記第１のシフト手段の１段目の符号ラッチに全ビット
が値「１」の符号データがラッチされた後に、前記出力
手段から桁上がりがあることを示す桁上がりデータが出
力された場合、前記桁上がり処理手段は、前記第１のシ
フト手段の２段目の符号ラッチに全ビットが値「０」の
符号データをラッチせしめることを特徴とする画像符号
化装置。
【請求項８】請求項６に記載の画像符号化装置におい
て、全ビットが値「１」の符号データがラッチされた前記第
１のシフト手段の符号ラッチの前段の符号ラッチに対応
する前記第２のシフト手段のデータラッチに桁上がりデ
ータがラッチされた場合、前記桁上がり処理手段は、全
ビットが値「１」の符号データがラッチされた前記第１
のシフト手段の符号ラッチに全ビットが値「０」の符号
データをラッチせしめることを特徴とする画像符号化装
置。
【請求項９】算術符号に基づいて画像データを符号化
し、値「０」及び「１」で構成される符号データを出力
する符号化ステップと、符号データを所定ビット数毎にパラレルに出力し、且
つ、桁上がりがあるか否かを示す１ビットの桁上がりデ
ータを出力する出力ステップと、所定ビットの符号データの全ビットが値「１」であるか
を判定し、全ビットが値「１」であるか否かを示す１ビ
ットの判定データを出力する判定ステップと、直列接続された複数の符号ラッチにより、所定ビット数
の符号データをパラレルにシフトする第１のシフトステ
ップと、直列接続された複数の桁上がりラッチにより、桁上がり
データを符号データのパラレルシフトに同期してシフト
する第２のシフトステップと、直列接続された複数の判定ラッチにより、判定データを
符号データのパラレルシフトに同期してシフトする第３
のシフトステップと、各桁上がりラッチにラッチされた桁上がりデータおよび
各判定ラッチにラッチされた判定データとに基づいて、
各符号ラッチにラッチされた符号データに桁上がり処理
を行う処理ステップと、前記複数の符号ラッチによりシフトされた符号データと
前記複数の桁上がりラッチによりシフトされた桁上がり
データとを加算し、加算結果を確定された符号データと
して出力する加算ステップとを有することを特徴とする
画像符号化方法。
【請求項１０】請求項９に記載の画像符号化方法にお
いて、前記処理ステップは、各符号ラッチにラッチされている
全ビットが値「１」である符号データに桁上がり処理を
行うことを特徴とする画像符号化方法。
【請求項１１】請求項１０に記載の画像符号化方法に
おいて、１段目の符号ラッチに全ビットが値「１」の符号データ
がラッチされた後に、桁上がりがあることを示す桁上が
りデータが出力された場合、前記処理ステップは、２段
目の符号ラッチに全ビットが値「０」の符号データをラ
ッチせしめ、且つ、２段目の符号ラッチに対応する桁上
がりラッチに桁上がりがあることを示す桁上がりデータ
をラッチせしめることを特徴とする画像符号化方法。
【請求項１２】請求項１０に記載の画像符号化方法に
おいて、全ビットが値「１」の符号データがラッチされた符号ラ
ッチの前段の符号ラッチに対応する桁上がりラッチに桁
上がりデータがラッチされた場合、前記処理ステップ
は、全ビットが値「１」の符号データがラッチされた符
号ラッチに全ビットが値「０」の符号データをラッチせ
しめ、且つ、対応する桁上がりラッチに桁上がりがある
ことを示す桁上がりデータをラッチせしめることを特徴
とする画像符号化方法。
【請求項１３】算術符号に基づいて画像データを符号
化し、値「０」及び「１」で構成される符号データを出
力する符号化ステップと、符号データを所定ビット数毎にパラレルに出力し、且
つ、桁上がりがあるか否かを示す１ビットの桁上がりデ
ータを出力する出力ステップと、直列接続された複数の符号ラッチにより、所定ビット数
の符号データをパラレルにシフトする第１のシフトステ
ップと、直列接続された複数のデータラッチにより、桁上がりデ
ータを符号データのパラレルシフトに同期してシフトす
る第２のシフトステップと、複数の符号ラッチの夫々にラッチされた所定ビットの符
号データの全ビットが値「１」であるかを判定する判定
ステップと、各データラッチにラッチされた桁上がりデータおよび前
記判定ステップによる判定結果とに基づいて、各符号ラ
ッチにラッチされた符号データに桁上がり処理を行う処
理ステップと、前記複数の符号ラッチによりシフトされた符号データと
前記複数のデータラッチによりシフトされた桁上がりデ
ータとを加算し、加算結果を確定された符号データとし
て出力する加算ステップとを有することを特徴とする画
像符号化方法。
【請求項１４】請求項１３に記載の画像符号化方法に
おいて、前記処理ステップは、各符号ラッチにラッチされている
全ビットが値「１」である符号データに桁上がり処理を
行うことを特徴とする画像符号化方法。
【請求項１５】請求項１３に記載の画像符号化装置に
おいて、１段目の符号ラッチに全ビットが値「１」の符号データ
がラッチされた後に、桁上がりがあることを示す桁上が
りデータが出力された場合、前記処理ステップは、２段
目の符号ラッチに全ビットが値「０」の符号データをラ
ッチせしめることを特徴とする画像符号化装置。
【請求項１６】請求項１３に記載の画像符号化方法に
おいて、全ビットが値「１」の符号データがラッチされた符号ラ
ッチの前段の符号ラッチに対応するデータラッチに桁上
がりデータがラッチされた場合、前記処理ステップは、
全ビットが値「１」の符号データがラッチされた符号ラ
ッチに全ビットが値「０」の符号データをラッチせしめ
ることを特徴とする画像符号化方法。