JP3220066B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にセルフアライン・コンタクト孔
を有した半導体装置とその製造方法とに関する。
の製造方法に関し、特にセルフアライン・コンタクト孔
を有した半導体装置とその製造方法とに関する。
【０００２】
【従来の技術】半導体装置の集積度は、主として微細加
工技術の進歩に伴って向上するとともに、多層配線技術
の進展にも大きく依存している。集積度の向上という観
点からの多層配線技術における重要な技術課題の１つ
は、中間層の配線層との接続を回避して上層の配線層と
下層の配線層とをどのように直接に接続するかという点
にある。このような技術課題の解決策の代表例として、
セルフアライン・コンタクト孔が着目されている。上層
の配線層から下層の配線層に達するセルフアライン・コ
ンタクト孔は、中間層の配線層の上面より下位では、中
間層の配線層に自己整合的に（中間層の配線層の空隙部
に）設けられている。セルフアライン・コンタクト孔の
部分における第３層（および第１層）の配線層と第２層
の配線層との絶縁分離は、セルフアライン・コンタクト
孔の側面に設けらた絶縁膜スペーサによりなされてい
る。
工技術の進歩に伴って向上するとともに、多層配線技術
の進展にも大きく依存している。集積度の向上という観
点からの多層配線技術における重要な技術課題の１つ
は、中間層の配線層との接続を回避して上層の配線層と
下層の配線層とをどのように直接に接続するかという点
にある。このような技術課題の解決策の代表例として、
セルフアライン・コンタクト孔が着目されている。上層
の配線層から下層の配線層に達するセルフアライン・コ
ンタクト孔は、中間層の配線層の上面より下位では、中
間層の配線層に自己整合的に（中間層の配線層の空隙部
に）設けられている。セルフアライン・コンタクト孔の
部分における第３層（および第１層）の配線層と第２層
の配線層との絶縁分離は、セルフアライン・コンタクト
孔の側面に設けらた絶縁膜スペーサによりなされてい
る。
【０００３】セルフアライン・コンタクト孔は通常の多
層配線に採用されるとともに、ＤＲＡＭにおいてもメモ
リセルのセルサイズの縮小に伴って多用されつつある。
特にビット線よりも上層にストレージノード電極が設け
られたＣＯＢ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂ
ｉｔ−ｌｉｎｅの略）のＤＲＡＭでは、（ビット線とソ
ース・ドレイン領域の一方とを接続するための）ビット
・コンタクト孔や（キャパシタの下部電極であるストレ
ージノード電極とソース・ドレイン領域の他方とを接続
するための）ノード・コンタクト孔をセルフアライン・
コンタクト孔にする傾向が強くなっている。この場合、
ビット・コンタクト孔はワード線を兼たゲート電極に自
己整合的になり、ノード・コンタクト孔はゲート電極並
びにビット線に自己整合的になっている。以下に、ＣＯ
Ｂ構造のＤＲＡＭのビット・コンタクト孔とノード・コ
ンタクト孔とがセルフアライン・コンタクト孔からなる
場合を例にして、従来のセルフアライン・コンタクト孔
を説明する。
層配線に採用されるとともに、ＤＲＡＭにおいてもメモ
リセルのセルサイズの縮小に伴って多用されつつある。
特にビット線よりも上層にストレージノード電極が設け
られたＣＯＢ構造（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂ
ｉｔ−ｌｉｎｅの略）のＤＲＡＭでは、（ビット線とソ
ース・ドレイン領域の一方とを接続するための）ビット
・コンタクト孔や（キャパシタの下部電極であるストレ
ージノード電極とソース・ドレイン領域の他方とを接続
するための）ノード・コンタクト孔をセルフアライン・
コンタクト孔にする傾向が強くなっている。この場合、
ビット・コンタクト孔はワード線を兼たゲート電極に自
己整合的になり、ノード・コンタクト孔はゲート電極並
びにビット線に自己整合的になっている。以下に、ＣＯ
Ｂ構造のＤＲＡＭのビット・コンタクト孔とノード・コ
ンタクト孔とがセルフアライン・コンタクト孔からなる
場合を例にして、従来のセルフアライン・コンタクト孔
を説明する。
【０００４】ＤＲＡＭの平面模式図である図２５と、Ｄ
ＲＡＭの断面模式図であり，図２５のＡＡ線とＢＢ線と
における断面模式図である図２６と、ＤＲＡＭの断面模
式図であり，図２５のＣＣ線とＤＤ線とにおける断面模
式図である図２７とを参照すると、ノード・コンタクト
孔とがセルフアライン・コンタクト孔からなるＣＯＢ構
造のＤＲＡＭの構造は以下のようになっている。なお、
図２５では素子形成領域にハッチングを施し、図２５，
図２６および図２７ではキャパシタを構成する容量絶縁
膜とセルプレート電極との図示を省略してある。
ＲＡＭの断面模式図であり，図２５のＡＡ線とＢＢ線と
における断面模式図である図２６と、ＤＲＡＭの断面模
式図であり，図２５のＣＣ線とＤＤ線とにおける断面模
式図である図２７とを参照すると、ノード・コンタクト
孔とがセルフアライン・コンタクト孔からなるＣＯＢ構
造のＤＲＡＭの構造は以下のようになっている。なお、
図２５では素子形成領域にハッチングを施し、図２５，
図２６および図２７ではキャパシタを構成する容量絶縁
膜とセルプレート電極との図示を省略してある。
【０００５】Ｐ型シリコン基板３０１の表面にはＴ字型
の素子形成領域が規則的に配置され、これら素子形成領
域をなすＰ型シリコン基板３０１の表面には膜厚１０ｎ
ｍ程度のゲート酸化膜３０３が設けられている。これら
素子形成領域を取り囲む素子分離領域をなすＰ型シリコ
ン基板３０１の表面には、例えばＬＯＣＯＳ型の膜厚３
００ｎｍ程度のフィールド酸化膜３０２が設けられてい
る。フィールド酸化膜３０２，ゲート酸化膜３０３の表
面には、ワード線を兼たゲート電極３０４が所定の方向
に平行に設けられている。これらゲート電極３０４の線
幅（ゲート長）と間隔とは例えばそれぞれ０．４μｍ程
度であり、これらゲート電極３０４は膜厚１００ｎｍ程
度のＮ型多結晶シリコン膜（図に明示せず）に膜厚１５
０ｎｍ程度のタングステンシリサイド膜（図に明示せ
ず）が積層されたタングステンポリサイド膜から構成さ
れている。それぞれの素子形成領域のＰ型シリコン基板
３０１の表面には、ゲート電極３０４およびフィールド
酸化膜３０２に自己整合的に１つのＮ型ソース・ドレイ
ン領域３０５と２つのＮ型ソース・ドレイン領域３０６
とが設けられている。Ｎ型ソース・ドレイン領域３０
５，３０６の最小線幅および最小間隔はそれぞれ０．４
μｍ程度である。
の素子形成領域が規則的に配置され、これら素子形成領
域をなすＰ型シリコン基板３０１の表面には膜厚１０ｎ
ｍ程度のゲート酸化膜３０３が設けられている。これら
素子形成領域を取り囲む素子分離領域をなすＰ型シリコ
ン基板３０１の表面には、例えばＬＯＣＯＳ型の膜厚３
００ｎｍ程度のフィールド酸化膜３０２が設けられてい
る。フィールド酸化膜３０２，ゲート酸化膜３０３の表
面には、ワード線を兼たゲート電極３０４が所定の方向
に平行に設けられている。これらゲート電極３０４の線
幅（ゲート長）と間隔とは例えばそれぞれ０．４μｍ程
度であり、これらゲート電極３０４は膜厚１００ｎｍ程
度のＮ型多結晶シリコン膜（図に明示せず）に膜厚１５
０ｎｍ程度のタングステンシリサイド膜（図に明示せ
ず）が積層されたタングステンポリサイド膜から構成さ
れている。それぞれの素子形成領域のＰ型シリコン基板
３０１の表面には、ゲート電極３０４およびフィールド
酸化膜３０２に自己整合的に１つのＮ型ソース・ドレイ
ン領域３０５と２つのＮ型ソース・ドレイン領域３０６
とが設けられている。Ｎ型ソース・ドレイン領域３０
５，３０６の最小線幅および最小間隔はそれぞれ０．４
μｍ程度である。
【０００６】ゲート電極３０４，フィールド酸化膜３０
２およびゲート酸化膜３０３を含めて、Ｐ型シリコン基
板３０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜３１０ａにより覆われている。層間絶縁膜３１０ａ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
３０１の表面からの層間絶縁膜３１０ａの膜厚は５００
ｎｍ程度である。層間絶縁膜３１０ａの上面と、ゲート
電極３０４を直接に覆う層間絶縁膜３１０ａの底面と
は、少なくとも酸化シリコン膜から構成されている。
２およびゲート酸化膜３０３を含めて、Ｐ型シリコン基
板３０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜３１０ａにより覆われている。層間絶縁膜３１０ａ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
３０１の表面からの層間絶縁膜３１０ａの膜厚は５００
ｎｍ程度である。層間絶縁膜３１０ａの上面と、ゲート
電極３０４を直接に覆う層間絶縁膜３１０ａの底面と
は、少なくとも酸化シリコン膜から構成されている。
【０００７】層間絶縁膜３１０ａには、この層間絶縁膜
３１０ａの表面から層間絶縁膜３１０ａおよびゲート酸
化膜３０３を貫通してＮ型ソース・ドレイン領域３０５
に達するビット・コンタクト孔３１１が設けられてい
る。ビット・コンタクト孔３１１は、ゲート電極３０４
に対して自己整合的に形成され，ゲート電極３０４の空
隙部の層間絶縁膜３１０ａを貫通している。（層間絶縁
膜３１０ａの上面における）ビット・コンタクト孔３１
１の上端の口径は０．５μｍ程度であるが、ゲート電極
３０４の上面より下位でのビット・コンタクト孔３１１
の最小口径（ゲート電極３０４に直交する方向での口
径）は（ゲート電極３０４の間隔に等しく）０．４μｍ
程度になっている。これらのビット・コンタクト孔３１
１により、ゲート電極３０４の上面並びに側面の一部が
露出される。ビット・コンタクト孔３１１の側面は、
（露出されたゲート電極３０４の側面の一部を除いて）
膜厚１００ｎｍ程度の（酸化シリコン膜からなる）酸化
シリコン膜スペーサ３１２により、直接に覆われてい
る。
３１０ａの表面から層間絶縁膜３１０ａおよびゲート酸
化膜３０３を貫通してＮ型ソース・ドレイン領域３０５
に達するビット・コンタクト孔３１１が設けられてい
る。ビット・コンタクト孔３１１は、ゲート電極３０４
に対して自己整合的に形成され，ゲート電極３０４の空
隙部の層間絶縁膜３１０ａを貫通している。（層間絶縁
膜３１０ａの上面における）ビット・コンタクト孔３１
１の上端の口径は０．５μｍ程度であるが、ゲート電極
３０４の上面より下位でのビット・コンタクト孔３１１
の最小口径（ゲート電極３０４に直交する方向での口
径）は（ゲート電極３０４の間隔に等しく）０．４μｍ
程度になっている。これらのビット・コンタクト孔３１
１により、ゲート電極３０４の上面並びに側面の一部が
露出される。ビット・コンタクト孔３１１の側面は、
（露出されたゲート電極３０４の側面の一部を除いて）
膜厚１００ｎｍ程度の（酸化シリコン膜からなる）酸化
シリコン膜スペーサ３１２により、直接に覆われてい
る。
【０００８】層間絶縁膜３１０ａの表面には、ビット・
コンタクト孔３１１を介してＮ型ソース・ドレイン領域
３０５に接続されるビット線３１７が、ゲート電極３０
４と直交する方向に平行に設けられている。ビット線３
１７は、ゲート電極３０４と同様に、膜厚１００ｎｍ程
度のＮ型多結晶シリコン膜３３６に膜厚１５０ｎｍ程度
のタングステンシリサイド膜３３７が積層されたタング
ステンポリサイド膜から構成されている。ビット線３１
７の配線ピッチは０．８μｍ程度であり、ビット・コン
タクト孔３１１の部分でのビット線３１７の線幅および
間隔は０．５μｍ程度および０．３μｍ程度であり、ビ
ット・コンタクト孔３１１を除いた部分でのビット線３
１７の線幅および間隔はそれぞれ０．４μｍ程度であ
る。これらビット線３１７を含めて、層間絶縁膜３１０
ａの表面は、酸化シリコン系絶縁膜からなる層間絶縁膜
３２０ａにより覆われている。層間絶縁膜３２０ａの表
面（上面）も平坦化されており、層間絶縁膜３１０ａの
表面からの層間絶縁膜３２０ａの膜厚は３５０ｎｍ程度
である。層間絶縁膜３２０ａの上面とビット線３１７を
直接に覆う層間絶縁膜３２０ａの底面とは、少なくとも
酸化シリコン膜から形成されている〔図２５，図２
６〕。
コンタクト孔３１１を介してＮ型ソース・ドレイン領域
３０５に接続されるビット線３１７が、ゲート電極３０
４と直交する方向に平行に設けられている。ビット線３
１７は、ゲート電極３０４と同様に、膜厚１００ｎｍ程
度のＮ型多結晶シリコン膜３３６に膜厚１５０ｎｍ程度
のタングステンシリサイド膜３３７が積層されたタング
ステンポリサイド膜から構成されている。ビット線３１
７の配線ピッチは０．８μｍ程度であり、ビット・コン
タクト孔３１１の部分でのビット線３１７の線幅および
間隔は０．５μｍ程度および０．３μｍ程度であり、ビ
ット・コンタクト孔３１１を除いた部分でのビット線３
１７の線幅および間隔はそれぞれ０．４μｍ程度であ
る。これらビット線３１７を含めて、層間絶縁膜３１０
ａの表面は、酸化シリコン系絶縁膜からなる層間絶縁膜
３２０ａにより覆われている。層間絶縁膜３２０ａの表
面（上面）も平坦化されており、層間絶縁膜３１０ａの
表面からの層間絶縁膜３２０ａの膜厚は３５０ｎｍ程度
である。層間絶縁膜３２０ａの上面とビット線３１７を
直接に覆う層間絶縁膜３２０ａの底面とは、少なくとも
酸化シリコン膜から形成されている〔図２５，図２
６〕。
【０００９】層間絶縁膜３２０ａには、これの表面から
この層間絶縁膜３２０ａ，３１０ａおよびゲート酸化膜
３０３を貫通してＮ型ソース・ドレイン領域３０６に達
するノード・コンタクト孔３２１が設けられている。ノ
ード・コンタクト孔３２１は、ビット線３１７に対して
自己整合的に形成されて，ビット線３１７の空隙部の層
間絶縁膜３２０ａを貫通し、さらに、ゲート電極３０４
に対して自己整合的に形成されて，ゲート電極３０４の
空隙部の層間絶縁膜３１０ａを貫通している。（層間絶
縁膜３２０ａの上面における）ノード・コンタクト孔３
２１の口径は０．５μｍ程度であり、ビット線３１７の
上面からゲート電極３０４の上面までの間でのノード・
コンタクト孔３２１の最小口径は０．４μｍ程度であ
り、ゲート電極３０４の上面より下位でのノード・コン
タクト孔３２１の口径は０．４μｍ程度である。これら
のノード・コンタクト孔３２１により、ビット線３１７
の上面並びに側面の一部と、ゲート電極３０４の上面並
びに側面の一部とが露出される。ノード・コンタクト孔
３２１の側面は、（露出されたビット線３１７並びにゲ
ート電極３０４の側面の一部を除いて）膜厚１００ｎｍ
程度の（酸化シリコン膜からなる）酸化シリコン膜スペ
ーサ３２２により、直接に覆われている。
この層間絶縁膜３２０ａ，３１０ａおよびゲート酸化膜
３０３を貫通してＮ型ソース・ドレイン領域３０６に達
するノード・コンタクト孔３２１が設けられている。ノ
ード・コンタクト孔３２１は、ビット線３１７に対して
自己整合的に形成されて，ビット線３１７の空隙部の層
間絶縁膜３２０ａを貫通し、さらに、ゲート電極３０４
に対して自己整合的に形成されて，ゲート電極３０４の
空隙部の層間絶縁膜３１０ａを貫通している。（層間絶
縁膜３２０ａの上面における）ノード・コンタクト孔３
２１の口径は０．５μｍ程度であり、ビット線３１７の
上面からゲート電極３０４の上面までの間でのノード・
コンタクト孔３２１の最小口径は０．４μｍ程度であ
り、ゲート電極３０４の上面より下位でのノード・コン
タクト孔３２１の口径は０．４μｍ程度である。これら
のノード・コンタクト孔３２１により、ビット線３１７
の上面並びに側面の一部と、ゲート電極３０４の上面並
びに側面の一部とが露出される。ノード・コンタクト孔
３２１の側面は、（露出されたビット線３１７並びにゲ
ート電極３０４の側面の一部を除いて）膜厚１００ｎｍ
程度の（酸化シリコン膜からなる）酸化シリコン膜スペ
ーサ３２２により、直接に覆われている。
【００１０】層間絶縁膜３２０ａの表面には、ノード・
コンタクト孔３２１を介してＮ型ソース・ドレイン領域
３０６に接続されるストレージノード電極３２７が設け
られている。ストレージノード電極３２７は膜厚７００
ｎｍ程度のＮ型多結晶シリコン膜から構成されている。
ストレージノード電極３２７の長手方向はビット線３１
７に平行であり、ストレージノード電極３２７の長さ，
幅および間隔は１．３μｍ，０．５μｍ程度および０．
３μｍ程度であり、ビット線３１７に平行な方向および
ゲート電極３０４に平行な方向でのストレージノード電
極３２７のピッチは１．６μｍ程度および０．８μｍ程
度である〔図２５，図２７〕。
コンタクト孔３２１を介してＮ型ソース・ドレイン領域
３０６に接続されるストレージノード電極３２７が設け
られている。ストレージノード電極３２７は膜厚７００
ｎｍ程度のＮ型多結晶シリコン膜から構成されている。
ストレージノード電極３２７の長手方向はビット線３１
７に平行であり、ストレージノード電極３２７の長さ，
幅および間隔は１．３μｍ，０．５μｍ程度および０．
３μｍ程度であり、ビット線３１７に平行な方向および
ゲート電極３０４に平行な方向でのストレージノード電
極３２７のピッチは１．６μｍ程度および０．８μｍ程
度である〔図２５，図２７〕。
【００１１】図２５〜図２７と、図２５のＣＣ線および
ＤＤ線での製造工程の断面模式図でる図２８および図２
９とを併せて参照すると、上記ＤＲＡＭの製造方法の概
要は以下のとおりになる。なお、ここでの最小加工寸法
は０．３μｍ程度であり、フォトリソグラフィにおける
アライメント・マージンは０．０５μ（５０ｎｍ）程度
である。
ＤＤ線での製造工程の断面模式図でる図２８および図２
９とを併せて参照すると、上記ＤＲＡＭの製造方法の概
要は以下のとおりになる。なお、ここでの最小加工寸法
は０．３μｍ程度であり、フォトリソグラフィにおける
アライメント・マージンは０．０５μ（５０ｎｍ）程度
である。
【００１２】まず、Ｐ型シリコン基板３０１の表面の素
子分離領域には例えば選択酸化により膜厚３００ｎｍ程
度のフィールド酸化膜３０２が形成され、Ｐ型シリコン
基板３０１の表面の素子形成領域には熱酸化により膜厚
１０ｎｍ程度のゲート酸化膜３０３が形成される。全面
に膜厚１００ｎｍ程度のＮ型多結晶シリコン膜と膜厚１
５０ｎｍ程度のタングステンシリサイド膜とが順次形成
され、これらタクグステンシリサイド膜，Ｎ型多結晶シ
リコン膜が順次異方性エッチングによりパターニングさ
れてゲート電極３０４が形成される。ゲート電極３０
４，フィールド酸化膜３０２をマスクにした砒素（Ａ
ｓ）等のイオン注入により、Ｐ型シリコン基板３０１の
表面の素子形成領域にはＮ型ソース・ドレイン領域３０
５，３０６が形成される。例えば高温気相成長によるＨ
ＴＯ膜，ＴＥＯＳを主原料ガスとしたＢＰＳＧ膜が全面
に形成され、８００℃程度の熱処理によりＢＰＳＧ膜が
リフローされ、さらに化学機械研磨（ＣＭＰ）によりＢ
ＰＳＧ膜の表面が平坦化された後、全面に膜厚１００ｎ
ｍ程度の酸化シリコン膜が形成されて、（Ｐ型シリコン
基板３０１の表面からの高さに相当する）膜厚５２０ｎ
ｍ程度の第１の層間絶縁膜（図に明示せず）が形成され
る。
子分離領域には例えば選択酸化により膜厚３００ｎｍ程
度のフィールド酸化膜３０２が形成され、Ｐ型シリコン
基板３０１の表面の素子形成領域には熱酸化により膜厚
１０ｎｍ程度のゲート酸化膜３０３が形成される。全面
に膜厚１００ｎｍ程度のＮ型多結晶シリコン膜と膜厚１
５０ｎｍ程度のタングステンシリサイド膜とが順次形成
され、これらタクグステンシリサイド膜，Ｎ型多結晶シ
リコン膜が順次異方性エッチングによりパターニングさ
れてゲート電極３０４が形成される。ゲート電極３０
４，フィールド酸化膜３０２をマスクにした砒素（Ａ
ｓ）等のイオン注入により、Ｐ型シリコン基板３０１の
表面の素子形成領域にはＮ型ソース・ドレイン領域３０
５，３０６が形成される。例えば高温気相成長によるＨ
ＴＯ膜，ＴＥＯＳを主原料ガスとしたＢＰＳＧ膜が全面
に形成され、８００℃程度の熱処理によりＢＰＳＧ膜が
リフローされ、さらに化学機械研磨（ＣＭＰ）によりＢ
ＰＳＧ膜の表面が平坦化された後、全面に膜厚１００ｎ
ｍ程度の酸化シリコン膜が形成されて、（Ｐ型シリコン
基板３０１の表面からの高さに相当する）膜厚５２０ｎ
ｍ程度の第１の層間絶縁膜（図に明示せず）が形成され
る。
【００１３】次に、フォトレジスト・パターンをマスク
に用いて多結晶シリコン膜およびタングステンシリサイ
ド膜等に対して選択性の高い異方性エッチングにより第
１の層間絶縁膜およびゲート酸化膜３０３が順次エッチ
ングされて、第１の層間絶縁膜の表面（上面）からＮ型
ソース・ドレイン領域３０５に達するビット・コンタク
ト孔３１１が形成される。このとき、ビット・コンタク
ト孔３１１により露出されるゲート電極３０４の上面の
スリット幅は（アライメント・マージンを無視するなら
ば）０．０５μｍ（５０ｎｍ）程度になる。ＬＰＣＶＤ
により、全面に膜厚１００ｎｍ程度の酸化シリコン膜が
形成される。この酸化シリコン膜が異方性エッチングに
よりエッチバックされて、ビット・コンタクト孔３１１
の側面を覆う酸化シリコン膜スペーサ３１２が形成され
る。これとともに、上記第１の層間絶縁膜もエッチバッ
クされて、膜厚５００ｎｍ程度の層間絶縁膜３１０ａに
なる。ビット・コンタクト孔３１１の底面において、酸
化シリコン膜スペーサ３１２に覆われずに露出している
Ｎ型ソース・ドレイン領域３０５の最小幅は、０．２μ
ｍ（２００ｎｍ）程度である。ビット・コンタクト孔３
１１により露出されたゲート電極３０４の側面における
上面近傍の部分では、（アライメント・マージンを無視
するならば）酸化シリコン膜スペーサ３１２の幅（厚
さ）は局部的に５０ｎｍ程度になっている〔図２５，図
２６（ａ），図２６（ｂ）〕。
に用いて多結晶シリコン膜およびタングステンシリサイ
ド膜等に対して選択性の高い異方性エッチングにより第
１の層間絶縁膜およびゲート酸化膜３０３が順次エッチ
ングされて、第１の層間絶縁膜の表面（上面）からＮ型
ソース・ドレイン領域３０５に達するビット・コンタク
ト孔３１１が形成される。このとき、ビット・コンタク
ト孔３１１により露出されるゲート電極３０４の上面の
スリット幅は（アライメント・マージンを無視するなら
ば）０．０５μｍ（５０ｎｍ）程度になる。ＬＰＣＶＤ
により、全面に膜厚１００ｎｍ程度の酸化シリコン膜が
形成される。この酸化シリコン膜が異方性エッチングに
よりエッチバックされて、ビット・コンタクト孔３１１
の側面を覆う酸化シリコン膜スペーサ３１２が形成され
る。これとともに、上記第１の層間絶縁膜もエッチバッ
クされて、膜厚５００ｎｍ程度の層間絶縁膜３１０ａに
なる。ビット・コンタクト孔３１１の底面において、酸
化シリコン膜スペーサ３１２に覆われずに露出している
Ｎ型ソース・ドレイン領域３０５の最小幅は、０．２μ
ｍ（２００ｎｍ）程度である。ビット・コンタクト孔３
１１により露出されたゲート電極３０４の側面における
上面近傍の部分では、（アライメント・マージンを無視
するならば）酸化シリコン膜スペーサ３１２の幅（厚
さ）は局部的に５０ｎｍ程度になっている〔図２５，図
２６（ａ），図２６（ｂ）〕。
【００１４】次に、全面に膜厚１００ｎｍ程度のＮ型多
結晶シリコン膜３３６，膜厚１５０ｎｍ程度のタングス
テンシリサイド膜３３７が形成される。異方性エッチン
グによりタングステンシリサイド膜３３７，Ｎ型多結晶
シリコン膜３３６が順次パターニングされて、ビット・
コンタクト孔３１１を介してＮ型ソース・ドレイン領域
３０５に接続されるビット線３１７が形成される。ビッ
ト線３１７とゲート電極３０４との間の絶縁分離と、こ
れらの間の寄生容量に問題が生じないためには、酸化シ
リコン膜スペーサ３１２の膜厚としては（酸化シリコン
膜スペーサが気相成長膜により構成されている場合で
も）３０ｎｍ程度あれば十分である〔図２５，図２６
（ａ），図２６（ｂ）〕。
結晶シリコン膜３３６，膜厚１５０ｎｍ程度のタングス
テンシリサイド膜３３７が形成される。異方性エッチン
グによりタングステンシリサイド膜３３７，Ｎ型多結晶
シリコン膜３３６が順次パターニングされて、ビット・
コンタクト孔３１１を介してＮ型ソース・ドレイン領域
３０５に接続されるビット線３１７が形成される。ビッ
ト線３１７とゲート電極３０４との間の絶縁分離と、こ
れらの間の寄生容量に問題が生じないためには、酸化シ
リコン膜スペーサ３１２の膜厚としては（酸化シリコン
膜スペーサが気相成長膜により構成されている場合で
も）３０ｎｍ程度あれば十分である〔図２５，図２６
（ａ），図２６（ｂ）〕。
【００１５】続いて、第１の層間絶縁膜と同様の方法に
より、膜厚３７０ｎｍ程度の層間絶縁膜３２０が形成さ
れる〔図２８（ａ），図２９（ａ）〕。次に、上記ビッ
ト・コンタクト孔３１１の形成と同様の方法により、異
方性エッチングにより層間絶縁膜３２０，３１０ａおよ
びゲート酸化膜３０３がエッチングされて、層間絶縁膜
３２０の表面（上面）からＮ型ソース・ドレイン領域３
０６に達するノード・コンタクト孔３２１が形成され
る。このとき、ノード・コンタクト孔３２１により露出
されるビット線３１７並びにゲート電極３０４の上面の
スリット幅は（アライメント・マージンを無視するなら
ば）それぞれ０．０５μｍ（５０ｎｍ）程度になる。Ｌ
ＰＣＶＤにより、全面に膜厚１００ｎｍ程度の酸化シリ
コン膜３４２が形成される〔図２８（ｂ），図２９
（ｂ）〕。
より、膜厚３７０ｎｍ程度の層間絶縁膜３２０が形成さ
れる〔図２８（ａ），図２９（ａ）〕。次に、上記ビッ
ト・コンタクト孔３１１の形成と同様の方法により、異
方性エッチングにより層間絶縁膜３２０，３１０ａおよ
びゲート酸化膜３０３がエッチングされて、層間絶縁膜
３２０の表面（上面）からＮ型ソース・ドレイン領域３
０６に達するノード・コンタクト孔３２１が形成され
る。このとき、ノード・コンタクト孔３２１により露出
されるビット線３１７並びにゲート電極３０４の上面の
スリット幅は（アライメント・マージンを無視するなら
ば）それぞれ０．０５μｍ（５０ｎｍ）程度になる。Ｌ
ＰＣＶＤにより、全面に膜厚１００ｎｍ程度の酸化シリ
コン膜３４２が形成される〔図２８（ｂ），図２９
（ｂ）〕。
【００１６】上記酸化シリコン膜３４２が異方性エッチ
ングによりエッチバックされて、ノード・コンタクト孔
３２１の側面を覆う酸化シリコン膜スペーサ３２２が形
成される。これとともに、層間絶縁膜３２０もエッチバ
ックされて、膜厚５００ｎｍ程度の層間絶縁膜３２０ａ
になる。ノード・コンタクト孔３２１により露出された
ビット線３１７並びにゲート電極３０４の側面における
上面近傍の部分でも、（アライメント・マージンを無視
するならば）酸化シリコン膜スペーサ３１２の幅（厚
さ）は局部的に５０ｎｍ程度になっている〔図２５，図
２８（ｃ），図２９（ｃ）〕。
ングによりエッチバックされて、ノード・コンタクト孔
３２１の側面を覆う酸化シリコン膜スペーサ３２２が形
成される。これとともに、層間絶縁膜３２０もエッチバ
ックされて、膜厚５００ｎｍ程度の層間絶縁膜３２０ａ
になる。ノード・コンタクト孔３２１により露出された
ビット線３１７並びにゲート電極３０４の側面における
上面近傍の部分でも、（アライメント・マージンを無視
するならば）酸化シリコン膜スペーサ３１２の幅（厚
さ）は局部的に５０ｎｍ程度になっている〔図２５，図
２８（ｃ），図２９（ｃ）〕。
【００１７】その後、ＬＰＣＶＤにより、成膜段階でＮ
型の非晶質膜もしくは多結晶からなるシリコン膜が形成
される。このシリコン膜の膜厚は７００ｎｍ程度であ
る。このシリコン膜が異方性エッチングによりパターニ
ングされ、（必要に応じて熱処理が施されて最終的には
Ｎ型多結晶シリコン膜からなる）ストレージノード電極
３２７が形成される〔図２５，図２６，図２７〕。
型の非晶質膜もしくは多結晶からなるシリコン膜が形成
される。このシリコン膜の膜厚は７００ｎｍ程度であ
る。このシリコン膜が異方性エッチングによりパターニ
ングされ、（必要に応じて熱処理が施されて最終的には
Ｎ型多結晶シリコン膜からなる）ストレージノード電極
３２７が形成される〔図２５，図２６，図２７〕。
【００１８】
【発明が解決しようとする課題】図２５〜図２９に示し
たように、ＤＲＡＭのビット・コンタクト孔およびノー
ド・コンタクト孔がセルフアライン・コンタクト孔であ
るならば、それぞれコンタクト孔の側面に中間層の配線
層の露出による段部が必然的に形成されることになる。
ビット・コンタクト孔においては、Ｎ型ソース・ドレイ
ン領域の一方が下層の配線層となり、ゲート電極が中間
層の配線層となり、ビット線が上層の配線層となる。ノ
ード・コンタクト孔においては、Ｎ型ソース・ドレイン
領域の他方が下層の配線層となり、ビット線とゲート電
極とが中間層の配線層になり、ストレージノード電極が
上層の配線層となる。
たように、ＤＲＡＭのビット・コンタクト孔およびノー
ド・コンタクト孔がセルフアライン・コンタクト孔であ
るならば、それぞれコンタクト孔の側面に中間層の配線
層の露出による段部が必然的に形成されることになる。
ビット・コンタクト孔においては、Ｎ型ソース・ドレイ
ン領域の一方が下層の配線層となり、ゲート電極が中間
層の配線層となり、ビット線が上層の配線層となる。ノ
ード・コンタクト孔においては、Ｎ型ソース・ドレイン
領域の他方が下層の配線層となり、ビット線とゲート電
極とが中間層の配線層になり、ストレージノード電極が
上層の配線層となる。
【００１９】セルフアライン・コンタクト孔の側面およ
び底面を覆う姿態を有して全面に形成された酸化シリコ
ン膜の表面形状は、中間層の配線層における段部形状を
多少緩和はするもののこれらの段部形状を反映してい
る。セルフアライン・コンタクト孔の側面を覆う酸化シ
リコン膜スペーサは上記のような多少緩和された段部形
状の表面を有した酸化シリコン膜をエッチバックして形
成されるため、（セルフアライン・コンタクト孔によっ
て露出した）中間層の配線層の段部の側面の少なくとも
上面近傍においては、酸化シリコン膜スペーサの膜厚が
局部的に薄くなることを回避することはできない。局部
的に薄い部分での酸化シリコン膜スペーサの膜厚は、セ
ルフアライン・コンタクト孔の上端での口径，中間層の
配線層の間隔およびこの酸化シリコン膜スペーサになる
全面に形成される酸化シリコン膜の膜厚（のみにより一
義的に決定されるのではなく）と、フォトリソグラフィ
におけるアライメント・マージンとにより決定される。
上記部分の酸化シリコン膜スペーサの膜厚のゆらぎはこ
のアライメント・マージンに大きく依存する。このた
め、セルフアライン・コンタクト孔における上層の配線
層（およびこれに接続される下層の配線層）と中間層の
配線層との間の（リークおよび短絡を含めた）絶縁特性
の低下が生じやすくなる。
び底面を覆う姿態を有して全面に形成された酸化シリコ
ン膜の表面形状は、中間層の配線層における段部形状を
多少緩和はするもののこれらの段部形状を反映してい
る。セルフアライン・コンタクト孔の側面を覆う酸化シ
リコン膜スペーサは上記のような多少緩和された段部形
状の表面を有した酸化シリコン膜をエッチバックして形
成されるため、（セルフアライン・コンタクト孔によっ
て露出した）中間層の配線層の段部の側面の少なくとも
上面近傍においては、酸化シリコン膜スペーサの膜厚が
局部的に薄くなることを回避することはできない。局部
的に薄い部分での酸化シリコン膜スペーサの膜厚は、セ
ルフアライン・コンタクト孔の上端での口径，中間層の
配線層の間隔およびこの酸化シリコン膜スペーサになる
全面に形成される酸化シリコン膜の膜厚（のみにより一
義的に決定されるのではなく）と、フォトリソグラフィ
におけるアライメント・マージンとにより決定される。
上記部分の酸化シリコン膜スペーサの膜厚のゆらぎはこ
のアライメント・マージンに大きく依存する。このた
め、セルフアライン・コンタクト孔における上層の配線
層（およびこれに接続される下層の配線層）と中間層の
配線層との間の（リークおよび短絡を含めた）絶縁特性
の低下が生じやすくなる。
【００２０】例えば特開平６−１７７２６５号公報に記
載されているように、ゲート電極の上面を窒化シリコン
膜キャップで覆い、ゲート電極の側面に酸化シリコン膜
スペーサを設け、さらに酸化シリコン膜スペーサを覆う
窒化シリコン膜スペーサを設けておいて、ゲート電極に
対するセルフアライン・コンタクト孔を形成するなら
ば、上記絶縁特性の低下の抑制という点のみは解決され
ます。しかしながら上記特開平６−１７７２６５号公報
による構造では、上層の配線層（および下層の配線層で
ある拡散層）とゲート電極との間がＭＮＯＳ構造の不揮
発性メモリになり、窒化シリコン膜スペーサに電荷が蓄
積されて電気特性に新たな問題が生じることになる。ま
た上記特開平６−１７７２６５号公報に従った構造で
は、中間層の配線となりうる配線層の全てに窒化シリコ
ン膜キャップと窒化シリコン膜スペーサとを設けなけれ
ばならない。このためこのような構造の半導体装置で
は、中間層の配線層の形成に煩雑な製造工程が要求され
ることになる。
載されているように、ゲート電極の上面を窒化シリコン
膜キャップで覆い、ゲート電極の側面に酸化シリコン膜
スペーサを設け、さらに酸化シリコン膜スペーサを覆う
窒化シリコン膜スペーサを設けておいて、ゲート電極に
対するセルフアライン・コンタクト孔を形成するなら
ば、上記絶縁特性の低下の抑制という点のみは解決され
ます。しかしながら上記特開平６−１７７２６５号公報
による構造では、上層の配線層（および下層の配線層で
ある拡散層）とゲート電極との間がＭＮＯＳ構造の不揮
発性メモリになり、窒化シリコン膜スペーサに電荷が蓄
積されて電気特性に新たな問題が生じることになる。ま
た上記特開平６−１７７２６５号公報に従った構造で
は、中間層の配線となりうる配線層の全てに窒化シリコ
ン膜キャップと窒化シリコン膜スペーサとを設けなけれ
ばならない。このためこのような構造の半導体装置で
は、中間層の配線層の形成に煩雑な製造工程が要求され
ることになる。
【００２１】したがって本発明の半導体装置の目的は、
セルフアライン・コンタクト孔の側面に設けられた絶縁
膜スペーサに電荷が蓄積されることなく、このセルフア
ライン・コンタクト孔を介しての上層の配線層（および
これに接続される下層の配線層）と中間層の配線層との
間に絶縁特性の低下を抑制することが可能な構造の半導
体装置を提供することにある。さらに本発明の半導体装
置の製造方法の目的は、上記半導体装置の目的の達成す
る製造方法を提供するとともに、中間層の配線層の形成
に煩雑な製造工程を要しない製造方法を提供することに
ある。
セルフアライン・コンタクト孔の側面に設けられた絶縁
膜スペーサに電荷が蓄積されることなく、このセルフア
ライン・コンタクト孔を介しての上層の配線層（および
これに接続される下層の配線層）と中間層の配線層との
間に絶縁特性の低下を抑制することが可能な構造の半導
体装置を提供することにある。さらに本発明の半導体装
置の製造方法の目的は、上記半導体装置の目的の達成す
る製造方法を提供するとともに、中間層の配線層の形成
に煩雑な製造工程を要しない製造方法を提供することに
ある。
【００２２】
【００２３】
【課題を解決するための手段】 本発明の半導体装置の好
ましい第１の態様は、半導体基板の表面もしくは表面上
に設けられた下層の配線層と、この半導体基板の表面を
覆う絶縁膜と、この絶縁膜の表面に設けられた中間層の
配線層と、これらの中間層の配線層を覆う層間絶縁膜
と、この層間絶縁膜の表面に設けられた上層の配線層と
を有し、上記上層の配線層が、上記層間絶縁膜および上
記絶縁膜を貫通して上記下層の配線層に達し，上記中間
層の配線層に対して自己整合的なセルフアライン・コン
タクト孔を介して、これらの下層の配線層に接続され、
上記セルフアライン・コンタクト孔の側面は酸化シリコ
ン膜からなる第１の絶縁膜スペーサにより直接に覆わ
れ、これらの第１の絶縁膜スペーサは熱的にリフローさ
れたＢＰＳＧ膜もしくはＰＳＧ膜からなる第２の絶縁膜
スペーサにより覆われており、さらに、上記第２の絶縁
膜スペーサを覆う多結晶シリコン膜スペーサを有し、上
記多結晶シリコン膜スペーサの上端が、上記セルフアラ
イン・コンタクト孔の上端より低い位置にあることを特
徴とする。
ましい第１の態様は、半導体基板の表面もしくは表面上
に設けられた下層の配線層と、この半導体基板の表面を
覆う絶縁膜と、この絶縁膜の表面に設けられた中間層の
配線層と、これらの中間層の配線層を覆う層間絶縁膜
と、この層間絶縁膜の表面に設けられた上層の配線層と
を有し、上記上層の配線層が、上記層間絶縁膜および上
記絶縁膜を貫通して上記下層の配線層に達し，上記中間
層の配線層に対して自己整合的なセルフアライン・コン
タクト孔を介して、これらの下層の配線層に接続され、
上記セルフアライン・コンタクト孔の側面は酸化シリコ
ン膜からなる第１の絶縁膜スペーサにより直接に覆わ
れ、これらの第１の絶縁膜スペーサは熱的にリフローさ
れたＢＰＳＧ膜もしくはＰＳＧ膜からなる第２の絶縁膜
スペーサにより覆われており、さらに、上記第２の絶縁
膜スペーサを覆う多結晶シリコン膜スペーサを有し、上
記多結晶シリコン膜スペーサの上端が、上記セルフアラ
イン・コンタクト孔の上端より低い位置にあることを特
徴とする。
【００２４】本発明の半導体装置の好ましい第２の態様
は、半導体基板の表面もしくは表面上に設けられた下層
の配線層と、この半導体基板の表面を覆う絶縁膜と、こ
の絶縁膜の表面に設けられた中間層の配線層と、これら
の中間層の配線層を覆う層間絶縁膜と、この層間絶縁膜
の表面に設けられた上層の配線層とを有し、上記上層の
配線層が、上記層間絶縁膜および上記絶縁膜を貫通して
上記下層の配線層に達し，上記中間層の配線層に対して
自己整合的なセルフアライン・コンタクト孔を介して、
これらの下層の配線層に接続され、上記セルフアライン
・コンタクト孔に露出された上記中間層および下層の配
線層の表面には、熱酸化による酸化シリコン膜が選択的
に設けられ、上記セルフアライン・コンタクト孔の側面
には、熱的にリフローされたＢＰＳＧ膜もしくはＰＳＧ
膜からなる絶縁膜スペーサが設けられ、上記絶縁膜スペ
ーサは上記酸化シリコン膜を介して上記セルフアライン
・コンタクト孔に露出された上記中間層および下層の配
線層の表面を覆い、これらの下層の配線層の表面に設け
られたこの酸化シリコン膜はこれらの絶縁膜スペーサに
自己整合的に開口されており、さらに、上記絶縁膜スペ
ーサを覆う多結晶シリコン膜スペーサを有し、上記多結
晶シリコン膜スペーサの上端が、上記セルフアライン・
コンタクト孔の上端より低い位置にあることを特徴とす
る。
は、半導体基板の表面もしくは表面上に設けられた下層
の配線層と、この半導体基板の表面を覆う絶縁膜と、こ
の絶縁膜の表面に設けられた中間層の配線層と、これら
の中間層の配線層を覆う層間絶縁膜と、この層間絶縁膜
の表面に設けられた上層の配線層とを有し、上記上層の
配線層が、上記層間絶縁膜および上記絶縁膜を貫通して
上記下層の配線層に達し，上記中間層の配線層に対して
自己整合的なセルフアライン・コンタクト孔を介して、
これらの下層の配線層に接続され、上記セルフアライン
・コンタクト孔に露出された上記中間層および下層の配
線層の表面には、熱酸化による酸化シリコン膜が選択的
に設けられ、上記セルフアライン・コンタクト孔の側面
には、熱的にリフローされたＢＰＳＧ膜もしくはＰＳＧ
膜からなる絶縁膜スペーサが設けられ、上記絶縁膜スペ
ーサは上記酸化シリコン膜を介して上記セルフアライン
・コンタクト孔に露出された上記中間層および下層の配
線層の表面を覆い、これらの下層の配線層の表面に設け
られたこの酸化シリコン膜はこれらの絶縁膜スペーサに
自己整合的に開口されており、さらに、上記絶縁膜スペ
ーサを覆う多結晶シリコン膜スペーサを有し、上記多結
晶シリコン膜スペーサの上端が、上記セルフアライン・
コンタクト孔の上端より低い位置にあることを特徴とす
る。
【００２５】
【００２６】本発明の半導体装置の製造方法の第１の態
様は、半導体基板の表面もしくは表面上に下層の配線層
を形成する工程と、上記半導体基板の表面を覆う絶縁膜
を形成する工程と、上記絶縁膜の表面に中間層の配線層
を形成し、これらの中間層の配線層を覆う層間絶縁膜を
形成する工程と、上記層間絶縁膜および上記絶縁膜を貫
通して上記下層の配線層に達し，上記中間層の配線層に
対して自己整合的なセルフアライン・コンタクト孔を形
成する工程と、ＬＰＣＶＤにより、全面に酸化シリコン
膜とＢＰＳＧ膜もしくはＰＳＧ膜とを順次形成し、この
ＢＰＳＧ膜もしくはＰＳＧ膜を熱的にリフローする工程
と、ＬＰＣＶＤにより全面に多結晶シリコン膜を形成
し、シリコン膜に対する選択的な異方性エッチングによ
りこの多結晶シリコン膜をエッチバックして、上記セル
フアライン・コンタクト孔の上端より低い位置に上端を
有した多結晶シリコン膜スペーサを形成する工程と、上
記多結晶シリコン膜スペーサをマスクにした異方性エッ
チングにより上記ＢＰＳＧ膜もしくはＰＳＧ膜と上記酸
化シリコン膜とを順次エッチバックして、この酸化シリ
コン膜からなる第１の絶縁膜スペーサと、このＢＰＳＧ
膜もしくはＰＳＧ膜からなる第２の絶縁膜スペーサとを
形成する工程と、上記層間絶縁膜の表面に、上記セルフ
アライン・コンタクト孔を介して上記下層の配線層に接
続される上層の配線層を形成する工程とを含むことを特
徴とする。
様は、半導体基板の表面もしくは表面上に下層の配線層
を形成する工程と、上記半導体基板の表面を覆う絶縁膜
を形成する工程と、上記絶縁膜の表面に中間層の配線層
を形成し、これらの中間層の配線層を覆う層間絶縁膜を
形成する工程と、上記層間絶縁膜および上記絶縁膜を貫
通して上記下層の配線層に達し，上記中間層の配線層に
対して自己整合的なセルフアライン・コンタクト孔を形
成する工程と、ＬＰＣＶＤにより、全面に酸化シリコン
膜とＢＰＳＧ膜もしくはＰＳＧ膜とを順次形成し、この
ＢＰＳＧ膜もしくはＰＳＧ膜を熱的にリフローする工程
と、ＬＰＣＶＤにより全面に多結晶シリコン膜を形成
し、シリコン膜に対する選択的な異方性エッチングによ
りこの多結晶シリコン膜をエッチバックして、上記セル
フアライン・コンタクト孔の上端より低い位置に上端を
有した多結晶シリコン膜スペーサを形成する工程と、上
記多結晶シリコン膜スペーサをマスクにした異方性エッ
チングにより上記ＢＰＳＧ膜もしくはＰＳＧ膜と上記酸
化シリコン膜とを順次エッチバックして、この酸化シリ
コン膜からなる第１の絶縁膜スペーサと、このＢＰＳＧ
膜もしくはＰＳＧ膜からなる第２の絶縁膜スペーサとを
形成する工程と、上記層間絶縁膜の表面に、上記セルフ
アライン・コンタクト孔を介して上記下層の配線層に接
続される上層の配線層を形成する工程とを含むことを特
徴とする。
【００２７】本発明の半導体装置の製造方法の第２の態
様は、半導体基板の表面もしくは表面上に下層の配線層
を形成する工程と、上記半導体基板の表面を覆う絶縁膜
を形成する工程と、上記絶縁膜の表面に中間層の配線層
を形成し、これらの中間層の配線層を覆う層間絶縁膜を
形成する工程と、上記層間絶縁膜および上記絶縁膜を貫
通して上記下層の配線層に達して，上記中間層の配線層
に対して自己整合的なセルフアライン・コンタクト孔を
形成する工程と、上記セルフアライン・コンタクト孔に
より露出された上記中間層および下層の配線層の表面に
所要膜厚のシリコン膜を選択的に成長し、酸素雰囲気で
の急速熱処理によりこのシリコン膜を酸化シリコン膜に
変換する工程と、ＬＰＣＶＤにより全面にＢＰＳＧ膜も
しくはＰＳＧ膜を形成し、このＢＰＳＧ膜もしくはＰＳ
Ｇ膜を熱的にリフローする工程と、異方性エッチングに
より上記ＢＰＳＧ膜もしくはＰＳＧ膜をエッチバックし
て、このＢＰＳＧ膜もしくはＰＳＧ膜からなる絶縁膜ス
ペーサとを形成する工程と、上記層間絶縁膜の表面に、
上記セルフアライン・コンタクト孔を介して上記下層の
配線層に接続される上層の配線層を形成する工程とを含
むことを特徴とする。
様は、半導体基板の表面もしくは表面上に下層の配線層
を形成する工程と、上記半導体基板の表面を覆う絶縁膜
を形成する工程と、上記絶縁膜の表面に中間層の配線層
を形成し、これらの中間層の配線層を覆う層間絶縁膜を
形成する工程と、上記層間絶縁膜および上記絶縁膜を貫
通して上記下層の配線層に達して，上記中間層の配線層
に対して自己整合的なセルフアライン・コンタクト孔を
形成する工程と、上記セルフアライン・コンタクト孔に
より露出された上記中間層および下層の配線層の表面に
所要膜厚のシリコン膜を選択的に成長し、酸素雰囲気で
の急速熱処理によりこのシリコン膜を酸化シリコン膜に
変換する工程と、ＬＰＣＶＤにより全面にＢＰＳＧ膜も
しくはＰＳＧ膜を形成し、このＢＰＳＧ膜もしくはＰＳ
Ｇ膜を熱的にリフローする工程と、異方性エッチングに
より上記ＢＰＳＧ膜もしくはＰＳＧ膜をエッチバックし
て、このＢＰＳＧ膜もしくはＰＳＧ膜からなる絶縁膜ス
ペーサとを形成する工程と、上記層間絶縁膜の表面に、
上記セルフアライン・コンタクト孔を介して上記下層の
配線層に接続される上層の配線層を形成する工程とを含
むことを特徴とする。
【００２８】本発明の半導体装置の製造方法の第３の態
様は、半導体基板の表面もしくは表面上に下層の配線層
を形成する工程と、上記半導体基板の表面を覆う絶縁膜
を形成する工程と、上記絶縁膜の表面に中間層の配線層
を形成し、これらの中間層の配線層を覆う層間絶縁膜を
形成する工程と、上記層間絶縁膜および上記絶縁膜を貫
通して上記下層の配線層に達し，上記中間層の配線層に
対して自己整合的なセルフアライン・コンタクト孔を形
成する工程と、上記セルフアライン・コンタクト孔によ
り露出された上記中間層および下層の配線層の表面に所
要膜厚のシリコン膜を選択的に成長し、酸素雰囲気での
速熱処理によりこのシリコン膜を酸化シリコン膜に変換
する工程と、ＬＰＣＶＤにより全面にＢＰＳＧ膜もしく
はＰＳＧ膜を形成し、このＢＰＳＧ膜もしくはＰＳＧ膜
を熱的にリフローする工程と、ＬＰＣＶＤにより全面に
多結晶シリコン膜を形成し、シリコン膜に対する選択的
な異方性エッチングによりこの多結晶シリコン膜をエッ
チバックして、上記セルフアライン・コンタクト孔の上
端より低い位置に上端を有した多結晶シリコン膜スペー
サを形成する工程と、上記多結晶シリコン膜スペーサを
マスクにした異方性エッチングにより上記ＢＰＳＧ膜も
しくはＰＳＧ膜をエッチバックして、このＢＰＳＧ膜も
しくはＰＳＧ膜からなる絶縁膜スペーサを形成する工程
と、上記層間絶縁膜の表面に、上記セルフアライン・コ
ンタクト孔を介して上記下層の配線層に接続される上層
の配線層を形成する工程とを含むことを特徴とする。
様は、半導体基板の表面もしくは表面上に下層の配線層
を形成する工程と、上記半導体基板の表面を覆う絶縁膜
を形成する工程と、上記絶縁膜の表面に中間層の配線層
を形成し、これらの中間層の配線層を覆う層間絶縁膜を
形成する工程と、上記層間絶縁膜および上記絶縁膜を貫
通して上記下層の配線層に達し，上記中間層の配線層に
対して自己整合的なセルフアライン・コンタクト孔を形
成する工程と、上記セルフアライン・コンタクト孔によ
り露出された上記中間層および下層の配線層の表面に所
要膜厚のシリコン膜を選択的に成長し、酸素雰囲気での
速熱処理によりこのシリコン膜を酸化シリコン膜に変換
する工程と、ＬＰＣＶＤにより全面にＢＰＳＧ膜もしく
はＰＳＧ膜を形成し、このＢＰＳＧ膜もしくはＰＳＧ膜
を熱的にリフローする工程と、ＬＰＣＶＤにより全面に
多結晶シリコン膜を形成し、シリコン膜に対する選択的
な異方性エッチングによりこの多結晶シリコン膜をエッ
チバックして、上記セルフアライン・コンタクト孔の上
端より低い位置に上端を有した多結晶シリコン膜スペー
サを形成する工程と、上記多結晶シリコン膜スペーサを
マスクにした異方性エッチングにより上記ＢＰＳＧ膜も
しくはＰＳＧ膜をエッチバックして、このＢＰＳＧ膜も
しくはＰＳＧ膜からなる絶縁膜スペーサを形成する工程
と、上記層間絶縁膜の表面に、上記セルフアライン・コ
ンタクト孔を介して上記下層の配線層に接続される上層
の配線層を形成する工程とを含むことを特徴とする。
【００２９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００３０】本発明の第１の実施の形態は、セルフアラ
イン・コンタクト孔の側面にリフローされたＢＰＳＧ膜
スペーサもしくはリフローされたＰＳＧ膜スペーサが設
けられている。さらに、少なくともセルフアライン・コ
ンタクト孔により露出された中間層の配線層の表面で
は、セルフアライン・コンタクト孔の側面がＢＰＳＧ膜
スペーサ等により直接に覆われるのではなく、酸化シリ
コン膜を介してＢＰＳＧ膜スペーサ等により覆われてい
る。
イン・コンタクト孔の側面にリフローされたＢＰＳＧ膜
スペーサもしくはリフローされたＰＳＧ膜スペーサが設
けられている。さらに、少なくともセルフアライン・コ
ンタクト孔により露出された中間層の配線層の表面で
は、セルフアライン・コンタクト孔の側面がＢＰＳＧ膜
スペーサ等により直接に覆われるのではなく、酸化シリ
コン膜を介してＢＰＳＧ膜スペーサ等により覆われてい
る。
【００３１】本第１の実施の形態の実施例の説明として
は、ビット・コンタクト孔並びにノード・コンタクト孔
がセルフアライン・コンタクト孔からなるＣＯＢ構造の
ＤＲＡＭを例にして行なうが、本第１の実施の形態の適
用はＤＲＡＭのビット・コンタクト孔並びにノード・コ
ンタクト孔にのみに限定されるものではなく、多層配線
構造全般に適用することが可能である。上記構造のＤＲ
ＡＭがＰ型シリコン基板に形成されているときには、ビ
ット・コンタクト孔に対しては、下層の配線層，中間層
の配線層および上層の配線層がＮ型ソース・ドレイン領
域の一方，ワード線を兼たゲート電極およびビット線か
らなり、Ｐ型シリコン基板の表面に設けられた絶縁膜が
フィールド酸化膜およびゲート酸化膜からなり、中間層
の配線層を覆う層間絶縁膜がゲート電極（およびフィー
ルド酸化膜，ゲート酸化膜）を覆う第１の層間絶縁膜と
からなる。また、ノード・コンタクト孔に対しては、下
層の配線層がＮ型ソース・ドレイン領域の他方からな
り、中間層の配線層がゲート電極およびビット線からな
り、上層の配線層がストレージノード電極からなり、Ｐ
型シリコン基板の表面に設けられた絶縁膜がフィールド
酸化膜およびゲート酸化膜からなり、中間層の配線層を
覆う層間絶縁膜が第１の層間絶縁膜およびビット線（お
よび第１の層間絶縁膜）を覆う第２の層間絶縁膜からな
る。
は、ビット・コンタクト孔並びにノード・コンタクト孔
がセルフアライン・コンタクト孔からなるＣＯＢ構造の
ＤＲＡＭを例にして行なうが、本第１の実施の形態の適
用はＤＲＡＭのビット・コンタクト孔並びにノード・コ
ンタクト孔にのみに限定されるものではなく、多層配線
構造全般に適用することが可能である。上記構造のＤＲ
ＡＭがＰ型シリコン基板に形成されているときには、ビ
ット・コンタクト孔に対しては、下層の配線層，中間層
の配線層および上層の配線層がＮ型ソース・ドレイン領
域の一方，ワード線を兼たゲート電極およびビット線か
らなり、Ｐ型シリコン基板の表面に設けられた絶縁膜が
フィールド酸化膜およびゲート酸化膜からなり、中間層
の配線層を覆う層間絶縁膜がゲート電極（およびフィー
ルド酸化膜，ゲート酸化膜）を覆う第１の層間絶縁膜と
からなる。また、ノード・コンタクト孔に対しては、下
層の配線層がＮ型ソース・ドレイン領域の他方からな
り、中間層の配線層がゲート電極およびビット線からな
り、上層の配線層がストレージノード電極からなり、Ｐ
型シリコン基板の表面に設けられた絶縁膜がフィールド
酸化膜およびゲート酸化膜からなり、中間層の配線層を
覆う層間絶縁膜が第１の層間絶縁膜およびビット線（お
よび第１の層間絶縁膜）を覆う第２の層間絶縁膜からな
る。
【００３２】（ＣＯＢ構造の）ＤＲＡＭの平面模式図で
ある図１と、ＤＲＡＭの断面模式図であり図１のＡＡ線
およびＢＢ線での断面模式図である図２（ａ）および図
２（ｂ）と、ＤＲＡＭの断面模式図であり図１のＣＣ線
およびＤＤ線での断面模式図である図３（ａ）および図
３（ｂ）とを参照すると、本第１の実施の形態の第１の
実施例によるセルフアライン・コンタクト孔を有したＤ
ＲＡＭは最小加工寸法が０．３μｍで形成され、（配
線）ピッチが０．８μｍであり、以下の構造になってい
る。なお、図１では素子形成領域にハッチングを施し、
図１，図２および図３ではキャパシタを構成する容量絶
縁膜とセルプレート電極との図示を省略してある。
ある図１と、ＤＲＡＭの断面模式図であり図１のＡＡ線
およびＢＢ線での断面模式図である図２（ａ）および図
２（ｂ）と、ＤＲＡＭの断面模式図であり図１のＣＣ線
およびＤＤ線での断面模式図である図３（ａ）および図
３（ｂ）とを参照すると、本第１の実施の形態の第１の
実施例によるセルフアライン・コンタクト孔を有したＤ
ＲＡＭは最小加工寸法が０．３μｍで形成され、（配
線）ピッチが０．８μｍであり、以下の構造になってい
る。なお、図１では素子形成領域にハッチングを施し、
図１，図２および図３ではキャパシタを構成する容量絶
縁膜とセルプレート電極との図示を省略してある。
【００３３】Ｐ型シリコン基板１０１の表面にはＴ字型
の素子形成領域が規則的に配置され、これら素子形成領
域をなすＰ型シリコン基板１０１の表面には膜厚１０ｎ
ｍ程度のゲート酸化膜１０３が設けられている。これら
素子形成領域を取り囲む素子分離領域をなすＰ型シリコ
ン基板１０１の表面には、例えばＬＯＣＯＳ型の膜厚３
００ｎｍ程度のフィールド酸化膜１０２が設けられてい
る。フィールド酸化膜１０２，ゲート酸化膜１０３の表
面には、ワード線を兼たゲート電極１０４が所定の方向
に平行に設けられている。これらゲート電極１０４の線
幅（ゲート長）と間隔とは例えばそれぞれ０．４μｍ程
度であり、これらゲート電極１０４は膜厚１００ｎｍ程
度のＮ型多結晶シリコン膜（図に明示せず）に膜厚１５
０ｎｍ程度のタングステンシリサイド膜（図に明示せ
ず）が積層されたタングステンポリサイド膜から構成さ
れている。それぞれの素子形成領域のＰ型シリコン基板
１０１の表面には、ゲート電極１０４およびフィールド
酸化膜１０２に自己整合的に１つのＮ型ソース・ドレイ
ン領域１０５と２つのＮ型ソース・ドレイン領域１０６
とが設けられている。Ｎ型ソース・ドレイン領域１０
５，１０６の最小線幅および最小間隔はそれぞれ０．４
μｍ程度である。
の素子形成領域が規則的に配置され、これら素子形成領
域をなすＰ型シリコン基板１０１の表面には膜厚１０ｎ
ｍ程度のゲート酸化膜１０３が設けられている。これら
素子形成領域を取り囲む素子分離領域をなすＰ型シリコ
ン基板１０１の表面には、例えばＬＯＣＯＳ型の膜厚３
００ｎｍ程度のフィールド酸化膜１０２が設けられてい
る。フィールド酸化膜１０２，ゲート酸化膜１０３の表
面には、ワード線を兼たゲート電極１０４が所定の方向
に平行に設けられている。これらゲート電極１０４の線
幅（ゲート長）と間隔とは例えばそれぞれ０．４μｍ程
度であり、これらゲート電極１０４は膜厚１００ｎｍ程
度のＮ型多結晶シリコン膜（図に明示せず）に膜厚１５
０ｎｍ程度のタングステンシリサイド膜（図に明示せ
ず）が積層されたタングステンポリサイド膜から構成さ
れている。それぞれの素子形成領域のＰ型シリコン基板
１０１の表面には、ゲート電極１０４およびフィールド
酸化膜１０２に自己整合的に１つのＮ型ソース・ドレイ
ン領域１０５と２つのＮ型ソース・ドレイン領域１０６
とが設けられている。Ｎ型ソース・ドレイン領域１０
５，１０６の最小線幅および最小間隔はそれぞれ０．４
μｍ程度である。
【００３４】ゲート電極１０４，フィールド酸化膜１０
２およびゲート酸化膜１０３を含めて、Ｐ型シリコン基
板１０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜１１０ａにより覆われている。層間絶縁膜１１０ａ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
１０１の表面からの層間絶縁膜１１０ａの膜厚は５００
ｎｍ程度である。層間絶縁膜１１０ａの上面と、ゲート
電極１０４を直接に覆う層間絶縁膜１１０ａの底面と
は、少なくとも酸化シリコン膜から構成されている。
２およびゲート酸化膜１０３を含めて、Ｐ型シリコン基
板１０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜１１０ａにより覆われている。層間絶縁膜１１０ａ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
１０１の表面からの層間絶縁膜１１０ａの膜厚は５００
ｎｍ程度である。層間絶縁膜１１０ａの上面と、ゲート
電極１０４を直接に覆う層間絶縁膜１１０ａの底面と
は、少なくとも酸化シリコン膜から構成されている。
【００３５】層間絶縁膜１１０ａには、この層間絶縁膜
１１０ａの表面から層間絶縁膜１１０ａおよびゲート酸
化膜１０３を貫通してＮ型ソース・ドレイン領域１０５
に達するビット・コンタクト孔１１１が設けられてい
る。ビット・コンタクト孔１１１は、ゲート電極１０４
に対して自己整合的に形成され，ゲート電極１０４の空
隙部の層間絶縁膜１１０ａを貫通している。（層間絶縁
膜１１０ａの上面における）ビット・コンタクト孔１１
１の上端の口径は０．５μｍ程度であるが、ゲート電極
１０４の上面より下位でのビット・コンタクト孔１１１
の最小口径（ゲート電極１０４に直交する方向での口
径）は（ゲート電極１０４の間隔に等しく）０．４μｍ
程度になっている。これらのビット・コンタクト孔１１
１により、ゲート電極１０４の上面並びに側面の一部が
露出される。
１１０ａの表面から層間絶縁膜１１０ａおよびゲート酸
化膜１０３を貫通してＮ型ソース・ドレイン領域１０５
に達するビット・コンタクト孔１１１が設けられてい
る。ビット・コンタクト孔１１１は、ゲート電極１０４
に対して自己整合的に形成され，ゲート電極１０４の空
隙部の層間絶縁膜１１０ａを貫通している。（層間絶縁
膜１１０ａの上面における）ビット・コンタクト孔１１
１の上端の口径は０．５μｍ程度であるが、ゲート電極
１０４の上面より下位でのビット・コンタクト孔１１１
の最小口径（ゲート電極１０４に直交する方向での口
径）は（ゲート電極１０４の間隔に等しく）０．４μｍ
程度になっている。これらのビット・コンタクト孔１１
１により、ゲート電極１０４の上面並びに側面の一部が
露出される。
【００３６】ビット・コンタクト孔１１１の側面は、膜
厚３０ｎｍ程度の（酸化シリコン膜からなり，第１の絶
縁膜スペーサである）酸化シリコン膜スペーサ１１２に
より、直接に覆われている。さらに、酸化シリコン膜ス
ペーサ１１２の表面は、（熱処理によりリフローされた
ＢＰＳＧ膜からなり，第２の絶縁膜スペーサである）Ｂ
ＰＳＧ膜スペーサ１１４ａにより覆われている。ＢＰＳ
Ｇ膜スペーサ１１４ａの最大膜厚は１００ｎｍ前後であ
る。ビット・コンタクト孔１１１の底面になる部分での
Ｎ型ソース・ドレイン領域１０５の表面では、酸化シリ
コン膜スペーサ１１２はＢＰＳＧ膜スペーサ１１４ａに
自己整合的に開口されている。酸化シリコン膜スペーサ
１１２を設けるのは、ＢＰＳＧ膜スペーサ１１４ａから
のボロン（Ｂ），燐（Ｐ）の（ビット・コンタクト孔１
１１により露出した）ゲート電極１０３並びにＮ型ソー
ス・ドレイン領域１０５の表面への拡散を阻止するため
である〔図２（ａ），図２（ｂ）〕。
厚３０ｎｍ程度の（酸化シリコン膜からなり，第１の絶
縁膜スペーサである）酸化シリコン膜スペーサ１１２に
より、直接に覆われている。さらに、酸化シリコン膜ス
ペーサ１１２の表面は、（熱処理によりリフローされた
ＢＰＳＧ膜からなり，第２の絶縁膜スペーサである）Ｂ
ＰＳＧ膜スペーサ１１４ａにより覆われている。ＢＰＳ
Ｇ膜スペーサ１１４ａの最大膜厚は１００ｎｍ前後であ
る。ビット・コンタクト孔１１１の底面になる部分での
Ｎ型ソース・ドレイン領域１０５の表面では、酸化シリ
コン膜スペーサ１１２はＢＰＳＧ膜スペーサ１１４ａに
自己整合的に開口されている。酸化シリコン膜スペーサ
１１２を設けるのは、ＢＰＳＧ膜スペーサ１１４ａから
のボロン（Ｂ），燐（Ｐ）の（ビット・コンタクト孔１
１１により露出した）ゲート電極１０３並びにＮ型ソー
ス・ドレイン領域１０５の表面への拡散を阻止するため
である〔図２（ａ），図２（ｂ）〕。
【００３７】層間絶縁膜１１０ａの表面には、ビット・
コンタクト孔１１１を介してＮ型ソース・ドレイン領域
１０５に接続されるビット線１１７が、ゲート電極１０
４と直交する方向に平行に設けられている。ビット線１
１７は、ゲート電極１０４と同様に、膜厚１００ｎｍ程
度のＮ型多結晶シリコン膜１３６に膜厚１５０ｎｍ程度
のタングステンシリサイド膜１３７が積層されたタング
ステンポリサイド膜から構成されている。ビット線１１
７の配線ピッチは０．８μｍ程度であり、ビット・コン
タクト孔１１１の部分でのビット線１１７の線幅および
間隔は０．５μｍ程度および０．３μｍ程度であり、ビ
ット・コンタクト孔１１１を除いた部分でのビット線１
１７の線幅および間隔はそれぞれ０．４μｍ程度であ
る。これらビット線１１７を含めて、層間絶縁膜１１０
ａの表面は、酸化シリコン系絶縁膜からなる層間絶縁膜
１２０ａにより覆われている。層間絶縁膜１２０ａの表
面（上面）も平坦化されており、層間絶縁膜１１０ａの
表面からの層間絶縁膜１２０ａの膜厚は３５０ｎｍ程度
である。層間絶縁膜１２０ａの上面とビット線１１７を
直接に覆う層間絶縁膜１２０ａの底面とは、少なくとも
酸化シリコン膜から形成されている〔図１，図２
（ａ），図２（ｂ）〕。
コンタクト孔１１１を介してＮ型ソース・ドレイン領域
１０５に接続されるビット線１１７が、ゲート電極１０
４と直交する方向に平行に設けられている。ビット線１
１７は、ゲート電極１０４と同様に、膜厚１００ｎｍ程
度のＮ型多結晶シリコン膜１３６に膜厚１５０ｎｍ程度
のタングステンシリサイド膜１３７が積層されたタング
ステンポリサイド膜から構成されている。ビット線１１
７の配線ピッチは０．８μｍ程度であり、ビット・コン
タクト孔１１１の部分でのビット線１１７の線幅および
間隔は０．５μｍ程度および０．３μｍ程度であり、ビ
ット・コンタクト孔１１１を除いた部分でのビット線１
１７の線幅および間隔はそれぞれ０．４μｍ程度であ
る。これらビット線１１７を含めて、層間絶縁膜１１０
ａの表面は、酸化シリコン系絶縁膜からなる層間絶縁膜
１２０ａにより覆われている。層間絶縁膜１２０ａの表
面（上面）も平坦化されており、層間絶縁膜１１０ａの
表面からの層間絶縁膜１２０ａの膜厚は３５０ｎｍ程度
である。層間絶縁膜１２０ａの上面とビット線１１７を
直接に覆う層間絶縁膜１２０ａの底面とは、少なくとも
酸化シリコン膜から形成されている〔図１，図２
（ａ），図２（ｂ）〕。
【００３８】層間絶縁膜１２０ａには、これの表面から
この層間絶縁膜１２０ａ，１１０ａおよびゲート酸化膜
１０３を貫通してＮ型ソース・ドレイン領域１０６に達
するノード・コンタクト孔１２１が設けられている。ノ
ード・コンタクト孔１２１は、ビット線１１７に対して
自己整合的に形成されて，ビット線１１７の空隙部の層
間絶縁膜１２０ａを貫通し、さらに、ゲート電極１０４
に対して自己整合的に形成されて，ゲート電極１０４の
空隙部の層間絶縁膜１１０ａを貫通している。（層間絶
縁膜１２０ａの上面における）ノード・コンタクト孔１
２１の上端での口径は０．５μｍ程度であり、ビット線
１１７の上面からゲート電極１０４の上面までの間での
ノード・コンタクト孔１２１の最小口径は０．４μｍ程
度であり、ゲート電極１０４の上面より下位でのノード
・コンタクト孔１２１の口径は０．４μｍ程度である。
これらのノード・コンタクト孔１２１により、ビット線
１１７の上面並びに側面の一部と、ゲート電極１０４の
上面並びに側面の一部とが露出される。
この層間絶縁膜１２０ａ，１１０ａおよびゲート酸化膜
１０３を貫通してＮ型ソース・ドレイン領域１０６に達
するノード・コンタクト孔１２１が設けられている。ノ
ード・コンタクト孔１２１は、ビット線１１７に対して
自己整合的に形成されて，ビット線１１７の空隙部の層
間絶縁膜１２０ａを貫通し、さらに、ゲート電極１０４
に対して自己整合的に形成されて，ゲート電極１０４の
空隙部の層間絶縁膜１１０ａを貫通している。（層間絶
縁膜１２０ａの上面における）ノード・コンタクト孔１
２１の上端での口径は０．５μｍ程度であり、ビット線
１１７の上面からゲート電極１０４の上面までの間での
ノード・コンタクト孔１２１の最小口径は０．４μｍ程
度であり、ゲート電極１０４の上面より下位でのノード
・コンタクト孔１２１の口径は０．４μｍ程度である。
これらのノード・コンタクト孔１２１により、ビット線
１１７の上面並びに側面の一部と、ゲート電極１０４の
上面並びに側面の一部とが露出される。
【００３９】ノード・コンタクト孔１２１の側面は、膜
厚３０ｎｍ程度の（酸化シリコン膜からなり、第１の絶
縁膜スペーサである）酸化シリコン膜スペーサ１２２に
より、直接に覆われている。さらに、酸化シリコン膜ス
ペーサ１２２の表面も、（熱処理によりリフローされた
ＢＰＳＧ膜からなり，第２の絶縁膜スペーサである）Ｂ
ＰＳＧ膜スペーサ１２４ａにより覆われている。ＢＰＳ
Ｇ膜スペーサ１２４ａの最大膜厚も１００ｎｍ前後であ
る。ノード・コンタクト孔１２１の底面になる部分での
Ｎ型ソース・ドレイン領域１０６の表面でも、酸化シリ
コン膜スペーサ１２２はＢＰＳＧ膜スペーサ１２４ａに
自己整合的に開口されている。酸化シリコン膜スペーサ
１２２を設けるのも、ＢＰＳＧ膜スペーサ１２４ａから
のボロンおよび燐の（ノード・コンタクト孔１２１によ
り露出した）ビット線１１７，ゲート電極１０３並びに
Ｎ型ソース・ドレイン領域１０５の表面への拡散を阻止
するためである〔図３（ａ），図３（ｂ）〕。
厚３０ｎｍ程度の（酸化シリコン膜からなり、第１の絶
縁膜スペーサである）酸化シリコン膜スペーサ１２２に
より、直接に覆われている。さらに、酸化シリコン膜ス
ペーサ１２２の表面も、（熱処理によりリフローされた
ＢＰＳＧ膜からなり，第２の絶縁膜スペーサである）Ｂ
ＰＳＧ膜スペーサ１２４ａにより覆われている。ＢＰＳ
Ｇ膜スペーサ１２４ａの最大膜厚も１００ｎｍ前後であ
る。ノード・コンタクト孔１２１の底面になる部分での
Ｎ型ソース・ドレイン領域１０６の表面でも、酸化シリ
コン膜スペーサ１２２はＢＰＳＧ膜スペーサ１２４ａに
自己整合的に開口されている。酸化シリコン膜スペーサ
１２２を設けるのも、ＢＰＳＧ膜スペーサ１２４ａから
のボロンおよび燐の（ノード・コンタクト孔１２１によ
り露出した）ビット線１１７，ゲート電極１０３並びに
Ｎ型ソース・ドレイン領域１０５の表面への拡散を阻止
するためである〔図３（ａ），図３（ｂ）〕。
【００４０】層間絶縁膜１２０ａの表面には、ノード・
コンタクト孔１２１を介してＮ型ソース・ドレイン領域
１０６に接続されるストレージノード電極１２７が設け
られている。ストレージノード電極１２７は層間絶縁膜
１２０ａの表面（上面）上での膜厚が７００ｎｍ程度の
Ｎ型多結晶シリコン膜から構成されている。ストレージ
ノード電極１２７の長手方向はビット線１１７に平行で
あり、ストレージノード電極１２７の長さ，幅および間
隔は１．３μｍ，０．５μｍ程度および０．３μｍ程度
であり、ビット線１１７に平行な方向およびゲート電極
１０４に平行な方向でのストレージノード電極１２７の
ピッチは１．６μｍ程度および０．８μｍ程度である。
図示は省略するが、ストレージノード電極１２７並びに
層間絶縁膜１２０ａの露出表面には容量絶縁膜が設けら
れ、容量絶縁膜の表面にはセルプレート電極が設けられ
ている〔図１，図３（ａ），図３（ｂ）〕。
コンタクト孔１２１を介してＮ型ソース・ドレイン領域
１０６に接続されるストレージノード電極１２７が設け
られている。ストレージノード電極１２７は層間絶縁膜
１２０ａの表面（上面）上での膜厚が７００ｎｍ程度の
Ｎ型多結晶シリコン膜から構成されている。ストレージ
ノード電極１２７の長手方向はビット線１１７に平行で
あり、ストレージノード電極１２７の長さ，幅および間
隔は１．３μｍ，０．５μｍ程度および０．３μｍ程度
であり、ビット線１１７に平行な方向およびゲート電極
１０４に平行な方向でのストレージノード電極１２７の
ピッチは１．６μｍ程度および０．８μｍ程度である。
図示は省略するが、ストレージノード電極１２７並びに
層間絶縁膜１２０ａの露出表面には容量絶縁膜が設けら
れ、容量絶縁膜の表面にはセルプレート電極が設けられ
ている〔図１，図３（ａ），図３（ｂ）〕。
【００４１】図１〜図３と、図１のＡＡ線，ＢＢ線，Ｃ
Ｃ線およびＤＤ線での製造工程の断面模式図である図
４，図５，図６および図７とを併せて参照すると、本第
１の実施の形態の本第１の実施例によるＤＲＡＭの製造
方法の概要は以下のとおりになる。なお、ここでのフォ
トリソグラフィにおけるアライメント・マージンは０．
０５μ（５０ｎｍ）程度である。
Ｃ線およびＤＤ線での製造工程の断面模式図である図
４，図５，図６および図７とを併せて参照すると、本第
１の実施の形態の本第１の実施例によるＤＲＡＭの製造
方法の概要は以下のとおりになる。なお、ここでのフォ
トリソグラフィにおけるアライメント・マージンは０．
０５μ（５０ｎｍ）程度である。
【００４２】まず、例えば選択酸化により膜厚３００ｎ
ｍ程度のフィールド酸化膜１０２がＰ型シリコン基板１
０１の表面の素子分離領域に形成され、熱酸化により膜
厚１０ｎｍ程度のゲート酸化膜１０３がＰ型シリコン基
板１０１の表面の素子形成領域に形成される。全面に膜
厚１００ｎｍ程度のＮ型多結晶シリコン膜と膜厚１５０
ｎｍ程度のタングステンシリサイド膜とが順次形成さ
れ、これらタングステンシリサイド膜，Ｎ型多結晶シリ
コン膜が順次異方性エッチングによりパターニングされ
てゲート電極１０４が形成される。ゲート電極１０４，
フィールド酸化膜１０２をマスクにした砒素等のイオン
注入により、Ｎ型ソース・ドレイン領域１０５，１０６
が、Ｐ型シリコン基板１０１の表面の素子形成領域に形
成される。例えば高温気相成長によるＨＴＯ膜，ＴＥＯ
Ｓを主原料ガスとしたＢＰＳＧ膜が全面に形成される。
このＢＰＳＧ膜の燐およびボロンの濃度は、例えば４．
２ｍｏｌ％程度および９．４ｍｏｌ％程度である。８５
０℃程度の熱処理によりＢＰＳＧ膜がリフローされ、さ
らにＣＭＰによりＢＰＳＧ膜の表面が平坦化された後、
全面に膜厚１００ｎｍ程度の酸化シリコン膜が形成され
て、５２０ｎｍ程度の（Ｐ型シリコン基板３０１の表面
からの高さに相当する）膜厚を有した第１の層間絶縁膜
１１０が形成される。
ｍ程度のフィールド酸化膜１０２がＰ型シリコン基板１
０１の表面の素子分離領域に形成され、熱酸化により膜
厚１０ｎｍ程度のゲート酸化膜１０３がＰ型シリコン基
板１０１の表面の素子形成領域に形成される。全面に膜
厚１００ｎｍ程度のＮ型多結晶シリコン膜と膜厚１５０
ｎｍ程度のタングステンシリサイド膜とが順次形成さ
れ、これらタングステンシリサイド膜，Ｎ型多結晶シリ
コン膜が順次異方性エッチングによりパターニングされ
てゲート電極１０４が形成される。ゲート電極１０４，
フィールド酸化膜１０２をマスクにした砒素等のイオン
注入により、Ｎ型ソース・ドレイン領域１０５，１０６
が、Ｐ型シリコン基板１０１の表面の素子形成領域に形
成される。例えば高温気相成長によるＨＴＯ膜，ＴＥＯ
Ｓを主原料ガスとしたＢＰＳＧ膜が全面に形成される。
このＢＰＳＧ膜の燐およびボロンの濃度は、例えば４．
２ｍｏｌ％程度および９．４ｍｏｌ％程度である。８５
０℃程度の熱処理によりＢＰＳＧ膜がリフローされ、さ
らにＣＭＰによりＢＰＳＧ膜の表面が平坦化された後、
全面に膜厚１００ｎｍ程度の酸化シリコン膜が形成され
て、５２０ｎｍ程度の（Ｐ型シリコン基板３０１の表面
からの高さに相当する）膜厚を有した第１の層間絶縁膜
１１０が形成される。
【００４３】次に、フォトレジスト・パターンをマスク
に用いて多結晶シリコン膜およびタングステンシリサイ
ド膜等に対して選択性の高い異方性エッチングにより層
間絶縁膜１１０およびゲート酸化膜１０３が順次エッチ
ングされて、層間絶縁膜１１０の表面（上面）からＮ型
ソース・ドレイン領域１０５に達するビット・コンタク
ト孔１１１が形成される。このとき、ビット・コンタク
ト孔１１１により露出されるゲート電極１０４の上面の
スリット幅は（アライメント・マージンを無視するなら
ば）０．０５μｍ（５０ｎｍ）程度になる。ＴＥＯＳ
（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）と酸素（Ｏ2 ）とを原料にし
たＬＰＣＶＤにより、全面に膜厚３０ｎｍ程度の酸化シ
リコン膜１３２が形成される。酸化シリコン膜１３２の
形成にＬＰＣＶＤを採用するのは、段差被覆性に優れて
いるためである。さらに、ＴＥＯＳとＴＭＰ（ＰＯ（Ｏ
ＣＨ3 ）3 ）とＴＭＢ（Ｂ（ＯＣＨ3 ）3 ）とＯ2 とを
原料としたＬＰＣＶＤにより、全面に膜厚１００ｎｍ程
度のＢＰＳＧ膜１３４ａが形成される。ビット・コンタ
クト孔１１１により露出したＮ型ソース・ドレイン領域
１０５およびゲート電極１０４の表面に対して、ＢＰＳ
Ｇ膜１３４ａからの燐およびボロンの拡散を酸化シリコ
ン膜１３２により阻止するためには、酸化シリコン膜１
３２（がＣＶＤにより形成されている場合でもこれ）の
膜厚が３０ｎｍ程度あれば十分である。ＢＰＳＧ膜１３
４ａの燐およびボロンの濃度は、上記層間絶縁膜１１０
を構成するＢＰＳＧ膜の燐およびボロンの濃度よりそれ
ぞれ低く、例えば２．５ｍｏｌ％程度および４．３ｍｏ
ｌ％程度である。この段階では、ビット・コンタクト孔
１１１の側面を覆う部分でのＢＰＳＧ膜１３４ａの表面
にも、ビット・コンタクト孔１１１により露出された部
分でのゲート電極１０４に基ずく段部形状が（緩和され
てはいるものの）残存する〔図４（ａ），図５
（ａ）〕。
に用いて多結晶シリコン膜およびタングステンシリサイ
ド膜等に対して選択性の高い異方性エッチングにより層
間絶縁膜１１０およびゲート酸化膜１０３が順次エッチ
ングされて、層間絶縁膜１１０の表面（上面）からＮ型
ソース・ドレイン領域１０５に達するビット・コンタク
ト孔１１１が形成される。このとき、ビット・コンタク
ト孔１１１により露出されるゲート電極１０４の上面の
スリット幅は（アライメント・マージンを無視するなら
ば）０．０５μｍ（５０ｎｍ）程度になる。ＴＥＯＳ
（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）と酸素（Ｏ2 ）とを原料にし
たＬＰＣＶＤにより、全面に膜厚３０ｎｍ程度の酸化シ
リコン膜１３２が形成される。酸化シリコン膜１３２の
形成にＬＰＣＶＤを採用するのは、段差被覆性に優れて
いるためである。さらに、ＴＥＯＳとＴＭＰ（ＰＯ（Ｏ
ＣＨ3 ）3 ）とＴＭＢ（Ｂ（ＯＣＨ3 ）3 ）とＯ2 とを
原料としたＬＰＣＶＤにより、全面に膜厚１００ｎｍ程
度のＢＰＳＧ膜１３４ａが形成される。ビット・コンタ
クト孔１１１により露出したＮ型ソース・ドレイン領域
１０５およびゲート電極１０４の表面に対して、ＢＰＳ
Ｇ膜１３４ａからの燐およびボロンの拡散を酸化シリコ
ン膜１３２により阻止するためには、酸化シリコン膜１
３２（がＣＶＤにより形成されている場合でもこれ）の
膜厚が３０ｎｍ程度あれば十分である。ＢＰＳＧ膜１３
４ａの燐およびボロンの濃度は、上記層間絶縁膜１１０
を構成するＢＰＳＧ膜の燐およびボロンの濃度よりそれ
ぞれ低く、例えば２．５ｍｏｌ％程度および４．３ｍｏ
ｌ％程度である。この段階では、ビット・コンタクト孔
１１１の側面を覆う部分でのＢＰＳＧ膜１３４ａの表面
にも、ビット・コンタクト孔１１１により露出された部
分でのゲート電極１０４に基ずく段部形状が（緩和され
てはいるものの）残存する〔図４（ａ），図５
（ａ）〕。
【００４４】次に、例えば８５０℃程度の窒素（Ｎ2 ）
雰囲気で１０分間程度の熱処理が行なわれ、ＢＰＳＧ膜
１３４ａがリフローされでＢＰＳＧ膜１３４ａａにな
る。この熱処理により、ビット・コンタクト孔１１１の
側面を覆う部分でのＢＰＳＧ膜１３４ａａの表面は、
（ビット・コンタクト孔１１１により露出された部分で
のゲート電極１０４に基ずく）段部形状の影響をほとん
ど受けなくなる。上述したように層間絶縁膜１１０を構
成するＢＰＳＧ膜に比べてＰＳＧ膜１３４ａ（ＢＰＳＧ
膜１３４ａａ）の燐およびボロンの濃度を低く設定する
ことにより、このリフローに際して、ビット・コンタク
ト孔１１１の底面直上でのＢＰＳＧ膜１３４ａａの膜厚
が厚くなりすぎないように制御することが容易になる
〔図４（ｂ），図５（ｂ）〕。
雰囲気で１０分間程度の熱処理が行なわれ、ＢＰＳＧ膜
１３４ａがリフローされでＢＰＳＧ膜１３４ａａにな
る。この熱処理により、ビット・コンタクト孔１１１の
側面を覆う部分でのＢＰＳＧ膜１３４ａａの表面は、
（ビット・コンタクト孔１１１により露出された部分で
のゲート電極１０４に基ずく）段部形状の影響をほとん
ど受けなくなる。上述したように層間絶縁膜１１０を構
成するＢＰＳＧ膜に比べてＰＳＧ膜１３４ａ（ＢＰＳＧ
膜１３４ａａ）の燐およびボロンの濃度を低く設定する
ことにより、このリフローに際して、ビット・コンタク
ト孔１１１の底面直上でのＢＰＳＧ膜１３４ａａの膜厚
が厚くなりすぎないように制御することが容易になる
〔図４（ｂ），図５（ｂ）〕。
【００４５】次に、ＢＰＳＧ膜１３４ａａと酸化シリコ
ン膜１３２とが異方性エッチングにより順次エッチバッ
クされて、ビット・コンタクト孔１１１の側面を直接に
覆う酸化シリコン膜スペーサ１１２と酸化シリコン膜ス
ペーサ１１２の表面を直接に覆うＢＰＳＧ膜スペーサ１
１４ａとが形成される。これとともに、層間絶縁膜１１
０もエッチバックされて、膜厚５００ｎｍ程度の層間絶
縁膜１１０ａになる。この異方性エッチンは、例えば１
０Ｐａの真空度，１８５０Ｗのパワーのもとで、３２ｓ
ｃｃｍのテトラフルオロメタン（ＣＦ4 ）と８８ｓｃｃ
ｍのトリフルオロメタン（ＣＨＦ3 ）との混合ガスをエ
ッチング・ガスに用いて行なわれる。この他に、ＣＦ4
と一酸化炭素（ＣＯ）との混合ガス，オクタフルオロシ
クロブタン（Ｃ4 Ｆ8 ）とＣＯとの混合ガス等をエッチ
ング・ガスに用いてもよい。ビット・コンタクト孔１１
１の底面において、酸化シリコン膜スペーサ１１２に覆
われずに露出しているＮ型ソース・ドレイン領域１０５
の最小幅は、０．１４μｍ（１４０ｎｍ）前後程度にな
る。ビット・コンタクト孔１１１により露出されたゲー
ト電極１０４による段部近傍の部分でも、ＢＰＳＧ膜ス
ペーサ１１４ａの幅（厚さ）は３０ｎｍ〜５０ｎｍ程度
（この幅のゆらぎは、フォトリソグラフィ工程における
アライメント精度のゆらぎそのものではなく、これを減
衰縮小した形態で、影響を受けている）になっている
〔図１，図２（ａ），図２（ｂ），図４（ｃ），図５
（ｃ）〕。
ン膜１３２とが異方性エッチングにより順次エッチバッ
クされて、ビット・コンタクト孔１１１の側面を直接に
覆う酸化シリコン膜スペーサ１１２と酸化シリコン膜ス
ペーサ１１２の表面を直接に覆うＢＰＳＧ膜スペーサ１
１４ａとが形成される。これとともに、層間絶縁膜１１
０もエッチバックされて、膜厚５００ｎｍ程度の層間絶
縁膜１１０ａになる。この異方性エッチンは、例えば１
０Ｐａの真空度，１８５０Ｗのパワーのもとで、３２ｓ
ｃｃｍのテトラフルオロメタン（ＣＦ4 ）と８８ｓｃｃ
ｍのトリフルオロメタン（ＣＨＦ3 ）との混合ガスをエ
ッチング・ガスに用いて行なわれる。この他に、ＣＦ4
と一酸化炭素（ＣＯ）との混合ガス，オクタフルオロシ
クロブタン（Ｃ4 Ｆ8 ）とＣＯとの混合ガス等をエッチ
ング・ガスに用いてもよい。ビット・コンタクト孔１１
１の底面において、酸化シリコン膜スペーサ１１２に覆
われずに露出しているＮ型ソース・ドレイン領域１０５
の最小幅は、０．１４μｍ（１４０ｎｍ）前後程度にな
る。ビット・コンタクト孔１１１により露出されたゲー
ト電極１０４による段部近傍の部分でも、ＢＰＳＧ膜ス
ペーサ１１４ａの幅（厚さ）は３０ｎｍ〜５０ｎｍ程度
（この幅のゆらぎは、フォトリソグラフィ工程における
アライメント精度のゆらぎそのものではなく、これを減
衰縮小した形態で、影響を受けている）になっている
〔図１，図２（ａ），図２（ｂ），図４（ｃ），図５
（ｃ）〕。
【００４６】次に、ＬＰＣＶＤ等により、全面に膜厚１
００ｎｍ程度のＮ型多結晶シリコン膜１３６が形成され
る。さらに、全面に膜厚１５０ｎｍ程度のタングステン
シリサイド膜１３７が形成される。異方性エッチングに
よりタングステンシリサイド膜１３７，Ｎ型多結晶シリ
コン膜１３６が順次パターニングされて、ビット・コン
タクト孔１１１を介してＮ型ソース・ドレイン領域１０
５に接続されるビット線１１７が形成される。ビット線
１１７の構成にＮ型多結晶シリコン膜１３６が含まれる
のは、ＬＰＣＶＤを含めて形成されるによるＮ型多結晶
シリコン膜１３６がビット・コンタクト孔１１１におけ
る段差被覆性に優れていることの他に、ＢＰＳＧ膜スペ
ーサ１１４ａに直接にタングステンシリサイド膜１３７
が接触することによる信頼性上の問題を回避するためで
ある〔図１，図２（ａ），図２（ｂ）〕。
００ｎｍ程度のＮ型多結晶シリコン膜１３６が形成され
る。さらに、全面に膜厚１５０ｎｍ程度のタングステン
シリサイド膜１３７が形成される。異方性エッチングに
よりタングステンシリサイド膜１３７，Ｎ型多結晶シリ
コン膜１３６が順次パターニングされて、ビット・コン
タクト孔１１１を介してＮ型ソース・ドレイン領域１０
５に接続されるビット線１１７が形成される。ビット線
１１７の構成にＮ型多結晶シリコン膜１３６が含まれる
のは、ＬＰＣＶＤを含めて形成されるによるＮ型多結晶
シリコン膜１３６がビット・コンタクト孔１１１におけ
る段差被覆性に優れていることの他に、ＢＰＳＧ膜スペ
ーサ１１４ａに直接にタングステンシリサイド膜１３７
が接触することによる信頼性上の問題を回避するためで
ある〔図１，図２（ａ），図２（ｂ）〕。
【００４７】ビット・コンタクト孔１１１を充填するビ
ット線１１７とゲート電極１０４との絶縁分離は、酸化
シリコン膜スペーサ１１２およびＢＰＳＧ膜スペーサ１
１４ａからなる積層絶縁膜スペーサによりなされてい
る。この積層絶縁膜スペーサの膜厚の最っとも薄い部分
はビット・コンタクト孔１１１により露出されたゲート
電極１０４による段部近傍を覆う部分であり、この部分
での膜厚は６０ｎｍ〜８０ｎｍ程度である。上記ビット
線１１７とゲート電極１０４との絶縁分離に必要な絶縁
膜の膜厚は３０ｎｍ程度あれば十分であることから、上
記段部近傍における絶縁分離に支障は生じない。
ット線１１７とゲート電極１０４との絶縁分離は、酸化
シリコン膜スペーサ１１２およびＢＰＳＧ膜スペーサ１
１４ａからなる積層絶縁膜スペーサによりなされてい
る。この積層絶縁膜スペーサの膜厚の最っとも薄い部分
はビット・コンタクト孔１１１により露出されたゲート
電極１０４による段部近傍を覆う部分であり、この部分
での膜厚は６０ｎｍ〜８０ｎｍ程度である。上記ビット
線１１７とゲート電極１０４との絶縁分離に必要な絶縁
膜の膜厚は３０ｎｍ程度あれば十分であることから、上
記段部近傍における絶縁分離に支障は生じない。
【００４８】続いて、上記層間絶縁膜１１０と同様の方
法により、膜厚３７０ｎｍ程度の層間絶縁膜１２０が形
成される。次に、上記ビット・コンタクト孔１１１の形
成と同様の異方性エッチングにより層間絶縁膜１２０，
１１０ａおよびゲート酸化膜１０３が順次エッチングさ
れて、層間絶縁膜１２０の表面（上面）からＮ型ソース
・ドレイン領域１０６に達するノード・コンタクト孔１
２１が形成される。このとき、ノード・コンタクト孔１
２１により露出されるビット線１１７並びにゲート電極
１０４の上面のスリット幅は（アライメント・マージン
を無視するならば）それぞれ０．０５μｍ（５０ｎｍ）
程度になる。ＬＰＣＶＤにより、全面に膜厚３０ｎｍ程
度の酸化シリコン膜１４２と膜厚１００ｎｍ程度のＢＰ
ＳＧ膜１４４ａが順次形成される。ＢＰＳＧ膜１４４ａ
の燐およびボロンの濃度は、層間絶縁膜１３４ａの燐お
よびボロンの濃度よりそれぞれさらに低く、例えば１．
８ｍｏｌ％程度および３．９ｍｏｌ％程度に設定されて
いる。この段階では、ノード・コンタクト孔１２１の側
面を覆う部分でのＢＰＳＧ膜１４４ａの表面にも、ノー
ド・コンタクト孔１２１により露出された部分でのビッ
ト線１１７およびゲート電極１０４に基ずく段部形状が
（緩和されてはいるものの）残存する〔図６（ａ），図
７（ａ）〕。
法により、膜厚３７０ｎｍ程度の層間絶縁膜１２０が形
成される。次に、上記ビット・コンタクト孔１１１の形
成と同様の異方性エッチングにより層間絶縁膜１２０，
１１０ａおよびゲート酸化膜１０３が順次エッチングさ
れて、層間絶縁膜１２０の表面（上面）からＮ型ソース
・ドレイン領域１０６に達するノード・コンタクト孔１
２１が形成される。このとき、ノード・コンタクト孔１
２１により露出されるビット線１１７並びにゲート電極
１０４の上面のスリット幅は（アライメント・マージン
を無視するならば）それぞれ０．０５μｍ（５０ｎｍ）
程度になる。ＬＰＣＶＤにより、全面に膜厚３０ｎｍ程
度の酸化シリコン膜１４２と膜厚１００ｎｍ程度のＢＰ
ＳＧ膜１４４ａが順次形成される。ＢＰＳＧ膜１４４ａ
の燐およびボロンの濃度は、層間絶縁膜１３４ａの燐お
よびボロンの濃度よりそれぞれさらに低く、例えば１．
８ｍｏｌ％程度および３．９ｍｏｌ％程度に設定されて
いる。この段階では、ノード・コンタクト孔１２１の側
面を覆う部分でのＢＰＳＧ膜１４４ａの表面にも、ノー
ド・コンタクト孔１２１により露出された部分でのビッ
ト線１１７およびゲート電極１０４に基ずく段部形状が
（緩和されてはいるものの）残存する〔図６（ａ），図
７（ａ）〕。
【００４９】次に、例えば８００℃程度のＮ2 雰囲気で
３０分間程度の熱処理が行なわれ、ＢＰＳＧ膜１４４ａ
がリフローされでＢＰＳＧ膜１４４ａａになる。この熱
処理により、ノード・コンタクト孔１２１の側面を覆う
部分でのＢＰＳＧ膜１４４ａａの表面は、（ノード・コ
ンタクト孔１２１により露出された部分でのビット線１
１７およびゲート電極１０４に基ずく）段部形状の影響
をほとんど受けなくなる。上述したようにＢＰＳＧ膜１
３４ａを構成するＢＰＳＧ膜に比べてＢＰＳＧ膜１４４
ａ（ＢＰＳＧ膜１４４ａａ）の燐およびボロンの濃度を
低く設定するのは、ノード・コンタクト孔１２１の方が
ビット・コンタクト孔１１１よりアスペクト比が高いた
めであり、このようにするならばノード・コンタクト孔
１２１の底面直上でのＢＰＳＧ膜１４４ａａの膜厚の制
御が容易になる〔図６（ｂ），図７（ｂ）〕。
３０分間程度の熱処理が行なわれ、ＢＰＳＧ膜１４４ａ
がリフローされでＢＰＳＧ膜１４４ａａになる。この熱
処理により、ノード・コンタクト孔１２１の側面を覆う
部分でのＢＰＳＧ膜１４４ａａの表面は、（ノード・コ
ンタクト孔１２１により露出された部分でのビット線１
１７およびゲート電極１０４に基ずく）段部形状の影響
をほとんど受けなくなる。上述したようにＢＰＳＧ膜１
３４ａを構成するＢＰＳＧ膜に比べてＢＰＳＧ膜１４４
ａ（ＢＰＳＧ膜１４４ａａ）の燐およびボロンの濃度を
低く設定するのは、ノード・コンタクト孔１２１の方が
ビット・コンタクト孔１１１よりアスペクト比が高いた
めであり、このようにするならばノード・コンタクト孔
１２１の底面直上でのＢＰＳＧ膜１４４ａａの膜厚の制
御が容易になる〔図６（ｂ），図７（ｂ）〕。
【００５０】次に、ＢＰＳＧ膜１４４ａａと酸化シリコ
ン膜１４２とが異方性エッチングにより順次エッチバッ
クされて、ノード・コンタクト孔１２１の側面を直接に
覆う酸化シリコン膜スペーサ１２２と酸化シリコン膜ス
ペーサ１２２の表面を直接に覆うＢＰＳＧ膜スペーサ１
２４ａとが形成される。これとともに、層間絶縁膜１２
０もエッチバックされて、膜厚３５０ｎｍ程度の層間絶
縁膜１２０ａになる。ノード・コンタクト孔１２１の底
面において、酸化シリコン膜スペーサ１２２およびＢＰ
ＳＧ膜スペーサ１２４ａに覆われずに露出しているＮ型
ソース・ドレイン領域１０６は、０．１４μｍ□（１４
０ｎｍ□）前後程度になる。（ノード・コンタクト孔１
２１により露出された）ビット線１１７およびゲート電
極１０４による段部近傍の部分でも、ＢＰＳＧ膜スペー
サ１２４ａの幅（厚さ）はそれぞれ２０ｎｍ〜４０ｎｍ
程度および３０ｎｍ〜５０ｎｍ程度になっている。これ
らの部分での積層絶縁膜スペーサとしての膜厚はしては
それぞれ５０ｎｍ〜７０ｎｍ程度および６０ｎｍ〜８０
ｎｍ程度になり、ともに３０ｎｍより厚くなっているこ
とから、これらの部分での絶縁性も確保される〔図１，
図３（ａ），図３（ｂ），図６（ｃ），図７（ｃ）〕。
ン膜１４２とが異方性エッチングにより順次エッチバッ
クされて、ノード・コンタクト孔１２１の側面を直接に
覆う酸化シリコン膜スペーサ１２２と酸化シリコン膜ス
ペーサ１２２の表面を直接に覆うＢＰＳＧ膜スペーサ１
２４ａとが形成される。これとともに、層間絶縁膜１２
０もエッチバックされて、膜厚３５０ｎｍ程度の層間絶
縁膜１２０ａになる。ノード・コンタクト孔１２１の底
面において、酸化シリコン膜スペーサ１２２およびＢＰ
ＳＧ膜スペーサ１２４ａに覆われずに露出しているＮ型
ソース・ドレイン領域１０６は、０．１４μｍ□（１４
０ｎｍ□）前後程度になる。（ノード・コンタクト孔１
２１により露出された）ビット線１１７およびゲート電
極１０４による段部近傍の部分でも、ＢＰＳＧ膜スペー
サ１２４ａの幅（厚さ）はそれぞれ２０ｎｍ〜４０ｎｍ
程度および３０ｎｍ〜５０ｎｍ程度になっている。これ
らの部分での積層絶縁膜スペーサとしての膜厚はしては
それぞれ５０ｎｍ〜７０ｎｍ程度および６０ｎｍ〜８０
ｎｍ程度になり、ともに３０ｎｍより厚くなっているこ
とから、これらの部分での絶縁性も確保される〔図１，
図３（ａ），図３（ｂ），図６（ｃ），図７（ｃ）〕。
【００５１】次に、モノシラン（ＳｉＨ4 ）とホスフィ
ン（ＰＨ3 ）とを原料ガスに用いたＬＰＣＶＤにより、
膜厚７００ｎｍ程度のＮ型の非晶質もしくは多結晶のシ
リコン膜が全面に形成される。このシリコン膜がパター
ニングされ、これと前後して熱処理が施されて、Ｎ型多
結晶シリコン膜からなるストレージノード電極１２７が
形成される。ストレージノード電極１２７は、ノード・
コンタクト孔１２１を介して、Ｎ型ソース・ドレイン領
域１０６に接続される〔図１，図３（ａ），図３
（ｂ）〕。その後、全面に容量絶縁膜が形成される。さ
らに、セルプレート電極が形成される。
ン（ＰＨ3 ）とを原料ガスに用いたＬＰＣＶＤにより、
膜厚７００ｎｍ程度のＮ型の非晶質もしくは多結晶のシ
リコン膜が全面に形成される。このシリコン膜がパター
ニングされ、これと前後して熱処理が施されて、Ｎ型多
結晶シリコン膜からなるストレージノード電極１２７が
形成される。ストレージノード電極１２７は、ノード・
コンタクト孔１２１を介して、Ｎ型ソース・ドレイン領
域１０６に接続される〔図１，図３（ａ），図３
（ｂ）〕。その後、全面に容量絶縁膜が形成される。さ
らに、セルプレート電極が形成される。
【００５２】本第１の実施の形態の本第１の実施例によ
れば、ビット・コンタクト孔１１１を介してＮ型ソース
・ドレイン領域１０５に接続されるビット線１１７とゲ
ート電極１０４と間の最も近接した部分での絶縁分離
が、（煩雑な配線製造工程を経てゲート電極１０４の上
面並びに側面に設けられた窒化シリコン膜キャップなら
びに窒化シコン膜スペーサによりなされるのではなく）
膜厚３０ｎｍ程度の酸化シリコン膜スペーサ１１２と膜
厚３０ｎｍ〜５０ｎｍ程度のＢＰＳＧ膜スペーサ１１４
ａとの積層絶縁膜スペーサによりなされている。その結
果、この部分でのビット線１１７とゲート電極１０４と
の間の絶縁特性の劣化は抑制され、さらに、絶縁膜スペ
ーサへの電荷蓄積の危惧は解消される。ノード・コンタ
クト孔１２１を介してＮ型ソース・ドレイン領域１０６
に接続されるストレージノード電極１２７とビット線１
１７およびゲート電極１０４との間についても、ビット
・コンタクト孔１１１を介してＮ型ソース・ドレイン領
域１０５に接続されるビット線１１７とゲート電極１０
４と間と同様である。
れば、ビット・コンタクト孔１１１を介してＮ型ソース
・ドレイン領域１０５に接続されるビット線１１７とゲ
ート電極１０４と間の最も近接した部分での絶縁分離
が、（煩雑な配線製造工程を経てゲート電極１０４の上
面並びに側面に設けられた窒化シリコン膜キャップなら
びに窒化シコン膜スペーサによりなされるのではなく）
膜厚３０ｎｍ程度の酸化シリコン膜スペーサ１１２と膜
厚３０ｎｍ〜５０ｎｍ程度のＢＰＳＧ膜スペーサ１１４
ａとの積層絶縁膜スペーサによりなされている。その結
果、この部分でのビット線１１７とゲート電極１０４と
の間の絶縁特性の劣化は抑制され、さらに、絶縁膜スペ
ーサへの電荷蓄積の危惧は解消される。ノード・コンタ
クト孔１２１を介してＮ型ソース・ドレイン領域１０６
に接続されるストレージノード電極１２７とビット線１
１７およびゲート電極１０４との間についても、ビット
・コンタクト孔１１１を介してＮ型ソース・ドレイン領
域１０５に接続されるビット線１１７とゲート電極１０
４と間と同様である。
【００５３】なお、本第１の実施の形態の本第１の実施
例では、それぞれセルフアライン・コンタクト孔からな
るビット・コンタクト孔およびノード・コンタクト孔を
有したＣＯＢ構造のＤＲＡＭを例にして説明したが、本
第１の実施の形態の本第１の実施例は一般的な多層配線
構造におけるセルフアライン・コンタクト孔に対しても
適用することが可能である。また、本第１の実施の形態
の本第１の実施例ではＢＰＳＧ膜スペーサを例にして説
明したが、本第１の実施の形態の本第１の実施例はこれ
に限定されるものではなく、ＢＰＳＧ膜スペーサの代り
にＰＳＧ膜スペーサを採用することもできる。さらにま
た、本第１の実施の形態の本第１の実施例は、上記記載
の各種数値に限定されるものではない。
例では、それぞれセルフアライン・コンタクト孔からな
るビット・コンタクト孔およびノード・コンタクト孔を
有したＣＯＢ構造のＤＲＡＭを例にして説明したが、本
第１の実施の形態の本第１の実施例は一般的な多層配線
構造におけるセルフアライン・コンタクト孔に対しても
適用することが可能である。また、本第１の実施の形態
の本第１の実施例ではＢＰＳＧ膜スペーサを例にして説
明したが、本第１の実施の形態の本第１の実施例はこれ
に限定されるものではなく、ＢＰＳＧ膜スペーサの代り
にＰＳＧ膜スペーサを採用することもできる。さらにま
た、本第１の実施の形態の本第１の実施例は、上記記載
の各種数値に限定されるものではない。
【００５４】本第１に実施の形態の上記第１の実施例
は、セルフアライン・コンタクト孔であるビット・コン
タクト孔およびノード・コンタクト孔の側面には、それ
ぞれ酸化シリコン膜スペーサからなる第１の絶縁膜スペ
ーサと例えばリフローされたＢＰＳＧ膜からなる第２の
絶縁膜スペーサとの積層絶縁膜スペーサが設けられてい
たが、本第１の実施の形態はこれに限定されるものでは
ない。
は、セルフアライン・コンタクト孔であるビット・コン
タクト孔およびノード・コンタクト孔の側面には、それ
ぞれ酸化シリコン膜スペーサからなる第１の絶縁膜スペ
ーサと例えばリフローされたＢＰＳＧ膜からなる第２の
絶縁膜スペーサとの積層絶縁膜スペーサが設けられてい
たが、本第１の実施の形態はこれに限定されるものでは
ない。
【００５５】（ＣＯＢ構造の）ＤＲＡＭのビット・コン
タクト孔を含んだ部分の断面模式図である図８（ａ）お
よび図８（ｂ）と、ＤＲＡＭのビット・コンタクト孔を
含んだ部分の断面模式図である図９（ａ）および図９
（ｂ）とを参照して、本第１の実施の形態の第２の実施
例を以下に説明する。なお、本第１の実施と形態の本第
２の実施例の平面模式図は本第１の実施と形態の上記第
１の実施例の平面模式図と等しくなるので省略する。図
８（ａ）および図８（ｂ）は図１のＡＡ線およびＢＢ線
に対応した部分での断面模式図であり、図９（ａ）およ
び図９（ｂ）は図１のＣＣ線およびＤＤ線に対応した部
分での断面模式図である。
タクト孔を含んだ部分の断面模式図である図８（ａ）お
よび図８（ｂ）と、ＤＲＡＭのビット・コンタクト孔を
含んだ部分の断面模式図である図９（ａ）および図９
（ｂ）とを参照して、本第１の実施の形態の第２の実施
例を以下に説明する。なお、本第１の実施と形態の本第
２の実施例の平面模式図は本第１の実施と形態の上記第
１の実施例の平面模式図と等しくなるので省略する。図
８（ａ）および図８（ｂ）は図１のＡＡ線およびＢＢ線
に対応した部分での断面模式図であり、図９（ａ）およ
び図９（ｂ）は図１のＣＣ線およびＤＤ線に対応した部
分での断面模式図である。
【００５６】本第１の実施の形態の上記第１の実施例に
対する本第１の実施の形態の本第２の実施例の主な相違
点は、次の２点にある。第１の点は、セルフアライン・
コンタク孔の側面を覆う絶縁膜スペーサが、酸化シリコ
ン膜スペーサが存在せずに、ＢＰＳＧ膜スペーサのみか
らなる点である。第２の点は、セルフアライン・コンタ
クト孔により形成された中間層の配線層並びに下層の配
線層の露出表面には酸化シリコン膜が選択的に形成され
ており、さらに（セルフアライン・コンタク孔の底面を
なす）下層の配線層の上記露出表面における選択形成さ
れた上記酸化シリコン膜がＢＰＳＧ膜スペーサに自己整
合的に開口されている点である。
対する本第１の実施の形態の本第２の実施例の主な相違
点は、次の２点にある。第１の点は、セルフアライン・
コンタク孔の側面を覆う絶縁膜スペーサが、酸化シリコ
ン膜スペーサが存在せずに、ＢＰＳＧ膜スペーサのみか
らなる点である。第２の点は、セルフアライン・コンタ
クト孔により形成された中間層の配線層並びに下層の配
線層の露出表面には酸化シリコン膜が選択的に形成され
ており、さらに（セルフアライン・コンタク孔の底面を
なす）下層の配線層の上記露出表面における選択形成さ
れた上記酸化シリコン膜がＢＰＳＧ膜スペーサに自己整
合的に開口されている点である。
【００５７】本第１の実施の形態の上記第１の実施例と
同様に、Ｐ型シリコン基板１０１の表面にはＴ字型の素
子形成領域が規則的に配置され、これら素子形成領域を
なすＰ型シリコン基板１０１の表面には膜厚１０ｎｍ程
度のゲート酸化膜１０３が設けられている。これら素子
形成領域を取り囲む素子分離領域をなすＰ型シリコン基
板１０１の表面には、膜厚３００ｎｍ程度のフィールド
酸化膜１０２が設けられている。フィールド酸化膜１０
２，ゲート酸化膜１０３の表面にはゲート電極１０４が
設けられている。これらゲート電極１０４の線幅（ゲー
ト長）と間隔とは例えばそれぞれ０．４μｍ程度であ
り、これらゲート電極１０４は膜厚１００ｎｍ程度のＮ
型多結晶シリコン膜に膜厚１５０ｎｍ程度のタングステ
ンシリサイド膜が積層されたタングステンポリサイド膜
から構成されている。それぞれの素子形成領域のＰ型シ
リコン基板１０１の表面には、ゲート電極１０４および
フィールド酸化膜１０２に自己整合的にＮ型ソース・ド
レイン領域１０５，１０６が設けられている。Ｎ型ソー
ス・ドレイン領域１０５，１０６の最小線幅および最小
間隔はそれぞれ０．４μｍ程度である。
同様に、Ｐ型シリコン基板１０１の表面にはＴ字型の素
子形成領域が規則的に配置され、これら素子形成領域を
なすＰ型シリコン基板１０１の表面には膜厚１０ｎｍ程
度のゲート酸化膜１０３が設けられている。これら素子
形成領域を取り囲む素子分離領域をなすＰ型シリコン基
板１０１の表面には、膜厚３００ｎｍ程度のフィールド
酸化膜１０２が設けられている。フィールド酸化膜１０
２，ゲート酸化膜１０３の表面にはゲート電極１０４が
設けられている。これらゲート電極１０４の線幅（ゲー
ト長）と間隔とは例えばそれぞれ０．４μｍ程度であ
り、これらゲート電極１０４は膜厚１００ｎｍ程度のＮ
型多結晶シリコン膜に膜厚１５０ｎｍ程度のタングステ
ンシリサイド膜が積層されたタングステンポリサイド膜
から構成されている。それぞれの素子形成領域のＰ型シ
リコン基板１０１の表面には、ゲート電極１０４および
フィールド酸化膜１０２に自己整合的にＮ型ソース・ド
レイン領域１０５，１０６が設けられている。Ｎ型ソー
ス・ドレイン領域１０５，１０６の最小線幅および最小
間隔はそれぞれ０．４μｍ程度である。
【００５８】ゲート電極１０４，フィールド酸化膜１０
２およびゲート酸化膜１０３を含めて、Ｐ型シリコン基
板１０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜１１０ｂにより覆われている。層間絶縁膜１１０ｂ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
１０１の表面からの層間絶縁膜１１０ｂの膜厚は５００
ｎｍ程度である。層間絶縁膜１１０ｂの上面と、ゲート
電極１０４を直接に覆う層間絶縁膜１１０ｂの底面と
は、少なくとも酸化シリコン膜から構成されている。
２およびゲート酸化膜１０３を含めて、Ｐ型シリコン基
板１０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜１１０ｂにより覆われている。層間絶縁膜１１０ｂ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
１０１の表面からの層間絶縁膜１１０ｂの膜厚は５００
ｎｍ程度である。層間絶縁膜１１０ｂの上面と、ゲート
電極１０４を直接に覆う層間絶縁膜１１０ｂの底面と
は、少なくとも酸化シリコン膜から構成されている。
【００５９】層間絶縁膜１１０ｂには、この層間絶縁膜
１１０ｂの表面から層間絶縁膜１１０ｂおよびゲート酸
化膜１０３を貫通してＮ型ソース・ドレイン領域１０５
に達するビット・コンタクト孔１１１が設けられてい
る。ビット・コンタクト孔１１１は、ゲート電極１０４
に対して自己整合的に形成され，ゲート電極１０４の空
隙部の層間絶縁膜１１０ｂを貫通している。ビット・コ
ンタクト孔１１１の上端の口径は０．５μｍ程度である
が、ゲート電極１０４の上面より下位でのビット・コン
タクト孔１１１の最小口径は、ゲート電極１０４の間隔
に等しく、０．４μｍ程度になっている。これらのビッ
ト・コンタクト孔１１１により、ゲート電極１０４の上
面並びに側面の一部が露出される。
１１０ｂの表面から層間絶縁膜１１０ｂおよびゲート酸
化膜１０３を貫通してＮ型ソース・ドレイン領域１０５
に達するビット・コンタクト孔１１１が設けられてい
る。ビット・コンタクト孔１１１は、ゲート電極１０４
に対して自己整合的に形成され，ゲート電極１０４の空
隙部の層間絶縁膜１１０ｂを貫通している。ビット・コ
ンタクト孔１１１の上端の口径は０．５μｍ程度である
が、ゲート電極１０４の上面より下位でのビット・コン
タクト孔１１１の最小口径は、ゲート電極１０４の間隔
に等しく、０．４μｍ程度になっている。これらのビッ
ト・コンタクト孔１１１により、ゲート電極１０４の上
面並びに側面の一部が露出される。
【００６０】ビット・コンタクト孔１１１によるゲート
電極１０４の露出表面は膜厚１０ｎｍ〜２０ｎｍ程度の
熱酸化による酸化シリコン膜１１３により直接に覆われ
ており、さらに、Ｎ型ソース・ドレイン領域１０５の露
出表面の所定部分も酸化シリコン膜１１３により直接に
覆われている。ビット・コンタクト孔１１１の側面は
（熱処理によりリフローされたＢＰＳＧ膜からなる絶縁
膜スペーサである）ＢＰＳＧ膜スペーサ１１４ｂにより
覆われている。ビット・コンタクト孔１１１の底面にな
る部分でのＮ型ソース・ドレイン領域１０５の上記露出
表面では、酸化シリコン膜１１３はＢＰＳＧ膜スペーサ
１１４ｂに自己整合的に開口されている（すなわち、上
記所定部分はＢＰＳＧ膜スペーサ１１４ｂに自己整合的
な部分である）。ＢＰＳＧ膜スペーサ１１４ｂを構成す
るＢＰＳＧ膜の燐およびボロンの濃度は、例えば２．５
ｍｏｌ％程度および４．３ｍｏｌ％程度である。ＢＰＳ
Ｇ膜スペーサ１１４ｂの最大膜厚は１００ｎｍ前後であ
る。ビット・コンタクト孔１１１により露出されたゲー
ト電極１０４による段部近傍の部分でのＢＰＳＧ膜スペ
ーサ１１４ｂの幅（厚さ）は３０ｎｍ〜５０ｎｍ程度で
あり、この部分の酸化シリコン膜１１３とＢＰＳＧ膜１
１４ｂとの合計膜厚は４０ｎｍ程度〜７０ｎｍ程度にな
っている。ビット・コンタクト孔１１１の底面におい
て、ＢＰＳＧ膜スペーサ１１４ｂに覆われずに露出して
いるＮ型ソース・ドレイン領域１０５の最小幅は、０．
１８μｍ（１８０ｎｍ）前後〜０．１９μｍ（１９０ｎ
ｍ）前後程度になっている。酸化シリコン膜１１３を設
けるのは、ＢＰＳＧ膜スペーサ１１４ｂからのボロン，
燐の（ビット・コンタクト孔１１１により露出した）ゲ
ート電極１０３並びにＮ型ソース・ドレイン領域１０５
の表面への拡散を阻止するためであり、酸化シリコン膜
１１３の膜厚としては１０ｎｍ程度あれば十分である
〔図８（ａ），図８（ｂ）〕。
電極１０４の露出表面は膜厚１０ｎｍ〜２０ｎｍ程度の
熱酸化による酸化シリコン膜１１３により直接に覆われ
ており、さらに、Ｎ型ソース・ドレイン領域１０５の露
出表面の所定部分も酸化シリコン膜１１３により直接に
覆われている。ビット・コンタクト孔１１１の側面は
（熱処理によりリフローされたＢＰＳＧ膜からなる絶縁
膜スペーサである）ＢＰＳＧ膜スペーサ１１４ｂにより
覆われている。ビット・コンタクト孔１１１の底面にな
る部分でのＮ型ソース・ドレイン領域１０５の上記露出
表面では、酸化シリコン膜１１３はＢＰＳＧ膜スペーサ
１１４ｂに自己整合的に開口されている（すなわち、上
記所定部分はＢＰＳＧ膜スペーサ１１４ｂに自己整合的
な部分である）。ＢＰＳＧ膜スペーサ１１４ｂを構成す
るＢＰＳＧ膜の燐およびボロンの濃度は、例えば２．５
ｍｏｌ％程度および４．３ｍｏｌ％程度である。ＢＰＳ
Ｇ膜スペーサ１１４ｂの最大膜厚は１００ｎｍ前後であ
る。ビット・コンタクト孔１１１により露出されたゲー
ト電極１０４による段部近傍の部分でのＢＰＳＧ膜スペ
ーサ１１４ｂの幅（厚さ）は３０ｎｍ〜５０ｎｍ程度で
あり、この部分の酸化シリコン膜１１３とＢＰＳＧ膜１
１４ｂとの合計膜厚は４０ｎｍ程度〜７０ｎｍ程度にな
っている。ビット・コンタクト孔１１１の底面におい
て、ＢＰＳＧ膜スペーサ１１４ｂに覆われずに露出して
いるＮ型ソース・ドレイン領域１０５の最小幅は、０．
１８μｍ（１８０ｎｍ）前後〜０．１９μｍ（１９０ｎ
ｍ）前後程度になっている。酸化シリコン膜１１３を設
けるのは、ＢＰＳＧ膜スペーサ１１４ｂからのボロン，
燐の（ビット・コンタクト孔１１１により露出した）ゲ
ート電極１０３並びにＮ型ソース・ドレイン領域１０５
の表面への拡散を阻止するためであり、酸化シリコン膜
１１３の膜厚としては１０ｎｍ程度あれば十分である
〔図８（ａ），図８（ｂ）〕。
【００６１】層間絶縁膜１１０ｂの表面には、ビット・
コンタクト孔１１１を介してＮ型ソース・ドレイン領域
１０５に接続されるビット線１１７が設けられている。
ビット線１１７は膜厚１００ｎｍ程度のＮ型多結晶シリ
コン膜１３６に膜厚１５０ｎｍ程度のタングステンシリ
サイド膜１３７が積層されたタングステンポリサイド膜
から構成されている。ビット線１１７の配線ピッチは
０．８μｍ程度であり、ビット・コンタクト孔１１１の
部分でのビット線１１７の線幅および間隔は０．５μｍ
程度および０．３μｍ程度であり、ビット・コンタクト
孔１１１を除いた部分でのビット線１１７の線幅および
間隔はそれぞれ０．４μｍ程度である。これらビット線
１１７を含めて、層間絶縁膜１１０ｂの表面は、酸化シ
リコン系絶縁膜からなる層間絶縁膜１２０ｂにより覆わ
れている。層間絶縁膜１２０ｂの表面（上面）も平坦化
されており、層間絶縁膜１１０ｂの表面からの層間絶縁
膜１２０ｂの膜厚は３５０ｎｍ程度である。層間絶縁膜
１２０ｂの上面とビット線１１７を直接に覆う層間絶縁
膜１２０ｂの底面とは、少なくとも酸化シリコン膜から
形成されている〔図８（ａ），図８（ｂ）〕。
コンタクト孔１１１を介してＮ型ソース・ドレイン領域
１０５に接続されるビット線１１７が設けられている。
ビット線１１７は膜厚１００ｎｍ程度のＮ型多結晶シリ
コン膜１３６に膜厚１５０ｎｍ程度のタングステンシリ
サイド膜１３７が積層されたタングステンポリサイド膜
から構成されている。ビット線１１７の配線ピッチは
０．８μｍ程度であり、ビット・コンタクト孔１１１の
部分でのビット線１１７の線幅および間隔は０．５μｍ
程度および０．３μｍ程度であり、ビット・コンタクト
孔１１１を除いた部分でのビット線１１７の線幅および
間隔はそれぞれ０．４μｍ程度である。これらビット線
１１７を含めて、層間絶縁膜１１０ｂの表面は、酸化シ
リコン系絶縁膜からなる層間絶縁膜１２０ｂにより覆わ
れている。層間絶縁膜１２０ｂの表面（上面）も平坦化
されており、層間絶縁膜１１０ｂの表面からの層間絶縁
膜１２０ｂの膜厚は３５０ｎｍ程度である。層間絶縁膜
１２０ｂの上面とビット線１１７を直接に覆う層間絶縁
膜１２０ｂの底面とは、少なくとも酸化シリコン膜から
形成されている〔図８（ａ），図８（ｂ）〕。
【００６２】層間絶縁膜１２０ｂには、これの表面から
この層間絶縁膜１２０ｂ，１１０ｂおよびゲート酸化膜
１０３を貫通してＮ型ソース・ドレイン領域１０６に達
するノード・コンタクト孔１２１が設けられている。ノ
ード・コンタクト孔１２１は、ビット線１１７に対して
自己整合的に形成されて，ビット線１１７の空隙部の層
間絶縁膜１２０ｂを貫通し、さらに、ゲート電極１０４
に対して自己整合的に形成されて，ゲート電極１０４の
空隙部の層間絶縁膜１１０ｂを貫通している。（層間絶
縁膜１２０ｂの上面における）ノード・コンタクト孔１
２１の上端の口径は０．５μｍ程度であり、ビット線１
１７の上面からゲート電極１０４の上面までの間でのノ
ード・コンタクト孔１２１の最小口径は０．４μｍ程度
であり、ゲート電極１０４の上面より下位でのノード・
コンタクト孔１２１の口径は０．４μｍ程度である。こ
れらのノード・コンタクト孔１２１により、ビット線１
１７の上面並びに側面の一部と、ゲート電極１０４の上
面並びに側面の一部とが露出される。
この層間絶縁膜１２０ｂ，１１０ｂおよびゲート酸化膜
１０３を貫通してＮ型ソース・ドレイン領域１０６に達
するノード・コンタクト孔１２１が設けられている。ノ
ード・コンタクト孔１２１は、ビット線１１７に対して
自己整合的に形成されて，ビット線１１７の空隙部の層
間絶縁膜１２０ｂを貫通し、さらに、ゲート電極１０４
に対して自己整合的に形成されて，ゲート電極１０４の
空隙部の層間絶縁膜１１０ｂを貫通している。（層間絶
縁膜１２０ｂの上面における）ノード・コンタクト孔１
２１の上端の口径は０．５μｍ程度であり、ビット線１
１７の上面からゲート電極１０４の上面までの間でのノ
ード・コンタクト孔１２１の最小口径は０．４μｍ程度
であり、ゲート電極１０４の上面より下位でのノード・
コンタクト孔１２１の口径は０．４μｍ程度である。こ
れらのノード・コンタクト孔１２１により、ビット線１
１７の上面並びに側面の一部と、ゲート電極１０４の上
面並びに側面の一部とが露出される。
【００６３】ノード・コンタクト孔１２１によるビット
線１１７およびゲート電極１０４の露出表面は膜厚１０
ｎｍ〜２０ｎｍ程度の熱酸化による酸化シリコン膜１２
３により直接に覆われており、さらに、Ｎ型ソース・ド
レイン領域１０６の露出表面の所定部分も酸化シリコン
膜１２３により直接に覆われている。ノード・コンタク
ト孔１２１の側面は（熱処理によりリフローされたＢＰ
ＳＧ膜からなる絶縁膜スペーサである）ＢＰＳＧ膜スペ
ーサ１２４ｂにより覆われている。ノード・コンタクト
孔１２１の底面になる部分でのＮ型ソース・ドレイン領
域１０６の上記露出表面では、酸化シリコン膜１２３は
ＢＰＳＧ膜スペーサ１２４ｂに自己整合的に開口されて
いる。ＢＰＳＧ膜スペーサ１２４ｂを構成するＢＰＳＧ
膜の燐およびボロンの濃度は、例えば１．８ｍｏｌ％程
度および３．９ｍｏｌ％程度である。ＢＰＳＧ膜スペー
サ１２４ｂの最大膜厚は１００ｎｍ前後である。酸化シ
リコン膜１２３を設けるのも、ＢＰＳＧ膜スペーサ１１
４ｂからのボロン，燐の（ビット・コンタクト孔１１１
により露出した）ゲート電極１０３並びにＮ型ソース・
ドレイン領域１０５の表面への拡散を阻止するためであ
る〔図９（ａ），図９（ｂ）〕。
線１１７およびゲート電極１０４の露出表面は膜厚１０
ｎｍ〜２０ｎｍ程度の熱酸化による酸化シリコン膜１２
３により直接に覆われており、さらに、Ｎ型ソース・ド
レイン領域１０６の露出表面の所定部分も酸化シリコン
膜１２３により直接に覆われている。ノード・コンタク
ト孔１２１の側面は（熱処理によりリフローされたＢＰ
ＳＧ膜からなる絶縁膜スペーサである）ＢＰＳＧ膜スペ
ーサ１２４ｂにより覆われている。ノード・コンタクト
孔１２１の底面になる部分でのＮ型ソース・ドレイン領
域１０６の上記露出表面では、酸化シリコン膜１２３は
ＢＰＳＧ膜スペーサ１２４ｂに自己整合的に開口されて
いる。ＢＰＳＧ膜スペーサ１２４ｂを構成するＢＰＳＧ
膜の燐およびボロンの濃度は、例えば１．８ｍｏｌ％程
度および３．９ｍｏｌ％程度である。ＢＰＳＧ膜スペー
サ１２４ｂの最大膜厚は１００ｎｍ前後である。酸化シ
リコン膜１２３を設けるのも、ＢＰＳＧ膜スペーサ１１
４ｂからのボロン，燐の（ビット・コンタクト孔１１１
により露出した）ゲート電極１０３並びにＮ型ソース・
ドレイン領域１０５の表面への拡散を阻止するためであ
る〔図９（ａ），図９（ｂ）〕。
【００６４】層間絶縁膜１２０ｂの表面には、ノード・
コンタクト孔１２１を介してＮ型ソース・ドレイン領域
１０６に接続されるストレージノード電極１２７が設け
られている。ストレージノード電極１２７は層間絶縁膜
３２０ｂの表面（上面）上での膜厚が７００ｎｍ程度の
Ｎ型多結晶シリコン膜から構成されている。ストレージ
ノード電極１２７の長手方向はビット線１１７に平行で
あり、ストレージノード電極１２７の長さ，幅および間
隔は１．３μｍ，０．５μｍ程度および０．３μｍ程度
であり、ビット線１１７に平行な方向およびゲート電極
１０４に平行な方向でのストレージノード電極１２７の
ピッチは１．６μｍ程度および０．８μｍ程度である。
図示は省略するが、ストレージノード電極１２７並びに
層間絶縁膜３２０ａの露出表面には容量絶縁膜が設けら
れ、容量絶縁膜の表面にはセルプレート電極が設けられ
ている〔図９（ａ），図９（ｂ）〕。
コンタクト孔１２１を介してＮ型ソース・ドレイン領域
１０６に接続されるストレージノード電極１２７が設け
られている。ストレージノード電極１２７は層間絶縁膜
３２０ｂの表面（上面）上での膜厚が７００ｎｍ程度の
Ｎ型多結晶シリコン膜から構成されている。ストレージ
ノード電極１２７の長手方向はビット線１１７に平行で
あり、ストレージノード電極１２７の長さ，幅および間
隔は１．３μｍ，０．５μｍ程度および０．３μｍ程度
であり、ビット線１１７に平行な方向およびゲート電極
１０４に平行な方向でのストレージノード電極１２７の
ピッチは１．６μｍ程度および０．８μｍ程度である。
図示は省略するが、ストレージノード電極１２７並びに
層間絶縁膜３２０ａの露出表面には容量絶縁膜が設けら
れ、容量絶縁膜の表面にはセルプレート電極が設けられ
ている〔図９（ａ），図９（ｂ）〕。
【００６５】図９（ａ）および図９（ｂ）と、図９
（ａ）の部分での製造工程の断面模式図（であり，図１
のＣＣ線に対応する部分での製造工程の断面模式図）で
ある図１０および図１１と、図９（ｂ）の部分での製造
工程の断面模式図（であり，図１のＤＤ線に対応する部
分での製造工程の断面模式図）である図１２および図１
３とを併せて参照し、ノード・コンタクト孔に係わる部
分を代表して、本第１の実施の形態の本第２の実施例に
よるＤＲＡＭの製造方法の主要部を説明する。
（ａ）の部分での製造工程の断面模式図（であり，図１
のＣＣ線に対応する部分での製造工程の断面模式図）で
ある図１０および図１１と、図９（ｂ）の部分での製造
工程の断面模式図（であり，図１のＤＤ線に対応する部
分での製造工程の断面模式図）である図１２および図１
３とを併せて参照し、ノード・コンタクト孔に係わる部
分を代表して、本第１の実施の形態の本第２の実施例に
よるＤＲＡＭの製造方法の主要部を説明する。
【００６６】まず、本第１の実施の形態の上記第１の実
施例と同様の方法により、ゲート電極１０４等を覆う第
１の層間絶縁膜の形成までが行なわれる。続いて、ビッ
ト・コンタクト孔１１１が形成され、酸化シリコン膜１
１３，ＢＰＳＧ膜スペーサ１１４ｂが形成されるととも
に第１の層間絶縁膜が層間絶縁膜１１０ｂになる。さら
に、ビット線１１７および層間絶縁膜１２０が形成され
た後、層間絶縁膜１２０の上面からＮ型ソース・ドレイ
ン領域１０６に達するノード・コンタクト孔１２１が形
成される。
施例と同様の方法により、ゲート電極１０４等を覆う第
１の層間絶縁膜の形成までが行なわれる。続いて、ビッ
ト・コンタクト孔１１１が形成され、酸化シリコン膜１
１３，ＢＰＳＧ膜スペーサ１１４ｂが形成されるととも
に第１の層間絶縁膜が層間絶縁膜１１０ｂになる。さら
に、ビット線１１７および層間絶縁膜１２０が形成され
た後、層間絶縁膜１２０の上面からＮ型ソース・ドレイ
ン領域１０６に達するノード・コンタクト孔１２１が形
成される。
【００６７】次に、８００℃程度で１０-8Ｐａ程度の超
高真空においてＳｉＨ4 を原料ガスに用いて（あるい
は、６００℃程度で１０-8Ｐａ程度の超高真空において
ジシラン（Ｓｉ2 Ｈ6 ）を原料ガスに用いて）、ノード
・コンタクト孔１２１によるビット線１１７，ゲート電
極１０４およびＮ型ソース・ドレイン領域１０６の露出
表面に選択的に膜厚５ｎｍ〜１０ｎｍ程度のシリコン膜
１４３が形成される〔図１０（ａ），図１２（ａ）〕。
１１００℃のＯ2 雰囲気での１分間〜２分間程度の急速
熱処理（すなわち、ＲＴＯと称される急速熱酸化）によ
りシリコン膜１４３が熱酸化されて、膜厚１０ｎｍ〜２
０ｎｍ程度の酸化シリコン膜１２３が形成される〔図１
０（ｂ），図１２（ｂ）〕。なお、本第１の実施の形態
の本第２の実施例における酸化シリコン膜１１３の形成
方法も、酸化シリコン膜１２３の形成方法と同じであ
る。
高真空においてＳｉＨ4 を原料ガスに用いて（あるい
は、６００℃程度で１０-8Ｐａ程度の超高真空において
ジシラン（Ｓｉ2 Ｈ6 ）を原料ガスに用いて）、ノード
・コンタクト孔１２１によるビット線１１７，ゲート電
極１０４およびＮ型ソース・ドレイン領域１０６の露出
表面に選択的に膜厚５ｎｍ〜１０ｎｍ程度のシリコン膜
１４３が形成される〔図１０（ａ），図１２（ａ）〕。
１１００℃のＯ2 雰囲気での１分間〜２分間程度の急速
熱処理（すなわち、ＲＴＯと称される急速熱酸化）によ
りシリコン膜１４３が熱酸化されて、膜厚１０ｎｍ〜２
０ｎｍ程度の酸化シリコン膜１２３が形成される〔図１
０（ｂ），図１２（ｂ）〕。なお、本第１の実施の形態
の本第２の実施例における酸化シリコン膜１１３の形成
方法も、酸化シリコン膜１２３の形成方法と同じであ
る。
【００６８】次に、ＬＰＣＶＤにより、全面に膜厚１０
０ｎｍ程度のＢＰＳＧ膜１４４ｂが形成される。ＢＰＳ
Ｇ膜１４４ｂの燐およびボロンの濃度は、例えば１．８
ｍｏｌ％程度および３．９ｍｏｌ％程度である〔図１０
（ｃ），図１２（ｃ）〕。８００℃程度で３０分間程度
の熱処理が施されて、ＢＰＳＧ膜１４４ｂがリフローさ
れてＢＰＳＧ膜１４４ｂａが形成される〔図１１
（ａ），図１３（ａ）〕。
０ｎｍ程度のＢＰＳＧ膜１４４ｂが形成される。ＢＰＳ
Ｇ膜１４４ｂの燐およびボロンの濃度は、例えば１．８
ｍｏｌ％程度および３．９ｍｏｌ％程度である〔図１０
（ｃ），図１２（ｃ）〕。８００℃程度で３０分間程度
の熱処理が施されて、ＢＰＳＧ膜１４４ｂがリフローさ
れてＢＰＳＧ膜１４４ｂａが形成される〔図１１
（ａ），図１３（ａ）〕。
【００６９】続いて、ＢＰＳＧ膜１４４ｂａが異方性エ
ッチングによりエッチバックされて、ＢＰＳＧ膜スペー
サ１２４ｂが形成される。このエッチバックに際して、
Ｎ型ソース・ドレイン領域１０６の表面に形成された酸
化シリコン膜１２３もエッチングされて、この部分での
酸化シリコン膜１２３はＢＰＳＧ膜スペーサ１２４ｂの
直下にのみに（ＢＰＳＧ膜１２４ｂに自己整合的に）残
置される。また、層間絶縁膜１２０も膜厚３５０ｎｍ程
度の層間絶縁膜１２０ｂになる。ノード・コンタクト孔
１２１の底面において、酸化シリコン膜１２３およびＢ
ＰＳＧ膜スペーサ１２４ｂに覆われずに露出しているＮ
型ソース・ドレイン領域１０６は、０．２μｍ（２００
ｎｍ）×１．８μｍ（１８０ｎｍ）前後〜０．２μｍ
（２００ｎｍ）×１．９μｍ（１９０ｎｍ）前後程度に
なる。ノード・コンタクト孔１２１により露出されたビ
ット線１１７およびゲート電極１０４による段部近傍の
部分でも、ＢＰＳＧ膜スペーサ１２４ｂの幅（厚さ）は
それぞれ２０ｎｍ〜４０ｎｍ程度および３０ｎｍ〜５０
ｎｍ程度になっている〔図９，図１１（ｂ），図１１
（ｂ）〕。
ッチングによりエッチバックされて、ＢＰＳＧ膜スペー
サ１２４ｂが形成される。このエッチバックに際して、
Ｎ型ソース・ドレイン領域１０６の表面に形成された酸
化シリコン膜１２３もエッチングされて、この部分での
酸化シリコン膜１２３はＢＰＳＧ膜スペーサ１２４ｂの
直下にのみに（ＢＰＳＧ膜１２４ｂに自己整合的に）残
置される。また、層間絶縁膜１２０も膜厚３５０ｎｍ程
度の層間絶縁膜１２０ｂになる。ノード・コンタクト孔
１２１の底面において、酸化シリコン膜１２３およびＢ
ＰＳＧ膜スペーサ１２４ｂに覆われずに露出しているＮ
型ソース・ドレイン領域１０６は、０．２μｍ（２００
ｎｍ）×１．８μｍ（１８０ｎｍ）前後〜０．２μｍ
（２００ｎｍ）×１．９μｍ（１９０ｎｍ）前後程度に
なる。ノード・コンタクト孔１２１により露出されたビ
ット線１１７およびゲート電極１０４による段部近傍の
部分でも、ＢＰＳＧ膜スペーサ１２４ｂの幅（厚さ）は
それぞれ２０ｎｍ〜４０ｎｍ程度および３０ｎｍ〜５０
ｎｍ程度になっている〔図９，図１１（ｂ），図１１
（ｂ）〕。
【００７０】その後、本第１の実施の形態の上記第１の
実施例と同様の方法により、膜厚７００ｎｍ程度のＮ型
の非晶質もしくは多結晶のシリコン膜が全面に形成され
る。このシリコン膜がパターニングされ、これと前後し
て熱処理が施されて、Ｎ型多結晶シリコン膜からなるス
トレージノード電極１２７が形成される。ストレージノ
ード電極１２７は、ノード・コンタクト孔１２１を介し
て、Ｎ型ソース・ドレイン領域１０６に接続される〔図
９（ａ），図９（ｂ）〕。その後、全面に容量絶縁膜が
形成される。さらに、セルプレート電極が形成される。
実施例と同様の方法により、膜厚７００ｎｍ程度のＮ型
の非晶質もしくは多結晶のシリコン膜が全面に形成され
る。このシリコン膜がパターニングされ、これと前後し
て熱処理が施されて、Ｎ型多結晶シリコン膜からなるス
トレージノード電極１２７が形成される。ストレージノ
ード電極１２７は、ノード・コンタクト孔１２１を介し
て、Ｎ型ソース・ドレイン領域１０６に接続される〔図
９（ａ），図９（ｂ）〕。その後、全面に容量絶縁膜が
形成される。さらに、セルプレート電極が形成される。
【００７１】本第１の実施の形態の本第２の実施例は、
本第１の実施の形態の上記第１に実施例の有した効果を
有している。本第１の実施の形態の本第２の実施例で
は、酸化シリコン膜スペーサを用いる代りに、中間層並
びに下層の配線層におけるセルフアライン・コンタクト
孔による露出表面に選択的に膜厚の薄い酸化シリコン膜
を形成しておくことから、下層の配線層におけるＢＰＳ
Ｇ膜スペーサに覆われない開口部の面積が本第１の実施
の形態の上記第１の実施例より広くなる。このため、本
第１の実施の形態の本第２の実施例の方が本第１の実施
例の上記第１の実施例より、セルフアライン・コンタク
ト孔における上層の配線層と下層の配線層との間のコン
タクト抵抗を低くすることが容易になる。
本第１の実施の形態の上記第１に実施例の有した効果を
有している。本第１の実施の形態の本第２の実施例で
は、酸化シリコン膜スペーサを用いる代りに、中間層並
びに下層の配線層におけるセルフアライン・コンタクト
孔による露出表面に選択的に膜厚の薄い酸化シリコン膜
を形成しておくことから、下層の配線層におけるＢＰＳ
Ｇ膜スペーサに覆われない開口部の面積が本第１の実施
の形態の上記第１の実施例より広くなる。このため、本
第１の実施の形態の本第２の実施例の方が本第１の実施
例の上記第１の実施例より、セルフアライン・コンタク
ト孔における上層の配線層と下層の配線層との間のコン
タクト抵抗を低くすることが容易になる。
【００７２】なお、本第１の実施の形態の本第２の実施
例でも、それぞれセルフアライン・コンタクト孔からな
るビット・コンタクト孔およびノード・コンタクト孔を
有したＣＯＢ構造のＤＲＡＭを例にして説明したが、本
第１の実施の形態の本第２の実施例も、一般的な多層配
線構造におけるセルフアライン・コンタクト孔に対して
も適用することが可能である。また、本第１の実施の形
態の本第２の実施例でもＢＰＳＧ膜スペーサを例にして
説明したが、本第１の実施の形態の本第２の実施例もこ
れに限定されるものではなく、ＢＰＳＧ膜スペーサの代
りにＰＳＧ膜スペーサを採用することもできる。さらに
また、本第１の実施の形態の本第２の実施例は、上記記
載の各種数値に限定されるものではない。
例でも、それぞれセルフアライン・コンタクト孔からな
るビット・コンタクト孔およびノード・コンタクト孔を
有したＣＯＢ構造のＤＲＡＭを例にして説明したが、本
第１の実施の形態の本第２の実施例も、一般的な多層配
線構造におけるセルフアライン・コンタクト孔に対して
も適用することが可能である。また、本第１の実施の形
態の本第２の実施例でもＢＰＳＧ膜スペーサを例にして
説明したが、本第１の実施の形態の本第２の実施例もこ
れに限定されるものではなく、ＢＰＳＧ膜スペーサの代
りにＰＳＧ膜スペーサを採用することもできる。さらに
また、本第１の実施の形態の本第２の実施例は、上記記
載の各種数値に限定されるものではない。
【００７３】本発明の第２の実施の形態の特徴は、セル
フアライン・コンタクト孔の側面に設けられたリフロー
されたＢＰＳＧ膜スペーサもしくはリフローされたＰＳ
Ｇ膜スペーサからなる絶縁膜スペーサの表面に、多結晶
シリコン膜スペーサが設けられている点にある。本第２
の実施の形態の実施例の説明としても、ビット・コンタ
クト孔並びにノード・コンタクト孔がセルフアライン・
コンタクト孔からなるＣＯＢ構造のＤＲＡＭを例にして
行なうが、本第１の実施の形態の適用もＤＲＡＭのビッ
ト・コンタクト孔並びにノード・コンタクト孔にのみに
限定されるものではなく、多層配線構造全般に適用する
ことが可能である。
フアライン・コンタクト孔の側面に設けられたリフロー
されたＢＰＳＧ膜スペーサもしくはリフローされたＰＳ
Ｇ膜スペーサからなる絶縁膜スペーサの表面に、多結晶
シリコン膜スペーサが設けられている点にある。本第２
の実施の形態の実施例の説明としても、ビット・コンタ
クト孔並びにノード・コンタクト孔がセルフアライン・
コンタクト孔からなるＣＯＢ構造のＤＲＡＭを例にして
行なうが、本第１の実施の形態の適用もＤＲＡＭのビッ
ト・コンタクト孔並びにノード・コンタクト孔にのみに
限定されるものではなく、多層配線構造全般に適用する
ことが可能である。
【００７４】（ＣＯＢ構造の）ＤＲＡＭの平面模式図で
ある図１４と、ＤＲＡＭの断面模式図であり図１４のＡ
Ａ線およびＢＢ線での断面模式図である図１５（ａ）お
よび図１５（ｂ）と、ＤＲＡＭの断面模式図であり図１
４のＣＣ線およびＤＤ線での断面模式図である図１６
（ａ）および図１６（ｂ）とを参照すると、本第２の実
施の形態の第１の実施例によるセルフアライン・コンタ
クト孔を有したＤＲＡＭも最小加工寸法が０．３μｍで
形成され、（配線）ピッチが０．８μｍであり、以下の
構造になっている。なお、図１４では素子形成領域にハ
ッチングを施し、図１４，図１５および図１６ではキャ
パシタを構成する容量絶縁膜とセルプレート電極との図
示を省略してある。
ある図１４と、ＤＲＡＭの断面模式図であり図１４のＡ
Ａ線およびＢＢ線での断面模式図である図１５（ａ）お
よび図１５（ｂ）と、ＤＲＡＭの断面模式図であり図１
４のＣＣ線およびＤＤ線での断面模式図である図１６
（ａ）および図１６（ｂ）とを参照すると、本第２の実
施の形態の第１の実施例によるセルフアライン・コンタ
クト孔を有したＤＲＡＭも最小加工寸法が０．３μｍで
形成され、（配線）ピッチが０．８μｍであり、以下の
構造になっている。なお、図１４では素子形成領域にハ
ッチングを施し、図１４，図１５および図１６ではキャ
パシタを構成する容量絶縁膜とセルプレート電極との図
示を省略してある。
【００７５】Ｐ型シリコン基板２０１の表面の素子形成
領域，素子分離領域には、膜厚１０ｎｍ程度のゲート酸
化膜２０３，例えばＬＯＣＯＳ型の膜厚３００ｎｍ程度
のフィールド酸化膜２０２が設けられている。フィール
ド酸化膜２０２，ゲート酸化膜２０３の表面にはゲート
電極２０４が設けられている。これらゲート電極２０４
の線幅および間隔は例えばそれぞれ０．４μｍ程度であ
り、これらゲート電極２０４は膜厚１００ｎｍ程度のＮ
型多結晶シリコン膜に膜厚１５０ｎｍ程度のタングステ
ンシリサイド膜が積層されたタングステンポリサイド膜
から構成されている。それぞれの素子形成領域のＰ型シ
リコン基板２０１の表面には、ゲート電極２０４および
フィールド酸化膜２０２に自己整合的にＮ型ソース・ド
レイン領域２０５，２０６が設けられている。Ｎ型ソー
ス・ドレイン領域２０５，２０６の最小線幅および最小
間隔はそれぞれ０．４μｍ程度である。
領域，素子分離領域には、膜厚１０ｎｍ程度のゲート酸
化膜２０３，例えばＬＯＣＯＳ型の膜厚３００ｎｍ程度
のフィールド酸化膜２０２が設けられている。フィール
ド酸化膜２０２，ゲート酸化膜２０３の表面にはゲート
電極２０４が設けられている。これらゲート電極２０４
の線幅および間隔は例えばそれぞれ０．４μｍ程度であ
り、これらゲート電極２０４は膜厚１００ｎｍ程度のＮ
型多結晶シリコン膜に膜厚１５０ｎｍ程度のタングステ
ンシリサイド膜が積層されたタングステンポリサイド膜
から構成されている。それぞれの素子形成領域のＰ型シ
リコン基板２０１の表面には、ゲート電極２０４および
フィールド酸化膜２０２に自己整合的にＮ型ソース・ド
レイン領域２０５，２０６が設けられている。Ｎ型ソー
ス・ドレイン領域２０５，２０６の最小線幅および最小
間隔はそれぞれ０．４μｍ程度である。
【００７６】ゲート電極２０４，フィールド酸化膜２０
２およびゲート酸化膜２０３を含めて、Ｐ型シリコン基
板２０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜２１０ａにより覆われている。層間絶縁膜２１０ａ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
２０１の表面からの層間絶縁膜２１０ａの膜厚は５００
ｎｍ程度である。層間絶縁膜２１０ａの上面と、ゲート
電極２０４を直接に覆う層間絶縁膜２１０ａの底面と
は、少なくとも酸化シリコン膜から構成されている。
２およびゲート酸化膜２０３を含めて、Ｐ型シリコン基
板２０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜２１０ａにより覆われている。層間絶縁膜２１０ａ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
２０１の表面からの層間絶縁膜２１０ａの膜厚は５００
ｎｍ程度である。層間絶縁膜２１０ａの上面と、ゲート
電極２０４を直接に覆う層間絶縁膜２１０ａの底面と
は、少なくとも酸化シリコン膜から構成されている。
【００７７】層間絶縁膜２１０ａには、この層間絶縁膜
２１０ａの表面から層間絶縁膜２１０ａおよびゲート酸
化膜２０３を貫通してＮ型ソース・ドレイン領域２０５
に達するビット・コンタクト孔２１１が設けられてい
る。ビット・コンタクト孔２１１は、ゲート電極２０４
に対して自己整合的に形成され，ゲート電極２０４の空
隙部の層間絶縁膜２１０ａを貫通している。ビット・コ
ンタクト孔２１１の上端の口径は０．５μｍ程度である
が、ゲート電極２０４の上面より下位でのビット・コン
タクト孔２１１の最小口径は、ゲート電極２０４の間隔
に等しく、０．４μｍ程度になっている。これらのビッ
ト・コンタクト孔２１１により、ゲート電極２０４の上
面並びに側面の一部が露出される。
２１０ａの表面から層間絶縁膜２１０ａおよびゲート酸
化膜２０３を貫通してＮ型ソース・ドレイン領域２０５
に達するビット・コンタクト孔２１１が設けられてい
る。ビット・コンタクト孔２１１は、ゲート電極２０４
に対して自己整合的に形成され，ゲート電極２０４の空
隙部の層間絶縁膜２１０ａを貫通している。ビット・コ
ンタクト孔２１１の上端の口径は０．５μｍ程度である
が、ゲート電極２０４の上面より下位でのビット・コン
タクト孔２１１の最小口径は、ゲート電極２０４の間隔
に等しく、０．４μｍ程度になっている。これらのビッ
ト・コンタクト孔２１１により、ゲート電極２０４の上
面並びに側面の一部が露出される。
【００７８】ビット・コンタクト孔２１１の側面は、膜
厚３０ｎｍ程度の酸化シリコン膜スペーサ２１２によ
り、直接に覆われている。さらに、酸化シリコン膜スペ
ーサ２１２の表面は、熱処理によりリフローされてなる
ＢＰＳＧ膜スペーサ２１４ａにより覆われている。ＢＰ
ＳＧ膜スペーサ２１４ａを構成するＢＰＳＧ膜の燐およ
びボロンの濃度は、例えば２．５ｍｏｌ％程度および
４．３ｍｏｌ％程度である。ＢＰＳＧ膜スペーサ２１４
ａの最大膜厚は７０ｎｍ前後であり、（ビット・コンタ
クト孔２１１により露出されてなる）ゲート電極２０４
による段部近傍におけるＢＰＳＧ膜スペーサ１１４ａの
膜厚は３５ｎｍ〜４０ｎｍ程度である。（ビット・コン
タクト２１１内に露出した）ＢＰＳＧ膜２１４ａの表面
は、多結晶シリコン膜スペーサ２１５ａにより覆われて
いる。多結晶シリコン膜スペーサ２１５ａの最大膜厚は
３０ｎｍ〜３５ｎｍ程度である。多結晶シリコン膜スペ
ーサ２１５ａの上端はビット・コンタクト孔２１１の上
端（層間絶縁膜２１０ａの上面）より７０ｎｍ〜１００
ｎｍ程度低い位置にあり、多結晶シリコン膜スペーサ２
１５ａの下端はビット・コンタクト孔２１１の底面（Ｎ
型ソース・ドレイン領域２０５の表面）より１００ｎｍ
〜１５０ｎｍ程度高い位置にある。ビット・コンタクト
孔２１１の底面になる部分でのＮ型ソース・ドレイン領
域２０５の表面では、酸化シリコン膜スペーサ２１２お
よびＢＰＳＧ膜スペーサ２１４ａは、多結晶シリコン膜
スペーサ２１５ａに自己整合的に開口されている。この
開口部における最小幅は０．２μｍ（２００ｎｍ）程度
である〔図１５（ａ），図１５（ｂ）〕。
厚３０ｎｍ程度の酸化シリコン膜スペーサ２１２によ
り、直接に覆われている。さらに、酸化シリコン膜スペ
ーサ２１２の表面は、熱処理によりリフローされてなる
ＢＰＳＧ膜スペーサ２１４ａにより覆われている。ＢＰ
ＳＧ膜スペーサ２１４ａを構成するＢＰＳＧ膜の燐およ
びボロンの濃度は、例えば２．５ｍｏｌ％程度および
４．３ｍｏｌ％程度である。ＢＰＳＧ膜スペーサ２１４
ａの最大膜厚は７０ｎｍ前後であり、（ビット・コンタ
クト孔２１１により露出されてなる）ゲート電極２０４
による段部近傍におけるＢＰＳＧ膜スペーサ１１４ａの
膜厚は３５ｎｍ〜４０ｎｍ程度である。（ビット・コン
タクト２１１内に露出した）ＢＰＳＧ膜２１４ａの表面
は、多結晶シリコン膜スペーサ２１５ａにより覆われて
いる。多結晶シリコン膜スペーサ２１５ａの最大膜厚は
３０ｎｍ〜３５ｎｍ程度である。多結晶シリコン膜スペ
ーサ２１５ａの上端はビット・コンタクト孔２１１の上
端（層間絶縁膜２１０ａの上面）より７０ｎｍ〜１００
ｎｍ程度低い位置にあり、多結晶シリコン膜スペーサ２
１５ａの下端はビット・コンタクト孔２１１の底面（Ｎ
型ソース・ドレイン領域２０５の表面）より１００ｎｍ
〜１５０ｎｍ程度高い位置にある。ビット・コンタクト
孔２１１の底面になる部分でのＮ型ソース・ドレイン領
域２０５の表面では、酸化シリコン膜スペーサ２１２お
よびＢＰＳＧ膜スペーサ２１４ａは、多結晶シリコン膜
スペーサ２１５ａに自己整合的に開口されている。この
開口部における最小幅は０．２μｍ（２００ｎｍ）程度
である〔図１５（ａ），図１５（ｂ）〕。
【００７９】層間絶縁膜２１０ａの表面には、ビット・
コンタクト孔２１１を介してＮ型ソース・ドレイン領域
２０５に接続されるビット線２１７が設けられている。
ビット線２１７は、ゲート電極２０４と同様に、膜厚１
００ｎｍ程度のＮ型多結晶シリコン膜２３６に膜厚１５
０ｎｍ程度のタングステンシリサイド膜２３７が積層さ
れたタングステンポリサイド膜から構成されている。ビ
ット線２１７の配線ピッチは０．８μｍ程度であり、ビ
ット・コンタクト孔２１１の部分でのビット線２１７の
線幅および間隔は０．５μｍ程度および０．３μｍ程度
であり、ビット・コンタクト孔２１１を除いた部分での
ビット線２１７の線幅および間隔はそれぞれ０．４μｍ
程度である。これらビット線２１７を含めて、層間絶縁
膜２１０ａの表面は、酸化シリコン系絶縁膜からなる層
間絶縁膜２２０ａにより覆われている。層間絶縁膜２２
０ａの表面（上面）も平坦化されており、層間絶縁膜２
１０ａの表面からの層間絶縁膜２２０ａの膜厚は３５０
ｎｍ程度である。層間絶縁膜２２０ａの上面とビット線
２１７を直接に覆う層間絶縁膜２２０ａの底面とは、少
なくとも酸化シリコン膜から形成されている〔図１４，
図１５（ａ），図１５（ｂ）〕。
コンタクト孔２１１を介してＮ型ソース・ドレイン領域
２０５に接続されるビット線２１７が設けられている。
ビット線２１７は、ゲート電極２０４と同様に、膜厚１
００ｎｍ程度のＮ型多結晶シリコン膜２３６に膜厚１５
０ｎｍ程度のタングステンシリサイド膜２３７が積層さ
れたタングステンポリサイド膜から構成されている。ビ
ット線２１７の配線ピッチは０．８μｍ程度であり、ビ
ット・コンタクト孔２１１の部分でのビット線２１７の
線幅および間隔は０．５μｍ程度および０．３μｍ程度
であり、ビット・コンタクト孔２１１を除いた部分での
ビット線２１７の線幅および間隔はそれぞれ０．４μｍ
程度である。これらビット線２１７を含めて、層間絶縁
膜２１０ａの表面は、酸化シリコン系絶縁膜からなる層
間絶縁膜２２０ａにより覆われている。層間絶縁膜２２
０ａの表面（上面）も平坦化されており、層間絶縁膜２
１０ａの表面からの層間絶縁膜２２０ａの膜厚は３５０
ｎｍ程度である。層間絶縁膜２２０ａの上面とビット線
２１７を直接に覆う層間絶縁膜２２０ａの底面とは、少
なくとも酸化シリコン膜から形成されている〔図１４，
図１５（ａ），図１５（ｂ）〕。
【００８０】層間絶縁膜２２０ａには、これの表面から
この層間絶縁膜２２０ａ，２１０ａおよびゲート酸化膜
２０３を貫通してＮ型ソース・ドレイン領域２０６に達
するノード・コンタクト孔２２１が設けられている。ノ
ード・コンタクト孔２２１は、ビット線２１７に対して
自己整合的に形成されて，ビット線２１７の空隙部の層
間絶縁膜２２０ａを貫通し、さらに、ゲート電極２０４
に対して自己整合的に形成されて，ゲート電極２０４の
空隙部の層間絶縁膜２１０ａを貫通している。ノード・
コンタクト孔２２１の上端の口径は０．５μｍ程度であ
り、ビット線２１７の上面からゲート電極２０４の上面
までの間でのノード・コンタクト孔２２１の最小口径は
０．４μｍ程度であり、ゲート電極２０４の上面より下
位でのノード・コンタクト孔２２１の口径は０．４μｍ
程度である。これらのノード・コンタクト孔２２１によ
り、ビット線２１７の上面並びに側面の一部と、ゲート
電極２０４の上面並びに側面の一部とが露出される。
この層間絶縁膜２２０ａ，２１０ａおよびゲート酸化膜
２０３を貫通してＮ型ソース・ドレイン領域２０６に達
するノード・コンタクト孔２２１が設けられている。ノ
ード・コンタクト孔２２１は、ビット線２１７に対して
自己整合的に形成されて，ビット線２１７の空隙部の層
間絶縁膜２２０ａを貫通し、さらに、ゲート電極２０４
に対して自己整合的に形成されて，ゲート電極２０４の
空隙部の層間絶縁膜２１０ａを貫通している。ノード・
コンタクト孔２２１の上端の口径は０．５μｍ程度であ
り、ビット線２１７の上面からゲート電極２０４の上面
までの間でのノード・コンタクト孔２２１の最小口径は
０．４μｍ程度であり、ゲート電極２０４の上面より下
位でのノード・コンタクト孔２２１の口径は０．４μｍ
程度である。これらのノード・コンタクト孔２２１によ
り、ビット線２１７の上面並びに側面の一部と、ゲート
電極２０４の上面並びに側面の一部とが露出される。
【００８１】ノード・コンタクト孔２２１の側面は膜厚
３０ｎｍ程度の酸化シリコン膜スペーサ２２２により直
接に覆われ、酸化シリコン膜スペーサ２２２の表面はＢ
ＰＳＧ膜スペーサ２２４ａにより覆われている。ＢＰＳ
Ｇ膜スペーサ２２４ａの最大膜厚も１００ｎｍ前後であ
る。（ノード・コンタクト孔２２１により露出されてな
る）ゲート電極２０４およびビット線２１７による段部
近傍におけるＢＰＳＧ膜スペーサ２１４ａの膜厚はそれ
ぞれ３５ｎｍ〜４０ｎｍ程度および４５ｎｍ〜５０ｎｍ
程度である。（ノード・コンタクト２２１内に露出し
た）ＢＰＳＧ膜２２４ａの表面は、多結晶シリコン膜ス
ペーサ２２５ａにより覆われている。多結晶シリコン膜
スペーサ２２５ａの最大膜厚は３５ｎｍ〜４０ｎｍ程度
である。多結晶シリコン膜スペーサ２２５ａの上端はノ
ード・コンタクト孔２２１の上端（層間絶縁膜２２０ａ
の上面）より１００ｎｍ〜１５０ｎｍ程度低い位置にあ
り、多結晶シリコン膜スペーサ２２５ａの下端はノード
・コンタクト孔２２１の底面（Ｎ型ソース・ドレイン領
域２０６の表面）より１００ｎｍ〜１５０ｎｍ程度高い
位置にある。ノード・コンタクト孔２１１の底面になる
部分でのＮ型ソース・ドレイン領域２０６の表面では、
酸化シリコン膜スペーサ２２２およびＢＰＳＧ膜スペー
サ２２４ａは、多結晶シリコン膜スペーサ２２５ａに自
己整合的に開口されている。この開口部は０．２μｍ
（２００ｎｍ）□程度である〔図１６（ａ），図１６
（ｂ）〕。
３０ｎｍ程度の酸化シリコン膜スペーサ２２２により直
接に覆われ、酸化シリコン膜スペーサ２２２の表面はＢ
ＰＳＧ膜スペーサ２２４ａにより覆われている。ＢＰＳ
Ｇ膜スペーサ２２４ａの最大膜厚も１００ｎｍ前後であ
る。（ノード・コンタクト孔２２１により露出されてな
る）ゲート電極２０４およびビット線２１７による段部
近傍におけるＢＰＳＧ膜スペーサ２１４ａの膜厚はそれ
ぞれ３５ｎｍ〜４０ｎｍ程度および４５ｎｍ〜５０ｎｍ
程度である。（ノード・コンタクト２２１内に露出し
た）ＢＰＳＧ膜２２４ａの表面は、多結晶シリコン膜ス
ペーサ２２５ａにより覆われている。多結晶シリコン膜
スペーサ２２５ａの最大膜厚は３５ｎｍ〜４０ｎｍ程度
である。多結晶シリコン膜スペーサ２２５ａの上端はノ
ード・コンタクト孔２２１の上端（層間絶縁膜２２０ａ
の上面）より１００ｎｍ〜１５０ｎｍ程度低い位置にあ
り、多結晶シリコン膜スペーサ２２５ａの下端はノード
・コンタクト孔２２１の底面（Ｎ型ソース・ドレイン領
域２０６の表面）より１００ｎｍ〜１５０ｎｍ程度高い
位置にある。ノード・コンタクト孔２１１の底面になる
部分でのＮ型ソース・ドレイン領域２０６の表面では、
酸化シリコン膜スペーサ２２２およびＢＰＳＧ膜スペー
サ２２４ａは、多結晶シリコン膜スペーサ２２５ａに自
己整合的に開口されている。この開口部は０．２μｍ
（２００ｎｍ）□程度である〔図１６（ａ），図１６
（ｂ）〕。
【００８２】層間絶縁膜２２０ａの表面には、ノード・
コンタクト孔２２１を介してＮ型ソース・ドレイン領域
２０６に接続されるストレージノード電極２２７が設け
られている。ストレージノード電極２２７は層間絶縁膜
２２０ａの表面（上面）上での膜厚が７００ｎｍ程度の
Ｎ型多結晶シリコン膜から構成されている。ストレージ
ノード電極２２７の長手方向はビット線２１７に平行で
あり、ストレージノード電極２２７の長さ，幅および間
隔は１．３μｍ，０．５μｍ程度および０．３μｍ程度
であり、ビット線２１７に平行な方向およびゲート電極
２０４に平行な方向でのストレージノード電極２２７の
ピッチは１．６μｍ程度および０．８μｍ程度である。
図示は省略するが、ストレージノード電極２２７並びに
層間絶縁膜２２０ａの露出表面には容量絶縁膜が設けら
れ、容量絶縁膜の表面にはセルプレート電極が設けられ
ている〔図１４，図１６（ａ），図１６（ｂ）〕。
コンタクト孔２２１を介してＮ型ソース・ドレイン領域
２０６に接続されるストレージノード電極２２７が設け
られている。ストレージノード電極２２７は層間絶縁膜
２２０ａの表面（上面）上での膜厚が７００ｎｍ程度の
Ｎ型多結晶シリコン膜から構成されている。ストレージ
ノード電極２２７の長手方向はビット線２１７に平行で
あり、ストレージノード電極２２７の長さ，幅および間
隔は１．３μｍ，０．５μｍ程度および０．３μｍ程度
であり、ビット線２１７に平行な方向およびゲート電極
２０４に平行な方向でのストレージノード電極２２７の
ピッチは１．６μｍ程度および０．８μｍ程度である。
図示は省略するが、ストレージノード電極２２７並びに
層間絶縁膜２２０ａの露出表面には容量絶縁膜が設けら
れ、容量絶縁膜の表面にはセルプレート電極が設けられ
ている〔図１４，図１６（ａ），図１６（ｂ）〕。
【００８３】図１４〜図１６と、図１４のＣＣ線での製
造工程の断面模式図である図１７および図１８と、図１
４のＤＤ線での製造工程の断面模式図である図１９およ
び図２０とを併せて参照し、ノード・コンタクト孔に係
わる部分を代表して、本第１の実施の形態の本第２の実
施例による製造方法の主要部を説明する。
造工程の断面模式図である図１７および図１８と、図１
４のＤＤ線での製造工程の断面模式図である図１９およ
び図２０とを併せて参照し、ノード・コンタクト孔に係
わる部分を代表して、本第１の実施の形態の本第２の実
施例による製造方法の主要部を説明する。
【００８４】まず、上記第１の実施の形態の上記第１の
実施例と同様の方法により、ビット・コンタクト孔２１
１が形成され、酸化シリコン膜スペーサ２１２を構成す
る膜厚３０ｎｍ程度の酸化シリコン膜が形成され、ＢＰ
ＳＧ膜スペーサ１１４ａを構成する膜厚７０ｎｍ程度の
ＢＰＳＧ膜が形成され、このＢＰＳＧ膜が８５０℃のＮ
２雰囲気で１０分間程度熱処理されてリフローされる。
その後、多結晶シリコン膜スペーサ２１５ａを構成する
膜厚５０ｎｍ程度の多結晶シリコン膜が全面に形成さ
れ、シリコン膜に対する異方性エッチングによるエッチ
バックにより多結晶シリコン膜スペーサ２１５ａが形成
される。酸化シリコン膜に対する異方性エッチングによ
るエッチバックにより、ＢＰＳＧ膜スペーサ２１４ａ，
酸化シリコン膜スペーサ２１４が形成されるとともに層
間絶縁膜２１０ａが完成される。次に、全面を覆う膜厚
３７０ｎｍ程度の層間絶縁膜２２０が形成される。
実施例と同様の方法により、ビット・コンタクト孔２１
１が形成され、酸化シリコン膜スペーサ２１２を構成す
る膜厚３０ｎｍ程度の酸化シリコン膜が形成され、ＢＰ
ＳＧ膜スペーサ１１４ａを構成する膜厚７０ｎｍ程度の
ＢＰＳＧ膜が形成され、このＢＰＳＧ膜が８５０℃のＮ
２雰囲気で１０分間程度熱処理されてリフローされる。
その後、多結晶シリコン膜スペーサ２１５ａを構成する
膜厚５０ｎｍ程度の多結晶シリコン膜が全面に形成さ
れ、シリコン膜に対する異方性エッチングによるエッチ
バックにより多結晶シリコン膜スペーサ２１５ａが形成
される。酸化シリコン膜に対する異方性エッチングによ
るエッチバックにより、ＢＰＳＧ膜スペーサ２１４ａ，
酸化シリコン膜スペーサ２１４が形成されるとともに層
間絶縁膜２１０ａが完成される。次に、全面を覆う膜厚
３７０ｎｍ程度の層間絶縁膜２２０が形成される。
【００８５】次に、異方性エッチングにより層間絶縁膜
２２０，２１０ａおよびゲート酸化膜２０３が順次エッ
チングされて、層間絶縁膜２２０の表面（上面）からＮ
型ソース・ドレイン領域２０６に達するノード・コンタ
クト孔２２１が形成される。ＬＰＣＶＤにより、全面に
膜厚３０ｎｍ程度の酸化シリコン膜２４２と膜厚７０ｎ
ｍ程度のＢＰＳＧ膜２４４ａが順次形成される。ＢＰＳ
Ｇ膜２４４ａの燐およびボロンの濃度は例えば１．８ｍ
ｏｌ％程度および３．９ｍｏｌ％程度に設定されている
〔図１７（ａ），図１９（ａ）〕。次に、例えば８００
℃程度のＮ2 雰囲気で３０分間程度の熱処理が行なわ
れ、ＢＰＳＧ膜２４４ａがリフローされてＢＰＳＧ膜２
４４ａａになる。この段階において、（ノード・コンタ
クト孔２２１により露出されてなる）ゲート電極２０４
およびビット線２１７による段部近傍におけるＢＰＳＧ
膜２４４ａａの膜厚は、それぞれ３５ｎｍ〜４０ｎｍ程
度および４５ｎｍ〜５０ｎｍ程度である〔図１７
（ｂ），図１９（ｂ）〕。
２２０，２１０ａおよびゲート酸化膜２０３が順次エッ
チングされて、層間絶縁膜２２０の表面（上面）からＮ
型ソース・ドレイン領域２０６に達するノード・コンタ
クト孔２２１が形成される。ＬＰＣＶＤにより、全面に
膜厚３０ｎｍ程度の酸化シリコン膜２４２と膜厚７０ｎ
ｍ程度のＢＰＳＧ膜２４４ａが順次形成される。ＢＰＳ
Ｇ膜２４４ａの燐およびボロンの濃度は例えば１．８ｍ
ｏｌ％程度および３．９ｍｏｌ％程度に設定されている
〔図１７（ａ），図１９（ａ）〕。次に、例えば８００
℃程度のＮ2 雰囲気で３０分間程度の熱処理が行なわ
れ、ＢＰＳＧ膜２４４ａがリフローされてＢＰＳＧ膜２
４４ａａになる。この段階において、（ノード・コンタ
クト孔２２１により露出されてなる）ゲート電極２０４
およびビット線２１７による段部近傍におけるＢＰＳＧ
膜２４４ａａの膜厚は、それぞれ３５ｎｍ〜４０ｎｍ程
度および４５ｎｍ〜５０ｎｍ程度である〔図１７
（ｂ），図１９（ｂ）〕。
【００８６】次に、ＬＰＣＶＤにより全面に膜厚５０ｎ
ｍ程度の多結晶シリコン膜２４５ａが形成される〔図１
７（ｃ），図１９（ｃ）〕。次に、多結晶シリコン膜２
４５ａが異方性エッチングにより十分にエッチバックさ
れて、ノード・コンタクト孔２２１内のＢＰＳＧ膜２４
４ａａの表面を覆う多結晶シリコン膜スペーサ２２５ａ
が形成される。この異方性エッチングは、例えば８Ｐａ
の真空度，４５０Ｗのパワーのもとで、４０ｓｃｃｍの
臭化水素（ＨＢｒ）と１００ｓｃｃｍの塩素（Ｃｌ2 ）
との混合ガスをエッチング・ガスに用いて行なわれる。
多結晶シリコン膜スペーサ２２５ａの形成に際して十分
なエッチバックが行なわれることによって、多結晶シリ
コン膜スペーサ２２５ａの上端は層間絶縁膜２２０の上
面より３００ｎｍ〜３５０ｎｍ程度低い位置になる。ま
た、多結晶シリコン膜スペーサ２２５ａの最大膜厚も、
多結晶シリコン膜２４５ａの膜厚より薄くなり、３５ｎ
ｍ〜４０ｎｍ程度になる。なお、多結晶シリコン膜スペ
ーサ２１５ａの最大膜厚３０ｎｍ〜３５ｎｍ）の方が多
結晶シリコン膜スペーサ２２５ａの最大膜厚より薄くな
るのは、ビット・コンタクト孔２１１内での（多結晶シ
リコン膜スペーサ２１５ａになる）多結晶シリコン膜の
傾斜の方がノード・コンタクト孔２２１内での多結晶シ
リコン膜２４４ａの傾斜より緩くなっているためである
〔図１８（ａ），図２０（ａ）〕。
ｍ程度の多結晶シリコン膜２４５ａが形成される〔図１
７（ｃ），図１９（ｃ）〕。次に、多結晶シリコン膜２
４５ａが異方性エッチングにより十分にエッチバックさ
れて、ノード・コンタクト孔２２１内のＢＰＳＧ膜２４
４ａａの表面を覆う多結晶シリコン膜スペーサ２２５ａ
が形成される。この異方性エッチングは、例えば８Ｐａ
の真空度，４５０Ｗのパワーのもとで、４０ｓｃｃｍの
臭化水素（ＨＢｒ）と１００ｓｃｃｍの塩素（Ｃｌ2 ）
との混合ガスをエッチング・ガスに用いて行なわれる。
多結晶シリコン膜スペーサ２２５ａの形成に際して十分
なエッチバックが行なわれることによって、多結晶シリ
コン膜スペーサ２２５ａの上端は層間絶縁膜２２０の上
面より３００ｎｍ〜３５０ｎｍ程度低い位置になる。ま
た、多結晶シリコン膜スペーサ２２５ａの最大膜厚も、
多結晶シリコン膜２４５ａの膜厚より薄くなり、３５ｎ
ｍ〜４０ｎｍ程度になる。なお、多結晶シリコン膜スペ
ーサ２１５ａの最大膜厚３０ｎｍ〜３５ｎｍ）の方が多
結晶シリコン膜スペーサ２２５ａの最大膜厚より薄くな
るのは、ビット・コンタクト孔２１１内での（多結晶シ
リコン膜スペーサ２１５ａになる）多結晶シリコン膜の
傾斜の方がノード・コンタクト孔２２１内での多結晶シ
リコン膜２４４ａの傾斜より緩くなっているためである
〔図１８（ａ），図２０（ａ）〕。
【００８７】続いて、多結晶シリコン膜スペーサ２２５
ａをマスクにした酸化シリコン膜に対する（上記第１の
実施の形態の上記第１の実施例等と同様の）エッチバッ
クが行なわれ、酸化シリコン膜スパーサ２２２，ＢＰＳ
Ｇ膜スペーサ２２４ａが形成される〔図１４，図１６，
図１８（ｂ），図２０（ｂ）〕。その後、ストレージノ
ード電極２２７が形成され、容量絶縁膜，セルプレート
電極が形成される〔図１４，図１６〕。
ａをマスクにした酸化シリコン膜に対する（上記第１の
実施の形態の上記第１の実施例等と同様の）エッチバッ
クが行なわれ、酸化シリコン膜スパーサ２２２，ＢＰＳ
Ｇ膜スペーサ２２４ａが形成される〔図１４，図１６，
図１８（ｂ），図２０（ｂ）〕。その後、ストレージノ
ード電極２２７が形成され、容量絶縁膜，セルプレート
電極が形成される〔図１４，図１６〕。
【００８８】本第２の実施の形態の本第１の実施例は、
上記第１の実施の形態の上記第１の実施例の有した効果
を有している。本第２の実施の形態の本第１の実施例で
は、このエッチバックに多結晶シリコン膜スペーサ２２
５ａがマスクに用いられていることから、多結晶シリコ
ン膜スペーサ２２５ａに覆われている部分では、（上記
第１の実施の形態と相違して）ＢＰＳＧ膜スペーサ２２
４ａの膜厚はＢＰＳＧ膜２４４ａの膜厚と同じになる。
このため、本第２の実施の形態の本第１の実施例では、
ＢＰＳＧ膜２２４ａ等の膜厚の設定を上記第１の実施の
形態の上記第１，第２の実施例より薄くすることができ
る。本第２の実施の形態の本第１の実施例は、上記第１
の実施の形態の上記第２の実施例とは相違した手段によ
り、上記第１の実施の形態の上記第１の実施例より、コ
ンタクト抵抗を低減している。
上記第１の実施の形態の上記第１の実施例の有した効果
を有している。本第２の実施の形態の本第１の実施例で
は、このエッチバックに多結晶シリコン膜スペーサ２２
５ａがマスクに用いられていることから、多結晶シリコ
ン膜スペーサ２２５ａに覆われている部分では、（上記
第１の実施の形態と相違して）ＢＰＳＧ膜スペーサ２２
４ａの膜厚はＢＰＳＧ膜２４４ａの膜厚と同じになる。
このため、本第２の実施の形態の本第１の実施例では、
ＢＰＳＧ膜２２４ａ等の膜厚の設定を上記第１の実施の
形態の上記第１，第２の実施例より薄くすることができ
る。本第２の実施の形態の本第１の実施例は、上記第１
の実施の形態の上記第２の実施例とは相違した手段によ
り、上記第１の実施の形態の上記第１の実施例より、コ
ンタクト抵抗を低減している。
【００８９】なお、本第２の実施の形態の本第１の実施
例でも、それぞれセルフアライン・コンタクト孔からな
るビット・コンタクト孔およびノード・コンタクト孔を
有したＣＯＢ構造のＤＲＡＭを例にして説明したが、本
第２の実施の形態の本第１の実施例も、一般的な多層配
線構造におけるセルフアライン・コンタクト孔に対して
も適用することが可能である。また、本第２の実施の形
態の本第１の実施例でもＢＰＳＧ膜スペーサを例にして
説明したが、本第２の実施の形態の本第１の実施例もこ
れに限定されるものではなく、ＢＰＳＧ膜スペーサの代
りにＰＳＧ膜スペーサを採用することもできる。さらに
また、本第２の実施の形態の本第１の実施例は、上記記
載の各種数値に限定されるものではない。
例でも、それぞれセルフアライン・コンタクト孔からな
るビット・コンタクト孔およびノード・コンタクト孔を
有したＣＯＢ構造のＤＲＡＭを例にして説明したが、本
第２の実施の形態の本第１の実施例も、一般的な多層配
線構造におけるセルフアライン・コンタクト孔に対して
も適用することが可能である。また、本第２の実施の形
態の本第１の実施例でもＢＰＳＧ膜スペーサを例にして
説明したが、本第２の実施の形態の本第１の実施例もこ
れに限定されるものではなく、ＢＰＳＧ膜スペーサの代
りにＰＳＧ膜スペーサを採用することもできる。さらに
また、本第２の実施の形態の本第１の実施例は、上記記
載の各種数値に限定されるものではない。
【００９０】本第２に実施の形態の上記第１の実施例
は、セルフアライン・コンタクト孔であるビット・コン
タクト孔およびノード・コンタクト孔の側面にはそれぞ
れ酸化シリコン膜スペーサと（例えばリフローされた）
ＢＰＳＧ膜スペーサとの積層絶縁膜スペーサとこれらの
絶縁膜をそれぞれ覆う多結晶シリコン膜スペーサとが設
けられていたが、本第２の実施の形態もこれに限定され
るものではない。
は、セルフアライン・コンタクト孔であるビット・コン
タクト孔およびノード・コンタクト孔の側面にはそれぞ
れ酸化シリコン膜スペーサと（例えばリフローされた）
ＢＰＳＧ膜スペーサとの積層絶縁膜スペーサとこれらの
絶縁膜をそれぞれ覆う多結晶シリコン膜スペーサとが設
けられていたが、本第２の実施の形態もこれに限定され
るものではない。
【００９１】（ＣＯＢ構造の）ＤＲＡＭのビット・コン
タクト孔を含んだ部分の断面模式図である図２１（ａ）
および図２１（ｂ）と、ＤＲＡＭのビット・コンタクト
孔を含んだ部分の断面模式図である図２２（ａ）および
図２２（ｂ）とを参照して、本第２の実施の形態の第２
の実施例を以下に説明する。なお、本第２の実施と形態
の本第２の実施例の平面模式図は本第２の実施と形態の
上記第１の実施例の平面模式図である図１４と等しくな
るので省略する。図２１（ａ）および図２１（ｂ）は図
１４のＡＡ線およびＢＢ線に対応した部分での断面模式
図であり、図２２（ａ）および図２２（ｂ）は図１４の
ＣＣ線およびＤＤ線に対応した部分での断面模式図であ
る。
タクト孔を含んだ部分の断面模式図である図２１（ａ）
および図２１（ｂ）と、ＤＲＡＭのビット・コンタクト
孔を含んだ部分の断面模式図である図２２（ａ）および
図２２（ｂ）とを参照して、本第２の実施の形態の第２
の実施例を以下に説明する。なお、本第２の実施と形態
の本第２の実施例の平面模式図は本第２の実施と形態の
上記第１の実施例の平面模式図である図１４と等しくな
るので省略する。図２１（ａ）および図２１（ｂ）は図
１４のＡＡ線およびＢＢ線に対応した部分での断面模式
図であり、図２２（ａ）および図２２（ｂ）は図１４の
ＣＣ線およびＤＤ線に対応した部分での断面模式図であ
る。
【００９２】本第２の実施の形態の上記第１の実施例に
対する本第２の実施の形態の本第２の実施例の相違点
は、上記第１の実施の形態の上記第１の実施例に対する
上記第１の実施の形態の上記第２の実施例の相違点と同
様に、セルフアライン・コンタク孔の側面を覆う絶縁膜
スペーサが酸化シリコン膜スペーサが存在せずに、ＢＰ
ＳＧ膜スペーサのみからなり、セルフアライン・コンタ
クト孔により形成された中間層の配線層並びに下層の配
線層の露出表面には酸化シリコン膜が選択的に形成され
ており、さらに（セルフアライン・コンタク孔の底面を
なす）下層の配線層の上記露出表面における選択形成さ
れた上記酸化シリコン膜がＢＰＳＧ膜スペーサに自己整
合的に開口されている点である。
対する本第２の実施の形態の本第２の実施例の相違点
は、上記第１の実施の形態の上記第１の実施例に対する
上記第１の実施の形態の上記第２の実施例の相違点と同
様に、セルフアライン・コンタク孔の側面を覆う絶縁膜
スペーサが酸化シリコン膜スペーサが存在せずに、ＢＰ
ＳＧ膜スペーサのみからなり、セルフアライン・コンタ
クト孔により形成された中間層の配線層並びに下層の配
線層の露出表面には酸化シリコン膜が選択的に形成され
ており、さらに（セルフアライン・コンタク孔の底面を
なす）下層の配線層の上記露出表面における選択形成さ
れた上記酸化シリコン膜がＢＰＳＧ膜スペーサに自己整
合的に開口されている点である。
【００９３】Ｐ型シリコン基板２０１の表面の素子形成
領域，素子分離領域には、膜厚１０ｎｍ程度のゲート酸
化膜２０３，例えばＬＯＣＯＳ型の膜厚３００ｎｍ程度
のフィールド酸化膜２０２が設けられている。フィール
ド酸化膜２０２，ゲート酸化膜２０３の表面にはゲート
電極２０４が設けられている。これらゲート電極２０４
の線幅および間隔は例えばそれぞれ０．４μｍ程度であ
り、これらゲート電極２０４は膜厚１００ｎｍ程度のＮ
型多結晶シリコン膜に膜厚１５０ｎｍ程度のタングステ
ンシリサイド膜が積層されたタングステンポリサイド膜
から構成されている。それぞれの素子形成領域のＰ型シ
リコン基板２０１の表面には、ゲート電極２０４および
フィールド酸化膜２０２に自己整合的にＮ型ソース・ド
レイン領域２０５，２０６が設けられている。Ｎ型ソー
ス・ドレイン領域２０５，２０６の最小線幅および最小
間隔はそれぞれ０．４μｍ程度である。
領域，素子分離領域には、膜厚１０ｎｍ程度のゲート酸
化膜２０３，例えばＬＯＣＯＳ型の膜厚３００ｎｍ程度
のフィールド酸化膜２０２が設けられている。フィール
ド酸化膜２０２，ゲート酸化膜２０３の表面にはゲート
電極２０４が設けられている。これらゲート電極２０４
の線幅および間隔は例えばそれぞれ０．４μｍ程度であ
り、これらゲート電極２０４は膜厚１００ｎｍ程度のＮ
型多結晶シリコン膜に膜厚１５０ｎｍ程度のタングステ
ンシリサイド膜が積層されたタングステンポリサイド膜
から構成されている。それぞれの素子形成領域のＰ型シ
リコン基板２０１の表面には、ゲート電極２０４および
フィールド酸化膜２０２に自己整合的にＮ型ソース・ド
レイン領域２０５，２０６が設けられている。Ｎ型ソー
ス・ドレイン領域２０５，２０６の最小線幅および最小
間隔はそれぞれ０．４μｍ程度である。
【００９４】ゲート電極２０４，フィールド酸化膜２０
２およびゲート酸化膜２０３を含めて、Ｐ型シリコン基
板２０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜２１０ｂにより覆われている。層間絶縁膜２１０ｂ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
２０１の表面からの層間絶縁膜２１０ｂの膜厚は５００
ｎｍ程度である。層間絶縁膜２１０ｂの上面と、ゲート
電極２０４を直接に覆う層間絶縁膜２１０ｂの底面と
は、少なくとも酸化シリコン膜から構成されている。
２およびゲート酸化膜２０３を含めて、Ｐ型シリコン基
板２０１の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜２１０ｂにより覆われている。層間絶縁膜２１０ｂ
の表面（上面）は平坦化されており、Ｐ型シリコン基板
２０１の表面からの層間絶縁膜２１０ｂの膜厚は５００
ｎｍ程度である。層間絶縁膜２１０ｂの上面と、ゲート
電極２０４を直接に覆う層間絶縁膜２１０ｂの底面と
は、少なくとも酸化シリコン膜から構成されている。
【００９５】層間絶縁膜２１０ｂには、この層間絶縁膜
２１０ｂの表面から層間絶縁膜２１０ｂおよびゲート酸
化膜２０３を貫通してＮ型ソース・ドレイン領域２０５
に達するビット・コンタクト孔２１１が設けられてい
る。ビット・コンタクト孔２１１は、ゲート電極２０４
に対して自己整合的に形成され，ゲート電極２０４の空
隙部の層間絶縁膜２１０ｂを貫通している。ビット・コ
ンタクト孔２１１の上端の口径は０．５μｍ程度である
が、ゲート電極２０４の上面より下位でのビット・コン
タクト孔２１１の最小口径は、ゲート電極２０４の間隔
に等しく、０．４μｍ程度になっている。これらのビッ
ト・コンタクト孔２１１により、ゲート電極２０４の上
面並びに側面の一部が露出される。
２１０ｂの表面から層間絶縁膜２１０ｂおよびゲート酸
化膜２０３を貫通してＮ型ソース・ドレイン領域２０５
に達するビット・コンタクト孔２１１が設けられてい
る。ビット・コンタクト孔２１１は、ゲート電極２０４
に対して自己整合的に形成され，ゲート電極２０４の空
隙部の層間絶縁膜２１０ｂを貫通している。ビット・コ
ンタクト孔２１１の上端の口径は０．５μｍ程度である
が、ゲート電極２０４の上面より下位でのビット・コン
タクト孔２１１の最小口径は、ゲート電極２０４の間隔
に等しく、０．４μｍ程度になっている。これらのビッ
ト・コンタクト孔２１１により、ゲート電極２０４の上
面並びに側面の一部が露出される。
【００９６】ビット・コンタクト孔２１１によるゲート
電極２０４の露出表面は膜厚１０ｎｍ〜２０ｎｍ程度の
熱酸化による酸化シリコン膜２１３により直接に覆われ
ており、さらに、Ｎ型ソース・ドレイン領域２０５の露
出表面の所定部分も酸化シリコン膜２１３により直接に
覆われている。ビット・コンタクト孔２１１の側面は
（熱処理によりリフローされたＢＰＳＧ膜からなる絶縁
膜スペーサである）ＢＰＳＧ膜スペーサ２１４ｂにより
覆われている。ＢＰＳＧ膜スペーサ２１４ｂを構成する
ＢＰＳＧ膜の燐およびボロンの濃度は、例えば２．５ｍ
ｏｌ％程度および４．３ｍｏｌ％程度である。ＢＰＳＧ
膜スペーサ２１４ｂの最大膜厚は７０ｎｍ前後であり、
（ビット・コンタクト孔２１１により露出されてなる）
ゲート電極２０４による段部近傍におけるＢＰＳＧ膜ス
ペーサ１１４ｂの膜厚は３５ｎｍ〜４０ｎｍ程度であ
る。（ビット・コンタクト２１１内に露出した）ＢＰＳ
Ｇ膜２１４ｂの表面は、多結晶シリコン膜スペーサ２１
５ｂにより覆われている。多結晶シリコン膜スペーサ２
１５ｂの最大膜厚は３０ｎｍ〜３５ｎｍ程度である。多
結晶シリコン膜スペーサ２１５ｂの上端はビット・コン
タクト孔２１１の上端（層間絶縁膜２１０ｂの上面）よ
り７０ｎｍ〜１００ｎｍ程度低い位置にあり、多結晶シ
リコン膜スペーサ２１５ｂの下端はビット・コンタクト
孔２１１の底面（Ｎ型ソース・ドレイン領域２０５の表
面）より１００ｎｍ〜１５０ｎｍ程度高い位置にある。
ビット・コンタクト孔２１１の底面になる部分でのＮ型
ソース・ドレイン領域２０５の表面では、酸化シリコン
膜２１３およびＢＰＳＧ膜スペーサ２１４ｂは、それぞ
れ多結晶シリコン膜スペーサ２１５ｂに自己整合的に開
口されている。この開口部の最小幅は０．１５μｍ（１
５０ｎｍ）前後〜０．１６μｍ（１６０ｎｍ）前後程度
になっている〔図２１（ａ），図２１（ｂ）〕。
電極２０４の露出表面は膜厚１０ｎｍ〜２０ｎｍ程度の
熱酸化による酸化シリコン膜２１３により直接に覆われ
ており、さらに、Ｎ型ソース・ドレイン領域２０５の露
出表面の所定部分も酸化シリコン膜２１３により直接に
覆われている。ビット・コンタクト孔２１１の側面は
（熱処理によりリフローされたＢＰＳＧ膜からなる絶縁
膜スペーサである）ＢＰＳＧ膜スペーサ２１４ｂにより
覆われている。ＢＰＳＧ膜スペーサ２１４ｂを構成する
ＢＰＳＧ膜の燐およびボロンの濃度は、例えば２．５ｍ
ｏｌ％程度および４．３ｍｏｌ％程度である。ＢＰＳＧ
膜スペーサ２１４ｂの最大膜厚は７０ｎｍ前後であり、
（ビット・コンタクト孔２１１により露出されてなる）
ゲート電極２０４による段部近傍におけるＢＰＳＧ膜ス
ペーサ１１４ｂの膜厚は３５ｎｍ〜４０ｎｍ程度であ
る。（ビット・コンタクト２１１内に露出した）ＢＰＳ
Ｇ膜２１４ｂの表面は、多結晶シリコン膜スペーサ２１
５ｂにより覆われている。多結晶シリコン膜スペーサ２
１５ｂの最大膜厚は３０ｎｍ〜３５ｎｍ程度である。多
結晶シリコン膜スペーサ２１５ｂの上端はビット・コン
タクト孔２１１の上端（層間絶縁膜２１０ｂの上面）よ
り７０ｎｍ〜１００ｎｍ程度低い位置にあり、多結晶シ
リコン膜スペーサ２１５ｂの下端はビット・コンタクト
孔２１１の底面（Ｎ型ソース・ドレイン領域２０５の表
面）より１００ｎｍ〜１５０ｎｍ程度高い位置にある。
ビット・コンタクト孔２１１の底面になる部分でのＮ型
ソース・ドレイン領域２０５の表面では、酸化シリコン
膜２１３およびＢＰＳＧ膜スペーサ２１４ｂは、それぞ
れ多結晶シリコン膜スペーサ２１５ｂに自己整合的に開
口されている。この開口部の最小幅は０．１５μｍ（１
５０ｎｍ）前後〜０．１６μｍ（１６０ｎｍ）前後程度
になっている〔図２１（ａ），図２１（ｂ）〕。
【００９７】層間絶縁膜２１０ｂの表面には、ビット・
コンタクト孔２１１を介してＮ型ソース・ドレイン領域
２０５に接続されるビット線２１７が設けられている。
ビット線２１７は、ゲート電極２０４と同様に、膜厚１
００ｎｍ程度のＮ型多結晶シリコン膜２３６に膜厚１５
０ｎｍ程度のタングステンシリサイド膜２３７が積層さ
れたタングステンポリサイド膜から構成されている。ビ
ット線２１７の配線ピッチは０．８μｍ程度であり、ビ
ット・コンタクト孔２１１の部分でのビット線２１７の
線幅および間隔は０．５μｍ程度および０．３μｍ程度
であり、ビット・コンタクト孔２１１を除いた部分での
ビット線２１７の線幅および間隔はそれぞれ０．４μｍ
程度である。これらビット線２１７を含めて、層間絶縁
膜２１０ｂの表面は、酸化シリコン系絶縁膜からなる層
間絶縁膜２２０ｂにより覆われている。層間絶縁膜２２
０ｂの表面（上面）も平坦化されており、層間絶縁膜２
１０ｂの表面からの層間絶縁膜２２０ｂの膜厚は３５０
ｎｍ程度である。層間絶縁膜２２０ｂの上面とビット線
２１７を直接に覆う層間絶縁膜２２０ｂの底面とは、少
なくとも酸化シリコン膜から形成されている〔図２２
（ａ），図２２（ｂ）〕。
コンタクト孔２１１を介してＮ型ソース・ドレイン領域
２０５に接続されるビット線２１７が設けられている。
ビット線２１７は、ゲート電極２０４と同様に、膜厚１
００ｎｍ程度のＮ型多結晶シリコン膜２３６に膜厚１５
０ｎｍ程度のタングステンシリサイド膜２３７が積層さ
れたタングステンポリサイド膜から構成されている。ビ
ット線２１７の配線ピッチは０．８μｍ程度であり、ビ
ット・コンタクト孔２１１の部分でのビット線２１７の
線幅および間隔は０．５μｍ程度および０．３μｍ程度
であり、ビット・コンタクト孔２１１を除いた部分での
ビット線２１７の線幅および間隔はそれぞれ０．４μｍ
程度である。これらビット線２１７を含めて、層間絶縁
膜２１０ｂの表面は、酸化シリコン系絶縁膜からなる層
間絶縁膜２２０ｂにより覆われている。層間絶縁膜２２
０ｂの表面（上面）も平坦化されており、層間絶縁膜２
１０ｂの表面からの層間絶縁膜２２０ｂの膜厚は３５０
ｎｍ程度である。層間絶縁膜２２０ｂの上面とビット線
２１７を直接に覆う層間絶縁膜２２０ｂの底面とは、少
なくとも酸化シリコン膜から形成されている〔図２２
（ａ），図２２（ｂ）〕。
【００９８】層間絶縁膜２２０ｂには、これの表面から
この層間絶縁膜２２０ｂ，２１０ｂおよびゲート酸化膜
２０３を貫通してＮ型ソース・ドレイン領域２０６に達
するノード・コンタクト孔２２１が設けられている。ノ
ード・コンタクト孔２２１は、ビット線２１７に対して
自己整合的に形成されて，ビット線２１７の空隙部の層
間絶縁膜２２０ｂを貫通し、さらに、ゲート電極２０４
に対して自己整合的に形成されて，ゲート電極２０４の
空隙部の層間絶縁膜２１０ｂを貫通している。ノード・
コンタクト孔２２１の上端の口径は０．５μｍ程度であ
り、ビット線２１７の上面からゲート電極２０４の上面
までの間でのノード・コンタクト孔２２１の最小口径は
０．４μｍ程度であり、ゲート電極２０４の上面より下
位でのノード・コンタクト孔２２１の口径は０．４μｍ
程度である。これらのノード・コンタクト孔２２１によ
り、ビット線２１７の上面並びに側面の一部と、ゲート
電極２０４の上面並びに側面の一部とが露出される。
この層間絶縁膜２２０ｂ，２１０ｂおよびゲート酸化膜
２０３を貫通してＮ型ソース・ドレイン領域２０６に達
するノード・コンタクト孔２２１が設けられている。ノ
ード・コンタクト孔２２１は、ビット線２１７に対して
自己整合的に形成されて，ビット線２１７の空隙部の層
間絶縁膜２２０ｂを貫通し、さらに、ゲート電極２０４
に対して自己整合的に形成されて，ゲート電極２０４の
空隙部の層間絶縁膜２１０ｂを貫通している。ノード・
コンタクト孔２２１の上端の口径は０．５μｍ程度であ
り、ビット線２１７の上面からゲート電極２０４の上面
までの間でのノード・コンタクト孔２２１の最小口径は
０．４μｍ程度であり、ゲート電極２０４の上面より下
位でのノード・コンタクト孔２２１の口径は０．４μｍ
程度である。これらのノード・コンタクト孔２２１によ
り、ビット線２１７の上面並びに側面の一部と、ゲート
電極２０４の上面並びに側面の一部とが露出される。
【００９９】ノード・コンタクト孔２２１によるビット
線２１７およびゲート電極２０４の露出表面は膜厚１０
ｎｍ〜２０ｎｍ程度の熱酸化による酸化シリコン膜２２
３により直接に覆われており、さらに、Ｎ型ソース・ド
レイン領域２０６の露出表面の所定部分も酸化シリコン
膜２２３により直接に覆われている。ノード・コンタク
ト孔２２１の側面は（熱処理によりリフローされたＢＰ
ＳＧ膜からなる絶縁膜スペーサである）ＢＰＳＧ膜スペ
ーサ１２４ｂにより覆われている。ＢＰＳＧ膜スペーサ
２２４ｂを構成するＢＰＳＧ膜の燐およびボロンの濃度
は、例えば１．８ｍｏｌ％程度および３．９ｍｏｌ％程
度である。ＢＰＳＧ膜スペーサ２２４ｂの最大膜厚は７
０ｎｍ前後である。（ノード・コンタクト孔２２１によ
り露出されてなる）ゲート電極２０４およびビット線２
１７による段部近傍におけるＢＰＳＧ膜スペーサ２１４
ｂの膜厚はそれぞれ３５ｎｍ〜４０ｎｍ程度および４５
ｎｍ〜５０ｎｍ程度である。（ノード・コンタクト２２
１内に露出した）ＢＰＳＧ膜２２４ｂの表面は、多結晶
シリコン膜スペーサ２２５ｂにより覆われている。多結
晶シリコン膜スペーサ２２５ｂの最大膜厚は３５ｎｍ〜
４０ｎｍ程度である。多結晶シリコン膜スペーサ２２５
ｂの上端はノード・コンタクト孔２２１の上端（層間絶
縁膜２２０ｂの上面）より１００ｎｍ〜１５０ｎｍ程度
低い位置にあり、多結晶シリコン膜スペーサ２２５ｂの
下端はノード・コンタクト孔２２１の底面（Ｎ型ソース
・ドレイン領域２０６の表面）より１００ｎｍ〜１５０
ｎｍ程度高い位置にある。ノード・コンタクト孔２１１
の底面になる部分でのＮ型ソース・ドレイン領域２０６
の表面では、酸化シリコン膜２２３およびＢＰＳＧ膜ス
ペーサ２２４ｂは、多結晶シリコン膜スペーサ２２５ｂ
に自己整合的に開口されている。ノード・コンタクト孔
２２１の底面において、酸化シリコン膜２２３，ＢＰＳ
Ｇ膜スペーサ２２４ｂおよび多結晶シリコン膜スペーサ
２２５ｂに覆われずに露出しているＮ型ソース・ドレイ
ン領域２０６は、０．２６μｍ（２６０ｎｍ）×２．５
μｍ（２５０ｎｍ）前後〜０．２６μｍ（２６０ｎｍ）
×２．４μｍ（２４０ｎｍ）前後程度になる〔図２２
（ａ），図２２（ｂ）〕。
線２１７およびゲート電極２０４の露出表面は膜厚１０
ｎｍ〜２０ｎｍ程度の熱酸化による酸化シリコン膜２２
３により直接に覆われており、さらに、Ｎ型ソース・ド
レイン領域２０６の露出表面の所定部分も酸化シリコン
膜２２３により直接に覆われている。ノード・コンタク
ト孔２２１の側面は（熱処理によりリフローされたＢＰ
ＳＧ膜からなる絶縁膜スペーサである）ＢＰＳＧ膜スペ
ーサ１２４ｂにより覆われている。ＢＰＳＧ膜スペーサ
２２４ｂを構成するＢＰＳＧ膜の燐およびボロンの濃度
は、例えば１．８ｍｏｌ％程度および３．９ｍｏｌ％程
度である。ＢＰＳＧ膜スペーサ２２４ｂの最大膜厚は７
０ｎｍ前後である。（ノード・コンタクト孔２２１によ
り露出されてなる）ゲート電極２０４およびビット線２
１７による段部近傍におけるＢＰＳＧ膜スペーサ２１４
ｂの膜厚はそれぞれ３５ｎｍ〜４０ｎｍ程度および４５
ｎｍ〜５０ｎｍ程度である。（ノード・コンタクト２２
１内に露出した）ＢＰＳＧ膜２２４ｂの表面は、多結晶
シリコン膜スペーサ２２５ｂにより覆われている。多結
晶シリコン膜スペーサ２２５ｂの最大膜厚は３５ｎｍ〜
４０ｎｍ程度である。多結晶シリコン膜スペーサ２２５
ｂの上端はノード・コンタクト孔２２１の上端（層間絶
縁膜２２０ｂの上面）より１００ｎｍ〜１５０ｎｍ程度
低い位置にあり、多結晶シリコン膜スペーサ２２５ｂの
下端はノード・コンタクト孔２２１の底面（Ｎ型ソース
・ドレイン領域２０６の表面）より１００ｎｍ〜１５０
ｎｍ程度高い位置にある。ノード・コンタクト孔２１１
の底面になる部分でのＮ型ソース・ドレイン領域２０６
の表面では、酸化シリコン膜２２３およびＢＰＳＧ膜ス
ペーサ２２４ｂは、多結晶シリコン膜スペーサ２２５ｂ
に自己整合的に開口されている。ノード・コンタクト孔
２２１の底面において、酸化シリコン膜２２３，ＢＰＳ
Ｇ膜スペーサ２２４ｂおよび多結晶シリコン膜スペーサ
２２５ｂに覆われずに露出しているＮ型ソース・ドレイ
ン領域２０６は、０．２６μｍ（２６０ｎｍ）×２．５
μｍ（２５０ｎｍ）前後〜０．２６μｍ（２６０ｎｍ）
×２．４μｍ（２４０ｎｍ）前後程度になる〔図２２
（ａ），図２２（ｂ）〕。
【０１００】層間絶縁膜２２０ｂの表面には、ノード・
コンタクト孔２２１を介してＮ型ソース・ドレイン領域
２０６に接続されるストレージノード電極２２７が設け
られている。ストレージノード電極２２７は層間絶縁膜
２２０ｂの表面（上面）上での膜厚が７００ｎｍ程度の
Ｎ型多結晶シリコン膜から構成されている。ストレージ
ノード電極２２７の長手方向はビット線２１７に平行で
あり、ストレージノード電極２２７の長さ，幅および間
隔は１．３μｍ，０．５μｍ程度および０．３μｍ程度
であり、ビット線２１７に平行な方向およびゲート電極
２０４に平行な方向でのストレージノード電極２２７の
ピッチは１．６μｍ程度および０．８μｍ程度である。
図示は省略するが、ストレージノード電極２２７並びに
層間絶縁膜２２０ｂの露出表面には容量絶縁膜が設けら
れ、容量絶縁膜の表面にはセルプレート電極が設けられ
ている〔図２２（ａ），図２２（ｂ）〕。
コンタクト孔２２１を介してＮ型ソース・ドレイン領域
２０６に接続されるストレージノード電極２２７が設け
られている。ストレージノード電極２２７は層間絶縁膜
２２０ｂの表面（上面）上での膜厚が７００ｎｍ程度の
Ｎ型多結晶シリコン膜から構成されている。ストレージ
ノード電極２２７の長手方向はビット線２１７に平行で
あり、ストレージノード電極２２７の長さ，幅および間
隔は１．３μｍ，０．５μｍ程度および０．３μｍ程度
であり、ビット線２１７に平行な方向およびゲート電極
２０４に平行な方向でのストレージノード電極２２７の
ピッチは１．６μｍ程度および０．８μｍ程度である。
図示は省略するが、ストレージノード電極２２７並びに
層間絶縁膜２２０ｂの露出表面には容量絶縁膜が設けら
れ、容量絶縁膜の表面にはセルプレート電極が設けられ
ている〔図２２（ａ），図２２（ｂ）〕。
【０１０１】図２２（ａ）および図２２（ｂ）と、図２
２（ａ）の部分での製造工程の断面模式図（であり，図
１４のＣＣ線に対応する部分での製造工程の断面模式
図）である図２３と、図２２（ｂ）の部分での製造工程
の断面模式図（であり，図１４のＤＤ線に対応する部分
での製造工程の断面模式図）である図２４とを併せて参
照し、ノード・コンタクト孔に係わる部分を代表して、
本第２の実施の形態の本第２の実施例によるＤＲＡＭの
製造方法の主要部を説明する。
２（ａ）の部分での製造工程の断面模式図（であり，図
１４のＣＣ線に対応する部分での製造工程の断面模式
図）である図２３と、図２２（ｂ）の部分での製造工程
の断面模式図（であり，図１４のＤＤ線に対応する部分
での製造工程の断面模式図）である図２４とを併せて参
照し、ノード・コンタクト孔に係わる部分を代表して、
本第２の実施の形態の本第２の実施例によるＤＲＡＭの
製造方法の主要部を説明する。
【０１０２】まず、本第２の実施の形態の上記第１の実
施例と同様の方法により、ゲート電極２０４等を覆う第
１の層間絶縁膜の形成までが行なわれる。続いて、ビッ
ト・コンタクト孔２１１が形成され、酸化シリコン膜２
１３，多結晶シリコン膜スペーサ２１５ｂおよびＢＰＳ
Ｇ膜スペーサ２１４ｂが形成されるとともに第１の層間
絶縁膜が層間絶縁膜２１０ｂになる。さらに、ビット線
２１７および層間絶縁膜２２０が形成された後、層間絶
縁膜２２０の上面からＮ型ソース・ドレイン領域２０６
に達するノード・コンタクト孔２２１が形成される。
施例と同様の方法により、ゲート電極２０４等を覆う第
１の層間絶縁膜の形成までが行なわれる。続いて、ビッ
ト・コンタクト孔２１１が形成され、酸化シリコン膜２
１３，多結晶シリコン膜スペーサ２１５ｂおよびＢＰＳ
Ｇ膜スペーサ２１４ｂが形成されるとともに第１の層間
絶縁膜が層間絶縁膜２１０ｂになる。さらに、ビット線
２１７および層間絶縁膜２２０が形成された後、層間絶
縁膜２２０の上面からＮ型ソース・ドレイン領域２０６
に達するノード・コンタクト孔２２１が形成される。
【０１０３】次に、上記第１の実施の形態の上記第２の
実施例と同様に、例えば８００℃程度で１０-8Ｐａ程度
の超高真空においてＳｉＨ4 を原料ガスに用いて、ノー
ド・コンタクト孔２２１によるビット線２１７，ゲート
電極２０４およびＮ型ソース・ドレイン領域２０６の露
出表面に選択的に膜厚５ｎｍ〜１０ｎｍ程度のシリコン
膜（図示せず）が形成される。１１００℃のＯ2 雰囲気
での１分間〜２分間程度のＲＴＯにより上記シリコン膜
が熱酸化されて、膜厚１０ｎｍ〜２０ｎｍ程度の酸化シ
リコン膜２２３が形成される。
実施例と同様に、例えば８００℃程度で１０-8Ｐａ程度
の超高真空においてＳｉＨ4 を原料ガスに用いて、ノー
ド・コンタクト孔２２１によるビット線２１７，ゲート
電極２０４およびＮ型ソース・ドレイン領域２０６の露
出表面に選択的に膜厚５ｎｍ〜１０ｎｍ程度のシリコン
膜（図示せず）が形成される。１１００℃のＯ2 雰囲気
での１分間〜２分間程度のＲＴＯにより上記シリコン膜
が熱酸化されて、膜厚１０ｎｍ〜２０ｎｍ程度の酸化シ
リコン膜２２３が形成される。
【０１０４】次に、ＬＰＣＶＤにより膜厚７０ｎｍ程度
のＢＰＳＧ膜（図示せず）が形成される。例えば８００
℃程度のＮ2 雰囲気で３０分間程度の熱処理が行なわ
れ、このＢＰＳＧ膜がリフローされてＢＰＳＧ膜２４４
ｂａになる。この段階において、（ノード・コンタクト
孔２２１により露出されてなる）ゲート電極２０４およ
びビット線２１７による段部近傍におけるＢＰＳＧ膜２
４４ｂａの膜厚は、それぞれ３５ｎｍ〜４０ｎｍ程度お
よび４５ｎｍ〜５０ｎｍ程度である。次に、ＬＰＣＶＤ
により全面に膜厚５０ｎｍ程度の多結晶シリコン膜２４
５ｂが形成される〔図２３（ａ），図２４（ａ）〕。
のＢＰＳＧ膜（図示せず）が形成される。例えば８００
℃程度のＮ2 雰囲気で３０分間程度の熱処理が行なわ
れ、このＢＰＳＧ膜がリフローされてＢＰＳＧ膜２４４
ｂａになる。この段階において、（ノード・コンタクト
孔２２１により露出されてなる）ゲート電極２０４およ
びビット線２１７による段部近傍におけるＢＰＳＧ膜２
４４ｂａの膜厚は、それぞれ３５ｎｍ〜４０ｎｍ程度お
よび４５ｎｍ〜５０ｎｍ程度である。次に、ＬＰＣＶＤ
により全面に膜厚５０ｎｍ程度の多結晶シリコン膜２４
５ｂが形成される〔図２３（ａ），図２４（ａ）〕。
【０１０５】次に、多結晶シリコン膜２４５ｂが異方性
エッチングにより十分にエッチバックされて、ノード・
コンタクト孔２２１内のＢＰＳＧ膜２４４ｂａの表面を
覆う多結晶シリコン膜スペーサ２２５ｂが形成される。
多結晶シリコン膜スペーサ２２５ａの形成に際して十分
なエッチバックが行なわれることによって、多結晶シリ
コン膜スペーサ２２５ｂの上端は層間絶縁膜２２０の上
面より３００ｎｍ〜３５０ｎｍ程度低い位置になり、多
結晶シリコン膜スペーサ２２５ｂの最大膜厚も３５ｎｍ
〜４０ｎｍ程度になる〔図２３（ｂ），図２４
（ｂ）〕。
エッチングにより十分にエッチバックされて、ノード・
コンタクト孔２２１内のＢＰＳＧ膜２４４ｂａの表面を
覆う多結晶シリコン膜スペーサ２２５ｂが形成される。
多結晶シリコン膜スペーサ２２５ａの形成に際して十分
なエッチバックが行なわれることによって、多結晶シリ
コン膜スペーサ２２５ｂの上端は層間絶縁膜２２０の上
面より３００ｎｍ〜３５０ｎｍ程度低い位置になり、多
結晶シリコン膜スペーサ２２５ｂの最大膜厚も３５ｎｍ
〜４０ｎｍ程度になる〔図２３（ｂ），図２４
（ｂ）〕。
【０１０６】続いて、多結晶シリコン膜スペーサ２２５
ｂをマスクにした酸化シリコン膜に対する（上記第１の
実施の形態の上記第１の実施例等と同様の）エッチバッ
クが行なわれて、ＢＰＳＧ膜スペーサ２２４ｂが形成さ
れ、さらに、Ｎ型ソース・ドレイン領域２０６の表面を
覆う酸化シリコン膜２２３も多結晶シリコン膜スペーサ
２２５ｂに自己整合的に開口される〔図２２，図２３
（ｃ），図２４（ｃ）〕。その後、ストレージノード電
極２２７が形成され、容量絶縁膜，セルプレート電極が
形成される〔図２２〕。
ｂをマスクにした酸化シリコン膜に対する（上記第１の
実施の形態の上記第１の実施例等と同様の）エッチバッ
クが行なわれて、ＢＰＳＧ膜スペーサ２２４ｂが形成さ
れ、さらに、Ｎ型ソース・ドレイン領域２０６の表面を
覆う酸化シリコン膜２２３も多結晶シリコン膜スペーサ
２２５ｂに自己整合的に開口される〔図２２，図２３
（ｃ），図２４（ｃ）〕。その後、ストレージノード電
極２２７が形成され、容量絶縁膜，セルプレート電極が
形成される〔図２２〕。
【０１０７】本第２の実施の形態の本第２の実施例は、
本第２の実施の形態の上記第１に実施例の有した効果を
有している。本第２の実施の形態の本第２の実施例で
は、酸化シリコン膜スペーサを用いる代りに、中間層並
びに下層の配線層におけるセルフアライン・コンタクト
孔による露出表面に選択的に膜厚の薄い酸化シリコン膜
を形成しておくことから、下層の配線層における多結晶
シリコン膜スペーサに覆われない開口部の面積が本第２
の実施の形態の上記第１の実施例より広くなる。このた
め、本第２の実施の形態の本第２の実施例の方が本第２
の実施例の上記第１の実施例より、セルフアライン・コ
ンタクト孔における上層の配線層と下層の配線層との間
のコンタクト抵抗を低くすることが容易になる。
本第２の実施の形態の上記第１に実施例の有した効果を
有している。本第２の実施の形態の本第２の実施例で
は、酸化シリコン膜スペーサを用いる代りに、中間層並
びに下層の配線層におけるセルフアライン・コンタクト
孔による露出表面に選択的に膜厚の薄い酸化シリコン膜
を形成しておくことから、下層の配線層における多結晶
シリコン膜スペーサに覆われない開口部の面積が本第２
の実施の形態の上記第１の実施例より広くなる。このた
め、本第２の実施の形態の本第２の実施例の方が本第２
の実施例の上記第１の実施例より、セルフアライン・コ
ンタクト孔における上層の配線層と下層の配線層との間
のコンタクト抵抗を低くすることが容易になる。
【０１０８】なお、本第２の実施の形態の本第２の実施
例でも、それぞれセルフアライン・コンタクト孔からな
るビット・コンタクト孔およびノード・コンタクト孔を
有したＣＯＢ構造のＤＲＡＭを例にして説明したが、本
第２の実施の形態の本第２の実施例も、一般的な多層配
線構造におけるセルフアライン・コンタクト孔に対して
も適用することが可能である。また、本第２の実施の形
態の本第２の実施例でもＢＰＳＧ膜スペーサを例にして
説明したが、本第２の実施の形態の本第２の実施例もこ
れに限定されるものではなく、ＢＰＳＧ膜スペーサの代
りにＰＳＧ膜スペーサを採用することもできる。さらに
また、本第２の実施の形態の本第２の実施例は、上記記
載の各種数値に限定されるものではない。
例でも、それぞれセルフアライン・コンタクト孔からな
るビット・コンタクト孔およびノード・コンタクト孔を
有したＣＯＢ構造のＤＲＡＭを例にして説明したが、本
第２の実施の形態の本第２の実施例も、一般的な多層配
線構造におけるセルフアライン・コンタクト孔に対して
も適用することが可能である。また、本第２の実施の形
態の本第２の実施例でもＢＰＳＧ膜スペーサを例にして
説明したが、本第２の実施の形態の本第２の実施例もこ
れに限定されるものではなく、ＢＰＳＧ膜スペーサの代
りにＰＳＧ膜スペーサを採用することもできる。さらに
また、本第２の実施の形態の本第２の実施例は、上記記
載の各種数値に限定されるものではない。
【０１０９】
【発明の効果】以上説明したように本発明では、上層の
配線層と下層の配線層との接続を朝刊層の配線層に自己
整合的なセルフアライン・コンタクト孔によりなされる
半導体装置において、中間層の配線層の上面もしくは側
面を覆う絶縁膜に窒化シリコン膜が含まれておらず、セ
ルフアライン・コンタクト孔の側面を覆う絶縁膜スペー
サに熱的にリフローされたＢＰＳＧ膜もしくはＰＳＧ膜
からなる絶縁膜スペーサが少なくとも含まれている。
配線層と下層の配線層との接続を朝刊層の配線層に自己
整合的なセルフアライン・コンタクト孔によりなされる
半導体装置において、中間層の配線層の上面もしくは側
面を覆う絶縁膜に窒化シリコン膜が含まれておらず、セ
ルフアライン・コンタクト孔の側面を覆う絶縁膜スペー
サに熱的にリフローされたＢＰＳＧ膜もしくはＰＳＧ膜
からなる絶縁膜スペーサが少なくとも含まれている。
【０１１０】このため、本発明によれば、中間層の配線
層の形成に煩雑な製造工程を要することなく、セルフア
ライン・コンタクト孔の側面に設けられた絶縁膜スペー
サに電荷が蓄積されることなく、このセルフアライン・
コンタクト孔を介しての上層の配線層（およびこれに接
続される下層の配線層）と中間層の配線層との間に絶縁
特性の低下を抑制することが可能になる。
層の形成に煩雑な製造工程を要することなく、セルフア
ライン・コンタクト孔の側面に設けられた絶縁膜スペー
サに電荷が蓄積されることなく、このセルフアライン・
コンタクト孔を介しての上層の配線層（およびこれに接
続される下層の配線層）と中間層の配線層との間に絶縁
特性の低下を抑制することが可能になる。
【図１】本発明の第１の実施の形態の第１の実施例の平
面模式図である。
面模式図である。
【図２】本第１の実施の形態の上記第１の実施例の断面
模式図であり、図１のＡＡ線およびＢＢ線での断面模式
図である。
模式図であり、図１のＡＡ線およびＢＢ線での断面模式
図である。
【図３】本第１の実施の形態の上記第１の実施例の断面
模式図であり、図１のＣＣ線およびＤＤ線での断面模式
図である。
模式図であり、図１のＣＣ線およびＤＤ線での断面模式
図である。
【図４】本第１の実施の形態の上記第１の実施例の製造
工程の断面模式図であり、図１のＡＡ線での断面模式図
である。
工程の断面模式図であり、図１のＡＡ線での断面模式図
である。
【図５】本第１の実施の形態の上記第１の実施例の製造
工程の断面模式図であり、図１のＢＢ線での断面模式図
である。
工程の断面模式図であり、図１のＢＢ線での断面模式図
である。
【図６】本第１の実施の形態の上記第１の実施例の製造
工程の断面模式図であり、図１のＣＣ線での断面模式図
である。
工程の断面模式図であり、図１のＣＣ線での断面模式図
である。
【図７】本第１の実施の形態の上記第１の実施例の製造
工程の断面模式図であり、図１のＤＤ線での断面模式図
である。
工程の断面模式図であり、図１のＤＤ線での断面模式図
である。
【図８】本発明の第１の実施の形態の第２の実施例によ
るＤＲＡＭのビット・コンタクト孔に係わる部分での断
面模式図である。
るＤＲＡＭのビット・コンタクト孔に係わる部分での断
面模式図である。
【図９】本第１の実施の形態の上記第２の実施例による
ＤＲＡＭのノード・コンタクト孔に係わる部分での断面
模式図である。
ＤＲＡＭのノード・コンタクト孔に係わる部分での断面
模式図である。
【図１０】本第１の実施の形態の上記第２の実施例によ
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図９（ａ）に対応する部分
での製造工程の断面模式図である。
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図９（ａ）に対応する部分
での製造工程の断面模式図である。
【図１１】本第１の実施の形態の上記第２の実施例によ
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図９（ａ）に対応する部分
での製造工程の断面模式図である。
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図９（ａ）に対応する部分
での製造工程の断面模式図である。
【図１２】本第１の実施の形態の上記第２の実施例によ
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図９（ｂ）に対応する部分
での製造工程の断面模式図である。
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図９（ｂ）に対応する部分
での製造工程の断面模式図である。
【図１３】本第１の実施の形態の上記第２の実施例によ
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図９（ｂ）に対応する部分
での製造工程の断面模式図である。
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図９（ｂ）に対応する部分
での製造工程の断面模式図である。
【図１４】本発明の第２の実施の形態の第１の実施例の
平面模式図である。
平面模式図である。
【図１５】本第２の実施の形態の上記第１の実施例の断
面模式図であり、図１４のＡＡ線およびＢＢ線での断面
模式図である。
面模式図であり、図１４のＡＡ線およびＢＢ線での断面
模式図である。
【図１６】本第２の実施の形態の上記第１の実施例の断
面模式図であり、図１４のＣＣ線およびＤＤ線での断面
模式図である。
面模式図であり、図１４のＣＣ線およびＤＤ線での断面
模式図である。
【図１７】本第２の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図１４のＣＣ線での断面模
式図である。
造工程の断面模式図であり、図１４のＣＣ線での断面模
式図である。
【図１８】本第２の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図１４のＣＣ線での断面模
式図である。
造工程の断面模式図であり、図１４のＣＣ線での断面模
式図である。
【図１９】本第２の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図１４のＤＤ線での断面模
式図である。
造工程の断面模式図であり、図１４のＤＤ線での断面模
式図である。
【図２０】本第２の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図１４のＤＤ線での断面模
式図である。
造工程の断面模式図であり、図１４のＤＤ線での断面模
式図である。
【図２１】本発明の第２の実施の形態の第２の実施例に
よるＤＲＡＭのビット・コンタクト孔に係わる部分での
断面模式図である。
よるＤＲＡＭのビット・コンタクト孔に係わる部分での
断面模式図である。
【図２２】本第２の実施の形態の上記第２の実施例によ
るＤＲＡＭのノード・コンタクト孔に係わる部分での断
面模式図である。
るＤＲＡＭのノード・コンタクト孔に係わる部分での断
面模式図である。
【図２３】本第２の実施の形態の上記第２の実施例によ
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図２２（ａ）に対応する部
分での製造工程の断面模式図である。
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図２２（ａ）に対応する部
分での製造工程の断面模式図である。
【図２４】本第２の実施の形態の上記第２の実施例によ
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図２２（ｂ）に対応する部
分での製造工程の断面模式図である。
るＤＲＡＭのノード・コンタクト孔に係わる部分での製
造工程の断面模式図であり、図２２（ｂ）に対応する部
分での製造工程の断面模式図である。
【図２５】従来のセルフアライン・コンタクト孔を有す
る半導体装置の平面模式図である。
る半導体装置の平面模式図である。
【図２６】上記従来の半導体装置の断面模式図であり、
図２５のＡＡ線およびＢＢ線での断面模式図である。
図２５のＡＡ線およびＢＢ線での断面模式図である。
【図２７】上記従来の半導体装置の断面模式図であり、
図２５のＣＣ線およびＤＤ線での断面模式図である。
図２５のＣＣ線およびＤＤ線での断面模式図である。
【図２８】上記従来の半導体装置の製造工程の断面模式
図であり、図２５のＣＣ線での製造工程の断面模式図で
ある。
図であり、図２５のＣＣ線での製造工程の断面模式図で
ある。
【図２９】上記従来の半導体装置の製造工程の断面模式
図であり、図２５のＤＤ線での製造工程の断面模式図で
ある。
図であり、図２５のＤＤ線での製造工程の断面模式図で
ある。
１０１，２０１，３０１ Ｐ型シリコン基板 １０２，２０２，３０２ フィールド酸化膜 １０３，２０３，３０３ ゲート酸化膜 １０４，２０４，３０４ ゲート電極 １０５，１０６，２０５，２０６，３０５，３０６
Ｎ型ソース・ドレイン領域 １１０，１１０ａ，１１０ｂ，１２０，１２０ａ，１２
０ｂ，２１０ａ，２１０ｂ，２２０，２２０ａ，２２０
ｂ，３１０ａ，３２０，３２０ａ 層間絶縁膜 １１１，２１１，３１１ ビット・コンタクト孔 １１２，１２２，２１２，２２２，３１２，３２２
酸化シリコン膜スペーサ １１３，１２３，１３２，１４２，２１３，２２３，２
４２，３４２ 酸化シリコン膜 １１４ａ，１１４ｂ，１２４ａ，１２４ｂ，２１４ａ，
２１４ｂ，２２４ａ，２１４ｂ ＢＰＳＧ膜スペーサ １１７，２１７，３１７ ビット線 １２１，２２１，３２１ ノード・コンタクト孔 １２７，２２７，３２７ ストレージノード電極 １４３ シリコン膜 １３４ａ，１３４ａａ，１３４ｂ，１４４ａ，１４４ａ
ａ，１４４ｂ，１４４ｂａ，２４４ａ，２４４ａａ，２
４４ｂａ ＢＰＳＧ膜 １３６，２３６，３３６ Ｎ型多結晶シリコン膜 １３７，２３７，３３７ タングステンシリサイド膜 ２１５ａ，２１５ｂ，２２５ａ，２２５ｂ 多結晶シ
リコン膜スペーサ ２４５ａ，２４５ｂ 多結晶シリコン膜
Ｎ型ソース・ドレイン領域 １１０，１１０ａ，１１０ｂ，１２０，１２０ａ，１２
０ｂ，２１０ａ，２１０ｂ，２２０，２２０ａ，２２０
ｂ，３１０ａ，３２０，３２０ａ 層間絶縁膜 １１１，２１１，３１１ ビット・コンタクト孔 １１２，１２２，２１２，２２２，３１２，３２２
酸化シリコン膜スペーサ １１３，１２３，１３２，１４２，２１３，２２３，２
４２，３４２ 酸化シリコン膜 １１４ａ，１１４ｂ，１２４ａ，１２４ｂ，２１４ａ，
２１４ｂ，２２４ａ，２１４ｂ ＢＰＳＧ膜スペーサ １１７，２１７，３１７ ビット線 １２１，２２１，３２１ ノード・コンタクト孔 １２７，２２７，３２７ ストレージノード電極 １４３ シリコン膜 １３４ａ，１３４ａａ，１３４ｂ，１４４ａ，１４４ａ
ａ，１４４ｂ，１４４ｂａ，２４４ａ，２４４ａａ，２
４４ｂａ ＢＰＳＧ膜 １３６，２３６，３３６ Ｎ型多結晶シリコン膜 １３７，２３７，３３７ タングステンシリサイド膜 ２１５ａ，２１５ｂ，２２５ａ，２２５ｂ 多結晶シ
リコン膜スペーサ ２４５ａ，２４５ｂ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (5)
- 【請求項１】 半導体基板の表面もしくは表面上に設け
られた下層の配線層と、該半導体基板の表面を覆う絶縁
膜と、該絶縁膜の表面に設けられた中間層の配線層と、
該中間層の配線層を覆う層間絶縁膜と、該層間絶縁膜の
表面に設けられた上層の配線層とを有し、 前記上層の配線層が、前記層間絶縁膜および前記絶縁膜
を貫通して前記下層の配線層に達し，前記中間層の配線
層に対して自己整合的なセルフアライン・コンタクト孔
を介して、該下層の配線層に接続され、 前記セルフアライン・コンタクト孔の側面は酸化シリコ
ン膜からなる第１の絶縁膜スペーサにより直接に覆わ
れ、該第１の絶縁膜スペーサは熱的にリフローされたＢ
ＰＳＧ膜もしくはＰＳＧ膜からなる第２の絶縁膜スペー
サにより覆われており、さらに、 前記第２の絶縁膜スペーサを覆う多結晶シリコン膜スペ
ーサを有し、 前記多結晶シリコン膜スペーサの上端が、前記セルフア
ライン・コンタクト孔の上端より低い位置にあることを
特徴とする半導体装置。 - 【請求項２】 半導体基板の表面もしくは表面上に設け
られた下層の配線層と、該半導体基板の表面を覆う絶縁
膜と、該絶縁膜の表面に設けられた中間層の配線層と、
該中間層の配線層を覆う層間絶縁膜と、該層間絶縁膜の
表面に設けられた上層の配線層とを有し、 前記上層の配線層が、前記層間絶縁膜および前記絶縁膜
を貫通して前記下層の配線層に達し，前記中間層の配線
層に対して自己整合的なセルフアライン・コンタクト孔
を介して、該下層の配線層に接続され、 前記セルフアライン・コンタクト孔に露出された前記中
間層および下層の配線層の表面には、熱酸化による酸化
シリコン膜が選択的に設けられ、 前記セルフアライン・コンタクト孔の側面には、熱的に
リフローされたＢＰＳＧ膜もしくはＰＳＧ膜からなる絶
縁膜スペーサが設けられ、 前記絶縁膜スペーサは前記酸化シリコン膜を介して前記
セルフアライン・コンタクト孔に露出された前記中間層
および下層の配線層の表面を覆い、該下層の配線層の表
面に設けられた該酸化シリコン膜は該絶縁膜スペーサに
自己整合的に開 口されており、さらに、 前記絶縁膜スペーサを覆う多結晶シリコン膜スペーサを
有し、 前記多結晶シリコン膜スペーサの上端が、前記セルフア
ライン・コンタクト孔の上端より低い位置にあることを
特徴とする半導体装置。 - 【請求項３】 半導体基板の表面もしくは表面上に下層
の配線層を形成する工程と、 前記半導体基板の表面を覆う絶縁膜を形成する工程と、 前記絶縁膜の表面に中間層の配線層を形成し、該中間層
の配線層を覆う層間絶縁膜を形成する工程と、 前記層間絶縁膜および前記絶縁膜を貫通して前記下層の
配線層に達し，前記中間層の配線層に対して自己整合的
なセルフアライン・コンタクト孔を形成する工程と、 ＬＰＣＶＤにより、全面に酸化シリコン膜とＢＰＳＧ膜
もしくはＰＳＧ膜とを順次形成し、該ＢＰＳＧ膜もしく
はＰＳＧ膜を熱的にリフローする工程と、 ＬＰＣＶＤにより全面に多結晶シリコン膜を形成し、シ
リコン膜に対する選択的な異方性エッチングにより該多
結晶シリコン膜をエッチバックして、前記セルフアライ
ン・コンタクト孔の上端より低い位置に上端を有した多
結晶シリコン膜スペーサを形成する工程と、 前記多結晶シリコン膜スペーサをマスクにした異方性エ
ッチングにより前記ＢＰＳＧ膜もしくはＰＳＧ膜と前記
酸化シリコン膜とを順次エッチバックして、該酸化シリ
コン膜からなる第１の絶縁膜スペーサと、該ＢＰＳＧ膜
もしくはＰＳＧ膜からなる第２の絶縁膜スペーサとを形
成する工程と、 前記層間絶縁膜の表面に、前記セルフアライン・コンタ
クト孔を介して前記下層の配線層に接続される上層の配
線層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項４】 半導体基板の表面もしくは表面上に下層
の配線層を形成する工程と、 前記半導体基板の表面を覆う絶縁膜を形成する工程と、 前記絶縁膜の表面に中間層の配線層を形成し、該中間層
の配線層を覆う層間絶縁膜を形成する工程と、 前記層間絶縁膜および前記絶縁膜を貫通して前記下層の
配線層に達し，前記中間層の配線層に対して自己整合的
なセルフアライン・コンタクト孔を形成する工程と、 前記セルフアライン・コンタクト孔により露出された前
記中間層および下層の配線層の表面に所要膜厚のシリコ
ン膜を選択的に成長し、酸素雰囲気での急速熱処理によ
り該シリコン膜を酸化シリコン膜に変換する工程と、 ＬＰＣＶＤにより全面にＢＰＳＧ膜もしくはＰＳＧ膜を
形成し、該ＢＰＳＧ膜もしくはＰＳＧ膜を熱的にリフロ
ーする工程と、 異方性エッチングにより前記ＢＰＳＧ膜もしくはＰＳＧ
膜をエッチバックして、該ＢＰＳＧ膜もしくはＰＳＧ膜
からなる絶縁膜スペーサとを形成する工程と、 前記層間絶縁膜の表面に、前記セルフアライン・コンタ
クト孔を介して前記下層の配線層に接続される上層の配
線層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項５】 半導体基板の表面もしくは表面上に下層
の配線層を形成する工程と、 前記半導体基板の表面を覆う絶縁膜を形成する工程と、
前記絶縁膜の表面に中間層の配線層を形成し、該中間層
の配線層を覆う層間絶縁膜を形成する工程と、 前記層間絶縁膜および前記絶縁膜を貫通して前記下層の
配線層に達し，前記中間層の配線層に対して自己整合的
なセルフアライン・コンタクト孔を形成する工程と、 前記セルフアライン・コンタクト孔により露出された前
記中間層および下層の配線層の表面に所要膜厚のシリコ
ン膜を選択的に成長し、酸素雰囲気での速熱処理により
該シリコン膜を酸化シリコン膜に変換する工程と、 ＬＰＣＶＤにより全面にＢＰＳＧ膜もしくはＰＳＧ膜を
形成し、該ＢＰＳＧ膜もしくはＰＳＧ膜を熱的にリフロ
ーする工程と、 ＬＰＣＶＤにより全面に多結晶シリコン膜を形成し、シ
リコン膜に対する選択的な異方性エッチングにより該多
結晶シリコン膜をエッチバックして、前記セルフアライ
ン・コンタクト孔の上端より低い位置に上端を有した多
結晶シリコン膜スペーサを形成する工程と、 前記多結晶シリコン膜スペーサをマスクにした異方性エ
ッチングにより前記ＢＰＳＧ膜もしくはＰＳＧ膜をエッ
チバックして、該ＢＰＳＧ膜もしくはＰＳＧ膜からなる
絶縁膜スペーサを形成する工程と、 前記層間絶縁膜の表面に、前記セルフアライン・コンタ
クト孔を介して前記下層の配線層に接続される上層の配
線層を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25699597A JP3220066B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体装置およびその製造方法 |
| TW087115668A TW432713B (en) | 1997-09-22 | 1998-09-18 | Semiconductor device and manufacturing method thereof |
| US09/157,536 US6479853B2 (en) | 1997-09-22 | 1998-09-21 | Semiconductor device and manufacturing method thereof |
| CNB981200257A CN1139985C (zh) | 1997-09-22 | 1998-09-22 | 半导体器件及其制造方法 |
| KR1019980039189A KR100298283B1 (ko) | 1997-09-22 | 1998-09-22 | 반도체장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25699597A JP3220066B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197534A JPH1197534A (ja) | 1999-04-09 |
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ID=17300265
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| KR (1) | KR100298283B1 (ja) |
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|---|---|---|---|---|
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