JP3223817B2 - 半導体メモリ装置及びその駆動方法 - Google Patents
半導体メモリ装置及びその駆動方法Info
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- 238000000034 method Methods 0.000 title claims 6
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、特に、ハードディスクの替りとしてファイル装
置に組み込んで有効な半導体メモリ装置に関する。
に関し、特に、ハードディスクの替りとしてファイル装
置に組み込んで有効な半導体メモリ装置に関する。
【０００２】
【従来の技術】高速なファイル装置を実現するために、
半導体メモリ装置をハードディスクの代わりとして、フ
ァイル装置に組み込むことがある。このとき半導体メモ
リ装置は、全アドレス空間で正常に動作する必要がな
い。これは、ファイル装置が、ファイルアロケーション
テーブル（以下、ＦＡＴと記す）等のテーブルを介して
セクタ又はクラスタ単位でメモリ空間をアクセスするた
めである。テーブルにそのクラスタが不良であることを
書き込んでおけば、ファイル装置は不良クラスタを避け
て使用することになる。
半導体メモリ装置をハードディスクの代わりとして、フ
ァイル装置に組み込むことがある。このとき半導体メモ
リ装置は、全アドレス空間で正常に動作する必要がな
い。これは、ファイル装置が、ファイルアロケーション
テーブル（以下、ＦＡＴと記す）等のテーブルを介して
セクタ又はクラスタ単位でメモリ空間をアクセスするた
めである。テーブルにそのクラスタが不良であることを
書き込んでおけば、ファイル装置は不良クラスタを避け
て使用することになる。
【０００３】このようなファイル用途に特化することで
ＤＲＡＭをより廉価で提供することが行われており、一
例として、本発明の譲受人と同一の譲受人による特開平
８−１０２５２９号公報に開示されている。図１１に、
上記公報記載のＤＲＡＭ（以後、従来例１と記す）にお
けるメモリ空間でのブロック図を示す。図１１を参照し
て、このＤＲＡＭは、セクタ単位でアクセスされ、例え
ば２５６個のセクタが、一つのクラスタを構成する。各
クラスタに対して、アドレスを割り振り、メモリ装置上
にＦＡＴ領域を確保することによりＦＡＴを介してメモ
リ装置をアクセスする。ＦＡＴに不良クラスタを登録で
きるので、一般には不良品となるメモリ装置でも使用で
きる。
ＤＲＡＭをより廉価で提供することが行われており、一
例として、本発明の譲受人と同一の譲受人による特開平
８−１０２５２９号公報に開示されている。図１１に、
上記公報記載のＤＲＡＭ（以後、従来例１と記す）にお
けるメモリ空間でのブロック図を示す。図１１を参照し
て、このＤＲＡＭは、セクタ単位でアクセスされ、例え
ば２５６個のセクタが、一つのクラスタを構成する。各
クラスタに対して、アドレスを割り振り、メモリ装置上
にＦＡＴ領域を確保することによりＦＡＴを介してメモ
リ装置をアクセスする。ＦＡＴに不良クラスタを登録で
きるので、一般には不良品となるメモリ装置でも使用で
きる。
【０００４】このメモリ装置はＤＲＡＭであるので、電
源立上げ後で実使用の前に、ＦＡＴに内容を書き込む必
要がある。そのために、この例のＤＲＡＭでは、クラス
タを１本のメインワード線に接続されているセルとし
て、不良のクラスタを登録するヒューズ回路をメインワ
ードデコーダ内に設けている。その回路図を、図１２に
示す。このＤＲＡＭでは、不良のメモリセルを含むクラ
スタに接続されたメインワード線のデコーダ内のヒュー
ズを切断する。そして、ロールコールテストモードよっ
てこのヒューズの内容が読み出され、不良クラスタアド
レスがＦＡＴに書き込まれる。
源立上げ後で実使用の前に、ＦＡＴに内容を書き込む必
要がある。そのために、この例のＤＲＡＭでは、クラス
タを１本のメインワード線に接続されているセルとし
て、不良のクラスタを登録するヒューズ回路をメインワ
ードデコーダ内に設けている。その回路図を、図１２に
示す。このＤＲＡＭでは、不良のメモリセルを含むクラ
スタに接続されたメインワード線のデコーダ内のヒュー
ズを切断する。そして、ロールコールテストモードよっ
てこのヒューズの内容が読み出され、不良クラスタアド
レスがＦＡＴに書き込まれる。
【０００５】ＦＡＴを介してアクセスするメモリ装置の
場合、ＦＡＴにアクセスする時間分が実効的なデータ転
送率を低下させるので、連続したクラスタにデータが存
在する場合には、毎回ＦＡＴを参照することなく連続的
にアクセスする動作モードがよく用いられている。
場合、ＦＡＴにアクセスする時間分が実効的なデータ転
送率を低下させるので、連続したクラスタにデータが存
在する場合には、毎回ＦＡＴを参照することなく連続的
にアクセスする動作モードがよく用いられている。
【０００６】一方、ＣＰＵによってアクセスされるファ
イル装置では、メモリシステムが不良アドレスを含むこ
とは許されない。そこで、例えば特開平４−３６９７５
０号公報に開示されているような、ＣＰＵと各半導体メ
モリのあいだに配置されたコントロール部にアドレス変
換部と記憶部とを設ける構成が提案されている。図１３
に、上記公報記載のメモリシステム（以後、従来例２と
記す）のブロック図を示す。図示される従来例２のメモ
リシステムでは、使用時には、各メモリ装置のＲＯＭに
記憶された不良アドレスがコントロール部の記憶部にコ
ピーされており、この記憶部と一致するアドレスが選択
されるとアドレス変換部が活性化され、正常なメモリセ
ルをアクセスできる。
イル装置では、メモリシステムが不良アドレスを含むこ
とは許されない。そこで、例えば特開平４−３６９７５
０号公報に開示されているような、ＣＰＵと各半導体メ
モリのあいだに配置されたコントロール部にアドレス変
換部と記憶部とを設ける構成が提案されている。図１３
に、上記公報記載のメモリシステム（以後、従来例２と
記す）のブロック図を示す。図示される従来例２のメモ
リシステムでは、使用時には、各メモリ装置のＲＯＭに
記憶された不良アドレスがコントロール部の記憶部にコ
ピーされており、この記憶部と一致するアドレスが選択
されるとアドレス変換部が活性化され、正常なメモリセ
ルをアクセスできる。
【０００７】
【発明が解決しようとする課題】従来例１のようにＦＡ
Ｔを介してデータをアクセスする場合、アクセス毎に先
ずＦＡＴを読み出す必要があることから、データ転送に
時間がかかる。また、不良クラスタが点在するため、ク
ラスタを連続してアクセスすることによりＦＡＴへのア
クセスを省略する動作モードを用いてデータ転送時間を
高速化することが困難であった。
Ｔを介してデータをアクセスする場合、アクセス毎に先
ずＦＡＴを読み出す必要があることから、データ転送に
時間がかかる。また、不良クラスタが点在するため、ク
ラスタを連続してアクセスすることによりＦＡＴへのア
クセスを省略する動作モードを用いてデータ転送時間を
高速化することが困難であった。
【０００８】一方、従来例２のようにアドレス変換用の
記憶部を設けた場合、データ転送時間に対してＦＡＴア
クセスのためのロスはなくなる。しかし、不良アドレス
が多くなると、記憶部に高速な大容量メモリが必要とな
り、不良を含むメモリ装置を使用して得たコスト削減効
果が相殺されるという問題があった。
記憶部を設けた場合、データ転送時間に対してＦＡＴア
クセスのためのロスはなくなる。しかし、不良アドレス
が多くなると、記憶部に高速な大容量メモリが必要とな
り、不良を含むメモリ装置を使用して得たコスト削減効
果が相殺されるという問題があった。
【０００９】従って本発明は、不良なクラスタを含む半
導体メモリ装置において、コストの上昇を押さえ、しか
も高速なデータ転送を実現をすることを目的とするもの
である。
導体メモリ装置において、コストの上昇を押さえ、しか
も高速なデータ転送を実現をすることを目的とするもの
である。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ装
置は、不良ワード線を避けて使用する構成の半導体メモ
リ装置であって、ロウデコーダ列を構成する各々のロウ
デコーダ内に、不良ワード線の存否をプログラミング可
能でそのプログラム内容を二値信号で出力する不良ワー
ド線識別手段と、クロック信号に応じて物理的に下位の
アドレスのロウデコーダが出力するワード線が選択状態
であることを示す信号を取り込み、その信号と前記不良
ワード線識別手段の出力信号とに基づいて自己のワード
線を選択状態にすると共に、前記物理的に下位のアドレ
スのロウデコーダが出力する信号をシフトさせて物理的
に上位のアドレスのロウデコーダに出力するシフト手段
と、前記不良ワード線識別手段の出力信号の状態に応じ
て前記シフト手段にシフト動作を行なわせる又は行なわ
せないを切り替える切替え手段とを設け、ロウデコーダ
列内でワード線が選択状態であることを示す信号を物理
的に下位のアドレスから上位のアドレスへ順次シフトさ
せることによって、不良ワード線を含むクラスタが存在
するときの外部からアクセスできる論理アドレスを、不
良ワード線を含むクラスタが存在しないときに外部から
アクセスできる論理アドレス数より少ない、下位より連
続的に並ぶ論理アドレスに変換するようにした半導体メ
モリ装置において、クラスタがワード線群もしくはワー
ド線群を分割したものからなり、ロウデコーダ列内の不
良ワード線識別手段のうち活性化されて不良ワード線が
存在することを示すものの数を特定する手段と、前記特
定された活性化された不良ワード線識別手段の数を記憶
する、外部から読出し可能な記憶手段とを備えることを
特徴とする。
置は、不良ワード線を避けて使用する構成の半導体メモ
リ装置であって、ロウデコーダ列を構成する各々のロウ
デコーダ内に、不良ワード線の存否をプログラミング可
能でそのプログラム内容を二値信号で出力する不良ワー
ド線識別手段と、クロック信号に応じて物理的に下位の
アドレスのロウデコーダが出力するワード線が選択状態
であることを示す信号を取り込み、その信号と前記不良
ワード線識別手段の出力信号とに基づいて自己のワード
線を選択状態にすると共に、前記物理的に下位のアドレ
スのロウデコーダが出力する信号をシフトさせて物理的
に上位のアドレスのロウデコーダに出力するシフト手段
と、前記不良ワード線識別手段の出力信号の状態に応じ
て前記シフト手段にシフト動作を行なわせる又は行なわ
せないを切り替える切替え手段とを設け、ロウデコーダ
列内でワード線が選択状態であることを示す信号を物理
的に下位のアドレスから上位のアドレスへ順次シフトさ
せることによって、不良ワード線を含むクラスタが存在
するときの外部からアクセスできる論理アドレスを、不
良ワード線を含むクラスタが存在しないときに外部から
アクセスできる論理アドレス数より少ない、下位より連
続的に並ぶ論理アドレスに変換するようにした半導体メ
モリ装置において、クラスタがワード線群もしくはワー
ド線群を分割したものからなり、ロウデコーダ列内の不
良ワード線識別手段のうち活性化されて不良ワード線が
存在することを示すものの数を特定する手段と、前記特
定された活性化された不良ワード線識別手段の数を記憶
する、外部から読出し可能な記憶手段とを備えることを
特徴とする。
【００１１】本発明の半導体メモリ装置では、ワード線
の選択状態をクロック信号によりロウデコーダ列内でシ
フトさせる。ここで本発明においては、各デコーダ内
に、クラスタの良否を二値信号に変換する不良ワード線
識別手段と、その識別結果に基づき、不良ワード線を含
むデコーダを回避し選択されないようにする手段とを設
けておく。そして、上記の選択状態のシフトの際に、不
良ワード線を含まない正常クラスタのメモリセルの外部
論理アドレスを、物理アドレスより下位のアドレスに変
換する。
の選択状態をクロック信号によりロウデコーダ列内でシ
フトさせる。ここで本発明においては、各デコーダ内
に、クラスタの良否を二値信号に変換する不良ワード線
識別手段と、その識別結果に基づき、不良ワード線を含
むデコーダを回避し選択されないようにする手段とを設
けておく。そして、上記の選択状態のシフトの際に、不
良ワード線を含まない正常クラスタのメモリセルの外部
論理アドレスを、物理アドレスより下位のアドレスに変
換する。
【００１２】本発明の半導体メモリ装置を用いたメモリ
システムでは、電源立上げ後の実使用の前に、先ず、上
記外部論理アドレスの変換動作を実行して不良アドレス
の数を検出し、レジスタに登録する（第１の工程）。次
いで、レジスタを読み出し、連続してアクセスできる最
上位クラスタのアドレスを検出する（第２の工程）。こ
れにより、上記の最上位アドレスまで、連続読出し書込
み動作モードで、アクセスする。
システムでは、電源立上げ後の実使用の前に、先ず、上
記外部論理アドレスの変換動作を実行して不良アドレス
の数を検出し、レジスタに登録する（第１の工程）。次
いで、レジスタを読み出し、連続してアクセスできる最
上位クラスタのアドレスを検出する（第２の工程）。こ
れにより、上記の最上位アドレスまで、連続読出し書込
み動作モードで、アクセスする。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。始めに、本発明の原理に
ついて、説明する。図１に、本発明を適用した半導体メ
モリ装置における、電源立上げ時のフローチャートを示
す。尚、後述する実施例１，実施例２においては、図２
に示すような、物理的アドレス３，７が不良セルを含む
クラスタ（不良クラスタ２１，２２）であるものとす
る。本発明のメモリ装置は、メインワードデコーダ２７
内に不良クラスタ識別手段を備えており、或るクラスタ
が不良セルを含む場合、その不良クラスタを選択するメ
インワードデコーダ内の第１の回路手段２３，２４が活
性化され、その活性化された場所はアクセス不能とな
る。そこで、論理アドレスが最下位から連続的に並ぶよ
うに、前述の不良クラスタ識別手段により、外部論理ア
ドレスを振り変える。図２に示すメモリ装置の場合、物
理クラスタアドレスの３，７が不良なので、物理アドレ
ス１４の場所は外部論理アドレスではアドレス１２とな
る。
て、図面を参照して説明する。始めに、本発明の原理に
ついて、説明する。図１に、本発明を適用した半導体メ
モリ装置における、電源立上げ時のフローチャートを示
す。尚、後述する実施例１，実施例２においては、図２
に示すような、物理的アドレス３，７が不良セルを含む
クラスタ（不良クラスタ２１，２２）であるものとす
る。本発明のメモリ装置は、メインワードデコーダ２７
内に不良クラスタ識別手段を備えており、或るクラスタ
が不良セルを含む場合、その不良クラスタを選択するメ
インワードデコーダ内の第１の回路手段２３，２４が活
性化され、その活性化された場所はアクセス不能とな
る。そこで、論理アドレスが最下位から連続的に並ぶよ
うに、前述の不良クラスタ識別手段により、外部論理ア
ドレスを振り変える。図２に示すメモリ装置の場合、物
理クラスタアドレスの３，７が不良なので、物理アドレ
ス１４の場所は外部論理アドレスではアドレス１２とな
る。
【００１４】ここで、このメモリ装置における電源立上
げ後のフローチャートを示す図１を参照して、電源立上
げ後、第２の動作モードで、不良クラスタ識別手段の活
性・非活性を調べる。そして、そのテスト結果を半導体
メモリ装置内のレジスタに記録する。次いで、第１の動
作モードで、連続的にアクセスできる最上位のクラスタ
のアドレスを読み出す。その後、上記の情報をもとに、
連続クラスタアクセスモードでアクセスする。これによ
り、データ転送レートが低下しないようにできる。
げ後のフローチャートを示す図１を参照して、電源立上
げ後、第２の動作モードで、不良クラスタ識別手段の活
性・非活性を調べる。そして、そのテスト結果を半導体
メモリ装置内のレジスタに記録する。次いで、第１の動
作モードで、連続的にアクセスできる最上位のクラスタ
のアドレスを読み出す。その後、上記の情報をもとに、
連続クラスタアクセスモードでアクセスする。これによ
り、データ転送レートが低下しないようにできる。
【００１５】以下に、二つの実施例１，２を用いて具体
的に説明するが、先ず、これら実施例の概要を述べる。
図３及び図４を参照すると、実施例１は、各ワードデコ
ーダ内に、第１のクロック信号ＸＣＬＫ（図３）により
選択状態をシフトする第１のシフトレジスタ３３（同）
を備える。又、不良クラスタ識別手段（第１の回路手段
１０）としてヒューズ１１（図４）を備えると共に、不
良クラスタ識別手段である第１の回路手段１０が活性化
（ヒューズ１１が切断）したときシフトレジスタ３３を
短絡する第２の回路手段３２（図３）を有している。そ
して、電源立上げ後、第２の動作モードで、シフトレジ
スタ３３の最終段の出力信号ＸＤＢ１６（図４）とクロ
ック信号ＸＣＬＫのパルス数とを比較することにより、
第１の回路手段１０の活性化された数を特定する。
的に説明するが、先ず、これら実施例の概要を述べる。
図３及び図４を参照すると、実施例１は、各ワードデコ
ーダ内に、第１のクロック信号ＸＣＬＫ（図３）により
選択状態をシフトする第１のシフトレジスタ３３（同）
を備える。又、不良クラスタ識別手段（第１の回路手段
１０）としてヒューズ１１（図４）を備えると共に、不
良クラスタ識別手段である第１の回路手段１０が活性化
（ヒューズ１１が切断）したときシフトレジスタ３３を
短絡する第２の回路手段３２（図３）を有している。そ
して、電源立上げ後、第２の動作モードで、シフトレジ
スタ３３の最終段の出力信号ＸＤＢ１６（図４）とクロ
ック信号ＸＣＬＫのパルス数とを比較することにより、
第１の回路手段１０の活性化された数を特定する。
【００１６】一方、図７及び図８を参照すると、実施例
２は、各ワードデコーダ内に、第２のクロック信号ＳＣ
ＬＫi （図７）により選択状態をシフトする第２のシフ
トレジスタ７３（同）を備える。又、不良クラスタ識別
手段（第１の回路手段１０）としてヒューズ１１（図
８）を備えると共に、物理的に下位のアドレスのクロッ
ク信号ＳＣＬＫi と第３のクロック信号ＸＳＣＬＫ（図
７）と第１の回路手段１０の出力信号とに基づき、より
下位のアドレスに存在する活性化された第１の回路手段
の個数分、第２のクロックＳＣＬＫi を動作させる、第
３の回路手段７２（図７）を有する。そして、電源立ち
上げ後、第２の動作モードで、第２のクロック信号ＳＣ
ＬＫi の最終段の出力信号（図１０における信号ＳＣＬ
Ｋ16）と第３のクロック信号ＸＳＣＬＫの動作回数とを
比較することにより、第１の回路手段１０の活性化され
た数を特定する。
２は、各ワードデコーダ内に、第２のクロック信号ＳＣ
ＬＫi （図７）により選択状態をシフトする第２のシフ
トレジスタ７３（同）を備える。又、不良クラスタ識別
手段（第１の回路手段１０）としてヒューズ１１（図
８）を備えると共に、物理的に下位のアドレスのクロッ
ク信号ＳＣＬＫi と第３のクロック信号ＸＳＣＬＫ（図
７）と第１の回路手段１０の出力信号とに基づき、より
下位のアドレスに存在する活性化された第１の回路手段
の個数分、第２のクロックＳＣＬＫi を動作させる、第
３の回路手段７２（図７）を有する。そして、電源立ち
上げ後、第２の動作モードで、第２のクロック信号ＳＣ
ＬＫi の最終段の出力信号（図１０における信号ＳＣＬ
Ｋ16）と第３のクロック信号ＸＳＣＬＫの動作回数とを
比較することにより、第１の回路手段１０の活性化され
た数を特定する。
【００１７】（実施例１）図３に、本発明の実施例１に
おけるロウデコーダ列のブロック図を示す。又、或る一
つのロウデコーダの素子レベルの回路図を、図４に示
す。図３及び図４を参照して、第１の回路手段１０とし
て、ヒューズ１１がデコーダ内にある。このデコーダで
選択されるメモリセルが一つのクラスタとなる。クラス
タ内に不良メモリセルが存在すると、ヒューズ１１が切
られ、出力信号が切り替わる。一方、ＤＦＦで構成され
たシフトレジスタ３３は、第１のクロック信号ＸＣＬＫ
の１サイクルで選択状態を次のデコーダに伝える。
おけるロウデコーダ列のブロック図を示す。又、或る一
つのロウデコーダの素子レベルの回路図を、図４に示
す。図３及び図４を参照して、第１の回路手段１０とし
て、ヒューズ１１がデコーダ内にある。このデコーダで
選択されるメモリセルが一つのクラスタとなる。クラス
タ内に不良メモリセルが存在すると、ヒューズ１１が切
られ、出力信号が切り替わる。一方、ＤＦＦで構成され
たシフトレジスタ３３は、第１のクロック信号ＸＣＬＫ
の１サイクルで選択状態を次のデコーダに伝える。
【００１８】例えばヒューズ１１が切られている場合
は、ヒューズ１１の一端を入力点とするインバータ４２
の出力がハイレベルになるので、ＣＭＯＳトランファゲ
ート４３で構成された第２の回路手段３２が短絡状態に
なる。一方、同じくＣＭＯＳ構成の二つのトランファゲ
ート４４，４５は、共に開放状態になる。その結果、シ
フト信号ＸＤＢi とＸＤＢi+1 とが直結状態となると同
時に、ＤＦＦ４６は入・出力点が他から切り離される。
すなわち、物理的に選択状態となるデコーダは、不良の
アドレスを含むものを飛ばすことになる。
は、ヒューズ１１の一端を入力点とするインバータ４２
の出力がハイレベルになるので、ＣＭＯＳトランファゲ
ート４３で構成された第２の回路手段３２が短絡状態に
なる。一方、同じくＣＭＯＳ構成の二つのトランファゲ
ート４４，４５は、共に開放状態になる。その結果、シ
フト信号ＸＤＢi とＸＤＢi+1 とが直結状態となると同
時に、ＤＦＦ４６は入・出力点が他から切り離される。
すなわち、物理的に選択状態となるデコーダは、不良の
アドレスを含むものを飛ばすことになる。
【００１９】これに対し、ヒューズ１１が切れていない
場合は、そのヒューズ１１につながっているインバータ
４２の出力レベルはロウレベルであるので、第２の回路
手段であるＣＭＯＳトランスファゲート４３が開放状態
になり、シフト信号ＸＤＢiとＸＤＢi+1 との直結経路
は切り離される。同時に、二つのＣＭＯＳトランスファ
ゲート４４，４５が共に短絡状態になるので、選択状態
のシフト伝達経路中にＤＦＦ４６が挿入され、シフト信
号ＸＤＢi の状態がシフト信号ＸＤＢi+1 に伝えられ
る。
場合は、そのヒューズ１１につながっているインバータ
４２の出力レベルはロウレベルであるので、第２の回路
手段であるＣＭＯＳトランスファゲート４３が開放状態
になり、シフト信号ＸＤＢiとＸＤＢi+1 との直結経路
は切り離される。同時に、二つのＣＭＯＳトランスファ
ゲート４４，４５が共に短絡状態になるので、選択状態
のシフト伝達経路中にＤＦＦ４６が挿入され、シフト信
号ＸＤＢi の状態がシフト信号ＸＤＢi+1 に伝えられ
る。
【００２０】図５に、外部アドレス６を選択する場合の
タイミングチャートを示す。又、図６に、本実施例に用
いたデコーダ制御回路の一例のブロック図を示す。図５
及び図６を参照して、物理クラスタアドレス３、７が不
良クラスタなので、このとき選択される物理アドレスは
８である。本実施例では、電源立上げ後に自動的に第２
の動作モードに入り、セルフテストが行われる。このテ
ストではアドレスバッファ６５にデコーダの最大アドレ
スがＴＥＳＴ信号によりセットされる。本実施例の場合
は、図２に示すように、この値が１３である。
タイミングチャートを示す。又、図６に、本実施例に用
いたデコーダ制御回路の一例のブロック図を示す。図５
及び図６を参照して、物理クラスタアドレス３、７が不
良クラスタなので、このとき選択される物理アドレスは
８である。本実施例では、電源立上げ後に自動的に第２
の動作モードに入り、セルフテストが行われる。このテ
ストではアドレスバッファ６５にデコーダの最大アドレ
スがＴＥＳＴ信号によりセットされる。本実施例の場合
は、図２に示すように、この値が１３である。
【００２１】次に、ＸＣＬＫ発生器６１により、上記の
最大アドレスの数だけＸＣＬＫパルスを発生させる。こ
れをカウンタ６２でカウントし、信号ＸＤＢ 16 が選択さ
れる時刻での値に基づき、第１の回路手段の活性化され
ている数をテスト回路６４内のレジスタに記録する。こ
の値は、第１の動作モードにより、読み出され、メモリ
システムで利用される。メモリシステムでは、第１の動
作モードで得られたアドレスより下位では、クラスタが
連続していることが保証されているので、連続クラスタ
アクセスモードを使用することができる。
最大アドレスの数だけＸＣＬＫパルスを発生させる。こ
れをカウンタ６２でカウントし、信号ＸＤＢ 16 が選択さ
れる時刻での値に基づき、第１の回路手段の活性化され
ている数をテスト回路６４内のレジスタに記録する。こ
の値は、第１の動作モードにより、読み出され、メモリ
システムで利用される。メモリシステムでは、第１の動
作モードで得られたアドレスより下位では、クラスタが
連続していることが保証されているので、連続クラスタ
アクセスモードを使用することができる。
【００２２】尚、本実施例において、第２の動作モード
は、メモリシステムが半導体メモリ装置の外部から活性
化させてもよいが、この場合はメモリシステムの設計者
が半導体メモリ装置の内部構造に精通している必要があ
る。
は、メモリシステムが半導体メモリ装置の外部から活性
化させてもよいが、この場合はメモリシステムの設計者
が半導体メモリ装置の内部構造に精通している必要があ
る。
【００２３】（実施例２）次に、図７に、実施例２にお
けるデコーダ列のブロック図を示す。又、或る一つのロ
ウデコーダの素子レベルの回路図を、図８に示す。図７
及び図８を参照して、第１の回路手段１０として、ヒュ
ーズ１１がデコーダ内にある。このデコーダで選択され
るメモリセルが一つのクラスタとなる。クラスタ内に不
良メモリセルが存在すると、ヒューズ１１が切られ、出
力信号が切り替わる。第一の回路手段の出力は第３の回
路手段７２に入力されている。第３の回路手段７２に
は、第３のクロック信号ＸＳＣＬＫが入力されている。
シフトレジスタ７３は、変換前のアドレスが入力された
デコーダによってセットされる。この活性化状態は、第
２のクロック信号ＳＣＬＫi によってシフトされる。第
２のクロック信号ＳＣＬＫi は、活性化された第１の回
路手段１０の出力をうけた第３の回路手段７２によっ
て、第３のクロック信号ＸＣＬＫのパルスから作られ
る。第１の回路手段１０から信号が入力されない場合、
第３の回路手段７２は第２のクロック信号ＳＣＬＫi の
単なるバッファとなり、次段のクロック信号ＳＣＬＫ
i+1 にパルスを伝える。第３の回路手段７２は下位のア
ドレスからのクロック信号ＳＣＬＫi-1 がこない限り、
パルスを１回出すだけである。もし下位のアドレスから
信号ＳＣＬＫi-1 のパルスがきた場合は、もう一度クロ
ック信号ＳＣＬＫi にクロック信号ＸＳＣＬＫからのパ
ルスを伝える。
けるデコーダ列のブロック図を示す。又、或る一つのロ
ウデコーダの素子レベルの回路図を、図８に示す。図７
及び図８を参照して、第１の回路手段１０として、ヒュ
ーズ１１がデコーダ内にある。このデコーダで選択され
るメモリセルが一つのクラスタとなる。クラスタ内に不
良メモリセルが存在すると、ヒューズ１１が切られ、出
力信号が切り替わる。第一の回路手段の出力は第３の回
路手段７２に入力されている。第３の回路手段７２に
は、第３のクロック信号ＸＳＣＬＫが入力されている。
シフトレジスタ７３は、変換前のアドレスが入力された
デコーダによってセットされる。この活性化状態は、第
２のクロック信号ＳＣＬＫi によってシフトされる。第
２のクロック信号ＳＣＬＫi は、活性化された第１の回
路手段１０の出力をうけた第３の回路手段７２によっ
て、第３のクロック信号ＸＣＬＫのパルスから作られ
る。第１の回路手段１０から信号が入力されない場合、
第３の回路手段７２は第２のクロック信号ＳＣＬＫi の
単なるバッファとなり、次段のクロック信号ＳＣＬＫ
i+1 にパルスを伝える。第３の回路手段７２は下位のア
ドレスからのクロック信号ＳＣＬＫi-1 がこない限り、
パルスを１回出すだけである。もし下位のアドレスから
信号ＳＣＬＫi-1 のパルスがきた場合は、もう一度クロ
ック信号ＳＣＬＫi にクロック信号ＸＳＣＬＫからのパ
ルスを伝える。
【００２４】図９に、本実施例のタイミングチャートを
示す。又、図１０に、本実施例に用いたデコーダ制御回
路のブロック図を示す。本実施例の場合、シフトレジス
タ７３を駆動するクロック信号は、デコーダ列内を伝わ
っていくので、第３のクロック信号ＸＳＣＬＫのパルス
の数は不良クラスタの数だけでよい。本実施例の場合
は、２つである。第３の回路手段７２内には下位アドレ
スからクロック信号ＳＣＬＫi-1 のパルスが来たことに
よりセットされるフリップフロップがある。
示す。又、図１０に、本実施例に用いたデコーダ制御回
路のブロック図を示す。本実施例の場合、シフトレジス
タ７３を駆動するクロック信号は、デコーダ列内を伝わ
っていくので、第３のクロック信号ＸＳＣＬＫのパルス
の数は不良クラスタの数だけでよい。本実施例の場合
は、２つである。第３の回路手段７２内には下位アドレ
スからクロック信号ＳＣＬＫi-1 のパルスが来たことに
よりセットされるフリップフロップがある。
【００２５】最近の大容量メモリでは、メインワードデ
コーダ毎のシフトレジスタを全て接続すると第１のクロ
ック信号もしくは第３のクロック信号の必要数は膨大な
ものとなる。したがって、実施例１、２は、ともに大容
量メモリを分割した状態を示したものである。いずれの
実施例の場合も、第１の動作モードが示すアドレスより
上位には良クラスタは存在しないが、大容量メモリの場
合は各分割メモリセルアレイでは、不良数が異なるので
第１の動作モードが示すアドレスより上位にも不良でな
いクラスタは存在する。これらのクラスタを使用したい
場合はＦＡＴを介してアクセスする必要がある。
コーダ毎のシフトレジスタを全て接続すると第１のクロ
ック信号もしくは第３のクロック信号の必要数は膨大な
ものとなる。したがって、実施例１、２は、ともに大容
量メモリを分割した状態を示したものである。いずれの
実施例の場合も、第１の動作モードが示すアドレスより
上位には良クラスタは存在しないが、大容量メモリの場
合は各分割メモリセルアレイでは、不良数が異なるので
第１の動作モードが示すアドレスより上位にも不良でな
いクラスタは存在する。これらのクラスタを使用したい
場合はＦＡＴを介してアクセスする必要がある。
【００２６】
【発明の効果】以上説明したように、本発明では、不良
ワード線識別手段の活性化に基づき、ロウアドレスの選
択を第１のクロックの動作回数で行うので、不良クラス
タの数に関係なく回路を構成でき不良クラスタが大量に
あっても、チップサイズを大きくせずに良クラスタのア
ドレスを連続させることができる。又、第１のシフトレ
ジスタの最終段の出力信号と第１のクロック信号の動作
回数を比較することにより第１のクロック信号の動作回
数としているので、無駄なクロック入力を防ぐことがで
きる。
ワード線識別手段の活性化に基づき、ロウアドレスの選
択を第１のクロックの動作回数で行うので、不良クラス
タの数に関係なく回路を構成でき不良クラスタが大量に
あっても、チップサイズを大きくせずに良クラスタのア
ドレスを連続させることができる。又、第１のシフトレ
ジスタの最終段の出力信号と第１のクロック信号の動作
回数を比較することにより第１のクロック信号の動作回
数としているので、無駄なクロック入力を防ぐことがで
きる。
【００２７】又、本発明は、活性化された不良ワード線
識別手段の個数分のみクロック信号を入力すればよいの
で、クロック信号の数を少なくできる。従って、アクセ
ス時間を早くすることができる。更に、第２のシフトレ
ジスタの最終段の出力信号と第３のクロック信号の動作
回数を比較することにより、不良ワード線識別手段の活
性化された数を特定し、その結果を、連続して正常にア
クセスすることのできる最上位クラスタのアドレスとし
て出力するように構成しているので、不良クラスタの数
を数えるための回路を簡単な回路で構成することができ
る。
識別手段の個数分のみクロック信号を入力すればよいの
で、クロック信号の数を少なくできる。従って、アクセ
ス時間を早くすることができる。更に、第２のシフトレ
ジスタの最終段の出力信号と第３のクロック信号の動作
回数を比較することにより、不良ワード線識別手段の活
性化された数を特定し、その結果を、連続して正常にア
クセスすることのできる最上位クラスタのアドレスとし
て出力するように構成しているので、不良クラスタの数
を数えるための回路を簡単な回路で構成することができ
る。
【００２８】これにより本発明によれば、半導体メモリ
装置が不良クラスタを含む場合であっても、良クラスタ
のアドレスが連続しているので、メモリシステムとして
は連続アクセスモードを活用することができる。従っ
て、実効的なデータ転送時間を高速にできる。
装置が不良クラスタを含む場合であっても、良クラスタ
のアドレスが連続しているので、メモリシステムとして
は連続アクセスモードを活用することができる。従っ
て、実効的なデータ転送時間を高速にできる。
【００２９】又、本発明によれば、外部から正常に連続
してアクセスできる最上位セクタのアドレスを予め知る
ことができるので、連続アクセスモードを適用する範囲
を予め決めることができ、有効に利用できる。
してアクセスできる最上位セクタのアドレスを予め知る
ことができるので、連続アクセスモードを適用する範囲
を予め決めることができ、有効に利用できる。
【００３０】本発明の半導体メモリ装置はこれを、電源
立上げ後の実使用前に、良クラスタの検出、連続アクセ
ス可能な最上位クラスタのアドレス検出の動作が自動的
に実行されるようにしておけば、メモリシステム構成す
る場合、これに使用される半導体メモリ装置の内部構造
に関する詳細な知識なしに上記の効果を得ることができ
るので、特に有効である。
立上げ後の実使用前に、良クラスタの検出、連続アクセ
ス可能な最上位クラスタのアドレス検出の動作が自動的
に実行されるようにしておけば、メモリシステム構成す
る場合、これに使用される半導体メモリ装置の内部構造
に関する詳細な知識なしに上記の効果を得ることができ
るので、特に有効である。
【図１】本発明の実施例１，実施例２における電源立上
げ後の動作の流れを示すフローチャート図である。
げ後の動作の流れを示すフローチャート図である。
【図２】本発明の実施例１，実施例２に用いたセルアレ
イのブロック図である。
イのブロック図である。
【図３】本発明の実施例１におけるデコーダ列のブロッ
ク図である。
ク図である。
【図４】本発明の実施例１におけるデコーダの素子レベ
ルの回路図である。
ルの回路図である。
【図５】本発明の実施例１におけるタイミングチャート
図である。
図である。
【図６】本発明の実施例１におけるデコーダ制御回路の
ブロック図である。
ブロック図である。
【図７】本発明の実施例２におけるデコーダ列のブロッ
ク図である。
ク図である。
【図８】本発明の実施例２におけるデコーダの素子レベ
ルの回路図である。
ルの回路図である。
【図９】本発明の実施例２におけるタイミングチャート
図である。
図である。
【図１０】本発明の実施例１におけるデコーダ制御回路
のブロック図である。
のブロック図である。
【図１１】従来の技術による半導体メモリ装置のセルア
レイの一例のブロック図である。
レイの一例のブロック図である。
【図１２】従来技術による半導体メモリ装置のメインワ
ードデコーダの一例の回路図である。
ードデコーダの一例の回路図である。
【図１３】従来の技術による半導体メモリ装置を用いた
メモリシステムのブロック図である。
メモリシステムのブロック図である。
１０ 第一の回路手段 １１ ヒューズ ２１，２２ 不良セル群を含むクラスタ ２３，２４ 活性化された第１の回路手段 ３２ 第２の回路手段 ３３ 第１のシフトレジスタ ３４ デコーダ出力部 ４１ インバータ ４３，４４，４５ トランスファゲート ６１ クロック発生器 ６２ カウンタ ６３ 比較器 ６４ テスト回路 ６５ アドレスバッファ ７２ 第３の回路手段 ７３ 第２のシフトレジスタ ７４ デコーダ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 - 11/4099 G06F 12/16
Claims (8)
- 【請求項１】 不良ワード線を避けて使用する構成の半
導体メモリ装置であって、ロウデコーダ列を構成する各
々のロウデコーダ内に、不良ワード線の存否をプログラ
ミング可能でそのプログラム内容を二値信号で出力する
不良ワード線識別手段と、クロック信号に応じて物理的
に下位のアドレスのロウデコーダが出力するワード線が
選択状態であることを示す信号を取り込み、その信号と
前記不良ワード線識別手段の出力信号とに基づいて自己
のワード線を選択状態にすると共に、前記物理的に下位
のアドレスのロウデコーダが出力する信号をシフトさせ
て物理的に上位のアドレスのロウデコーダに出力するシ
フト手段と、前記不良ワード線識別手段の出力信号の状
態に応じて前記シフト手段にシフト動作を行なわせる又
は行なわせないを切り替える切替え手段とを設け、ロウ
デコーダ列内でワード線が選択状態であることを示す信
号を物理的に下位のアドレスから上位のアドレスへ順次
シフトさせることによって、不良ワード線を含むクラス
タが存在するときの外部からアクセスできる論理アドレ
スを、不良ワード線を含むクラスタが存在しないときに
外部からアクセスできる論理アドレス数より少ない、下
位より連続的に並ぶ論理アドレスに変換するようにした
半導体メモリ装置において、 クラスタがワード線群もし
くはワード線群を分割したものからなり、 ロウデコーダ列内の不良ワード線識別手段のうち活性化
されて不良ワード線が存在することを示すものの数を特
定する手段と、 前記特定された活性化された不良ワード線識別手段の数
を記憶する、外部から読出し可能な記憶手段とを備える
ことを特徴とする半導体メモリ装置。 - 【請求項２】 不良ワード線を避けて使用する構成の半
導体メモリ装置であって、ロウデコーダ列を構成する各
々のロウデコーダ内に、不良ワード線の存否をプログラ
ミング可能でそのプログラム内容を二値信号で出力する
不良ワード線識別手段と、クロック信号に応じて物理的
に下位のアドレスのロウデコーダが出力するワード線が
選択状態であることを示す信号を取り込み、その信号と
前記不良ワード線識別手段の出力信号とに基づいて自己
のワード線を選択状態にすると共に、前記物理的に下位
のアドレスのロウデコーダが出力する信号をシフトさせ
て物理的に上位のアドレスのロウデコーダに出力するシ
フト手段と、前記不良ワ ード線識別手段の出力信号の状
態に応じて前記シフト手段にシフト動作を行なわせる又
は行なわせないを切り替える切替え手段とを設け、ロウ
デコーダ列内でワード線が選択状態であることを示す信
号を物理的に下位のアドレスから上位のアドレスへ順次
シフトさせることによって、不良ワード線を含むクラス
タが存在するときの外部からアクセスできる論理アドレ
スを、不良ワード線を含むクラスタが存在しないときに
外部からアクセスできる論理アドレス数より少ない、下
位より連続的に並ぶ論理アドレスに変換するようにした
半導体メモリ装置において、各々のロウデコーダの前記シフト手段を、前記物理的に
下位のアドレスのロウデコーダが出力する信号を、半導
体メモリ装置の外部から与えられる第１のクロック信号
の１パルス毎にシフトさせる第１のシフトレジスタで構
成し、 各々のロウデコーダの前記切替え手段を、前記不良ワー
ド線識別手段の活性化に基づいて前記第１のシフトレジ
スタを短絡する第２の手段で構成すると共に 、最終段の前記第１のシフトレジスタの出力信号と前記第
１のクロック信号のパルス数とを比較することによりロ
ウデコーダ列内の活性化された不良ワード線識別手段の
数を特定し記憶する構成とした ことを特徴とする半導体
メモリ装置。 - 【請求項３】 不良ワード線を避けて使用する構成の半
導体メモリ装置であって、ロウデコーダ列を構成する各
々のロウデコーダ内に、不良ワード線の存否をプログラ
ミング可能でそのプログラム内容を二値信号で出力する
不良ワード線識別手段と、クロック信号に応じて物理的
に下位のアドレスのロウデコーダが出力するワード線が
選択状態であることを示す信号を取り込み、その信号と
前記不良ワード線識別手段の出力信号とに基づいて自己
のワード線を選択状態にすると共に、前記物理的に下位
のアドレスのロウデコーダが出力する信号をシフトさせ
て物理的に上位のアドレスのロウデコーダに出力するシ
フト手段と、前記不良ワード線識別手段の出力信号の状
態に応じて前記シフト手段にシフト動作を行なわせる又
は行なわせないを切り替える切替え手段とを設け、ロウ
デコーダ列内でワード線が選択状態であることを示す信
号を物理的に下位のアドレスから上位のアドレスへ順次
シフトさせることによって、不良ワード線を含むクラス
タが存在するときの外部からアクセスできる論理アドレ
スを、不良ワード線を含むクラスタが存在しないときに
外部からアクセスできる論理アドレス数より少ない、下
位よ り連続的に並ぶ論理アドレスに変換するようにした
半導体メモリ装置において、 各々のロウデコーダの前記切替え手段を、半導体メモリ
装置の外部から与えられる第３のクロック信号を用いて
第２のクロック信号を発生する第３の手段で構成すると
共に、 前記第３の手段を、前記第３のクロック信号と物理的に
下位のアドレスのロウデコーダの第２のクロック信号と
前記不良ワード線識別手段の出力信号とに基づいて物理
的に下位のアドレスに存在する活性化された不良ワード
線識別手段の個数分のパルス数の第２のクロック信号を
発生する構成とし、 各々のロウデコーダの前記シフト手段を、前記物理的に
下位のアドレスのロウデコーダが出力する信号を前記第
２のクロック信号の１パルス毎にシフトさせる第２のシ
フトレジスタで構成し、 最終段の前記第２のクロック信号と前記第３のクロック
信号のパルス数とを比較することにより前記不良ワード
線識別手段の活性化された数を特定し記憶すると共に、
前記第３のクロック信号のパルス発生回数を決定する構
成にした ことを特徴とする半導体メモリ装置。 - 【請求項４】 請求項１に記載の半導体メモリ装置にお
いて、各々のロウデコーダの前記シフト手段を、前記物理的に
下位のアドレスのロウデコーダが出力する信号を、半導
体メモリ装置の外部から与えられる第１のクロック信号
の１パルス毎にシフトさせる第１のシフトレジスタで構
成し、 各々のロウデコーダの前記切替え手段を、前記不良ワー
ド線識別手段の活性化に基づいて前記第１のシフトレジ
スタを短絡する第２の手段で構成すると共に 、最終段の前記第１のシフトレジスタの出力信号と前記第
１のクロック信号のパルス数とを比較することによりロ
ウデコーダ列内の活性化された不良ワード線識別手段の
数を特定し記憶する構成とした ことを特徴とする半導体
メモリ装置。 - 【請求項５】 請求項１に記載の半導体メモリ装置にお
いて、各々のロウデコーダの前記切替え手段を、半導体メモリ
装置の外部から与えられる第３のクロック信号を用いて
第２のクロック信号を発生する第３の手段で構成すると
共に、 前記第３の手段を、前記第３のクロック信号と物理的に
下位のアドレスのロウ デコーダの第２のクロック信号と
前記不良ワード線識別手段の出力信号とに基づいて物理
的に下位のアドレスに存在する活性化された不良ワード
線識別手段の個数分のパルス数の第２のクロック信号を
発生する構成とし、 各々のロウデコーダの前記シフト手段を、前記物理的に
下位のアドレスのロウデコーダが出力する信号を前記第
２のクロック信号の１パルス毎にシフトさせる第２のシ
フトレジスタで構成し、 最終段の前記第２のクロック信号と前記第３のクロック
信号のパルス数とを比較することにより前記不良ワード
線識別手段の活性化された数を特定し記憶すると共に、
前記第３のクロック信号のパルス発生回数を決定する構
成にした ことを特徴とする半導体メモリ装置。 - 【請求項６】 請求項１乃至５のいずれかに記載の半導
体メモリ装置を駆動する方法であって、 この半導体メモリ装置の電源立上げ後に、前記不良ワー
ド線識別手段の活性化された数を特定させ内部の記憶手
段に記憶させる第１の過程と、 前記第１の過程で特定され記憶された不良ワード線識別
手段の活性化された数を読み出して、連続して正常にア
クセスできる最上位クラスタのアドレスを検出する第２
の過程とを有することを特徴とする半導体メモリ装置の
駆動方法。 - 【請求項７】 請求項６記載の半導体メモリ装置の駆動
方法において、 前記第１の過程が、電源立上げ後の実使用前に自動的に
実行されるようにしたことを特徴とする半導体メモリ装
置の駆動方法。 - 【請求項８】 請求項１乃至５のいずれかに記載の半導
体メモリ装置を用いたメモリシステムを駆動する方法で
あって、 電源立上げ後の実使用前に、前記半導体メモリ装置に、
前記不良ワード線識別手段の活性化された数を特定し記
憶する第１の過程と、前記第１の過程で特定され記憶さ
れた不良ワード線識別手段の活性化された数に基いて、
連続して正常にアクセスできる最上位クラスタのアドレ
スを出力する第２の過程とを実行させ、実使用時には、
前記第２の過程により出力される連続してアクセスでき
る最上位クラスタのアドレスに基いて、前記半導体メモ
リ装置を、前記最上位クラスタのアドレスまで、ファイ
ルアロケーションテーブルを参照することなしに連続し
たクラスタを読み書きする、連続クラスタアクセスモー
ドでアクセスすることを特徴とするメモリシステムの駆
動方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29632296A JP3223817B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体メモリ装置及びその駆動方法 |
| US08/966,478 US5848021A (en) | 1996-11-08 | 1997-11-07 | Semiconductor memory device having main word decoder skipping defective address during sequential access and method of controlling thereof |
| KR1019970058939A KR100309900B1 (ko) | 1996-11-08 | 1997-11-08 | 연속액세스동안결함어드레스를피하여사용하는주워드복호기를갖는반도체메모리장치와그제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29632296A JP3223817B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体メモリ装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144092A JPH10144092A (ja) | 1998-05-29 |
| JP3223817B2 true JP3223817B2 (ja) | 2001-10-29 |
Family
ID=17832049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29632296A Expired - Fee Related JP3223817B2 (ja) | 1996-11-08 | 1996-11-08 | 半導体メモリ装置及びその駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5848021A (ja) |
| JP (1) | JP3223817B2 (ja) |
| KR (1) | KR100309900B1 (ja) |
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| KR20240096218A (ko) * | 2022-12-19 | 2024-06-26 | 주식회사 가비노 | Cdr에서 라이팅 속도 향상을 위한 fat 32 사용 방법 |
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