JP3227966B2 - ブートストラップ回路 - Google Patents
ブートストラップ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ブートストラップ回路
に関し、特にＣＭＯＳ（Complementary Metal Oxide Se
miconductor)集積回路のブートストラップ回路に関す
る。
に関し、特にＣＭＯＳ（Complementary Metal Oxide Se
miconductor)集積回路のブートストラップ回路に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ（Complementary Metal Oxide
Semiconductor)集積回路で用いられているブートストラ
ップ回路では、ＭＯＳトランジスタの閾値電圧が増加し
て出力ダイナミックレンジが狭まるという基板効果が現
れないように、バックゲートバイアスを例えば負電位等
にし、ブート効率を上げるようになっている。
Semiconductor)集積回路で用いられているブートストラ
ップ回路では、ＭＯＳトランジスタの閾値電圧が増加し
て出力ダイナミックレンジが狭まるという基板効果が現
れないように、バックゲートバイアスを例えば負電位等
にし、ブート効率を上げるようになっている。
【０００３】具体的には、例えばＰ形基板にＮ形領域
（以下Ｎウエルという）を形成したＮウエル形ＣＭＯＳ
に用いられているブートストラップ回路は、図３に示す
ように、駆動信号線５１の電位を変化させる駆動トラン
ジスタ５２と、入力信号の変化に応じて上記駆動トラン
ジスタ５２のゲートを制御する制御トランジスタ５３
と、上記駆動信号線５１の電位を所定電位以上に持ち上
げるキャパシタ５４と、上記駆動トランジスタ５２のゲ
ートに予め所定電位を与えるプリチャージ用のトランジ
スタ５５とを備える。
（以下Ｎウエルという）を形成したＮウエル形ＣＭＯＳ
に用いられているブートストラップ回路は、図３に示す
ように、駆動信号線５１の電位を変化させる駆動トラン
ジスタ５２と、入力信号の変化に応じて上記駆動トラン
ジスタ５２のゲートを制御する制御トランジスタ５３
と、上記駆動信号線５１の電位を所定電位以上に持ち上
げるキャパシタ５４と、上記駆動トランジスタ５２のゲ
ートに予め所定電位を与えるプリチャージ用のトランジ
スタ５５とを備える。
【０００４】このＣＭＯＳの電源電圧（ＶCC）を５ボル
トとすると、制御トランジスタ５３のゲート、プリチャ
ージ用のトランジスタ（以下プリチャージトランジスタ
という）５５のドレインに５ボルトが供給される。ま
た、後述するように制御トランジスタ５３、キャパシタ
５４、プリチャージトランジスタ５５のバックゲートバ
イアス（Ｎウエル）の電位（ＶBB）を−３ボルトとして
いる。
トとすると、制御トランジスタ５３のゲート、プリチャ
ージ用のトランジスタ（以下プリチャージトランジスタ
という）５５のドレインに５ボルトが供給される。ま
た、後述するように制御トランジスタ５３、キャパシタ
５４、プリチャージトランジスタ５５のバックゲートバ
イアス（Ｎウエル）の電位（ＶBB）を−３ボルトとして
いる。
【０００５】そして、駆動トランジスタ５２のソースに
インバータ回路６１で反転された入力信号が供給され、
制御トランジスタ５３のソースには、縦続接続されたイ
ンバータ回路６１、６２、６３、６４及びキャパシタ６
５において所定時間ｔ遅延された入力信号が供給され
る。一方、キャパシタ５４のソースとドレインを接続し
た端子５４ａには、所定時間ｔ遅延されると共にインバ
ータ回路６６で反転された入力信号が供給され、プリチ
ャージトランジスタ５５のゲートに入力信号が供給され
る。また、この入力信号は、出力バッファ回路である所
謂プッシュプル回路を構成する出力トランジスタ５６の
ゲートに供給され、このプッシュプル回路の出力トラン
ジスタ５７のゲートに駆動信号線５１が接続されてい
る。さらに、この駆動信号線５１とアース間に、入力信
号で駆動されるトランジスタ６７が常時オン状態のトラ
ンジスタ６８を介して接続されている。
インバータ回路６１で反転された入力信号が供給され、
制御トランジスタ５３のソースには、縦続接続されたイ
ンバータ回路６１、６２、６３、６４及びキャパシタ６
５において所定時間ｔ遅延された入力信号が供給され
る。一方、キャパシタ５４のソースとドレインを接続し
た端子５４ａには、所定時間ｔ遅延されると共にインバ
ータ回路６６で反転された入力信号が供給され、プリチ
ャージトランジスタ５５のゲートに入力信号が供給され
る。また、この入力信号は、出力バッファ回路である所
謂プッシュプル回路を構成する出力トランジスタ５６の
ゲートに供給され、このプッシュプル回路の出力トラン
ジスタ５７のゲートに駆動信号線５１が接続されてい
る。さらに、この駆動信号線５１とアース間に、入力信
号で駆動されるトランジスタ６７が常時オン状態のトラ
ンジスタ６８を介して接続されている。
【０００６】したがって、このブートストラップ回路で
は、図４Ａに示すように、入力信号の電圧がＶCCボルト
の状態では、制御トランジスタ５３のソースにＶCCボル
トが供給されることにより、この制御トランジスタ５３
はオフ状態であり、プリチャージトランジスタ５５のゲ
ートにＶCCボルトが供給されることにより、このプリチ
ャージトランジスタ５５はオン状態であり、駆動トラン
ジスタ５２のゲートの電圧は、図４Ｂに示すように、
（ＶCC−ＶTH）ボルトとなっている。ここで、Ｖ THはプ
リチャージトランジスタ５５の所謂閾値電圧である。
は、図４Ａに示すように、入力信号の電圧がＶCCボルト
の状態では、制御トランジスタ５３のソースにＶCCボル
トが供給されることにより、この制御トランジスタ５３
はオフ状態であり、プリチャージトランジスタ５５のゲ
ートにＶCCボルトが供給されることにより、このプリチ
ャージトランジスタ５５はオン状態であり、駆動トラン
ジスタ５２のゲートの電圧は、図４Ｂに示すように、
（ＶCC−ＶTH）ボルトとなっている。ここで、Ｖ THはプ
リチャージトランジスタ５５の所謂閾値電圧である。
【０００７】そして、駆動トランジスタ５２のソースに
インバータ回路６１を介して反転された入力信号（０ボ
ルト）が供給されており、この駆動トランジスタ５２は
オン状態であると共に、入力信号が供給されるトランジ
スタ６７はオン状態である。したがって、駆動トランジ
スタ５２の出力である駆動信号線５１の電圧は、図４Ｃ
に示すように０ボルトとなっている。この結果、出力ト
ランジスタ５６はオン状態であり、出力トランジスタ５
７はオフ状態である。すなわち出力電圧は、図４Ｄに示
すように、０ボルトである。また、この状態において
は、キャパシタ５４の端子５４ａにインバータ回路６６
を介して０ボルトが供給されると共に、ゲートである端
子５４ｂには０ボルトが供給され、このキャパシタ５４
は、電荷が蓄積されていない状態となっている。
インバータ回路６１を介して反転された入力信号（０ボ
ルト）が供給されており、この駆動トランジスタ５２は
オン状態であると共に、入力信号が供給されるトランジ
スタ６７はオン状態である。したがって、駆動トランジ
スタ５２の出力である駆動信号線５１の電圧は、図４Ｃ
に示すように０ボルトとなっている。この結果、出力ト
ランジスタ５６はオン状態であり、出力トランジスタ５
７はオフ状態である。すなわち出力電圧は、図４Ｄに示
すように、０ボルトである。また、この状態において
は、キャパシタ５４の端子５４ａにインバータ回路６６
を介して０ボルトが供給されると共に、ゲートである端
子５４ｂには０ボルトが供給され、このキャパシタ５４
は、電荷が蓄積されていない状態となっている。
【０００８】次に、図４Ａに示すように、入力信号の電
圧がＶCCボルトから０ボルトに変化すると、出力トラン
ジスタ５６及びトランジスタ６７がオフ状態に変化する
と共に、駆動トランジスタ５２のソース電圧が０ボルト
からＶCCボルトに変化する。また、このとき、プリチャ
ージトランジスタ５５がオフ状態に変化すると共に、制
御トランジスタ５３は、上述のキャパシタ６５等で決定
される所定時間ｔオフ状態を維持する。
圧がＶCCボルトから０ボルトに変化すると、出力トラン
ジスタ５６及びトランジスタ６７がオフ状態に変化する
と共に、駆動トランジスタ５２のソース電圧が０ボルト
からＶCCボルトに変化する。また、このとき、プリチャ
ージトランジスタ５５がオフ状態に変化すると共に、制
御トランジスタ５３は、上述のキャパシタ６５等で決定
される所定時間ｔオフ状態を維持する。
【０００９】したがって、駆動トランジスタ５２のゲー
トは所定時間ｔ所謂フローティング状態となり、駆動ト
ランジスタ５２のソースとゲート間の容量によってこの
駆動トランジスタ５２のゲート電圧は、図４Ｂに示すよ
うに、（ＶCC−ＶTH）ボルト以上に上昇し、駆動トラン
ジスタ５２は所定時間ｔオン状態を維持する。この結
果、駆動トランジスタ５２を介してキャパシタ５４への
充電が行われる。
トは所定時間ｔ所謂フローティング状態となり、駆動ト
ランジスタ５２のソースとゲート間の容量によってこの
駆動トランジスタ５２のゲート電圧は、図４Ｂに示すよ
うに、（ＶCC−ＶTH）ボルト以上に上昇し、駆動トラン
ジスタ５２は所定時間ｔオン状態を維持する。この結
果、駆動トランジスタ５２を介してキャパシタ５４への
充電が行われる。
【００１０】その後、所定時間ｔが経過すると、制御ト
ランジスタ５３がオン状態に変化して駆動トランジスタ
５２のゲート電圧は０ボルトとなり、この駆動トランジ
スタ５２はオフ状態に変化する。この結果、駆動信号線
５１はフローティング状態に変化する。また、このと
き、キャパシタ５４の端子５４ａにはＶCCボルトが供給
され、このキャパシタ５４は、図４Ｃに示すように、Ｖ
CCボルトと所定時間ｔ内で充電された所定電圧αボルト
とを加算した電圧（ＶCC＋α）ボルトを駆動信号線５１
に印加する。
ランジスタ５３がオン状態に変化して駆動トランジスタ
５２のゲート電圧は０ボルトとなり、この駆動トランジ
スタ５２はオフ状態に変化する。この結果、駆動信号線
５１はフローティング状態に変化する。また、このと
き、キャパシタ５４の端子５４ａにはＶCCボルトが供給
され、このキャパシタ５４は、図４Ｃに示すように、Ｖ
CCボルトと所定時間ｔ内で充電された所定電圧αボルト
とを加算した電圧（ＶCC＋α）ボルトを駆動信号線５１
に印加する。
【００１１】この結果、出力トランジスタ５７はオン状
態に変化して、出力電圧は、図４Ｄに示すように、ＶCC
ボルトに変化する。すなわち出力トランジスタ５７をオ
ン状態にする際に、そのゲートに印加する電圧をαボル
ト高めることによりブートストを働かせ、出力トランジ
スタ５７のターンオン時間を短く（立ち上がりを急峻
に）している。
態に変化して、出力電圧は、図４Ｄに示すように、ＶCC
ボルトに変化する。すなわち出力トランジスタ５７をオ
ン状態にする際に、そのゲートに印加する電圧をαボル
ト高めることによりブートストを働かせ、出力トランジ
スタ５７のターンオン時間を短く（立ち上がりを急峻
に）している。
【００１２】ところで、このブートスト効果、すなわち
αボルトは、キャパシタ５４の容量とその充電電流で定
まり、キャパシタ５４の容量を同じであるとすると、所
定時間ｔ内における駆動トランジスタ５２のオン状態で
のアドミタンスが小さい程高い。換言すると、駆動トラ
ンジスタ５２を所定時間ｔオン状態に維持するゲート電
圧（ＶCC−ＶTH）が高い程、ブートスト効果が高い。し
たがって、この従来のブートストラップ回路では、閾値
電圧ＶTHが基板効果で高くなるのを防止するために、制
御トランジスタ５３、キャパシタ５４、プリチャージト
ランジスタ５５のバックゲートバイアス（Ｎウエル）の
電位（ＶBB）を−３ボルトとしている。
αボルトは、キャパシタ５４の容量とその充電電流で定
まり、キャパシタ５４の容量を同じであるとすると、所
定時間ｔ内における駆動トランジスタ５２のオン状態で
のアドミタンスが小さい程高い。換言すると、駆動トラ
ンジスタ５２を所定時間ｔオン状態に維持するゲート電
圧（ＶCC−ＶTH）が高い程、ブートスト効果が高い。し
たがって、この従来のブートストラップ回路では、閾値
電圧ＶTHが基板効果で高くなるのを防止するために、制
御トランジスタ５３、キャパシタ５４、プリチャージト
ランジスタ５５のバックゲートバイアス（Ｎウエル）の
電位（ＶBB）を−３ボルトとしている。
【００１３】
【発明が解決しようとする課題】このように、従来のＮ
ウエル形ＣＭＯＳで用いられているブートストラップ回
路では、バックゲートバイアスを負電位にするための電
源が必要であるという問題があった。
ウエル形ＣＭＯＳで用いられているブートストラップ回
路では、バックゲートバイアスを負電位にするための電
源が必要であるという問題があった。
【００１４】一方、上述した回路構成のブートストラッ
プ回路をＰウエル形ＣＭＯＳに用いると、バックゲート
バイアスは０ボルトとなり、基板効果の影響により閾値
電圧ＶTHが上昇し、ブートスト効果が低下するという問
題があった。
プ回路をＰウエル形ＣＭＯＳに用いると、バックゲート
バイアスは０ボルトとなり、基板効果の影響により閾値
電圧ＶTHが上昇し、ブートスト効果が低下するという問
題があった。
【００１５】本発明は、このような実情に鑑みてなされ
たものであり、バックゲートバイアス（Ｐウエル）が０
ボルトのＰウエル形ＣＭＯＳにおいて、ブートスト効果
が高いブートストラップ回路の提供を目的とする。
たものであり、バックゲートバイアス（Ｐウエル）が０
ボルトのＰウエル形ＣＭＯＳにおいて、ブートスト効果
が高いブートストラップ回路の提供を目的とする。
【００１６】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明は、駆動信号線の電位を変化させる駆動ト
ランジスタと、入力信号の変化に応じて上記駆動トラン
ジスタのゲートを制御する制御トランジスタとから構成
され、該制御トランジスタがＰウエルに形成されたＮチ
ャンネル形トランジスタからなり、そのバックゲートバ
イアスをソース電位とするブートストラップ回路であっ
て、前記駆動信号線の電位を所定電位以上に持ち上げる
キャパシタを備え、前記キャパシタがＰウエルに形成さ
れたＮチャンネル形トランジスタからなり、そのバック
ゲートバイアスをソース電位とすることを特徴とする。
めに、本発明は、駆動信号線の電位を変化させる駆動ト
ランジスタと、入力信号の変化に応じて上記駆動トラン
ジスタのゲートを制御する制御トランジスタとから構成
され、該制御トランジスタがＰウエルに形成されたＮチ
ャンネル形トランジスタからなり、そのバックゲートバ
イアスをソース電位とするブートストラップ回路であっ
て、前記駆動信号線の電位を所定電位以上に持ち上げる
キャパシタを備え、前記キャパシタがＰウエルに形成さ
れたＮチャンネル形トランジスタからなり、そのバック
ゲートバイアスをソース電位とすることを特徴とする。
【００１７】また、本発明に係るブートストラップ回路
は、前記駆動トランジスタのゲートに予め所定電位を与
えるプリチャージ用のトランジスタを備え、該プリチャ
ージ用のトランジスタがＰウエルに形成されたＮチャン
ネル形トランジスタからなり、そのバックゲートバイア
スをソース電位とすることを特徴とする。
は、前記駆動トランジスタのゲートに予め所定電位を与
えるプリチャージ用のトランジスタを備え、該プリチャ
ージ用のトランジスタがＰウエルに形成されたＮチャン
ネル形トランジスタからなり、そのバックゲートバイア
スをソース電位とすることを特徴とする。
【００１８】
【００１９】
【００２０】
【作用】本発明では、駆動信号線の電位を変化させる駆
動トランジスタと、入力信号の変化に応じて上記駆動ト
ランジスタのゲートを制御する制御トランジスタとから
構成され、該制御トランジスタがＰウエルに形成された
Ｎチャンネル形トランジスタからなり、そのバックゲー
トバイアスをソース電位とするブートストラップ回路に
おいて、駆動信号線の電位を所定電位以上に持ち上げる
キャパシタをＰウエルに形成されたＮチャンネル形トラ
ンジスタとすると共に、そのバックゲートバイアスをソ
ース電位とする。
動トランジスタと、入力信号の変化に応じて上記駆動ト
ランジスタのゲートを制御する制御トランジスタとから
構成され、該制御トランジスタがＰウエルに形成された
Ｎチャンネル形トランジスタからなり、そのバックゲー
トバイアスをソース電位とするブートストラップ回路に
おいて、駆動信号線の電位を所定電位以上に持ち上げる
キャパシタをＰウエルに形成されたＮチャンネル形トラ
ンジスタとすると共に、そのバックゲートバイアスをソ
ース電位とする。
【００２１】さらに、本発明に係るブートストラップ回
路では、駆動トランジスタのゲートに予め所定電位を与
えるプリチャージ用のトランジスタをＰウエルに形成さ
れたＮチャンネル形トランジスタとすると共に、そのバ
ックゲートバイアスをソース電位とする。
路では、駆動トランジスタのゲートに予め所定電位を与
えるプリチャージ用のトランジスタをＰウエルに形成さ
れたＮチャンネル形トランジスタとすると共に、そのバ
ックゲートバイアスをソース電位とする。
【００２２】また、本発明に係るブートストラップ回路
では、駆動トランジスタのゲートに予め所定電位を与え
るプリチャージ用のトランジスタをＰウエルに形成され
たＮチャンネル形トランジスタとすると共に、そのバッ
クゲートバイアスをソース電位とする。
では、駆動トランジスタのゲートに予め所定電位を与え
るプリチャージ用のトランジスタをＰウエルに形成され
たＮチャンネル形トランジスタとすると共に、そのバッ
クゲートバイアスをソース電位とする。
【００２３】また、本発明に係るブートストラップ回路
では、駆動信号線の電位を所定電位以上に持ち上げるキ
ャパシタをＰウエルに形成されたＮチャンネル形トラン
ジスタとすると共に、そのバックゲートバイアスをソー
ス電位とする。
では、駆動信号線の電位を所定電位以上に持ち上げるキ
ャパシタをＰウエルに形成されたＮチャンネル形トラン
ジスタとすると共に、そのバックゲートバイアスをソー
ス電位とする。
【００２４】
【実施例】以下、本発明に係るブートストラップ回路の
実施例を図面を参照しながら説明する。この実施例は、
本発明に係るブートストラップ回路をバックゲートバイ
アスを０ボルトとするＰウエル形ＣＭＯＳに適用したも
のであり、図１は、このＰウエル形ＣＭＯＳからなる所
謂プッシュプル形の駆動回路の構成を示すブロック図で
ある。
実施例を図面を参照しながら説明する。この実施例は、
本発明に係るブートストラップ回路をバックゲートバイ
アスを０ボルトとするＰウエル形ＣＭＯＳに適用したも
のであり、図１は、このＰウエル形ＣＭＯＳからなる所
謂プッシュプル形の駆動回路の構成を示すブロック図で
ある。
【００２５】この駆動回路は、図１に示すように、駆動
信号線１１の電位を変化させる駆動トランジスタ１２
と、入力信号の変化に応じて上記駆動トランジスタ１２
のゲートを制御する制御トランジスタ１３と、上記駆動
信号線１１の電位を所定電位以上に持ち上げるキャパシ
タ１４と、上記駆動トランジスタ１２のゲートに予め所
定電位を与えるプリチャージ用のトランジスタ１５とか
ら構成されるブートストラップ回路を備える。また、こ
の駆動回路は、出力バッファとして、電源とアース間に
縦続接続した出力トランジスタ１６、１７を備える。
信号線１１の電位を変化させる駆動トランジスタ１２
と、入力信号の変化に応じて上記駆動トランジスタ１２
のゲートを制御する制御トランジスタ１３と、上記駆動
信号線１１の電位を所定電位以上に持ち上げるキャパシ
タ１４と、上記駆動トランジスタ１２のゲートに予め所
定電位を与えるプリチャージ用のトランジスタ１５とか
ら構成されるブートストラップ回路を備える。また、こ
の駆動回路は、出力バッファとして、電源とアース間に
縦続接続した出力トランジスタ１６、１７を備える。
【００２６】この駆動回路の電源電圧（ＶCC）を５ボル
トとすると、制御トランジスタ１３のゲート、プリチャ
ージ用のトランジスタ（以下プリチャージトランジスタ
という）１５のドレインに５ボルトが供給される。ま
た、制御トランジスタ１３、キャパシタ１４、プリチャ
ージトランジスタ１５のバックゲート（Ｎウエル）はそ
れぞれのトランジスタのソースと接続され、各バックゲ
ートバイアスをそれぞれのソース電位としている。
トとすると、制御トランジスタ１３のゲート、プリチャ
ージ用のトランジスタ（以下プリチャージトランジスタ
という）１５のドレインに５ボルトが供給される。ま
た、制御トランジスタ１３、キャパシタ１４、プリチャ
ージトランジスタ１５のバックゲート（Ｎウエル）はそ
れぞれのトランジスタのソースと接続され、各バックゲ
ートバイアスをそれぞれのソース電位としている。
【００２７】そして、駆動トランジスタ１２のソースに
インバータ回路２１で反転された入力信号が供給され、
制御トランジスタ１３のソースには、縦続接続されたイ
ンバータ回路２１、２２、２３、２４及びキャパシタ２
５において所定時間遅延された入力信号が供給される。
一方、キャパシタ１４のソースとドレインを接続した端
子１４ａには、所定時間遅延されると共にインバータ回
路２６で反転された入力信号が供給され、プリチャージ
トランジスタ１５のゲートに入力信号が供給される。ま
た、この入力信号は、出力トランジスタ１６のゲートに
供給され、出力トランジスタ１７のゲートに駆動信号線
１１が接続されている。さらに、この駆動信号線１１と
アース間に、入力信号で駆動されるトランジスタ２７が
常時オン状態のトランジスタ２８を介して接続されてい
る。
インバータ回路２１で反転された入力信号が供給され、
制御トランジスタ１３のソースには、縦続接続されたイ
ンバータ回路２１、２２、２３、２４及びキャパシタ２
５において所定時間遅延された入力信号が供給される。
一方、キャパシタ１４のソースとドレインを接続した端
子１４ａには、所定時間遅延されると共にインバータ回
路２６で反転された入力信号が供給され、プリチャージ
トランジスタ１５のゲートに入力信号が供給される。ま
た、この入力信号は、出力トランジスタ１６のゲートに
供給され、出力トランジスタ１７のゲートに駆動信号線
１１が接続されている。さらに、この駆動信号線１１と
アース間に、入力信号で駆動されるトランジスタ２７が
常時オン状態のトランジスタ２８を介して接続されてい
る。
【００２８】したがって、このブートストラップ回路で
は、入力信号の電圧がＶCCボルトの状態では、制御トラ
ンジスタ１３のソースにＶCCボルトが供給されることに
より、この制御トランジスタ１３はオフ状態であり、プ
リチャージトランジスタ１５のゲートにＶCCボルトが供
給されることにより、このプリチャージトランジスタ１
５はオン状態であり、駆動トランジスタ１２のゲートの
電圧は、（ＶCC−ＶTH）ボルトとなっている。ここで、
ＶTHはプリチャージトランジスタ１５の所謂閾値電圧で
ある。
は、入力信号の電圧がＶCCボルトの状態では、制御トラ
ンジスタ１３のソースにＶCCボルトが供給されることに
より、この制御トランジスタ１３はオフ状態であり、プ
リチャージトランジスタ１５のゲートにＶCCボルトが供
給されることにより、このプリチャージトランジスタ１
５はオン状態であり、駆動トランジスタ１２のゲートの
電圧は、（ＶCC−ＶTH）ボルトとなっている。ここで、
ＶTHはプリチャージトランジスタ１５の所謂閾値電圧で
ある。
【００２９】そして、駆動トランジスタ１２のソースに
インバータ回路２１を介して反転された入力信号（０ボ
ルト）が供給されており、この駆動トランジスタ１２は
オン状態であると共に、入力信号が供給されるトランジ
スタ２７はオン状態である。したがって、駆動トランジ
スタ１２の出力である駆動信号線１１の電圧は、０ボル
トとなっている。この結果、出力トランジスタ１６はオ
ン状態であり、出力トランジスタ１７はオフ状態であ
る。すなわち出力電圧は０ボルトである。また、この状
態においては、キャパシタ１４の端子１４ａにインバー
タ回路２６を介して０ボルトが供給されると共に、ゲー
トである端子１４ｂには０ボルトが供給され、このキャ
パシタ１４は、電荷が蓄積されていない状態となってい
る。
インバータ回路２１を介して反転された入力信号（０ボ
ルト）が供給されており、この駆動トランジスタ１２は
オン状態であると共に、入力信号が供給されるトランジ
スタ２７はオン状態である。したがって、駆動トランジ
スタ１２の出力である駆動信号線１１の電圧は、０ボル
トとなっている。この結果、出力トランジスタ１６はオ
ン状態であり、出力トランジスタ１７はオフ状態であ
る。すなわち出力電圧は０ボルトである。また、この状
態においては、キャパシタ１４の端子１４ａにインバー
タ回路２６を介して０ボルトが供給されると共に、ゲー
トである端子１４ｂには０ボルトが供給され、このキャ
パシタ１４は、電荷が蓄積されていない状態となってい
る。
【００３０】次に、入力信号の電圧がＶCCボルトから０
ボルトに変化すると、出力トランジスタ１６及びトラン
ジスタ２７がオフ状態に変化すると共に、駆動トランジ
スタ１２のソース電圧が０ボルトからＶCCボルトに変化
する。また、このとき、プリチャージトランジスタ１５
がオフ状態に変化すると共に、制御トランジスタ１３
は、上述のキャパシタ２５等で決定される所定時間オフ
状態を維持する。
ボルトに変化すると、出力トランジスタ１６及びトラン
ジスタ２７がオフ状態に変化すると共に、駆動トランジ
スタ１２のソース電圧が０ボルトからＶCCボルトに変化
する。また、このとき、プリチャージトランジスタ１５
がオフ状態に変化すると共に、制御トランジスタ１３
は、上述のキャパシタ２５等で決定される所定時間オフ
状態を維持する。
【００３１】したがって、駆動トランジスタ１２のゲー
トは所定時間所謂フローティング状態となり、駆動トラ
ンジスタ１２のソースとゲート間の容量によってこの駆
動トランジスタ１２のゲート電圧は（ＶCC−ＶTH）ボル
ト以上に上昇し、駆動トランジスタ１２は所定時間オン
状態を維持する。この結果、駆動トランジスタ１２を介
してキャパシタ１４への充電が行われる。
トは所定時間所謂フローティング状態となり、駆動トラ
ンジスタ１２のソースとゲート間の容量によってこの駆
動トランジスタ１２のゲート電圧は（ＶCC−ＶTH）ボル
ト以上に上昇し、駆動トランジスタ１２は所定時間オン
状態を維持する。この結果、駆動トランジスタ１２を介
してキャパシタ１４への充電が行われる。
【００３２】その後、所定時間が経過すると、制御トラ
ンジスタ１３がオン状態に変化して駆動トランジスタ１
２のゲート電圧は０ボルトとなり、この駆動トランジス
タ１２はオフ状態に変化する。この結果、駆動信号線１
１はフローティング状態に変化する。また、このとき、
キャパシタ１４の端子１４ａにはＶCCボルトが供給さ
れ、このキャパシタ１４は、ＶCCボルトと所定時間内で
充電された所定電圧αボルトとを加算した電圧（ＶCC＋
α）ボルトを駆動信号線１１に印加する。
ンジスタ１３がオン状態に変化して駆動トランジスタ１
２のゲート電圧は０ボルトとなり、この駆動トランジス
タ１２はオフ状態に変化する。この結果、駆動信号線１
１はフローティング状態に変化する。また、このとき、
キャパシタ１４の端子１４ａにはＶCCボルトが供給さ
れ、このキャパシタ１４は、ＶCCボルトと所定時間内で
充電された所定電圧αボルトとを加算した電圧（ＶCC＋
α）ボルトを駆動信号線１１に印加する。
【００３３】この結果、出力トランジスタ１７はオン状
態に変化して、出力電圧はＶCCボルトに変化する。すな
わち出力トランジスタ１７をオン状態にする際に、その
ゲートに印加する電圧をαボルト高めることによりブー
トストを働かせ、出力トランジスタ１７のターンオン時
間を短く（立ち上がりを急峻に）している。
態に変化して、出力電圧はＶCCボルトに変化する。すな
わち出力トランジスタ１７をオン状態にする際に、その
ゲートに印加する電圧をαボルト高めることによりブー
トストを働かせ、出力トランジスタ１７のターンオン時
間を短く（立ち上がりを急峻に）している。
【００３４】ところで、このブートスト効果、すなわち
αボルトは、キャパシタ１４の容量とその充電電流で定
まり、キャパシタ１４の容量を同じであるとすると、所
定時間内における駆動トランジスタ１２のオン状態での
アドミタンスが小さい程高い。換言すると、駆動トラン
ジスタ１２を所定時間オン状態に維持するゲート電圧
（ＶCC−ＶTH）が高い程、ブートスト効果が高い。した
がって、このブートストラップ回路では、上述したよう
BR>に制御トランジスタ１３、プリチャージトランジス
タ１５のバックゲートバイアス（Ｎウエル）の電位（Ｖ
BB）を、それぞれのトランジスタのソース電位とするこ
とにより、基板効果を抑圧して、バックゲートをソース
に接続しない場合に比して閾値電圧ＶTHを低くすること
ができ、すなわち駆動トランジスタのゲート電圧（ＶCC
−ＶTH）を高くすることができ、ブートスト効果を高め
ることができる。また、キャパシタ１４のバックゲート
バイアスをソース電位とすることにより、基板効果を抑
圧して、バックゲートをソースに接続しない場合に比し
てキャパシタ１４の効率を高くすることができ、ブート
スト効果を高めることができる。
αボルトは、キャパシタ１４の容量とその充電電流で定
まり、キャパシタ１４の容量を同じであるとすると、所
定時間内における駆動トランジスタ１２のオン状態での
アドミタンスが小さい程高い。換言すると、駆動トラン
ジスタ１２を所定時間オン状態に維持するゲート電圧
（ＶCC−ＶTH）が高い程、ブートスト効果が高い。した
がって、このブートストラップ回路では、上述したよう
BR>に制御トランジスタ１３、プリチャージトランジス
タ１５のバックゲートバイアス（Ｎウエル）の電位（Ｖ
BB）を、それぞれのトランジスタのソース電位とするこ
とにより、基板効果を抑圧して、バックゲートをソース
に接続しない場合に比して閾値電圧ＶTHを低くすること
ができ、すなわち駆動トランジスタのゲート電圧（ＶCC
−ＶTH）を高くすることができ、ブートスト効果を高め
ることができる。また、キャパシタ１４のバックゲート
バイアスをソース電位とすることにより、基板効果を抑
圧して、バックゲートをソースに接続しない場合に比し
てキャパシタ１４の効率を高くすることができ、ブート
スト効果を高めることができる。
【００３５】つぎに、本発明に係るブートストラップ回
路をＤＲＡＭの列（row)用のデコーダに適用した実施例
について、図２を用いて説明する。このデコーダは、図
２に示すように、駆動信号線３１の電位を変化させる駆
動トランジスタ３２と、入力信号の変化に応じて上記駆
動トランジスタ３２のゲートを制御する制御トランジス
タ３３とから構成されるブートストラップ回路を複数、
例えば上述の図２に示すように４個備える。これらのブ
ートストラップ回路は同じ回路構成を有するので、１つ
のブートストラップ回路について説明する。
路をＤＲＡＭの列（row)用のデコーダに適用した実施例
について、図２を用いて説明する。このデコーダは、図
２に示すように、駆動信号線３１の電位を変化させる駆
動トランジスタ３２と、入力信号の変化に応じて上記駆
動トランジスタ３２のゲートを制御する制御トランジス
タ３３とから構成されるブートストラップ回路を複数、
例えば上述の図２に示すように４個備える。これらのブ
ートストラップ回路は同じ回路構成を有するので、１つ
のブートストラップ回路について説明する。
【００３６】このデコーダの電源電圧（ＶCC）を５ボル
トとすると、制御トランジスタ３３のゲートに５ボルト
が供給される。また、この制御トランジスタ３３のバッ
クゲート（Ｎウエル）はソースと接続され、バックゲー
トバイアスをソース電位としている。
トとすると、制御トランジスタ３３のゲートに５ボルト
が供給される。また、この制御トランジスタ３３のバッ
クゲート（Ｎウエル）はソースと接続され、バックゲー
トバイアスをソース電位としている。
【００３７】また、このデコーダは、上述の図２に示す
ように、例えば３つのセレクタ信号の負論理積を求める
３入力ＮＡＮＤ回路４１と、該３入力ＮＡＮＤ回路４１
の出力を反転して上記駆動トランジスタ３２のソースに
供給するインバータ回路４２と、該インバータ回路４２
の出力を反転するインバータ回路４３と、上記インバー
タ回路４３の出力で駆動されるトランジスタ４４を上記
駆動信号線３１とアース間に備える。そして、駆動トラ
ンジスタ３２のソースに入力信号が供給されている。
ように、例えば３つのセレクタ信号の負論理積を求める
３入力ＮＡＮＤ回路４１と、該３入力ＮＡＮＤ回路４１
の出力を反転して上記駆動トランジスタ３２のソースに
供給するインバータ回路４２と、該インバータ回路４２
の出力を反転するインバータ回路４３と、上記インバー
タ回路４３の出力で駆動されるトランジスタ４４を上記
駆動信号線３１とアース間に備える。そして、駆動トラ
ンジスタ３２のソースに入力信号が供給されている。
【００３８】したがって、このブートストラップ回路で
は、３つのセレクタ信号の電圧が全てＶCCボルトの状態
では、制御トランジスタ３３のソースにＶCCボルトが供
給されることにより、この制御トランジスタ３３はオフ
状態であり、駆動トランジスタ３２のゲートはフローテ
ィング状態となって、オン状態となっている。また、ト
ランジスタ４４には０ボルトが供給されることにより、
このトランジスタ４４はオフ状態となっている。この結
果、駆動トランジスタ３２のソースに供給される入力信
号（０ボルト）がそのまま出力される。このとき、例え
ば入力信号が０ボルトからＶCCボルトに変化すると、駆
動トランジスタ３２のソースとゲート間の容量によって
この駆動トランジスタ３２のゲート電圧が上昇し、例え
ば後段の負荷回路の容量への充電を速める。すなわちブ
ートストを働かせて、出力電圧の上昇時間を短く（立ち
上がりを急峻に）することができる。ところで、このデ
コーダでは、上述したように制御トランジスタ３３のバ
ックゲートバイアス（Ｎウエル）の電位（ＶBB）をソー
ス電位とすることにより、基板効果を抑圧して、バック
ゲートをソースに接続しない場合に比して基板効果を抑
圧しており、上述の実施例と同様にブートスト効果を高
めることができる。
は、３つのセレクタ信号の電圧が全てＶCCボルトの状態
では、制御トランジスタ３３のソースにＶCCボルトが供
給されることにより、この制御トランジスタ３３はオフ
状態であり、駆動トランジスタ３２のゲートはフローテ
ィング状態となって、オン状態となっている。また、ト
ランジスタ４４には０ボルトが供給されることにより、
このトランジスタ４４はオフ状態となっている。この結
果、駆動トランジスタ３２のソースに供給される入力信
号（０ボルト）がそのまま出力される。このとき、例え
ば入力信号が０ボルトからＶCCボルトに変化すると、駆
動トランジスタ３２のソースとゲート間の容量によって
この駆動トランジスタ３２のゲート電圧が上昇し、例え
ば後段の負荷回路の容量への充電を速める。すなわちブ
ートストを働かせて、出力電圧の上昇時間を短く（立ち
上がりを急峻に）することができる。ところで、このデ
コーダでは、上述したように制御トランジスタ３３のバ
ックゲートバイアス（Ｎウエル）の電位（ＶBB）をソー
ス電位とすることにより、基板効果を抑圧して、バック
ゲートをソースに接続しない場合に比して基板効果を抑
圧しており、上述の実施例と同様にブートスト効果を高
めることができる。
【００３９】なお、セレクタ信号のいずれか１つが０ボ
ルトときは、トランジスタ４４がオン状態であり、駆動
信号線３１の電位は０ボルトとなる。
ルトときは、トランジスタ４４がオン状態であり、駆動
信号線３１の電位は０ボルトとなる。
【００４０】
【発明の効果】以上の説明で明かなように、本発明で
は、制御トランジスタ、プリチャージ用のトランジスタ
のバックゲートバイアスをそれぞれのトランジスタのソ
ース電位とすることにより、基板効果を抑圧して、バッ
クゲートをソースに接続しない場合に比して閾値電圧Ｖ
THを低くすることができ、すなわち駆動トランジスタの
ゲート電圧を高くすることができ、ブートスト効果を高
めることができる。
は、制御トランジスタ、プリチャージ用のトランジスタ
のバックゲートバイアスをそれぞれのトランジスタのソ
ース電位とすることにより、基板効果を抑圧して、バッ
クゲートをソースに接続しない場合に比して閾値電圧Ｖ
THを低くすることができ、すなわち駆動トランジスタの
ゲート電圧を高くすることができ、ブートスト効果を高
めることができる。
【００４１】また、キャパシタのバックゲートバイアス
をソース電位とすることにより、基板効果を抑圧して、
バックゲートをソースに接続しない場合に比してキャパ
シタの効率を高くすることができ、ブートスト効果を高
めることができる。
をソース電位とすることにより、基板効果を抑圧して、
バックゲートをソースに接続しない場合に比してキャパ
シタの効率を高くすることができ、ブートスト効果を高
めることができる。
【図１】本発明に係るブートストラップ回路を用いた駆
動回路の具体的な回路構成を示すブロック図である。
動回路の具体的な回路構成を示すブロック図である。
【図２】本発明に係るブートストラップ回路を用いたＤ
ＲＡＭデコーダの具体的な回路構成を示すブロック図で
ある。
ＲＡＭデコーダの具体的な回路構成を示すブロック図で
ある。
【図３】従来のブートストラップ回路の回路構成を示す
ブロック図である。
ブロック図である。
【図４】従来のブートストラップ回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
１１・・・駆動信号線 １２・・・駆動トランジスタ １３・・・制御トランジスタ １４・・・キャパシタ １５・・・プリチャージトランジスタ ３１・・・駆動信号線 ３２・・・駆動トランジスタ ３３・・・制御トランジスタ
Claims (2)
- 【請求項１】 駆動信号線の電位を変化させる駆動トラ
ンジスタと、入力信号の変化に応じて上記駆動トランジ
スタのゲートを制御する制御トランジスタとから構成さ
れ、該制御トランジスタがＰウエルに形成されたＮチャ
ンネル形トランジスタからなり、そのバックゲートバイ
アスをソース電位とするブートストラップ回路であっ
て、 前記駆動信号線の電位を所定電位以上に持ち上げるキャ
パシタを備え、 前記キャパシタがＰウエルに形成されたＮチャンネル形
トランジスタからなり、そのバックゲートバイアスをソ
ース電位とすることを特徴とするブートストラップ回
路。 - 【請求項２】 前記駆動トランジスタのゲートに予め所
定電位を与えるプリチャージ用のトランジスタを備え、
該プリチャージ用のトランジスタがＰウエルに形成され
たＮチャンネル形トランジスタからなり、そのバックゲ
ートバイアスをソース電位とすることを特徴とする請求
項１記載のブートストラップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33626893A JP3227966B2 (ja) | 1993-12-28 | 1993-12-28 | ブートストラップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33626893A JP3227966B2 (ja) | 1993-12-28 | 1993-12-28 | ブートストラップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192464A JPH07192464A (ja) | 1995-07-28 |
| JP3227966B2 true JP3227966B2 (ja) | 2001-11-12 |
Family
ID=18297360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33626893A Expired - Fee Related JP3227966B2 (ja) | 1993-12-28 | 1993-12-28 | ブートストラップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227966B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060044051A1 (en) * | 2004-08-24 | 2006-03-02 | International Rectifier Corporation | Bootstrap diode emulator with dynamic back-gate biasing and short-circuit protection |
| JP6031954B2 (ja) * | 2012-11-14 | 2016-11-24 | ソニー株式会社 | 発光素子、表示装置及び電子機器 |
-
1993
- 1993-12-28 JP JP33626893A patent/JP3227966B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07192464A (ja) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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