JP3230191B2

JP3230191B2 - 信号の変化を制御する装置

Info

Publication number: JP3230191B2
Application number: JP19467991A
Authority: JP
Inventors: アランキヤンフイールドバース; トーマスフリングラツセル
Original assignee: Thomson Consumer Electronics Inc
Current assignee: Technicolor USA Inc
Priority date: 1990-05-07
Filing date: 1991-05-02
Publication date: 2001-11-19
Anticipated expiration: 2016-11-19
Also published as: EP0456102B1; CA2039793A1; DE69112696D1; FI102648B; JPH05328253A; DE69112696T2; FI912175A0; FI102648B1; MY106140A; CN1056389A; KR910021165A; EP0456102A3; ES2076403T3; US5063580A; CN1050485C; FI912175A7; EP0456102A2; KR100224285B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号のパラメータ、例
えば、変化、時定数を制御する装置に関する。

【０００２】

【発明の背景】テレビジョン受像機、ビデオカセットレ
コーダ、音声信号処理回路などの多くの装置において、
振幅あるいは周波数のパラメータの範囲内で生じる入力
信号に関して信頼性をもって動作するように装置を制御
する制御信号が発生される。テレビジョン受像機におけ
るこの種の制御信号の一例としては、自動利得制御（Ａ
ＧＣ）信号および自動クロミナンス制御（ＡＣＣ）信号
などがある。通常、これらの制御信号は、例えば、制御
される信号を受け取る入力端子と、パラメータとして制
御される入力信号が得られる出力端子を有する利得制御
要素を含んでいる閉ループのサブシステムにおいて発生
される。制御信号は、制御される出力信号に応答し、基
準値に対するその出力信号の個別のパラータを測定し、
例えば制御要素を制御するための差の値を発生する装置
により発生される。

【０００３】多くのシステムにおいて、急激な信号変化
は悪影響を与えることがあるから、制御信号の急激な変
化が信号制御要素に直接供給されることは望ましくな
い。例えば、ＡＧＣ信号における急激な変化は再生され
たビデオ画像にフリッカーを発生させる。それ故、制御
信号はよく低域通過フィルタを介して信号制御要素に結
合される。

【０００４】最近、先に述べた多くの装置は信号が２進
の信号形式で処理されるディジタルのハードウェアで構
成されている。（ここで、“２進信号”とは、信号のパ
ラメータ（例えば、振幅）を表わす数を定める“１”と
“０”から成るサンプル・データ信号を意味するもので
あり、２進信号、２の補数信号、２進化１０進信号、グ
レイ符号信号などを含むものである。）２進形式（以
下、ディジタル形式という）の信号を処理する場合、ア
ナログ回路の簡単なディジタル・アナログである回路で
或る種の処理機能を実現することは色々な理由により具
合が悪い。一例として、多数のサンプル遅延要素、重み
付け回路およびディジタル合計回路を必要とする長い時
定数を有するディジタルの低域通過フィルタがある

【０００５】

【発明の概要】本発明は、信号のパラメータ、例えば、
変化、時定数を制御する装置に関する。この装置は、制
御された時定数を有する出力信号に対応する蓄積値を増
減させる手段を含んでいる。出力信号および入力信号に
応答する比較回路は、予め定められる速度で蓄積値を選
択的に増減するために蓄積値を増減させる手段を制御す
る。発明の構成入力信号値を受け取る入力端子と、出力
信号値を供給する出力端子と、前記入力信号値と前記出
力信号値とに応じて、前記入力信号値が前記出力信号値
より大きい時は第１の状態を呈し、前記入力信号値が前
記出力信号値より小さい時は第２の状態を呈する第１の
信号を供給する手段（１２）と、前記入力信号値と前記
出力信号値とに応じて、前記出力信号値が前記入力信号
値より所定のオフセット値だけ大きい時は前記第２の状
態を呈し、そうでない時は前記第１の状態を呈する第２
の信号を供給する手段（１０、１４、１６、４００）
と、前記第１と第２の信号の論理和をとり論理和出力信
号を供給するオアゲートであって、前記第１と第２の信
号のうちの何れかが前記第１と第２の状態のうちの所定
の一方を呈しているか否かを検知するオアゲート（１
８）と、所定の状態を呈する前記論理和出力信号に応じ
て計数値の計数上げ・計数下げが可能となり、前記第１
の信号によって直接制御されて、前記第１の信号が前記
第１と第２の状態のうちの所定の一方を呈する時には前
記計数値を計数上げし、前記第１の信号が他方の状態を
呈する時には前記計数値を計数下げするアップダウンカ
ウンタであって、前記出力信号値を記憶し、前記第１の
信号が呈する状態と前記オアゲートの出力とに応じて前
記出力信号値を計数上げまたは計数下げするアップダウ
ンカウンタ（２０）と、を具えた、信号の変化を制御す
る装置。

【０００６】

【実施例】図１は、信号のパラメータ、例えば、変化、
時定数を制御する装置のディジタルの実施例を示す。図
１において、制御される“入力信号”はＮビットから成
る並列ビット形式であり、制御された信号、すなわち
“出力信号”もＮビットから成る並列ビット形式である
ものとする。この出力信号はＰビットのアップダウンカ
ウンタ２０（Ｐ≧Ｎ）により発生されるが、カウンタ２
０から発生される計数値の上位Ｎビットだけが出力信号
として使われる。

【０００７】入力信号は比較器１２の第１の入力ポート
Ａに供給され、出力信号は比較器１２の第２の入力ポー
トＢに結合される。比較器１２は入力信号が出力信号を
越えるときは常に論理値“１”の出力信号値を発生し、
そうでなければ論理値“０”の出力信号値を発生する。
比較器１２から供給される論理レベルはカウンタ２０の
アップ／ダウン（Ｕ／Ｄ）制御端子に結合される。論理
値“１”および“０”のＵ／Ｄ制御値はそれぞれ計数上
げおよび計数下げするようにカウンタ２０を制御する。

【０００８】入力信号は、信号合計器１０にも結合され
る。定数値から成るオフセット数が信号合計器１０の第
２入力に供給される。信号合計器１０は、入力信号とオ
フセット数の合計に等しい出力信号を発生する。通常、
Ｎビットの値を合計するように構成される信号合計器は
Ｎ＋１ビットの出力ポートを有する。信号合計器１０か
ら供給される出力信号の上位Ｎビットだけが使われる。
オフセット数は比較的小さい値であり、例えば、２〜６
である。

【０００９】信号合計器１０から供給される出力信号は
比較器１４の第１の入力ポートＡに結合され、カウンタ
２０から発生される出力信号は比較器１４の第２の入力
ポートＢに結合される。合計器１０から供給される信号
がカウンタ２０から発生される出力信号を越える時は常
に比較器１４は論理値“１”の出力値を発生し、さもな
ければ論理値“０”の出力値を発生する。比較器１４か
ら発生される出力信号は反転回路１６に供給され、そこ
で論理値は反転される（補数化される）。

【００１０】比較器１２および反転回路１６からの出力
信号は２入力オアゲート１８の各入力端子に結合され
る。オアゲート１８の出力信号はカウンタ２０のイネー
ブル端子に結合される。オアゲート１８から発生される
出力信号はそれが論理値“１”の値のときカウンタ２０
が増減するように作動化し、論理値“０”のときカウン
タ２０が増減しないようにする。

【００１１】クロック信号（ＣＬＯＣＫ）がカウンタ２
０のクロック入力端子に供給され、カウンタ２０が作動
化されるとき、カウンタ２０はそれに貯えられている現
計数値を各クロックパルスについて１単位だけ増減す
る。カウンタ２０が１２ビットのカウンタであり、Ｎ＝
７であるものとすると、Ｎビットの出力信号は３２個の
クロックパルス毎に１単位だけ増減するにすぎない。時
定数、すなわち出力信号のスルーレートはクロック信号
の周波数により決まる。従って、クロック信号の周波数
は設計的事項である。

【００１２】図１の回路の動作について図３の信号波形
を参照しながら説明する。図３に関して、入力信号ＩＮ
ＰＵＴおよび出力信号ＯＵＴＰＵＴは便宜上アナログ形
式で描かれている。入力信号のサンプル周波数はカウン
タ２０に供給されるクロック信号ＣＬＯＣＫの周波数よ
りずっと高いものと仮定する。またＰはＮに等しく、す
なわちカウンタ２０はＮビットのカウンタであるものと
仮定する。従って、カウンタ２０が作動化されるとき、
出力信号は各クロック信号について増減する。信号ＩＮ
ＰＵＴは比較器１２の入力ポートＡに結合され、信号Ｉ
ＮＰＵＴ＋ＯＦＦＳＥＴは比較器１４の入力ポートＡに
結合される。信号ＯＵＴＰＵＴは比較器１２と１４の各
入力ポートＢに結合される。Ａ＞Ｂ_１２およびＡ＞Ｂ
_１４の波形は、所定の入力信号について比較器１２と１
４からそれぞれ発生される出力信号である。ＥＮＡＢＬ
Ｅの波形はオアゲート１８から供給される出力信号であ
る。

【００１３】時間ｔ₁−ｔ₄において、カウンタ２０が作
動化され、比較器１２の出力は高い。この期間の間、カ
ウンタ２０はクロック信号のサイクル毎に１単位だけそ
の計数値を増加させるように制御される。信号ＯＵＴＰ
ＵＴは信号ＩＮＰＵＴのスルーレートに比べて比較的遅
い速度で正に変化することが分る。

【００１４】時間ｔ₅−ｔ₁₀において、カウンタ２０は
再び作動化されるが、この期間の間比較器１２の出力は
低く、従ってカウンタ２０はその計数値を減少させるよ
うに制御される。信号ＯＵＴＰＵＴはクロック信号のサ
イクル当り１単位だけ減少し、信号ＩＮＰＵＴの負方向
のスルーレートに比べて比較的長い負方向のスルーレー
トを発生する。図３に示される他のすべての時間におい
て、イネーブル信号は低く、カウンタ２０は増減するこ
とはできない。これらの時間の間、最後の計数値がカウ
ンタ２０に貯えられる。

【００１５】比較器１２は入力信号の正方向の変化に追
従するようにカウンタ２０を作動化し、比較器１４と反
転回路１６は入力信号の負方向の変化に追従するように
カウンタ２０を作動化する。比較器１４に結合される入
力信号に供給されるオフセット値は、例えば、時間ｔ_４
−ｔ_５の間のように入力信号が比較的一定のとき、１単
位だけ交互に増減することができないように組み込まれ
る。

【００１６】図１および図３に示すように、信号ＯＵＴ
ＰＵＴの正方向のスルーレートと負方向のスルーレート
は等しい。これらは増減する期間の間、カウンタ２０に
異なる周波数のクロック信号を選択的に供給することに
より等しくないようにしてもよい。比較器１２からの出
力信号はカウンタ２０に供給される２つのクロック信号
間の選択を行うために用いることができる。

【００１７】ＰがＮに等しいものと仮定したので、図３
に示すように、出力信号は各クロックサイクルについて
１単位だけ増減された。代りに、ＰがＱビットだけＮよ
り大きいと、出力信号は２^Ｑクロックサイクル毎に１単
位だけ増減される。

【００１８】図２に示す装置は、オフセット信号が比較
器１４に供給される入力信号に供給されるのではなく
て、比較器１４に結合される出力信号に供給されること
を除けば、図１に示す装置と同様のものである。図２に
おいて、オフセット値および出力信号は減算器４００の
減数入力ポートおよび被減数入力ポートにそれぞれ結合
され、そこで一定のオフセット値が出力信号から引かれ
る。この減算器４００から発生される出力信号からオフ
セット値を引いたものは比較器１４の入力ポートＢに結
合される。図２に示す回路の動作は図１に示す回路につ
いて説明したものと同様である。

【００１９】図１および図２の回路の両方に関して、入
力信号のダイナミックレンジがＮビットの信号で表わす
ことのできる全ての取り得る値を含むならば、信号合計
器と減算器４００の出力値はオーバーフローしたり、ア
ンダーフローすることがあることが分る。オーバーフロ
ーおよびアンダーフローは生じないようにしなければな
らない。さもないと、これらの回路は間違った結果を生
ずることになる。オーバーフローおよびアンダーフロー
の防止は、オーバーフローおよび／またはアンダーフロ
ーが生じる期間の間、合計器１０または減算器４００か
ら発生される出力値をそれらのダイナミックレンジの限
界に対応する値にクランプすることにより実現すること
ができる。この種の回路はディジタル信号処理の技術分
野の当業者に知られているから、ここでは説明しない。

【００２０】図４は本発明のアナログの実施例を示す。
この回路は、比較的長い時定数を信号に与える必要のあ
る集積回路に用いられる。この回路は、集積回路形式で
実現される比較的小さい値のキャパシタンスを使用する
という点において簡単な低域通過フィルタに比べて利点
がある。

【００２１】図４において、アナログの入力信号が端子
２００に結合され、オフセット値Ｖ_ＲＥＦは端子２０１
に結合される。出力信号は結線２２０から得られる。入
力信号および出力信号は図１における比較器１２に対応
する比較器２０８の各入力端子に結合される。入力信号
およびオフセット値はそれぞれ抵抗Ｒ１およびＲ２を介
してノード２０２に供給される。抵抗Ｒ１，Ｒ２，Ｒ７
および増幅器２０４と２０６は電圧合計回路網を形成す
る。抵抗Ｒ１，Ｒ２およびＲ７は等しい値であり増幅器
２０４は高利得のものであると仮定する。それ故、増幅
器２０６から供給それる出力信号はＶ_{ＩＮＰＵＴ}＋Ｖ
_{ＯＦＦＳＥＴ}に等しい。ここでＶ_{ＩＮＰＵＴ}およびＶ
_{ＯＦＦＳＥＴ}は入力信号とオフセット信号の振幅値であ
る。入力信号とオフセット信号を加えたものおよび出力
信号は図１の比較器１４に対応する比較器２１０の各入
力端子に結合される。比較器２０８と２１０は、それら
の（＋）入力端子に供給される信号が（−）入力端子に
供給される信号を越えるときだけ高レベルの出力信号を
発生し、そうでなければ低レベルの出力信号を発生す
る。

【００２２】比較器２０８と２１０から発生される出力
信号は、エミッタ結合トランジスタ２１２と抵抗Ｒ３を
含むアナログのオアゲートの各入力端子に供給される。
オアゲートの出力はスイッチＳ１を制御するように結合
され、信号ＣＬＯＣＫを別のスイッチＳ２とＳ３に選択
的に通過させる。このクロック信号は、スイッチＳ２と
Ｓ３に結合されるとき、それが高レベルのパルスであれ
ばスイッチＳ２とＳ３を閉じ、低レベルのパルスならば
スイッチＳ２とＳ３を開く。スイッチＳ２とＳ３の制御
端子および大地電位間に結合される抵抗Ｒ６はクロック
パルスが無いときスイッチＳ２とＳ３が開いていること
を確実にするものである。

【００２３】比較器２０８からの出力信号はバッファ増
幅器２１４で反転され、スイッチＳ２とＳ３の各信号入
力端子に結合される。スイッチＳ２とＳ３の信号出力端
子は結線２２０に対してゲート制御される電流源として
動作するように接続されたＰ形のトランジスタＰ１とＮ
形のトランジスタＮ１の制御電極にそれぞれ結合され
る。積分コンデンサＣ１は結線２２０と一定電位点間に
結合される。

【００２４】トランジスタＰ１は、その制御電極が比較
的負にバイアスされるとき、コンデンサＣ１に充電電流
を供給し、その制御電極が比較的正にバイアスされると
き実効的に開放回路にされる。トランジスタＮ１は、そ
の制御電極が比較的正にバイアスされるとき、コンデン
サＣ１に充電電流を供給し、その制御電極が比較的負に
バイアスされるとき実効的に開放回路にされる。トラン
ジスタＰ１の制御電極と正の供給電位間に結合される抵
抗Ｒ４およびトランジスタＮ１の制御電極と大地間に結
合される抵抗Ｒ５は、スイッチＳ２とＳ３が開いている
とき、トランジスタＰ１とＮ１がバイアスされないこと
を確実にするものである。

【００２５】スイッチＳ１がオアゲートにより閉じる
（作動化される）と、比較器２０８の出力がそれぞれ高
い値であるか低い値であるかどうかに依存して、コンデ
ンサＣ１は選択的に充電されあるいは放電される。充電
（または放電）の増大は、クロックパルスの幅およびト
ランジスタＰ１（Ｎ１）のパラメータに依存する。正お
よび負の出力スルーレートは、トランジスタＰ１とＮ１
について選択された相対的設計パラメータに依存して同
じであったり、異なったりする。

【００２６】結線２２０における出力信号は、スイッチ
Ｓ１が閉じているとき各クロックパルスについて１充電
単位だけ増減する。この応答レートは、出力（２２０）
と比較器２０８および２１０の入力端子間の帰還路にお
ける減衰器を含ませることにより長くすることができ
る。

【図面の簡単な説明】

【図１】本発明を具体化するディジタル信号の変化を制
御する回路のブロック図である。

【図２】本発明を具体化する別のディジタル信号の変化
を制御する回路のブロック図である。

【図３】本発明の動作を理解するのに有用な波形を示
す。

【図４】本発明を具体化するアナログ信号の変化を制御
する回路を一部ブロック図で示し、一部概略図で示した
ものである。

【符号の説明】

１０合計器１２比較器１４比較器１８オアゲート２０カウンタ４００減算器

───────────────────────────────────────────────────── フロントページの続き (72)発明者バースアランキヤンフイールドアメリカ合衆国インデイアナ州インデイアナポリスノース・ハートマン・ドライブ 5129 (72)発明者ラツセルトーマスフリングアメリカ合衆国イリノイ州ネイパビルグリーン・トレイルズ・ドライブ 1369 (56)参考文献特開昭57−46522（ＪＰ，Ａ) 特開昭57−46521（ＪＰ，Ａ) 特開昭59−77716（ＪＰ，Ａ) 特開昭59−101920（ＪＰ，Ａ) 特開昭57−164616（ＪＰ，Ａ) 実開昭56−52336（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/02 671 H03H 17/02 655 H04N 5/52 H04N 9/68 102 ＷＰＩ／Ｌ（ＱＵＥＳＴＥＬ)

Claims

(57)【特許請求の範囲】

【請求項１】入力信号値を受け取る入力端子と、出力信号値を供給する出力端子と、前記入力信号値と前記出力信号値とに応じて、前記入力
信号値が前記出力信号値より大きい時は第１の状態を呈
し、前記入力信号値が前記出力信号値より小さい時は第
２の状態を呈する第１の信号を供給する手段と、前記入力信号値と前記出力信号値とに応じて、前記出力
信号値が前記入力信号値より所定のオフセット値だけ大
きい時は前記第２の状態を呈し、そうでない時は前記第
１の状態を呈する第２の信号を供給する手段と、前記第１と第２の信号の論理和をとり論理和出力信号を
供給するオアゲートであって、前記第１と第２の信号の
うちの何れかが前記第１と第２の状態のうちの所定の一
方を呈しているか否かを検知するオアゲートと、所定の状態を呈する前記論理和出力信号に応じて計数値
の計数上げ・計数下げが可能となり、前記第１の信号に
よって直接制御されて、前記第１の信号が前記第１と第
２の状態のうちの所定の一方を呈する時には前記計数値
を計数上げし、前記第１の信号が他方の状態を呈する時
には前記計数値を計数下げするアップダウンカウンタで
あって、前記出力信号値を記憶し、前記第１の信号が呈
する状態と前記オアゲートの出力とに応じて前記出力信
号値を計数上げまたは計数下げするアップダウンカウン
タと、を具えた、信号の変化を制御する装置。