JP3233997B2 - Semiconductor element wiring forming method - Google Patents
Semiconductor element wiring forming methodInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体素子の配線形成
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a wiring of a semiconductor device.
【０００２】[0002]
【従来の技術】従来、かかる半導体素子の配線構造とし
ては以下に記載されるようなものがあった。2. Description of the Related Art Heretofore, as a wiring structure of such a semiconductor element, there has been one described below.
【０００３】図４はかかる従来の半導体素子の配線構造
を示す断面図である。FIG. 4 is a sectional view showing a wiring structure of such a conventional semiconductor device.
【０００４】この図に示すように、まず、拡散層を有す
るＩＣ基板１上に絶縁膜（例えば、ＢＰＳＧ膜）２をＣ
ＶＤ法にて形成する。As shown in FIG. 1, an insulating film (for example, a BPSG film) 2 is first formed on an IC substrate 1 having a diffusion layer.
It is formed by the VD method.
【０００５】次に、配線となるＡｌ−Ｓｉ系合金膜をス
パッタ法により形成した後、パターニングを行い、配線
３をホトリソ・エッチングで形成する。[0005] Next, after forming an Al-Si alloy film to be a wiring by sputtering, patterning is performed, and the wiring 3 is formed by photolithography and etching.
【０００６】その後、シンタを行い、パッシベーション
膜（例えば、ＳｉＮ膜）４をＣＶＤ法により形成する。
これによって、半導体素子が完成する。Thereafter, sintering is performed to form a passivation film (for example, a SiN film) 4 by a CVD method.
Thus, the semiconductor device is completed.
【０００７】しかしながら、集積度が増加するにつれて
配線幅、配線間隔が狭くなり、様々な問題が生じてきて
いる。数例を挙げると、エレクトロマイグレーション、
ストレスマイグレーションによる断線及びＡｌの欠損、
ヒロック形成による層内、層間ショート等である。However, as the degree of integration increases, the wiring width and the wiring interval become narrower, and various problems have arisen. Electromigration, to name a few
Disconnection and Al loss due to stress migration,
In-layer or interlayer short-circuits due to hillock formation.
【０００８】これらの問題に対して、Ａｌ中に不純物を
添加することにより、Ａｌの膜質を改善する方法が一般
的に行われている。その元素とは、Ｃｕ，Ｔｉ，Ｐｄ，
Ｈｆ，Ｂ，Ｎ，Ｏ，…等、様々であるが、特に代表的で
あるのがＣｕである。In order to solve these problems, a method of improving the film quality of Al by adding impurities to Al is generally performed. The elements are Cu, Ti, Pd,
There are various types such as Hf, B, N, O,..., But a typical one is Cu.
【０００９】その例を示すと以下のようである。なお、
図は省略する。An example is as follows. In addition,
Illustration is omitted.
【００１０】前述と同様に、ＩＣ基板上に絶縁膜を形成
した後、Ａｌ−Ｓｉ−Ｃｕのターゲットを用いてスパッ
タ法により、Ａｌ−Ｓｉ−Ｃｕ膜を推積し、ホトリソ・
エッチングにより、パターニングを行い、シンタ後、パ
ッシベーション膜を形成して完成となる。As described above, after an insulating film is formed on an IC substrate, an Al-Si-Cu film is deposited by sputtering using an Al-Si-Cu target.
Patterning is performed by etching, and after sintering, a passivation film is formed to complete the process.
【００１１】これにより、ヒロックの生成し難い信頼性
の高いＡｌ配線を有する半導体素子が得られる。As a result, a semiconductor element having a highly reliable Al wiring in which hillocks are hardly generated can be obtained.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体素子の配線形成方法の場合、添加した不
純物がＡｌの粒界に析出するため、シンタによるＡｌ粒
怪の成長がしにくい。そのため、グレインサイズが小さ
くなり、エレクトロマイグレーション特性が劣化する等
の問題点があった。However, in the above-mentioned conventional method for forming a wiring of a semiconductor device, the added impurities precipitate at the grain boundaries of Al, so that it is difficult for Al grains to grow by sintering. Therefore, there is a problem that the grain size is reduced and the electromigration characteristics are deteriorated.
【００１３】本発明は、以上述べたＡｌ−Ｓｉ系合金に
不純物を添加することにより、Ａｌのグレインサイズが
小さくなり、エレクトロマイグレーション耐性を劣化さ
せてしまうという問題点を除去するため、不純物を添加
したＡｌ−Ｓｉ系合金膜を覆うＴｉＮ膜を形成し、アニ
ールすることにより、Ａｌのグレインサイズを増大さ
せ、エレクトロマイグレーションの改善を図り、ヒロッ
クの発生を抑制することができる信頼性の高い半導体素
子の配線形成方法を提供することを目的とする。According to the present invention, an impurity is added in order to eliminate the problem that the grain size of Al is reduced and the electromigration resistance is deteriorated by adding the impurity to the Al-Si alloy described above. A highly reliable semiconductor device capable of increasing the grain size of Al, improving electromigration, and suppressing generation of hillocks by forming and annealing a TiN film covering the Al-Si based alloy film thus formed. It is an object of the present invention to provide a wiring forming method.
【００１４】[0014]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体素子の配線形成方法において、配線層とな
る不純物を添加したＡｌ−Ｓｉ系合金膜を形成し、該合
金膜をパターニングして、配線を形成し、該配線をＴｉ
Ｎ膜で覆ってアニールを行い、この配線のＡｌグレイン
サイズを増大させ、前記配線のＡｌグレインサイズを増
大させた後に、ＴｉＮ膜を前記Ａｌ−Ｓｉ配線の側壁部
のみ残して除去するようにしたものである。According to the present invention, in order to achieve the above object, there is provided [1] a method for forming a wiring of a semiconductor element, wherein an Al-Si based alloy film to which an impurity to be a wiring layer is added is formed; The alloy film is patterned to form a wiring, and the wiring is
Annealing is performed by covering with an N film to increase the Al grain size of the wiring and increase the Al grain size of the wiring.
After enlarging, the TiN film is formed on the side wall of the Al-Si wiring.
It is those you so that you removed leaving only.
【００１５】[0015]
【作用】本発明によれば、半導体素子の配線形成方法に
おいて、不純物を添加したＡｌ−Ｓｉ系合金膜を形成
し、パターニングを行った後、ＴｉＮ膜を形成し、シン
タ後、グレインサイズを増大させ、前記配線のＡｌグレ
インサイズを増大させた後に、ＴｉＮ膜を前記Ａｌ−Ｓ
ｉ配線の側壁部のみ残して除去して配線を形成する。According to the present invention, in a method of forming a wiring of a semiconductor device, an Al-Si alloy film to which an impurity is added is formed, patterned, a TiN film is formed, and after sintering, the grain size is increased. And the Al gray of the wiring
After increasing the in-size, the TiN film is removed from the Al-S
The wiring is formed by removing only the side wall of the i wiring .
【００１６】したがって、配線パターンのＡｌのグレイ
ンサイズが増大するため、エレクトロマイグレーション
が向上するとともに、配線パターンの全面をＴｉＮで覆
ってアニールするようにしたので、ヒロックの発生を抑
制することができる。Therefore, since the grain size of Al in the wiring pattern increases, the electromigration is improved, and the entire surface of the wiring pattern is covered with TiN for annealing, so that generation of hillocks can be suppressed.
【００１７】また、前記ＴｉＮ膜のストレスを圧縮性
で、かつ３×１０9 ｄｙｎ／ｃｍ2 以上にすると好適で
ある。It is preferable that the stress of the TiN film is compressive and 3 × 10 9 dyn / cm 2 or more.
【００１８】更に、配線の側壁部にのみＴｉＮ膜を残す
ことにより、配線の強度を高めることができる。Further, by leaving the TiN film only on the side wall of the wiring, the strength of the wiring can be increased.
【００１９】[0019]
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２０】図１は本発明の実施例を示す半導体素子の
配線形成工程断面図、図２は本発明の配線としてのＡｌ
グレインサイズを示す図である。FIG. 1 is a cross-sectional view of a semiconductor element wiring forming process showing an embodiment of the present invention, and FIG. 2 is an Al wiring as a wiring of the present invention.
It is a figure showing a grain size.
【００２１】まず、図１（ａ）に示すように、ＩＣ基板
１１上に層間絶縁膜１２（例えば、ＢＰＳＧ膜）をＣＶ
Ｄ法により６０００Å形成する。その後、その層間絶縁
膜１２の平坦化のためフロー熱処理を行う。熱処理はＮ
2 雰囲気で９５０℃、１５分行う。平坦になった後、配
線層となる不純物を添加したＡｌ−Ｓｉ系合金膜（例え
ばＡｌ−Ｓｉ−Ｃｕ膜）をスパッタ法により、５０００
Å形成し、ホトリソ・エッチングにて、パターニングを
行い、Ａｌ−Ｓｉ−Ｃｕ膜からなる配線１３を形成す
る。First, as shown in FIG. 1A, an interlayer insulating film 12 (for example, a BPSG film) is
Form 6000 ° by Method D. Thereafter, a flow heat treatment is performed for planarizing the interlayer insulating film 12. Heat treatment is N
Perform at 950 ° C. for 15 minutes in two atmospheres. After flattening, an Al-Si-based alloy film (for example, an Al-Si-Cu film) to which an impurity serving as a wiring layer is added is formed by sputtering at 5000
Å Formed and patterned by photolithography / etching to form a wiring 13 made of an Al—Si—Cu film.
【００２２】その後、図１（ｂ）に示すように、ＴｉＮ
膜１４を、Ｎ2 による反応性でＮ2４０〜１００％，２
〜１４ｍＴｏｒｒ，１〜５ｋｗ，ＲＴ〜２００℃条件の
スパッタ法により、１０００Å形成し、水素雰囲気中で
４００℃、３０分のアニールを行うことにより、Ａｌの
グレインサイズが増大した配線１５が形成される。Thereafter, as shown in FIG.
The film 14, N 2 40~100% by reactivity by N 2, 2
A wiring 15 with an increased grain size of Al is formed by forming a film of 1000 ° by a sputtering method under conditions of １４14 mTorr, 1-5 kW, and RT-200 ° C., and performing annealing at 400 ° C. for 30 minutes in a hydrogen atmosphere. .
【００２３】ここで、図５に示すように、Ａｌ−Ｓｉ−
Ｃｕ膜のみの場合のアニールによるＡｌのグレインサイ
ズは比較的小さいが、本発明のように、Ａｌ−Ｓｉ−Ｃ
ｕ膜をＴｉＮ膜で覆って、アニールを行った場合には、
図２に示すように、Ａｌのグレインサイズが大きな配線
が形成される。Here, as shown in FIG.
Although the grain size of Al by annealing in the case of only a Cu film is relatively small, as in the present invention, Al-Si-C
When annealing is performed by covering the u film with a TiN film,
As shown in FIG. 2, a wiring having a large grain size of Al is formed.
【００２４】その後、図１（ｃ）に示すように、異方性
エッチングにて、ＴｉＮ膜１４を配線１５の側壁部のみ
残して除去する。そして、ＣＶＤ法により、パッシベー
ション膜１６を形成することにより、Ａｌグレインサイ
ズの大きな、エレクトロマイグレーションが改善され
た、しかも、サイドヒロックの全く発生しない半導体素
子の配線１５が完成する。Thereafter, as shown in FIG. 1C, the TiN film 14 is removed by anisotropic etching while leaving only the side wall of the wiring 15. Then, by forming the passivation film 16 by the CVD method, the wiring 15 of the semiconductor element having a large Al grain size, improved electromigration, and free from any side hillocks is completed.
【００２５】また、図３はＴｉＮによるＡｌグレインサ
イズの拡大特性を示す図であり、横軸にＴｉＮ膜のスト
レス（内部応力）（１×１０9 ｄｙｎ／ｃｍ2 ）を示
し、０を境にして右側が圧縮性内部応力、左側が引張性
内部応力を示している。縦軸はＡｌグレインサイズ（μ
ｍ）を示している。○はＴｉＮ膜無の場合、●はＴｉＮ
膜によって被覆された場合を示している。FIG. 3 is a graph showing the expansion characteristics of the Al grain size due to TiN. The abscissa indicates the stress (internal stress) of the TiN film (1 × 10 9 dyn / cm 2 ). The right side shows the compressive internal stress, and the left side shows the tensile internal stress. The vertical axis is the Al grain size (μ
m). ○ indicates no TiN film, ● indicates TiN film
The case where the film is covered with the film is shown.
【００２６】また、図３に示すように、ＴｉＮ膜のスト
レスを圧縮性の３×１０9 ｄｙｎ／ｃｍ2 以上にするこ
とにより、Ａｌのグレインサイズは更に大きくなること
がわかる。Further, as shown in FIG. 3, it can be seen that the grain size of Al is further increased by setting the stress of the TiN film to 3 × 10 9 dyn / cm 2 or more of compressibility.
【００２７】なお、前記配線の不純物はＣｕの他にＴ
ｉ，Ｐｄ，Ｈｆ，Ｂ，Ｚｒ，Ｏ，Ｎのうちの１つもしく
は２つ以上を含むようにしてもよい。It is to be noted that the impurity of the wiring is T in addition to Cu.
It may include one or more of i, Pd, Hf, B, Zr, O, and N.
【００２８】更に、上記実施例では、第１配線層１５の
みを示したが、第１配線層１５のみならず、多層配線の
２層以上の配線層にも適用できる。Further, in the above embodiment, only the first wiring layer 15 is shown. However, the present invention can be applied to not only the first wiring layer 15 but also two or more wiring layers of a multilayer wiring.
【００２９】また、上記実施例では、側壁部にＴｉＮ膜
１４を残したが、ＴｉＮ膜１４を全面除去して、Ａｌ−
Ｓｉ−Ｃｕ膜のみを残すようにしてもよい。In the above embodiment, the TiN film 14 was left on the side wall.
Only the Si-Cu film may be left.
【００３０】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above embodiment, but various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００３１】[0031]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、不純物を添加したＡｌ−Ｓｉ系合金膜をパター
ニングして、Ａｌ−Ｓｉ系合金膜の配線を形成し、その
上に、ＴｉＮ膜を形成した状態でアニールを行うように
したので、配線パターンのＡｌのグレインサイズが増大
するため、エレクトロマイグレーションの改善を図るこ
とができる。As described above in detail, according to the present invention, an Al-Si alloy film to which an impurity is added is patterned to form a wiring of the Al-Si alloy film. Since the annealing is performed while the TiN film is formed, the grain size of Al in the wiring pattern increases, so that the electromigration can be improved.
【００３２】また、配線パターンの全面をＴｉＮ膜で覆
ってアニールするようにしたので、ヒロックの発生を抑
制することができる。Further, since the entire surface of the wiring pattern is covered with the TiN film and annealed, the generation of hillocks can be suppressed.
【００３３】更に、ＴｉＮ膜を除去する時、全面除去し
てもかまわないが、側壁部にＴｉＮ膜を残すことによ
り、更なる配線の強化を図ることができる。When the TiN film is removed, the entire surface may be removed. However, by leaving the TiN film on the side wall, the wiring can be further strengthened.
【図１】本発明の実施例を示す半導体素子の配線形成工
程断面図である。FIG. 1 is a cross-sectional view illustrating a step of forming a wiring of a semiconductor device according to an embodiment of the present invention.
【図２】本発明の配線としてのＡｌグレインサイズを示
す図である。FIG. 2 is a diagram showing Al grain size as a wiring according to the present invention.
【図３】ＴｉＮによるＡｌグレインサイズの拡大特性を
示す図である。FIG. 3 is a diagram showing an expansion characteristic of Al grain size by TiN.
【図４】従来の半導体素子の配線構造を示す断面図であ
る。FIG. 4 is a cross-sectional view showing a wiring structure of a conventional semiconductor device.
【図５】従来のＡｌグレインサイズを示す図である。FIG. 5 is a diagram showing a conventional Al grain size.
１１ ＩＣ基板 １２ 層間絶縁膜 １３ 配線 １４ ＴｉＮ膜 １５ Ａｌグレインサイズの大きな配線 １６ パッシベーション膜 DESCRIPTION OF SYMBOLS 11 IC board 12 Interlayer insulating film 13 Wiring 14 TiN film 15 Al wiring with large grain size 16 Passivation film
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−114600（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 - 21/3213 H01L 21/768 ────────────────────────────────────────────────── (5) References JP-A-5-114600 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/3205-21/3213 H01L 21 / 768
Claims (1)
−Ｓｉ系合金膜を形成し、 （ｂ）該合金膜をパターニングして、配線を形成し、 （ｃ）該配線をＴｉＮ膜で覆ってアニールを行い、 （ｄ）該配線のＡｌグレインサイズを増大させ、 （ｅ）前記配線のＡｌグレインサイズを増大させた後
に、ＴｉＮ膜を前記Ａｌ−Ｓｉ配線の側壁部のみ残して
除去す ることを特徴とする半導体素子の配線形成方法。(A) Al doped with an impurity to be a wiring layer
Forming a wiring, (c) covering the wiring with a TiN film and performing annealing, and (d) reducing the Al grain size of the wiring. increase, after increasing the Al grain size (e) the wire
Then, the TiN film is left only on the side wall of the Al-Si wiring.
Wiring formation method of a semiconductor device characterized that you removed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21920192A JP3233997B2 (en) | 1992-08-18 | 1992-08-18 | Semiconductor element wiring forming method |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP21920192A JP3233997B2 (en) | 1992-08-18 | 1992-08-18 | Semiconductor element wiring forming method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669206A JPH0669206A (en) | 1994-03-11 |
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ID=16731795
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|---|---|
| JP (1) | JP3233997B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10211173B1 (en) | 2017-10-25 | 2019-02-19 | Mitsubishi Electric Corporation | Semiconductor device and manufacturing method thereof |
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1992
- 1992-08-18 JP JP21920192A patent/JP3233997B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10211173B1 (en) | 2017-10-25 | 2019-02-19 | Mitsubishi Electric Corporation | Semiconductor device and manufacturing method thereof |
| DE102018210725A1 (en) | 2017-10-25 | 2019-04-25 | Mitsubishi Electric Corporation | Semiconductor device and related manufacturing method |
| DE102018210725B4 (en) | 2017-10-25 | 2023-07-06 | Mitsubishi Electric Corporation | Semiconductor device and related manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669206A (en) | 1994-03-11 |
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