JP3236145B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP3236145B2 JP3236145B2 JP23624793A JP23624793A JP3236145B2 JP 3236145 B2 JP3236145 B2 JP 3236145B2 JP 23624793 A JP23624793 A JP 23624793A JP 23624793 A JP23624793 A JP 23624793A JP 3236145 B2 JP3236145 B2 JP 3236145B2
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- JP
- Japan
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- pad
- semiconductor chip
- integrated circuit
- circuit device
- semiconductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/281—Auxiliary members
- H10W72/283—Reinforcing structures, e.g. bump collars
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、半導体チップをリード
フレームにペレット付けする工程の歩留り向上に適用し
て有効な技術に関するものである。
よびその製造技術に関し、特に、半導体チップをリード
フレームにペレット付けする工程の歩留り向上に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】図６は、リード・オン・チップ（Lead O
n Chip；以下、ＬＯＣという）構造のリードフレームに
半導体チップをペレット付けした状態を示す図である。
n Chip；以下、ＬＯＣという）構造のリードフレームに
半導体チップをペレット付けした状態を示す図である。
【０００３】ＬＯＣ構造のリードフレーム２０に半導体
チップ２１をペレット付けするには、半導体チップ２１
上に形成されたボンディングパッド２２のうち、パッド
列の両端部のボンディングパッド２２の位置を画像認識
により記憶させ、この情報に基づいて半導体チップ２１
の位置決めを行った後、絶縁フィルム２３を介してリー
ドフレーム２０を半導体チップ２１の表面の所定の位置
に貼り付ける。
チップ２１をペレット付けするには、半導体チップ２１
上に形成されたボンディングパッド２２のうち、パッド
列の両端部のボンディングパッド２２の位置を画像認識
により記憶させ、この情報に基づいて半導体チップ２１
の位置決めを行った後、絶縁フィルム２３を介してリー
ドフレーム２０を半導体チップ２１の表面の所定の位置
に貼り付ける。
【０００４】
【発明が解決しようとする課題】ところが、前述したペ
レット付け方法では、半導体チップ２１上のボンディン
グパッド２２がほぼ等間隔で配列されているために、パ
ッド列の端部のボンディングパッド２２の位置を正確に
認識することが困難であった。そのため、端部のボンデ
ィングパッド２２に隣接した内側のボンディングパッド
２２を端部のボンディングパッド２２と誤認識してしま
い、リードフレーム２０を半導体チップ２１の表面に貼
り付ける際に位置ずれが生じるという不具合があった。
レット付け方法では、半導体チップ２１上のボンディン
グパッド２２がほぼ等間隔で配列されているために、パ
ッド列の端部のボンディングパッド２２の位置を正確に
認識することが困難であった。そのため、端部のボンデ
ィングパッド２２に隣接した内側のボンディングパッド
２２を端部のボンディングパッド２２と誤認識してしま
い、リードフレーム２０を半導体チップ２１の表面に貼
り付ける際に位置ずれが生じるという不具合があった。
【０００５】本発明の目的は、半導体チップ上のパッド
列の端部の位置を正確に認識することによって、半導体
チップをリードフレームにペレット付けする際の位置ず
れを防止する技術を提供することにある。
列の端部の位置を正確に認識することによって、半導体
チップをリードフレームにペレット付けする際の位置ず
れを防止する技術を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。
発明のうち、代表的なものの概要を説明すれば、以下の
通りである。
【０００８】本発明の半導体集積回路装置の製造方法
は、半導体チップの表面保護膜を開孔して形成したボン
ディングパッドの位置を画像認識により記憶し、この情
報に基づいて半導体チップの位置決めを行った後、前記
半導体チップの表面の所定の位置にリードフレームを接
合する際、あらかじめ前記半導体チップの表面保護膜の
開孔形状をパッド列の端部と内側とで異ならせておくも
のである。また、本発明の半導体集積回路装置は、半導
体チップに形成された第１のパッドおよび第２のパッド
を露出させるように表面膜が形成された半導体集積回路
装置であって、前記第１のパッドの周辺の露出部分の面
積に比べて前記第２のパッドの周辺の露出部分の面積の
方が広いことを特徴とするものである。
は、半導体チップの表面保護膜を開孔して形成したボン
ディングパッドの位置を画像認識により記憶し、この情
報に基づいて半導体チップの位置決めを行った後、前記
半導体チップの表面の所定の位置にリードフレームを接
合する際、あらかじめ前記半導体チップの表面保護膜の
開孔形状をパッド列の端部と内側とで異ならせておくも
のである。また、本発明の半導体集積回路装置は、半導
体チップに形成された第１のパッドおよび第２のパッド
を露出させるように表面膜が形成された半導体集積回路
装置であって、前記第１のパッドの周辺の露出部分の面
積に比べて前記第２のパッドの周辺の露出部分の面積の
方が広いことを特徴とするものである。
【０００９】
【作用】上記した手段によれば、表面保護膜の開孔形状
の違いを検出することによってパッド列の端部のボンデ
ィングパッドの位置を正確に認識することができる。
の違いを検出することによってパッド列の端部のボンデ
ィングパッドの位置を正確に認識することができる。
【００１０】
【実施例】以下、本発明の一実施例であるペレット付け
方法を図面を用いて説明する。
方法を図面を用いて説明する。
【００１１】図１に示す半導体チップ１は、一例として
ＬＯＣ構造のリードフレームにペレット付けするための
ものであって、その表面には、例えばポリイミド樹脂で
構成された表面保護膜２を開孔して形成した多数のボン
ディングパッド３が半導体チップ１の長辺方向に沿って
ほぼ等間隔で一列に配置されている。
ＬＯＣ構造のリードフレームにペレット付けするための
ものであって、その表面には、例えばポリイミド樹脂で
構成された表面保護膜２を開孔して形成した多数のボン
ディングパッド３が半導体チップ１の長辺方向に沿って
ほぼ等間隔で一列に配置されている。
【００１２】図２に拡大して示すように、上記半導体チ
ップ１の表面保護膜２の開孔形状は、パッド列の端部と
内側とで異なっている。すなわち、パッド列の端部では
この表面保護膜２がパッド列の内側に比べて大きく開孔
されている。
ップ１の表面保護膜２の開孔形状は、パッド列の端部と
内側とで異なっている。すなわち、パッド列の端部では
この表面保護膜２がパッド列の内側に比べて大きく開孔
されている。
【００１３】パッド列の端部における表面保護膜２の開
孔形状は、前記図２に示すようなパターンに限定される
ものではない。図２ではボンディングパッド３と一体に
形成された配線４の延在方向に拡大して開孔した例を示
したが、例えば図３に示すように、配線４の延在方向と
逆の方向にも拡大するなど、開孔の形状や寸法は任意に
変更することができる。
孔形状は、前記図２に示すようなパターンに限定される
ものではない。図２ではボンディングパッド３と一体に
形成された配線４の延在方向に拡大して開孔した例を示
したが、例えば図３に示すように、配線４の延在方向と
逆の方向にも拡大するなど、開孔の形状や寸法は任意に
変更することができる。
【００１４】上記半導体チップ１をペレット付けするに
は、半導体チップ１上に形成されたボンディングパッド
３のうち、パッド列の両端部のボンディングパッド３の
位置を画像認識により記憶させる。このとき、上記半導
体チップ１は、パッド列の端部における表面保護膜２の
開孔形状がパッド列の内側と異なっているので、この開
孔形状の相違を検出することにより、パッド列の端部の
ボンディングパッド３の位置を正確に認識することがで
きる。
は、半導体チップ１上に形成されたボンディングパッド
３のうち、パッド列の両端部のボンディングパッド３の
位置を画像認識により記憶させる。このとき、上記半導
体チップ１は、パッド列の端部における表面保護膜２の
開孔形状がパッド列の内側と異なっているので、この開
孔形状の相違を検出することにより、パッド列の端部の
ボンディングパッド３の位置を正確に認識することがで
きる。
【００１５】また、上記半導体チップ１は、パッド列の
端部において、表面保護膜２をボンディングパッド３と
一体に形成された配線４の延在方向に拡大して開孔して
いるので、パッド列の端部におけるボンディングパッド
３の形状がパッド例の内側と異なっている。従って、こ
の形状の相違を検出することにより、パッド列の端部の
ボンディングパッド３の位置をさらに正確に認識するこ
とができる。
端部において、表面保護膜２をボンディングパッド３と
一体に形成された配線４の延在方向に拡大して開孔して
いるので、パッド列の端部におけるボンディングパッド
３の形状がパッド例の内側と異なっている。従って、こ
の形状の相違を検出することにより、パッド列の端部の
ボンディングパッド３の位置をさらに正確に認識するこ
とができる。
【００１６】次に、上記ボンディングパッド３の位置情
報に基づいて半導体チップ１の位置決めを行った後、図
４に示すように、絶縁フィルム５を介してリードフレー
ム６を半導体チップ１の表面の所定の位置に貼り付け
る。
報に基づいて半導体チップ１の位置決めを行った後、図
４に示すように、絶縁フィルム５を介してリードフレー
ム６を半導体チップ１の表面の所定の位置に貼り付け
る。
【００１７】その後、常法により半導体チップ１のボン
ディングパッド３とリードフレーム６とをワイヤで接続
し、さらに半導体チップ１を樹脂封止した後、リードフ
レーム６を切断して所定の形状にフォーミングすること
により、ＬＳＩパッケージが完成する。
ディングパッド３とリードフレーム６とをワイヤで接続
し、さらに半導体チップ１を樹脂封止した後、リードフ
レーム６を切断して所定の形状にフォーミングすること
により、ＬＳＩパッケージが完成する。
【００１８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００１９】前記実施例では、ＬＯＣ構造のリードフレ
ームにペレット付けを行う場合について説明したが、こ
れに限定されるものではなく、半導体チップの表面保護
膜を開孔して形成したボンディングパッドの位置を画像
認識により記憶し、この情報に基づいて半導体チップの
位置決めを行う工程を備えた全てのペレット付け方法に
適用することができる。
ームにペレット付けを行う場合について説明したが、こ
れに限定されるものではなく、半導体チップの表面保護
膜を開孔して形成したボンディングパッドの位置を画像
認識により記憶し、この情報に基づいて半導体チップの
位置決めを行う工程を備えた全てのペレット付け方法に
適用することができる。
【００２０】前記実施例では、パッド列が一列の半導体
チップを用いたが、図５に示すように、半導体チップ１
の各辺にパッド列が設けられているような場合は、例え
ば半導体チップ１の対角線方向に位置する一対のボンデ
ィングパッド３の周囲の表面保護膜２の開孔形状や寸法
を他のボンディングパッド３の周囲の開孔形状や寸法と
異ならすことにより、パッド列の端部のボンディングパ
ッド３の位置を正確に認識することができる。
チップを用いたが、図５に示すように、半導体チップ１
の各辺にパッド列が設けられているような場合は、例え
ば半導体チップ１の対角線方向に位置する一対のボンデ
ィングパッド３の周囲の表面保護膜２の開孔形状や寸法
を他のボンディングパッド３の周囲の開孔形状や寸法と
異ならすことにより、パッド列の端部のボンディングパ
ッド３の位置を正確に認識することができる。
【００２１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２２】本発明によれば、半導体チップ上に形成さ
れたボンディングパッドの端部の位置を正確に認識する
ことができるので、半導体チップをリードフレームにペ
レット付けする際の位置ずれを防止することができ、ペ
レット付け工程の歩留りを向上させることができる。
れたボンディングパッドの端部の位置を正確に認識する
ことができるので、半導体チップをリードフレームにペ
レット付けする際の位置ずれを防止することができ、ペ
レット付け工程の歩留りを向上させることができる。
【図１】本発明の一実施例で用いる半導体チップの斜視
図である。
図である。
【図２】図１に示す半導体チップの要部を拡大して示す
平面図である。
平面図である。
【図３】表面保護膜の開孔形状の他の例を示す平面図で
ある。
ある。
【図４】図１に示す半導体チップをリードフレームにペ
レット付けする工程を示す斜視図である。
レット付けする工程を示す斜視図である。
【図５】本発明の他の実施例で用いる半導体チップの平
面図である。
面図である。
【図６】ＬＯＣ構造のリードフレームに半導体チップを
ペレット付けした状態を示す斜視図である。
ペレット付けした状態を示す斜視図である。
１ 半導体チップ ２ 表面保護膜 ３ ボンディングパッド ４ 配線 ５ 絶縁フィルム ６ リードフレーム ２０ リードフレーム ２１ 半導体チップ ２２ ボンディングパッド ２３ 絶縁フィルム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 一谷 昌弘 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 松澤 朝夫 東京都小平市上水本町５丁目22番１号 株式会社日立マイコンシステム内 (72)発明者 大嶋 礼司 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 高田 学 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 金本 光一 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (72)発明者 増田 正親 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (56)参考文献 特開 昭63−131530（ＪＰ，Ａ) 特開 昭64−7628（ＪＰ，Ａ) 特開 平２−12847（ＪＰ，Ａ) 特開 平２−163948（ＪＰ，Ａ) 特開 平３−185743（ＪＰ，Ａ) 特開 平５−198725（ＪＰ，Ａ) 実開 昭57−41654（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/52 H01L 21/60 H01L 23/50
Claims (6)
- 【請求項１】 半導体チップの表面保護膜を開孔して形
成したボンディングパッドの位置を画像認識により記憶
し、この情報に基づいて半導体チップの位置決めを行っ
た後、前記半導体チップの表面の所定の位置にリードフ
レームを接合する工程を有する半導体集積回路装置の製
造方法であって、あらかじめ前記半導体チップの表面保
護膜の開孔形状をパッド列の端部と内側とで異ならせた
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項２】 前記パッド列の端部の表面保護膜をボン
ディングパッドに接続された配線の延在方向に拡大して
開孔したことを特徴とする請求項１記載の半導体集積回
路装置の製造方法。 - 【請求項３】 前記リードフレームは、リード・オン・
チップ構造のリードフレームであることを特徴とする請
求項１または２記載の半導体集積回路装置の製造方法。 - 【請求項４】 半導体チップに形成された第１のパッド
および第２のパッドを露出させるように表面膜が形成さ
れた半導体集積回路装置であって、前記第１のパッドの
周辺の露出部分の面積に比べて前記第２のパッドの周辺
の露出部分の面積の方が広いことを特徴とする半導体集
積回路装置。 - 【請求項５】 第１のパッド、第２のパッド、前記第１
のパッドに接続される第１の配線、前記第２のパッドに
接続される第２の配線、および表面膜が形成され、ま
た、前記第１のパッド上、前記第２のパッド上、前記第
１の配線の一部の上、および第２の配線の一部の上には
前記表面膜が形成されない半導体チップからなる半導体
集積回路装置であって、 前記第１の配線の前記表面膜が形成されない部分の面積
に比べて前記第２の配線の前記表面膜が形成されない部
分の面積の方が広いことを特徴とする半導体集積回路装
置。 - 【請求項６】 表面に複数のボンディングパッドおよび
表面保護膜が形成さされた半導体チップを有する半導体
集積回路装置であって、前記表面保護膜は前記複数のボ
ンディングパッドを露出させる開孔部を有しており、該
開孔部の形状は、前記複数のボンディングパッドのうち
前記半導体チップの外縁に最も近い第 １のボンディング
パッドの露出部分と第２のボンディングパッドの露出部
分とで異なることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23624793A JP3236145B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23624793A JP3236145B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794547A JPH0794547A (ja) | 1995-04-07 |
| JP3236145B2 true JP3236145B2 (ja) | 2001-12-10 |
Family
ID=16997962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23624793A Expired - Lifetime JP3236145B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3236145B2 (ja) |
-
1993
- 1993-09-22 JP JP23624793A patent/JP3236145B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794547A (ja) | 1995-04-07 |
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