JP3238052B2 - 桁上げ先見（ｃｌａ）加算器 - Google Patents
桁上げ先見（ｃｌａ）加算器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的には集積回
路に関し、より具体的にはその特定の経路の遅延を低減
するためのこのような集積回路の改良に関する。
路に関し、より具体的にはその特定の経路の遅延を低減
するためのこのような集積回路の改良に関する。
【０００２】
【従来の技術】集積回路は様々な応用分野で使用されて
いる。このような集積回路の多くは、特定の経路にファ
ンアウト要件を有する。たとえば、２進加算器は、通
常、２進桁上げ先見構造を使用して最適加算器を提供す
る。しかし、加算器のサイズが増すにつれて、先見構造
の様々な機能のファンアウト要件がそれに応じて大きく
なる可能性がある。
いる。このような集積回路の多くは、特定の経路にファ
ンアウト要件を有する。たとえば、２進加算器は、通
常、２進桁上げ先見構造を使用して最適加算器を提供す
る。しかし、加算器のサイズが増すにつれて、先見構造
の様々な機能のファンアウト要件がそれに応じて大きく
なる可能性がある。
【０００３】ファンアウトとは、所与の信号を受け取る
ために必要なゲートまたは論理素子の数である。所与の
数（ｎ個）の論理素子にファンアウトしなければならな
い場合の問題は、ゲートとトランジスタのネットワーク
およびそれらを接続するためのワイヤから構成される抵
抗／静電容量（ＲＣ）遅延である。このため、加算器を
金属線で接続する（ほぼ不可能である）かまたはワイヤ
の静電容量とワイヤに接続したゲートとトランジスタの
静電容量を低減するという２通りの方法がある。
ために必要なゲートまたは論理素子の数である。所与の
数（ｎ個）の論理素子にファンアウトしなければならな
い場合の問題は、ゲートとトランジスタのネットワーク
およびそれらを接続するためのワイヤから構成される抵
抗／静電容量（ＲＣ）遅延である。このため、加算器を
金属線で接続する（ほぼ不可能である）かまたはワイヤ
の静電容量とワイヤに接続したゲートとトランジスタの
静電容量を低減するという２通りの方法がある。
【０００４】ゲートとトランジスタの静電容量を低減す
るには、加算器を構成する論理素子の物理特性を変更す
る必要がある。これは、素子が小さくなるにつれて、加
算器内の遅延を低減するための有効な方法になる可能性
があるが、この手法がＲＣ遅延を左右する効果は低くな
る。
るには、加算器を構成する論理素子の物理特性を変更す
る必要がある。これは、素子が小さくなるにつれて、加
算器内の遅延を低減するための有効な方法になる可能性
があるが、この手法がＲＣ遅延を左右する効果は低くな
る。
【０００５】たとえば、１２８ビット加算器の場合、各
段の加算器の信号のファンアウトは次のようになる。 第１段： 伝播／生成ファンアウト＝３ 第２段：グループ伝播／生成ファンアウト＝２、桁上げファンアウト＝２ 第３段：グループ伝播／生成ファンアウト＝４、桁上げファンアウト＝３ 第４段：グループ伝播／生成ファンアウト＝８、桁上げファンアウト＝５ 第５段：グループ伝播／生成ファンアウト＝１６、桁上げファンアウト＝９ 第６段：グループ伝播／生成ファンアウト＝３２、桁上げファンアウト＝１７ 第７段：グループ伝播／生成ファンアウト＝６４、桁上げファンアウト＝３３ 第８段：グループ伝播／生成ファンアウト＝１、桁上げファンアウト＝６５ 第９段：桁上げファンアウト＝１（上位６４ビットの桁上げ生成） 第１０段：合計ファンアウト＝１（上位６４ビットの合計生成）
段の加算器の信号のファンアウトは次のようになる。 第１段： 伝播／生成ファンアウト＝３ 第２段：グループ伝播／生成ファンアウト＝２、桁上げファンアウト＝２ 第３段：グループ伝播／生成ファンアウト＝４、桁上げファンアウト＝３ 第４段：グループ伝播／生成ファンアウト＝８、桁上げファンアウト＝５ 第５段：グループ伝播／生成ファンアウト＝１６、桁上げファンアウト＝９ 第６段：グループ伝播／生成ファンアウト＝３２、桁上げファンアウト＝１７ 第７段：グループ伝播／生成ファンアウト＝６４、桁上げファンアウト＝３３ 第８段：グループ伝播／生成ファンアウト＝１、桁上げファンアウト＝６５ 第９段：桁上げファンアウト＝１（上位６４ビットの桁上げ生成） 第１０段：合計ファンアウト＝１（上位６４ビットの合計生成）
【０００６】したがって、上記のように、各段のファン
アウトは、必要な先見の各段ごとに２の累乗ずつ増加す
る。
アウトは、必要な先見の各段ごとに２の累乗ずつ増加す
る。
【０００７】
【発明が解決しようとする課題】このため、高ファンア
ウト要件を有する従来の既知の回路よりＲＣ遅延が大幅
に低下した回路が必要になる。この回路は、実施しやす
いように単純で、費用効果があり、既存の処理技術に容
易に適合するものでなければならない。本発明はこのよ
うなニーズに対処するものである。
ウト要件を有する従来の既知の回路よりＲＣ遅延が大幅
に低下した回路が必要になる。この回路は、実施しやす
いように単純で、費用効果があり、既存の処理技術に容
易に適合するものでなければならない。本発明はこのよ
うなニーズに対処するものである。
【０００８】
【課題を解決するための手段】高ファンアウト要件を備
えた複数のセルを含み、ＲＣ遅延を低減した回路が提供
される。第１の態様では、本回路は、高ファンアウト要
件を有する第１のグループのセルと、より高速の機能を
有する第２のグループのセルとに分離される複数のセル
を含む。さらに本回路は、第１のグループのセルからの
元のセルのコピーを含む。また、本回路は、コピーまた
は元のセルのいずれかを第２のグループに結合する手段
も含む。
えた複数のセルを含み、ＲＣ遅延を低減した回路が提供
される。第１の態様では、本回路は、高ファンアウト要
件を有する第１のグループのセルと、より高速の機能を
有する第２のグループのセルとに分離される複数のセル
を含む。さらに本回路は、第１のグループのセルからの
元のセルのコピーを含む。また、本回路は、コピーまた
は元のセルのいずれかを第２のグループに結合する手段
も含む。
【０００９】他の態様では、複数のセルのそれぞれが先
見セルを含む。
見セルを含む。
【００１０】他の態様では、複数のセルのそれぞれが桁
上げセルを含む。
上げセルを含む。
【００１１】他の態様では、本回路が加算器回路を含
む。
む。
【００１２】他の態様では、加算器回路が桁上げ先見２
進加算器回路を含む。
進加算器回路を含む。
【００１３】他の態様では、第１のグループの先見セル
が本回路の２の累乗ビット境界上に位置する。
が本回路の２の累乗ビット境界上に位置する。
【００１４】他の態様では、少なくとも１つのセルのコ
ピーが、ファンアウト要件のサブセットである第２のグ
ループ内の１つのセルに結合される。
ピーが、ファンアウト要件のサブセットである第２のグ
ループ内の１つのセルに結合される。
【００１５】
【発明の実施の形態】本発明は、大ファンアウト要件を
有するセルを含む集積回路の改良に関する。以下の説明
は、当業者が本発明を作成し使用できるようにするため
のものであり、特許出願およびその要件に関連して提示
する。当業者には好ましい実施例の様々な変更態様が容
易に明らかになり、本発明の一般原理は他の実施例にも
適用することができる。したがって、本発明は、図示の
実施例に限定されるものではなく、本明細書に記載した
原理および特徴と一致する最も広い範囲が与えられる。
有するセルを含む集積回路の改良に関する。以下の説明
は、当業者が本発明を作成し使用できるようにするため
のものであり、特許出願およびその要件に関連して提示
する。当業者には好ましい実施例の様々な変更態様が容
易に明らかになり、本発明の一般原理は他の実施例にも
適用することができる。したがって、本発明は、図示の
実施例に限定されるものではなく、本明細書に記載した
原理および特徴と一致する最も広い範囲が与えられる。
【００１６】本発明は、回路内の特定のグループのセル
が大ファンアウト要件および高ファンアウトを有する回
路に固有のＲＣ遅延の低減に関するものである。特定の
セルは、ファンアウト要件によって許容される以上の速
度で動作しなければならない。したがって、素子の元の
ネットワークのサブセットの駆動に対応する、高ファン
アウト要件を有するグループのセルの少なくとも１つの
セルのコピーが提供され、これにより、そのコピーから
より低いファンアウトが提供される。
が大ファンアウト要件および高ファンアウトを有する回
路に固有のＲＣ遅延の低減に関するものである。特定の
セルは、ファンアウト要件によって許容される以上の速
度で動作しなければならない。したがって、素子の元の
ネットワークのサブセットの駆動に対応する、高ファン
アウト要件を有するグループのセルの少なくとも１つの
セルのコピーが提供され、これにより、そのコピーから
より低いファンアウトが提供される。
【００１７】特定の実施例に関連して本発明の動作をよ
り具体的に説明するため、桁上げ先見（ＣＬＡ）２進加
算器でのその使用について以下に説明する。ただし、こ
の実施例を考慮して本発明を説明するが、多くのタイプ
の回路が本明細書に記載する概念を使用することがで
き、その使用は本発明の精神および範囲を逸脱しないこ
とは、当業者には明らかであるはずである。桁上げ先見
構造を含む加算器のＲＣ遅延に関する問題をさらに十分
理解するため、図１および図２とともに以下の説明を参
照されたい。
り具体的に説明するため、桁上げ先見（ＣＬＡ）２進加
算器でのその使用について以下に説明する。ただし、こ
の実施例を考慮して本発明を説明するが、多くのタイプ
の回路が本明細書に記載する概念を使用することがで
き、その使用は本発明の精神および範囲を逸脱しないこ
とは、当業者には明らかであるはずである。桁上げ先見
構造を含む加算器のＲＣ遅延に関する問題をさらに十分
理解するため、図１および図２とともに以下の説明を参
照されたい。
【００１８】図１は、従来の１６ビット桁上げ先見（Ｃ
ＬＡ）２進加算器１０の第１の実施例である。周知のよ
うに、（ＣＬＡ）２進加算器１０は、それぞれのビット
位置ごとにＡ入力とＢ入力とを受け取る、複数の伝播／
生成（ＰＧ）セル１２を含む。関連先見（Ｌ）セル１４
のそれぞれは、ＰＧセル１２に１つずつ結合されてい
る。複数のＬセル１４のそれぞれは、あるビット位置か
ら別のビット位置への先見を表す。すなわち、Ｌ３２は
ビット位置２からビット位置３への先見であり、Ｌ５４
はビット位置４からビット位置５への先見であり、以下
同様である。複数の桁上げ（Ｃ）セル１６のそれぞれ
は、関連Ｌセル１４に結合されている。複数の合計
（Ｓ）セル１８のそれぞれは、関連ＰＧセル１２と関連
Ｃセル１６とに結合されている。Ｃｉｎ信号は桁上げ
（Ｃ）セル１６に並列に結合されている。
ＬＡ）２進加算器１０の第１の実施例である。周知のよ
うに、（ＣＬＡ）２進加算器１０は、それぞれのビット
位置ごとにＡ入力とＢ入力とを受け取る、複数の伝播／
生成（ＰＧ）セル１２を含む。関連先見（Ｌ）セル１４
のそれぞれは、ＰＧセル１２に１つずつ結合されてい
る。複数のＬセル１４のそれぞれは、あるビット位置か
ら別のビット位置への先見を表す。すなわち、Ｌ３２は
ビット位置２からビット位置３への先見であり、Ｌ５４
はビット位置４からビット位置５への先見であり、以下
同様である。複数の桁上げ（Ｃ）セル１６のそれぞれ
は、関連Ｌセル１４に結合されている。複数の合計
（Ｓ）セル１８のそれぞれは、関連ＰＧセル１２と関連
Ｃセル１６とに結合されている。Ｃｉｎ信号は桁上げ
（Ｃ）セル１６に並列に結合されている。
【００１９】各種セル１２、１４、１６、１８は、様々
な方法で実施することができる。それぞれのセル内で実
施される各種機能の実施例については、以下の表を参照
されたい。
な方法で実施することができる。それぞれのセル内で実
施される各種機能の実施例については、以下の表を参照
されたい。
【００２０】
【表１】
【００２１】当業者であれば容易に分かるように、上記
の機能はいずれも数通りのタイプの論理ゲートにより実
施することができる。
の機能はいずれも数通りのタイプの論理ゲートにより実
施することができる。
【００２２】従来の１６ビットＣＬＡ２進加算器１０
は、２の累乗ビット境界でファンアウトを行う。このた
め、ビット２では、Ｌ１０セルからのファンアウトがＬ
２０とＬ３０（２つの先見）になり、Ｌ３０からのファ
ンアウトがＬ４０、Ｌ５０、Ｌ６０、Ｌ７０（４つの先
見）になる。ビット８では、Ｌ７０からのファンアウト
がＬ８０、Ｌ９０、Ｌ１００、Ｌ１１０、Ｌ１２０、Ｌ
１３０、Ｌ１４０、Ｌ１５０（８つの先見）になる。
は、２の累乗ビット境界でファンアウトを行う。このた
め、ビット２では、Ｌ１０セルからのファンアウトがＬ
２０とＬ３０（２つの先見）になり、Ｌ３０からのファ
ンアウトがＬ４０、Ｌ５０、Ｌ６０、Ｌ７０（４つの先
見）になる。ビット８では、Ｌ７０からのファンアウト
がＬ８０、Ｌ９０、Ｌ１００、Ｌ１１０、Ｌ１２０、Ｌ
１３０、Ｌ１４０、Ｌ１５０（８つの先見）になる。
【００２３】お分かりのように、２進加算器１０がより
大きくなると、それぞれの後続の２の累乗境界のファン
アウトが増加する。したがって、加算器が大きくなるに
つれて、より多くの先見セルが必要になり、このため、
より多くのＲＣ遅延がもたらされる。
大きくなると、それぞれの後続の２の累乗境界のファン
アウトが増加する。したがって、加算器が大きくなるに
つれて、より多くの先見セルが必要になり、このため、
より多くのＲＣ遅延がもたらされる。
【００２４】図２は、１６ビットＣＬＡ２進加算器１
０'の第２の実施例である。この実施例では、Ｃセル１
６が何らかの先見情報を含むため、先見セル１４の一部
を除去することができることが分かる。ただし、このタ
イプの加算器１０'でも、ＲＣ遅延を大幅に増加させる
ような２の累乗境界には、ファンアウトが必要である。
０'の第２の実施例である。この実施例では、Ｃセル１
６が何らかの先見情報を含むため、先見セル１４の一部
を除去することができることが分かる。ただし、このタ
イプの加算器１０'でも、ＲＣ遅延を大幅に増加させる
ような２の累乗境界には、ファンアウトが必要である。
【００２５】本発明は、任意の境界、この場合は２の累
乗ビット境界にセルを複製することにより上記の問題を
克服する。好ましい実施例では、このセル（以下、高速
セルと呼ぶ）を使用して次の境界セル（複数も可）を駆
動する。これを実行する場合、ファンアウトは２である
ので、第１の境界位置のセルの出力信号のＲＣ遅延が低
減される。
乗ビット境界にセルを複製することにより上記の問題を
克服する。好ましい実施例では、このセル（以下、高速
セルと呼ぶ）を使用して次の境界セル（複数も可）を駆
動する。これを実行する場合、ファンアウトは２である
ので、第１の境界位置のセルの出力信号のＲＣ遅延が低
減される。
【００２６】本発明の利点をより具体的に説明するた
め、以下の説明とともに図３および図４を参照された
い。
め、以下の説明とともに図３および図４を参照された
い。
【００２７】図３および図４は、本発明による１６ビッ
トＣＬＡ２進加算器の図である。１６ビット２進加算器
に関連して本発明を説明するが、様々なサイズおよびタ
イプの加算器を使用することができ、その使用は本発明
の精神および範囲を逸脱しないことに留意されたい。
トＣＬＡ２進加算器の図である。１６ビット２進加算器
に関連して本発明を説明するが、様々なサイズおよびタ
イプの加算器を使用することができ、その使用は本発明
の精神および範囲を逸脱しないことに留意されたい。
【００２８】図３は、本発明による１６ビットＣＬＡ２
進加算器１００の第１の実施例である。図１のＣＬＡ２
進加算器と同様、ＣＬＡ２進加算器１００は、それぞれ
のビット位置でＡ入力とＢ入力とを受け取る複数のＰＧ
セル１２０を含む。また、それぞれがＰＧセル１２０に
１つずつ結合される、複数の先見（Ｌ）セル１４０も含
まれている。図１および図２のＬセル１４および１４'
と同様、Ｌセル１４０は、あるビット位置から次のビッ
ト位置への先見を表す。また、それぞれが関連Ｌセル１
４０に１つずつ結合される、複数の桁上げ（Ｃ）セル１
６０も含まれている。最後に、それぞれが関連ＰＧセル
１２０から伝播信号を受け取るように結合され、関連Ｃ
セル１６０に１つずつ結合される、複数の合計（Ｓ）セ
ル１８０も含まれている。Ｃｉｎ信号はＣセル１６０に
並列に結合されている。各種セル１２０、１４０、１６
０、１８０は様々な方法で実施することができる。ただ
し、以下の説明のため、セル１２０〜１８０は図１のセ
ル１２〜１８と同じ機能性を有する。したがって、ビッ
ト４すなわち２の累乗境界では、Ｌ３０と示されたセル
１４０の機能性がＬ３０Ｆと示されたセル１４２として
コピーされる。Ｌ３０Ｆまたは高速セル１４２は、次の
２の累乗境界であるビット８で先見セル１４０とコピー
された高速セル１４２（Ｌ７０とＬ７０Ｆ）の両方を駆
動するために使用される。この実施例では、次の２の累
乗境界（ビット１６）で先見を駆動するためにＬ７０Ｆ
が使用される。このシステムにより、最高速桁上げ（Ｃ
１５）が提供される。
進加算器１００の第１の実施例である。図１のＣＬＡ２
進加算器と同様、ＣＬＡ２進加算器１００は、それぞれ
のビット位置でＡ入力とＢ入力とを受け取る複数のＰＧ
セル１２０を含む。また、それぞれがＰＧセル１２０に
１つずつ結合される、複数の先見（Ｌ）セル１４０も含
まれている。図１および図２のＬセル１４および１４'
と同様、Ｌセル１４０は、あるビット位置から次のビッ
ト位置への先見を表す。また、それぞれが関連Ｌセル１
４０に１つずつ結合される、複数の桁上げ（Ｃ）セル１
６０も含まれている。最後に、それぞれが関連ＰＧセル
１２０から伝播信号を受け取るように結合され、関連Ｃ
セル１６０に１つずつ結合される、複数の合計（Ｓ）セ
ル１８０も含まれている。Ｃｉｎ信号はＣセル１６０に
並列に結合されている。各種セル１２０、１４０、１６
０、１８０は様々な方法で実施することができる。ただ
し、以下の説明のため、セル１２０〜１８０は図１のセ
ル１２〜１８と同じ機能性を有する。したがって、ビッ
ト４すなわち２の累乗境界では、Ｌ３０と示されたセル
１４０の機能性がＬ３０Ｆと示されたセル１４２として
コピーされる。Ｌ３０Ｆまたは高速セル１４２は、次の
２の累乗境界であるビット８で先見セル１４０とコピー
された高速セル１４２（Ｌ７０とＬ７０Ｆ）の両方を駆
動するために使用される。この実施例では、次の２の累
乗境界（ビット１６）で先見を駆動するためにＬ７０Ｆ
が使用される。このシステムにより、最高速桁上げ（Ｃ
１５）が提供される。
【００２９】したがって、ほとんどの場合、高ファンア
ウト要件を備えた先見または桁上げセルがコピーされ、
そのコピーまたは元のセルのいずれかが高ファンアウト
要件のセルのサブセットを駆動することになる。また、
最上位ビット境界（すなわちＬ１５０Ｆ）では、高ファ
ンアウト要件がないため、元のセルのコピーを生成する
必要がないことは容易に明らかになる。
ウト要件を備えた先見または桁上げセルがコピーされ、
そのコピーまたは元のセルのいずれかが高ファンアウト
要件のセルのサブセットを駆動することになる。また、
最上位ビット境界（すなわちＬ１５０Ｆ）では、高ファ
ンアウト要件がないため、元のセルのコピーを生成する
必要がないことは容易に明らかになる。
【００３０】場合によっては、より高速の合計が必要に
なる場合もある。したがって、この実施例の高ファンア
ウト要件を有する先見セル１４０では、高速セル１４２
を使用して後続の先見セル１４０の一部を駆動すること
ができ、元のセル１４０が後続の先見セル１４０および
１４２の残りの部分を駆動することができるはずであ
る。
なる場合もある。したがって、この実施例の高ファンア
ウト要件を有する先見セル１４０では、高速セル１４２
を使用して後続の先見セル１４０の一部を駆動すること
ができ、元のセル１４０が後続の先見セル１４０および
１４２の残りの部分を駆動することができるはずであ
る。
【００３１】次に図４を参照すると、本発明による１６
ビットＣＬＡ２進加算器１００"の第２の実施例が示さ
れている。ＣＬＡ２進加算器１００"のセル１２０"〜１
８０"はＣＬＡ２進加算器１００のセル１２０〜１８０
と同様である。この実施例では、所与の２の累乗境界で
高速セル１６２"と１４２"がＣセル１６０"（Ｃ３Ｆ；
Ｃ７Ｆ）およびＬセル１４０"（Ｌ１１８ＦとＬ１５８
Ｆ）からそれぞれコピーされて、次の２の累乗境界でＣ
セル１６０"および１６２"とＬセル１４０"および１４
２"とを駆動する。さらに、高速セルでファンアウトの
一部を駆動し、低速セルでファンアウトの一部を駆動す
ることにより、高ファンアウト要件を備えた最後のセル
のＲＣ遅延を低減することができる。
ビットＣＬＡ２進加算器１００"の第２の実施例が示さ
れている。ＣＬＡ２進加算器１００"のセル１２０"〜１
８０"はＣＬＡ２進加算器１００のセル１２０〜１８０
と同様である。この実施例では、所与の２の累乗境界で
高速セル１６２"と１４２"がＣセル１６０"（Ｃ３Ｆ；
Ｃ７Ｆ）およびＬセル１４０"（Ｌ１１８ＦとＬ１５８
Ｆ）からそれぞれコピーされて、次の２の累乗境界でＣ
セル１６０"および１６２"とＬセル１４０"および１４
２"とを駆動する。さらに、高速セルでファンアウトの
一部を駆動し、低速セルでファンアウトの一部を駆動す
ることにより、高ファンアウト要件を備えた最後のセル
のＲＣ遅延を低減することができる。
【００３２】低ファンアウト要件を備えたセルを駆動す
る先見または桁上げセルのコピーに関して本発明を説明
してきたが、当業者であれば、元のセルが低ファンアウ
ト要件のセルを駆動することができ、コピーが高ファン
アウト要件のセルを駆動することができることが分かる
であろう。
る先見または桁上げセルのコピーに関して本発明を説明
してきたが、当業者であれば、元のセルが低ファンアウ
ト要件のセルを駆動することができ、コピーが高ファン
アウト要件のセルを駆動することができることが分かる
であろう。
【００３３】素子のビット幅が大幅に増加すると、本発
明は追加のユーティリティを有する。図５および図６
は、１２８ビット加算器の６４ファンアウト補助回路に
この技法を応用した場合を示している。実際にはキャリ
ー・チェーンの総負荷がわずかに増加することに留意さ
れたい。これは、重負荷低速先見および低速桁上げ信号
ではなく、高速先見および高速桁上げ信号に追加の負荷
が印加されたときに、パフォーマンスを低下させない。
この実施例では、１２８ビット加算器の実施態様のＬ６
３セルとＣ６３セルがコピーされる。セルＬ６３ＦとＣ
６３Ｆはそれぞれ２のファンアウトであるＬ１２７およ
びＬ１２７ＦとＣ１２７およびＣ１２７Ｆとを駆動する
が、元のＬ６３とＣ６３は６３および６４のファンアウ
トをそれぞれ駆動する。この技法は、先見ツリー内のす
べての高ファンアウト・セルに応用することができる。
これにより、トランジスタの数を数パーセント増加する
だけで、加算器の各段のＲＣ遅延が大幅に低減される。
明は追加のユーティリティを有する。図５および図６
は、１２８ビット加算器の６４ファンアウト補助回路に
この技法を応用した場合を示している。実際にはキャリ
ー・チェーンの総負荷がわずかに増加することに留意さ
れたい。これは、重負荷低速先見および低速桁上げ信号
ではなく、高速先見および高速桁上げ信号に追加の負荷
が印加されたときに、パフォーマンスを低下させない。
この実施例では、１２８ビット加算器の実施態様のＬ６
３セルとＣ６３セルがコピーされる。セルＬ６３ＦとＣ
６３Ｆはそれぞれ２のファンアウトであるＬ１２７およ
びＬ１２７ＦとＣ１２７およびＣ１２７Ｆとを駆動する
が、元のＬ６３とＣ６３は６３および６４のファンアウ
トをそれぞれ駆動する。この技法は、先見ツリー内のす
べての高ファンアウト・セルに応用することができる。
これにより、トランジスタの数を数パーセント増加する
だけで、加算器の各段のＲＣ遅延が大幅に低減される。
【００３４】加算器のある段からの高速先見信号と高速
桁上げ信号を使用して次の２の累乗境界の高速および低
速先見／桁上げ信号を両方ともゲートするので、高速経
路と低速経路が加速される。これにより、低速経路より
かなり早く高速経路が到着するのが防止される。したが
って、この設計は、先見論理と桁上げ論理の各段の同期
を維持する。従来の設計では、合計生成のために中間桁
上げ信号を生成する必要性によってキャリー・チェーン
の負荷が生成されずに桁上げ論理を加速するための個別
のユニットが構築されるはずである。これは、加算器か
らより高速の桁上げ信号を生成する必要性のみ解決する
もので、合計信号の生成は加速しないはずである。この
手法は、桁上げ生成と合計生成の両方を加速する。
桁上げ信号を使用して次の２の累乗境界の高速および低
速先見／桁上げ信号を両方ともゲートするので、高速経
路と低速経路が加速される。これにより、低速経路より
かなり早く高速経路が到着するのが防止される。したが
って、この設計は、先見論理と桁上げ論理の各段の同期
を維持する。従来の設計では、合計生成のために中間桁
上げ信号を生成する必要性によってキャリー・チェーン
の負荷が生成されずに桁上げ論理を加速するための個別
のユニットが構築されるはずである。これは、加算器か
らより高速の桁上げ信号を生成する必要性のみ解決する
もので、合計信号の生成は加速しないはずである。この
手法は、桁上げ生成と合計生成の両方を加速する。
【００３５】したがって、本発明による加算器は、既知
の桁上げ先見加算器より大幅に少ないＲＣ遅延を有し、
次の先見位置を駆動する高速セルの生成により、ファン
アウトが大幅に低減される。
の桁上げ先見加算器より大幅に少ないＲＣ遅延を有し、
次の先見位置を駆動する高速セルの生成により、ファン
アウトが大幅に低減される。
【００３６】前述の通り、特にＣＬＡ２進加算器に関連
して本発明を説明してきたが、当業者であれば、本発明
は様々な回路で使用することができ、その使用は本発明
の精神および範囲を逸脱しないことが容易に分かるはず
である。
して本発明を説明してきたが、当業者であれば、本発明
は様々な回路で使用することができ、その使用は本発明
の精神および範囲を逸脱しないことが容易に分かるはず
である。
【００３７】図示の実施例について本発明を説明してき
たが、当業者であれば、これらの実施例の変形態様が可
能であり、このような変形態様が本発明の精神および範
囲を逸脱しないことが容易に分かるであろう。従って、
特許請求の範囲の精神および範囲を逸脱せずに、当業者
は数多くの変更を加えることができる。
たが、当業者であれば、これらの実施例の変形態様が可
能であり、このような変形態様が本発明の精神および範
囲を逸脱しないことが容易に分かるであろう。従って、
特許請求の範囲の精神および範囲を逸脱せずに、当業者
は数多くの変更を加えることができる。
【図１】従来の１６ビット２進加算器の第１の実施例を
示すブロック図である。
示すブロック図である。
【図２】従来の１６ビット２進加算器の第２の実施例を
示すブロック図である。
示すブロック図である。
【図３】本発明による１６ビット２進加算器の第１の実
施例を示すブロック図である。
施例を示すブロック図である。
【図４】本発明による１６ビット２進加算器の第２の実
施例を示すブロック図である。
施例を示すブロック図である。
【図５】本発明による１２８ビット２進加算器の一部を
示すブロック図である。
示すブロック図である。
【図６】本発明による１２８ビット２進加算器の一部を
示すブロック図である。
示すブロック図である。
１００ １６ビット桁上げ先見（ＣＬＡ）２進加算器 １２０ 伝播／生成（ＰＧ）セル １４０ 先見（Ｌ）セル １４２ 高速セル １６０ 桁上げ（Ｃ）セル １８０ 合計（Ｓ）セル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−28158（ＪＰ，Ａ) 特開 平１−315824（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50 G06F 17/50
Claims (2)
- 【請求項１】複数の伝播／生成（ＰＧ）セルと、 複数の先見（Ｌ）セルであって、複数のＬセルのそれぞ
れが複数のＰＧセルのうちの関連セルに結合される、複
数の先見（Ｌ）セルと、 複数の桁上げ（Ｃ）セルであって、複数のＣセルのそれ
ぞれが複数のＰＧセルのうちの関連セルに結合され、２
の累乗ビット境界の１つにあるＣセルがそのビット境界
に該Ｃセルのコピーを有し、前記Ｃセルが次の高位のＣ
セルを駆動し、前記コピーが次の２の累乗ビット境界に
あるＣセルを駆動するという構成で、各２の累乗ビット
境界のＣセルがそのコピーを有する、複数の桁上げ
（Ｃ）セルと、 複数の合計（Ｓ）セルであって、複数のＳセルのそれぞ
れが複数のＣセルのうちの関連セルと複数のＰＧセルの
うちの関連セルとに結合される、複数の合計（Ｓ）セル
とを含むことを特徴とする、桁上げ先見（ＣＬＡ）加算
器。 - 【請求項２】複数の伝播／生成（ＰＧ）セルと、 複数の先見（Ｌ）セルであって、複数のＬセルのそれぞ
れが複数のＰＧセルのうちの関連セルに結合され、２の
累乗ビット境界の１つにあるＬセルがそのビット境界に
該Ｌセルのコピーを有し、前記Ｌセルが次の高位のＬセ
ルを駆動し、前記コピーが次の２の累乗ビット境界にあ
るＬセルを駆動するという構成で、各２の累乗ビット境
界のＬセルがそのコピーを有する、複数の先見（Ｌ）セ
ルと、 複数の桁上げ（Ｃ）セルであって、複数のＣセルのそれ
ぞれが複数のＰＧセルのうちの関連セルに結合され、２
の累乗ビット境界の１つにあるＣセルがそのビット境界
に該Ｃセルのコピーを有し、前記Ｃセルが次の高位のＣ
セルを駆動し、前記コピーが次の２の累乗ビット境界に
あるＣセルを駆動するという構成で、各２の累乗ビット
境界のＣセルがそのコピーを有する、複数の桁上げ
（Ｃ）セルと、 複数の合計（Ｓ）セルであって、複数のＳセルのそれぞ
れが複数のＣセルのうちの関連セルと複数のＰＧセルの
うちの関連セルとに結合される、複数の合計（Ｓ）セル
とを含むことを特徴とする、２進桁上げ先見（ＣＬＡ）
加算器。
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|---|---|---|---|
| US32314994A | 1994-10-14 | 1994-10-14 | |
| US323149 | 1994-10-14 |
Publications (2)
| Publication Number | Publication Date |
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| JP3238052B2 true JP3238052B2 (ja) | 2001-12-10 |
Family
ID=23257917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25910695A Expired - Fee Related JP3238052B2 (ja) | 1994-10-14 | 1995-10-05 | 桁上げ先見（ｃｌａ）加算器 |
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|---|---|
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| JP (1) | JP3238052B2 (ja) |
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| CN (1) | CN1126859A (ja) |
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| CA (1) | CA2155379A1 (ja) |
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| GB9817899D0 (en) * | 1998-08-17 | 1998-10-14 | Sgs Thomson Microelectronics | Designing addition circuits |
| US20030069914A1 (en) * | 1998-09-03 | 2003-04-10 | Agilent Technologies | Carry lookahead adder having a reduced fanout architecture |
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|---|---|---|---|---|
| WO1989008294A1 (en) * | 1988-02-29 | 1989-09-08 | Chopp Computer Corporation | Carry generation method and apparatus |
| IT1249833B (it) * | 1990-11-13 | 1995-03-28 | Tong Lung Metal Ind Co Ltd | Serratura a codice meccanico |
| US5278783A (en) * | 1992-10-30 | 1994-01-11 | Digital Equipment Corporation | Fast area-efficient multi-bit binary adder with low fan-out signals |
| US5396435A (en) * | 1993-02-10 | 1995-03-07 | Vlsi Technology, Inc. | Automated circuit design system and method for reducing critical path delay times |
-
1995
- 1995-07-10 TW TW084107129A patent/TW269074B/zh active
- 1995-08-03 CA CA002155379A patent/CA2155379A1/en not_active Abandoned
- 1995-09-22 CN CN95117384A patent/CN1126859A/zh active Pending
- 1995-09-22 EP EP95480133A patent/EP0707262A1/en not_active Withdrawn
- 1995-10-04 BR BR9504270A patent/BR9504270A/pt not_active Application Discontinuation
- 1995-10-05 JP JP25910695A patent/JP3238052B2/ja not_active Expired - Fee Related
- 1995-10-13 KR KR1019950035302A patent/KR960015198A/ko not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08123666A (ja) | 1996-05-17 |
| EP0707262A1 (en) | 1996-04-17 |
| BR9504270A (pt) | 1998-12-22 |
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| CA2155379A1 (en) | 1996-04-15 |
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| CN1126859A (zh) | 1996-07-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |