JP3240163B2

JP3240163B2 - メモリバンク比較器システム

Info

Publication number: JP3240163B2
Application number: JP21981591A
Authority: JP
Inventors: ジェイムズ・マクドナルド
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-08-31
Filing date: 1991-08-30
Publication date: 2001-12-17
Anticipated expiration: 2016-12-17
Also published as: EP0473274B1; DE69132108D1; EP0473274A2; DE69132108T2; ATE191802T1; JPH04245348A; EP0473274A3

Description

【発明の詳細な説明】

【０００１】

【発明の背景】この発明は一般に、複数個のメモリバン
クを組込むメモリシステムで使用するためのメモリバン
ク比較器システムに関する。この発明はさらに特定的
に、複数個のダイナミックランダムアクセスメモリバン
クを含み、サイクルごとにメモリアドレスが有効なアド
レスかどうか、どのメモリバンクがアドレスされている
か、メモリバンクインタリービングは可能かどうか、お
よびどの型のメモリアクセスサイクルが要求されている
かを決定するメモリシステムにおいて使用するためのか
かるシステムに関する。

【０００２】メモリシステムは当該技術分野において周
知である。パーソナルコンピュータ応用におけるよう
に、大量のメモリ空間が要求される応用において、メモ
リシステムは１個より多いメモリバンクを含むことが可
能である。また、ダイナミックランダムアクセスメモリ
はその非常に高いメモリ密度のためにかかる応用におい
て非常に人気がある。

【０００３】１バイトのデータが記憶される典型的なシ
ステムにおいて、各メモリバンクには同一のメモリアド
レス、まず行アドレス、そして列アドレスが設けられ
る。特定のメモリ場所はまず行アドレスストローブ信
号、そして次に適当なメモリバンクに与えられる列スト
ローブ信号の適用で選択される。書込可能化信号は、バ
イトのデータが各バンクに伝えられるとき維持される各
メモリバンクに与えられる。ただ１個のバンクのみが行
および列アドレスを受信するために可能化されるので、
バイトのデータはそれ自体の独特の記憶場所内に記憶さ
れる。

【０００４】この一般メモリアクセス手順に向上が加え
られ、メモリアクセス時間に改良が加えられた。たとえ
ばページングモードが採用され、各サイクルの間に新し
く発生された行ストローブ信号を与える代わりに、行ス
トローブ信号は新しい列アドレスおよび列ストローブ信
号が発生される間維持される。これによりアドレス時間
が削減されかつ有利であると認められた、なぜならデー
タは多数の連結サイクルの間、アクセスされている所与
のメモリバンクとともにバイトに普通は記憶されるから
である。

【０００５】他の向上はインタリーブモードであった。
インタリービングは連続的なバイトのデータを交互のま
たは連続のメモリバンクに記憶する実務である。この実
務はメモリアクセスの速度を高める、なぜならそれは行
アドレスストローブプリチャージの効果を押しとどめる
からである。それゆえに、バイトのデータはメモリバン
クに記憶される一方で、前のメモリバンクのための行ア
ドレスストローブは、完全にプリチャージされかつ次の
バイトのデータがそのメモリバンクにいつでも入ってく
ることを可能にする。

【０００６】前述に加えて、ダイナミックランダムアク
セスメモリは、かかる装置が各タイプをそれぞれ異なっ
た記憶容量に対応させて様々な型に利用できるように改
良されてきた。基本的には３つの異なるダイナミックラ
ンダムアクセスメモリ型があり、それは２５６Ｋｂ型、
１Ｍｂ型、および４Ｍｂ型である。これらの異なるメモ
リ型は記憶サイズを特定の応用に合わせてあつらえたい
と思う、または現存するシステムの記憶サイズを増加さ
せたいと思う最終使用者に柔軟性を与える。残念なが
ら、各メモリ型は異なる型のアクセスサイクルを要求す
る。これは主に各型に対して異なる数のアドレスビット
を要求するためである。たとえば、２５６Ｋｂ型は９行
および９列のアドレスビットを要求し、１Ｍｂ型は１０
行および１０列のアドレスビットを要求し、かつ４Ｍｂ
型は１１行および１１列のアドレスビットを要求する。
また、メモリ型はインタリービングの局面から重要であ
る、なぜならインタリービングは同じ型のメモリバンク
間でのみ可能であるからである。

【０００７】それゆえに、前述から多重バンクメモリシ
ステムはメモリ管理を要求することが理解される。かか
るメモリ管理の１つの重要な局面は、どのバンクがバイ
トのデータを受信するかを決定することである。他の重
要な局面は、もしインタリービングが可能化されるな
ら、インタリービングが可能であるかどうかを決定する
ことである。さらに他の局面は、バイトのデータが適当
なサイクル型の選択を可能化するために記憶されるメモ
リバンクの型を決定することである。最後に、メモリア
ドレスが有効なアドレスかどうか、言換えれば、メモリ
アドレスに対応するメモリバンクのうちの１つに利用可
能な記憶場所があるかどうかを決定できることは重要で
ある。

【０００８】先行技術の１つの不利な点は、かかるシス
テムはシステムが構成されるときにインタリービングの
構成が決定されることを一般に要求することであった。
これはシステムの柔軟性に著しい制限を与え、かつシス
テムが構成された後メモリバンクの交換を許容しない。
またインタリービングサイクル型が決定されるかもしれ
ないが、かかるインタリービングは、たとえばインタリ
ーブされるメモリバンクがいっぱいのときのような所与
の環境下で可能でないことがある。この結果システムが
どこに所与のバイトのデータを記憶すべきかわからない
ことになり得る。

【０００９】

【発明の概要】それゆえに、この発明は複数個のメモリ
バンクを含み、かつメモリアドレスに応答して、もしメ
モリアドレスが有効なアドレスであれば、制御信号を与
える型のメモリシステムにおいて使用するためのメモリ
バンク比較器システムを与える。メモリバンク比較器シ
ステムは、バンク内の記憶場所の最大数に対応する各メ
モリバンクに要因を与えるための要因割当手段、要因を
合計してシステム内の記憶場所の総数に対応する総計を
与えるための加算手段、およびメモリアドレスを総計と
比較して、かつメモリアドレスが総計以下のとき制御信
号を与えるための比較手段を含む。

【００１０】この発明は、複数個の連続して配列された
メモリバンクを含み、かつ記憶されるべきバイトのデー
タに関連したメモリアドレスに応答するメモリシステム
で使用するためのメモリバンク比較器システムをさらに
提供する。システムは、バンク内の記憶場所の最大数に
対応する各メモリバンクに要因を与えるための要因割当
手段と、要因を合計して各メモリバンクに総計を与える
ための加算手段とを含み、各総計はそれぞれのメモリバ
ンク内の記憶場所の最大数＋それぞれのメモリバンクに
先行するメモリバンクの記憶場所の最大数の合計に対応
し、さらにメモリアドレスを各合計と比較して、メモリ
バンクのうちのどれが記憶されるべきバイトのデータの
ための利用可能な記憶場所を有するかを示す出力を与え
る比較手段を含む。システムは、各メモリバンク内の記
憶場所の数に関する情報を与えるための構成手段、およ
び比較手段と構成手段とに応答して、バイトのデータが
記憶されるメモリバンクの中の所与の１個を示し、メモ
リアドレスがメモリバンクのうちの１つ内にあるかどう
か、所与のメモリバンク内の記憶場所の数および所与の
メモリバンクはメモリバンクの他の１個とインタリーブ
されるかどうかを示すための記憶サイクル論理をさらに
含む。

【００１１】新規であると思われるこの発明の特徴は、
前掲の特許請求の範囲において詳細に述べられる。この
発明はその他の目的や利点とともに、添付の図面ととも
に次の説明を参照することによって最もよく理解するこ
とが可能であり、いくつかの図面において類似の参照番
号は同一の要素を示す。

【００１２】

【好ましい実施例の詳細な説明】今図１を参照して、図
１はこの発明を実施するメモリバンク比較器システム１
０を例示する。メモリバンク比較器システム１０は、こ
の好ましい実施例に従って、４個のダイナミックランダ
ムアクセスメモリバンクを含むメモリシステムとともに
使用されるために適用され、メモリアドレスは、各メモ
リアドレスが以前にアクセスされたメモリ記憶場所の数
を表わすような態様で与えられる。

【００１３】メモリバンク比較器システム１０は、ＤＲ
ＡＭバンク型構成レジスタ１２、型レジスタ１４による
バンクオフセット、加算器１６、アドレス比較器２４お
よびサイクル型決定論理２６を一般に含む。加算器１６
は加算器１８、２０および２２を含む。

【００１４】構成レジスタ１２は、メモリバンクで使用
される特定の型のＤＲＡＭメモリバンクを表示する４個
のメモリバンクの各々に、２ビットのデータを記憶する
ように配列される。前述のように、ＤＲＡＭメモリバン
クは２５６Ｋｂ型、１Ｍｂ型または４Ｍｂ型であるかも
しれない。構成レジスタ１２は、８−ビット並列バス２
８を介して、型レジスタ１４によるバンクオフセットに
８個の構成ビットを伝える。レジスタ１４は出力３０、
３２、３４および３６を含む。レジスタ１４はメモリバ
ンク型の各々に要因を割当て、各要因はメモリバンク型
の各々内で記憶場所の最大数に対応する。さらに特定的
に、レジスタ１４は、その出力３０、３２、３４および
３６でそれぞれ第１、第２、第３および第４のメモリバ
ンク内での記憶場所の最大数に関する５−ビット表示を
与える。出力３０、３２、３４および３６で与えられた
５ビットは、メモリバンクの各々内での記憶場所の最大
数を表わす最上位５ビットである。

【００１５】加算器１６は、レジスタ１４によって与え
られた要因を合計して、各メモリバンクに総計および部
分的または中間の合計を与える。総計はメモリシステム
メモリバンク内の記憶場所の総数に対応する。メモリバ
ンクの各々のための部分的または中間の合計は、各それ
ぞれのメモリバンク内の記憶場所の最大数＋それぞれの
メモリバンクに先行するメモリバンクの記憶場所の最大
数の合計に対応する。その目的のために、レジスタ１４
の出力３０は加算器１８の入力３８に結合され、出力３
２は加算器１８の入力４０に結合され、出力３４は加算
器２０の入力４２に結合され、かつ出力３６は加算器２
２の入力４４に結合される。加算器１８の出力４６は加
算器２０の入力４８に結合され、かつ加算器２０の出力
５０は加算器２２の入力５２に結合される。最後に、レ
ジスタ１４の出力３０はまたアドレス比較器２４の入力
５４に結合され、加算器１８の出力４６はアドレス比較
器２４の入力５６に結合され、加算器２０の出力５０は
アドレス比較器２４の入力５８に結合され、かつ加算器
２２の出力６０はアドレス比較器２４の入力６２に結合
される。したがって、アドレス比較器２４の入力５４、
５６および５８には、第１メモリバンク、第２メモリバ
ンクおよび第３メモリバンクに対応する前述の部分的ま
たは中間合計がそれぞれ与えられ、入力６２には第４の
メモリバンクに対応する総計が与えられる。

【００１６】アドレス比較器２４はシステムアドレスバ
ス６６に結合される入力６４をさらに含む。したがっ
て、アドレス比較器２４は入力６４で、各メモリアクセ
スサイクルの間システムアドレスバス６６を介して、メ
モリアドレスを受信する。前述のように、メモリアドレ
スは各メモリアドレスがメモリシステム内で以前に利用
されたメモリ記憶場所の総数を示すように割当てられ
る。アドレス比較器２４はバス６６を介して受信された
メモリアドレスをその入力５４、５６、５８および６２
での合計の各々と比較し、メモリバンクのうちのどれが
記憶されるべきバイトのデータのための利用可能な記憶
場所を有するかを示す中間制御信号をその４−ビットの
出力６８で与える。この好ましい実施例にしたがって、
入力５６、５８および６２での合計は６ビットによって
表わされる。サイクル型決定論理２６はアドレス比較器
２４および構成レジスタ１２に応答して、単一ビット出
力７０でメモリアドレスが有効かどうか、４−ビット出
力７２でどのメモリバンクがアドレスされているかどう
か、３−ビット出力７４でどの型のダイナミックランダ
ムアクセスメモリがアドレスされているかどうか、およ
び−３ビット出力７６でメモリバンクインタリービング
が可能かどうか、かつもし可能なら可能な型のインタリ
ービングを示す。

【００１７】今図２を参照して、図２は図１のサイクル
型決定論理２６をさらに詳細に例示する。サイクル型決
定論理２６はメモリバンクデコーダ８０、メモリバンク
型デコーダ８２、メモリバンク型比較器８４およびデコ
ード論理８６を一般に含む。

【００１８】バンクデコーダ８０はアドレス比較器２４
の４ビット出力６８に結合される４−ビット入力８８を
含む。入力８８での４ビットは、記憶されるべきビット
のデータのための利用可能な記憶場所を有する個々のメ
モリバンクを表わす中間制御信号である。バンクデコー
ダは４つの出力ライン９０、９２、９４および９６をさ
らに含み、それらはサイクル型決定論理２６の出力７２
を形成する。バンクデコーダ８０のための真理値表は、
図で参照番号９８によって示される。真理値表９８によ
って示されるように、もし４アドレス比較器の４−ビッ
トがすべて論理１であれば、ライン９０は論理１を有す
る。もし最初のビットが０でかつ最後の３つが１であれ
ば、ライン９２は論理１を有する。もし最初の２つのビ
ットが０でかつ最後の２つのビットが１であれば、ライ
ン９４は論理１を有し、もし最初の３つのビットが０で
４番目のビットが１であれば、ライン９６は論理１を有
する。もしアドレス比較器の４つのビットすべてが０で
あれば、ライン９０、９２、９４および９６のいずれも
論理１を有しない。結果として、もしメモリアドレスが
アドレス比較器２４の入力５４での第１の合計以下であ
れば、ライン９０上の論理１は第１のメモリバンクがア
ドレスされていることを示す。もしメモリアドレスが入
力５６での合計以下であるが入力５４での合計より大き
ければ、ライン９２上の論理１は第２のメモリバンクが
アドレスされていることを示す。もしメモリアドレスが
入力５８での合計以下であるが、入力５６の合計より大
きければ、ライン９４上の論理１は第３のメモリバンク
がアドレスされていることを示す。もしメモリアドレス
が入力６２での合計以下であるが、入力５８での合計よ
り大きければ、ライン９６上の論理１は第４のメモリバ
ンクがアドレスされていることを示す。最後に、もしメ
モリアドレスが入力６２での合計より大きければ、ライ
ン９０、９２、９４および９６のいずれか上での論理１
の欠乏はアドレスが無効アドレスであることを示す。

【００１９】排他的ＯＲゲート１００は４つの入力を含
み、各入力はライン９０、９２、９４および９６のそれ
ぞれの所与の１つに結合される。もしライン９０、９
２、９４および９６のいずれか１つが論理１を有すれ
ば、排他的ＯＲゲート１００は、サイクル型決定論理２
６の出力７０であるその出力７０で、メモリアドレスは
有効なアドレスであり、かつ記憶されるべきビットのデ
ータのための利用可能な記憶場所がメモリシステム内に
あることを示す論理１を与える。

【００２０】メモリバンク型デコーダ８２は、データビ
ットが記憶されるメモリバンクの型を決定する。メモリ
バンク型デコーダ８２はセレクタ１０２、１０４、１０
６および１０８を含む。セレクタの各々は２−ビット入
力を含み、セレクタ１０２は入力１１０を有し、セレク
タ１０４は入力１１２を有し、セレクタ１０６は入力１
１４を有し、かつセレクタ１０８は入力１１６を有す
る。入力１１０、１１２、１１４および１１６は構成レ
ジスタ１２に結合され、各入力はそれぞれのメモリバン
ク内で使用されるダイナミックランダムアクセスメモリ
の型に関する２−ビット表示を受信する。セレクタ１０
２、１０４、１０６および１０８の各々は、それぞれ可
能化入力１１８、１２０、１２２および１２４をさらに
含み、それらはそれぞれライン９０、９２、９４および
９６に結合される。

【００２１】セレクタ１０２、１０４、１０６および１
０８の各々はまた３つの出力を含み、各出力はダイナミ
ックランダムアクセスメモリ型のそれぞれ異なった１つ
に対応する。対応する出力はサイクル型決定論理２６の
ＤＲＡＭ型出力７４を形成するために結合される。出力
７４は、２５６Ｋｂメモリ型に対応する第１の出力ライ
ン１３０、１Ｍｂメモリ型に対応する出力ライン１３２
および４Ｍｂメモリ型に対応する出力ライン１３４を含
む。バンクデコーダ８０の出力ライン９０、９２、９４
および９６の１つが論理１であるとき、それに対応する
セレクタ１０２、１０４、１０６および１０８は可能化
される。可能化されたセレクタは、２−ビットメモリ型
入力に応答して、２−ビット入力によって示されるメモ
リ型に対応するその出力で論理１を与える。たとえば、
もし出力ライン９２がハイであり、第２のメモリバンク
がアドレスされていることを示していれば、セレクタ１
０４は可能化される。もし２−ビット入力１１２が構成
レジスタからの２−ビット入力を有し、第２のメモリバ
ンクが１Ｍｂメモリ型であることを示していれば、それ
は出力ライン１３２に論理１を与え、それによってアド
レスされているメモリバンクは１Ｍｂメモリ型であるこ
とを示す。この情報は、第２のメモリバンク内で１Ｍｂ
メモリのために適当なアクセスサイクル型を選択するた
めに利用することが可能である。

【００２２】メモリバンク型比較器８４は比較器１４
０、１４２および１４４を含む。比較器の各々は構成レ
ジスタに結合され、それぞれのメモリバンクで使用され
るメモリの型に関する２−ビット表示を受信する。その
目的のために、比較器１４０は第１のメモリバンクでメ
モリの型に関する２−ビット表示を受信するための２−
ビット入力１４６と、どちらの型のメモリが第２のメモ
リバンクにあるかについての２−ビット表示を受信する
ための第２の２−ビット入力１４８とを含む。同様に、
比較器１４２は第３のメモリバンク内のメモリの型に関
する２−ビット表示を受信するための第１の２−ビット
入力１５０と、第４のメモリバンク内のメモリの型の２
−ビット表示を受信するための第２の２−ビット入力１
５２とを含む。比較器１４４は第１、第２、第３および
第４のメモリバンク内でメモリの型に関する２−ビット
表示を受信するための４個の２−ビット入力を含む。

【００２３】上述からわかるように、比較器１４０は第
１および第２のメモリバンクが同じ型であるかどうかを
決定するために配列され、比較器１４２は第３および第
４のメモリバンクが同じ型であるかどうかを決定するた
めに配列され、かつ比較器１４４は４つのメモリバンク
のすべてが同じ型であるかどうかを決定するために配列
される。もし第１および第２のメモリバンクが同じ型で
あれば、比較器１４０はその出力１５４で論理１を与
え、もし第３および第４のメモリバンクが同じ型であれ
ば、比較器１４２はその出力１５６で論理１を与え、か
つもし４つのメモリバンクすべてが同じ型であれば、比
較器１４４はその出力１５８で論理１を与える。比較器
１４０、１４２、および１４４のそれぞれの出力１５
４、１５６および１５８は、デコード論理８６に結合さ
れる。デコード論理８６はまた４−ビット入力１６０で
バンクデコーダ８０の出力ライン９０、９２、９４およ
び９６に結合され、かつ入力１６１でインタリーブ可能
化に結合される。

【００２４】デコード論理は、出力ライン１６２、１６
４および１６６を含むサイクル型決定論理２６の出力７
６をさらに含む。もし両方向のインタリービングが可能
であれば、デコード論理は出力ライン１６４上で論理１
を与える。これは第１および第２メモリバンクがインタ
リーブされるか、または第３および第４のメモリバンク
がインタリーブされることを示す。もしデコード論理が
出力１６６で論理１を与えれば、これは４つのメモリバ
ンクのすべてがインタリーブされることを示す。もしデ
コード論理が出力ライン１６２で論理１を与えれば、こ
れはメモリバンクのいずれもがインタリーブされないこ
とを示す。前述のように、メモリバンクはそれらが同じ
型のメモリを含んでいる場合のみインタリーブされる。
さらに、この好ましい実施例に従って、第１および第２
のメモリバンクがインタリーブされるか、第３および第
４のバンクがインタリーブされるか、または４つのメモ
リバンクのすべてが一緒にインタリーブされるかのいず
れかである。

【００２５】もしインタリービングがシステム構成によ
って可能化されなければ、デコード論理はその入力１６
１で論理０を受信し、その出力１６２で論理１を与え
る。もしインタリービングが可能化されれば、デコード
論理はメモリバンク型比較器８４に応答して、両方向ま
はた４方向のインタリービングのどちらが可能であるか
を決定する。たとえば、もしバンクデコーダの出力ライ
ン９０が第１のメモリバンクがアドレスされていること
を示す論理１であれば、かつもし比較器１４０が第１お
よび第２のメモリバンクは同じ型であることを決定すれ
ば、デコード論理は出力１６４で両方向のインタリービ
ングが可能であることを示す論理１を与える。もしこの
場合に、比較器１４４が４つのメモリバンクのすべてが
同じ型のメモリを含むと決定すれば、比較器１４４は出
力１６６で４方向のインタリービングが可能であること
を示す論理１を与える。

【００２６】それゆえに、前述から、この発明はメモリ
バンク比較器システムを提供することがわかり、それは
メモリアドレスが有効なアドレスかどうか、どのメモリ
バンクがアドレスされているか、どの型のメモリバンク
がアドレスされているか、かつインタリービングが可能
であるかどうかを決定するためにサイクルごとに動作す
る。この発明のメモリバンク比較器システムは、メモリ
バンクの各々のために合計を発生するので、サイクルご
とにかかる決定をすることが可能である。結果として、
インタリービングサイクル型はシステムが構成されると
き設定される必要はないし、メモリシステムは空のメモ
リバンクとともにでさえ動作可能である。さらに、この
発明のメモリバンク比較器システムは、直線状の態様で
アドレスを割当て、より低いアドレスはより低い数字の
バンクに割当てられる。

【００２７】この発明の特定の実施例が示されかつ説明
されてきたが、修正を行なうことが可能であり、それゆ
えにこの発明の真の精神および範囲内にあるすべてのか
かる変更および修正が前掲の特許請求の範囲でカバーさ
れるものとする。

【図面の簡単な説明】

【図１】この発明を実施するメモリバンク比較器システ
ムのブロック図である。

【図２】図１のサイクル型決定論理の詳細なブロック図
である。

【符号の説明】

１０メモリバンク比較器システム１２ＤＲＡＭバンク型構成レジスタ１４型レジスタによるバンクオフセット１６加算器２４アドレス比較器２６サイクル型決定論理

フロントページの続き (56)参考文献特開昭58−127259（ＪＰ，Ａ) 特開昭61−127056（ＪＰ，Ａ) 特開昭59−188768（ＪＰ，Ａ) 特開昭56−54561（ＪＰ，Ａ) 特開昭55−70983（ＪＰ，Ａ) 実開昭56−145299（ＪＰ，Ｕ) 国際公開90／4576（ＷＯ，Ａ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G11C 8/00

Claims

(57)【特許請求の範囲】

【請求項１】複数個の連続して順序づけられたメモリ
バンクを含むメモリシステムで使用するためのメモリバ
ンク比較器システムであって、各前記メモリバンクは所
与の記憶容量を有し、前記メモリバンク比較器システム
はメモリアクセスアドレスに応答し、前記メモリバンク
比較器システムは前記メモリバンクの各々の記憶容量を
表わす構成データを与えるための構成手段と、前記構成データに応答して、複数個の累積記憶容量信号
を与えるための手段とを含み、前記累積記憶容量信号の
各々は前記メモリバンクのうちの１つに対応し、前記メ
モリバンクのうちのその対応する１つの総記憶容量と先
行する順序づけられたメモリバンクの記憶容量とを表わ
すデータを含み、前記システムはさらに前記メモリアク
セスアドレスを前記累積記憶容量と比較して一組の中間
制御信号を与えるための比較手段と、出力を有し、前記一連の中間制御信号に応答して、選択
されたバンク信号を前記出力において与えるための第１
のデコーダ手段とを含み、選択されたバンク信号は前記
メモリアクセスアドレスによりアクセスされるメモリバ
ンクを示しており、前記システムはさらに第２の出力を
有し、前記選択されたバンク信号および前記構成データ
に応答して、前記第２の出力において、前記メモリアク
セスアドレスによってアクセスされるメモリバンクの記
憶容量を示す選択されたバンク容量制御信号を与えるた
めの第２のデコーダ手段と、前記構成データに応答して、前記メモリバンクのうちの
２個または３個以上が同じ記憶容量を有するかどうかを
決定するためのメモリバンク記憶容量比較手段と、前記選択されたバンク信号および前記メモリバンク記憶
容量比較手段に応答して、前記メモリアクセスアドレス
によってアクセスされるメモリバンクのためのインタリ
ーブファクタを表わすインタリーブ制御信号を発生する
ための第３のデコーダ手段とを含む、メモリバンク比較
器システム。
【請求項２】前記選択されたバンク信号に応答して、
前記メモリバンクのうちのいずれか１つが前記メモリア
クセスアドレスによってアクセスされたかどうかを示す
有効信号を発生するための手段をさらに含む、請求項１
に記載のシステム。
【請求項３】前記メモリバンクは第１、第２、第３お
よび第４のメモリバンクを含み、前記メモリバンク記憶
容量比較手段は、前記第１および第２のメモリバンクが
同じ記憶容量を有するかどうかを決定し、前記第３およ
び第４のメモリバンクが同じ記憶容量を有するかどうか
を決定し、前記第１、第２、第３および第４のメモリバ
ンクが同じ記憶容量を有するかどうかを決定する、請求
項１に記載のシステム。
【請求項４】選択されたバンク信号は複数個の可能化
信号を含み、前記複数個の可能化信号の各々の１つは前
記メモリバンクのうちの１つに対応しており、前記第１
のデコーダ手段は前記アクセスアドレスによってアクセ
スされるメモリバンクに対応する前記複数個の可能化信
号のうちの１つを可能化する、請求項１に記載のシステ
ム。
【請求項５】前記第２のデコーダ手段は複数個のセレ
クタを含み、前記複数個のセレクタの各々は信号入力、
信号出力および可能化入力を有し、前記メモリバンクの
うちの１つに対応しており、前記セレクタの各々はその
信号入力においてそのそれぞれのメモリバンクの容量を
表わす構成データを受信し、可能化信号がその可能化入
力に印加されるとその信号出力においてそのそれぞれの
メモリバンクの容量を表わす構成データを発生する、請
求項４に記載のシステム。
【請求項６】前記複数個の可能化信号の各々の１つ
は、そのそれぞれのメモリバンクに対応する前記複数個
のセレクタのうちの１つの可能化入力に印加される、請
求項５に記載のシステム。
【請求項７】前記中間制御信号は複数個のビットを含
み、前記複数個のビットの各々は前記メモリバンクのう
ちの１つに対応し、前記複数個のビットのうちの、前記
メモリバンクの所与の１つに対応するビットは、アクセ
スアドレスが前記メモリバンクのうちの前記所与の１つ
の最高アドレスと等しいかまたはこれより小さい場合に
可能化される、請求項１に記載のシステム。
【請求項８】複数個の連続して順序づけられたメモリ
バンクを含むメモリシステムで使用するためのメモリバ
ンク比較器システムであって、各前記メモリバンクは所
与の記憶容量を有し、前記メモリバンク比較器システム
はメモリアクセスアドレスに応答し、前記メモリバンク
比較器システムは、複数個の構成レジスタを含み、前記複数個の構成レジス
タの各々の１つは前記メモリバンクのうちの１つに対応
し、前記メモリバンクのうちのその対応する１つの記憶
容量を示す構成データを含んでおり、前記システムはさ
らに前記複数個の構成レジスタに結合され、前記複数個
の構成レジスタに含まれる構成データに応答する複数個
の累積記憶容量信号を発生するための加算手段を含み、
前記累積記憶容量信号の各々は前記メモリバンクのうち
の１つに対応し、前記メモリバンクのうちのその対応す
る１つの総記憶容量と先行する順序づけられたメモリバ
ンクの記憶容量とを表わすデータを含んでおり、前記シ
ステムはさらに前記複数個の累積記憶容量信号および前
記アクセスアドレスを受信し、それに応答して複数個の
中間制御信号を発生するように配置されるアドレス比較
器と、複数個の出力を有するバンクデコーダとを含み、
前記複数個の出力の各々は前記メモリバンクのうちの１
つに対応し、前記バンクデコーダは前記複数個の中間制
御信号を受信し、それに応答して前記複数個の出力のう
ちのアクセスアドレスによってアクセスされるメモリバ
ンクに対応する出力において可能化信号を発生するよう
に配置され、前記システムはさらに複数個のセレクタを
含み、前記複数個のセレクタの各々は信号入力、可能化
入力および信号出力を有し、前記複数個のセレクタの各
々の信号入力は前記複数個の構成レジスタのうちの１つ
に結合されており、前記複数個のセレクタの各々の可能
化入力は前記バンクデコーダの前記複数個の出力のうち
の１つに結合され、それによって前記出力のうちの１つ
において前記バンクデコーダによって可能化信号が発生
する際に、可能化されたバンクデコーダ出力に結合され
るセレクタはアクセスアドレスによってアクセスされる
メモリバンクの記憶容量を示す信号をその信号出力にお
いて発生し、前記システムはさらに前記構成レジスタに
結合される容量比較手段を含み、前記容量比較手段は前
記構成データに応答して、前記メモリバンクのうちの２
個または３個以上が同じ記憶容量を有するかどうかを決
定し、前記システムはさらに前記容量比較手段と前記バ
ンクデコーダの出力とに結合されるデコード論理を含
み、前記デコード論理は前記バンクデコーダおよび前記
メモリバンク記憶容量比較手段の前記出力において発生
する可能化信号に応答して、前記メモリアクセスアドレ
スによってアクセスされるメモリバンクのためのインタ
リーブファクタを表わすインタリーブ制御信号を発生す
る、メモリバンク比較器システム。