JP3249403B2 - メモリ制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ制御回路に関
し、特にたとえば複数の映像信号のそれぞれを所定のメ
モリ領域に書き込む、メモリ制御回路に関する。

【０００２】

【従来の技術】図１８に示す従来のこの種のメモリ制御
回路１では、同期信号発生回路２が同期分離回路３ａ〜
３ｃから出力された垂直同期信号とタイミングジェネレ
ータ４から出力されたセレクト信号に基づいて書込開始
信号を生成する。信号発生回路２は具体的には図１９の
ように構成され、入力された垂直同期信号のそれぞれが
セレクタ２ａおよび２ｂでセレクト信号に従って選択さ
れる。ＶＤカウンタ２ｃおよび２ｄはセレクタ２ａおよ
び２ｂから出力された垂直同期信号によってリセットさ
れるとともに、システムクロックによってインクリメン
トされる。このようにして生成されたカウント値は書込
開始信号発生回路２ｅおよび２ｆに与えられ、それぞれ
のカウント値に従って書込開始信号が生成される。すな
わち、書込開始信号はセレクタ２ａおよび２ｂから出力
された垂直同期信号の立ち下がりから所定時間経過後に
出力される。

【０００３】マイコン５は２つのプロセサ（図示せず）
を含み、それぞれが個別に書込開始信号および書込タイ
ミング信号を受け、書込タイミング信号が与えられてか
ら最初の書込開始信号に従ってＶＲＡＭ６ａおよび６ｂ
のそれぞれにライトイネーブル信号およびアドレス信号
を与える。このようにして、セレクタ７から出力されフ
ィルタ８ａで一部が間引かれた映像信号ＸおよびＺがＶ
ＲＡＭ６ａの所定のメモリ領域に書き込まれ、セレクタ
７から出力されフィルタ８ｂで一部が間引かれた映像信
号ＹおよびＡがＶＲＡＭ６ｂの所定のメモリ領域に書き
込まれていた。

【０００４】

【発明が解決しようとする課題】しかし、このような従
来技術では、タイミングジェネレータ４から出力される
セレクト信号のタイミングによっては映像信号をＶＲＡ
Ｍ６ａおよび６ｂに適切に書き込むことができない恐れ
があった。すなわち、上述のように書込開始信号発生回
路２ｅおよび２ｆは、セレクタ２ａおよび２ｂから出力
された垂直同期信号の立ち下がり時点を基準として書込
開始信号を生成するが、たとえばセレクタ２ａが図２０
（Ｂ）に示すように、映像信号Ｘに含まれる垂直同期信
号が入力されている途中でその垂直同期信号を選択した
場合、その垂直同期信号は誤ったタイミングで立ち下が
ってしまい、図２０（Ｃ）に示すように書込開始信号が
誤ったタイミングで出力されてしまう。また、図２０
（Ｂ）および（Ｃ）からわかるように、映像信号Ｘの書
込開始信号は映像信号Ｚに含まれる最後の垂直同期信号
の立ち下がりを基準に生成されてしまう。

【０００５】このため、図２０（Ｅ）に示すように、誤
ったタイミングで書込信号すなわちライトイネーブル信
号およびアドレス信号が出力されてしまい、ＶＲＡＭ６
ａの所定のメモリ領域には図２１（Ａ）および図２２
（Ａ）ではなく、図２１（Ｂ）および図２２（Ｂ）に示
すように映像信号が書き込まれていた。それゆえに、こ
の発明の主たる目的は、映像信号を所定のメモリ領域に
適切に書き込むことができる。メモリ制御回路を提供す
ることである。

【０００６】

【課題を解決するための手段】第１の発明は、第１所定
期間毎に切り換わる複数の映像信号を、その映像信号に
含まれる垂直同期信号に応答して出力される書込開始信
号に従って、第１所定期間に１回所定のメモリ領域に書
き込むメモリ制御回路において、映像信号の切り換わり
時点から少なくとも垂直同期信号に相当する第２所定期
間、書込開始信号の出力を禁止する禁止手段を備えるこ
とを特徴とする、メモリ制御回路である。

【０００７】第２の発明は、第１選択手段によって所定
期間毎に選択された複数の映像信号のそれぞれを書込開
始信号に従って所定のメモリ領域に書き込むメモリ制御
回路において、クロックによってインクリメントされ複
数の映像信号のそれぞれに含まれる垂直同期信号によっ
てリセットされる複数のカウンタ、第１選択手段に同期
して複数のカウンタのカウント値のそれぞれを選択する
第２選択手段、および選択されたカウント値に応じて書
込開始信号を生成する書込開始信号生成手段を備えるこ
とを特徴とする、メモリ制御回路である。

【０００８】

【作用】第１の発明では、書込開始信号の出力が、禁止
手段によって映像信号の切り換わり時点から少なくとも
垂直同期信号に相当する第２所定期間禁止される。した
がって、映像信号は第２所定期間が経過した後に出力さ
れる書込開始信号に従って所定のメモリ領域に書き込ま
れる。

【０００９】なお、禁止手段はたとえば第２所定期間に
生成されるゲート信号に従って書込開始信号にゲートを
かける。これによって、完全な形で得られた垂直同期信
号に応答して書込開始信号が出力されたとき、すなわち
適切なタイミングで書込開始信号が出力されたときに、
その書込開始信号に従って映像信号が所定のメモリ領域
に書き込まれる。

【００１０】第２の発明では、複数の映像信号のそれぞ
れに含まれる垂直同期信号によって、その複数の映像信
号に対応する複数のカウンタがリセットされ、クロック
によってその複数のカウンタがインクリメントされる。
それぞれのカウンタのカウント値は、複数の映像信号を
所定期間毎に選択する第１選択手段に同期して第２選択
手段によって選択され、選択されたカウント値に応じて
書込開始信号生成手段が書込開始信号を生成する。この
書込開始信号に従って、第１選択手段からの映像信号が
所定のメモリ領域に書き込まれる。すなわち、書込開始
信号は、適切なタイミングでレベルが変化する垂直同期
信号によってリセットされるカウンタのカウント値に応
じて生成され、その書込開始信号に従って映像信号が所
定のメモリ領域に書き込まれる。

【００１１】

【発明の効果】第１の発明によれば、第２所定期間に書
込開始信号の出力を禁止するようにしたため、誤ったタ
イミングで書込開始信号が出力されることがなく、映像
信号を適切に所定のメモリ領域に書き込むことができ
る。第２の発明によれば、第２選択手段の前段に複数の
カウンタを設けることによって、書込開始信号は常に適
切なタイミングで生成されるため、映像信号を適切に所
定のメモリ領域に書き込むことができる。

【００１２】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【００１３】

【実施例】図１を参照して、この実施例のメモリ制御回
路１０は端子Ｃ１〜Ｃ４のそれぞれから入力された映像
信号Ｘ，Ｙ，ＺおよびＡを受けるセレクタ１２ａ〜１２
ｃを含む。それぞれのセレクタ１２ａ〜１２ｃは、タイ
ミングジェネレータ１４から出力された図８（Ａ）〜
（Ｃ）および図９（Ａ）〜（Ｃ）に示すような第１セレ
クト信号〜第３セレクト信号に従って、映像信号Ｘ〜Ａ
のいずれかを選択する。すなわち、第１セレクト信号〜
第３セレクト信号のそれぞれは２ビットのデータをもつ
信号であり、そのデータ値が“００”を示すときセレク
タ１２ａ〜１２ｃは映像信号Ｘを選択する。また、その
データ値が“０１”であるとき、セレクタ１２ａ〜１２
ｃは映像信号Ｙを選択する。さらに、そのデータ値が
“１０”を示すとき、セレクタ１２ａ〜１２ｃは映像信
号Ｚを選択する。さらにまた、そのデータ値が“１１”
を示すとき、セレクタ１２ａ〜１２ｃは映像信号Ａを選
択する。

【００１４】図８（Ａ）〜（Ｃ）および図９（Ａ）〜
（Ｃ）からわかるように、第１セレクト信号〜第３セレ
クト信号は、３フィールド毎にデータ値がディクリメン
トされかつ互いに位相が４フィールドずれている信号で
あるため、セレクタ１２ａからは図８（Ｄ）および図９
（Ｄ）に示すように時分割多重された映像信号が出力さ
れ、セレクタ１２ｂからは図８（Ｆ）および図９（Ｆ）
に示すように時分割多重された映像信号が出力され、そ
してセレクタ１２ｃからは図８（Ｈ）および図９（Ｈ）
に示すように時分割多重された映像信号が出力され、そ
れぞれの映像信号がセレクタ回路１６に与えられる。

【００１５】セレクタ回路１６は３入力１出力のセレク
タ１６ａおよび１６ｂを含む回路であり、セレクタ１６
ａは、タイミングジェネレータ１４からの第４セレクト
信号に従ってセレクタ１２ａ〜１２ｃから出力された映
像信号のいずれかを選択し、セレクタ１６ｂは、タイミ
ングジェネレータ１４からの第５セレクト信号に従って
セレクタ１２ａ〜１２ｃから出力された映像信号のいず
れかを選択する。

【００１６】具体的には、第４セレクト信号は図８
（Ｊ）に示すように２フィールド毎に２ビットのデータ
値を“１０”，“０１”および“００”の間で切り換え
る信号であり、セレクタ１６ａは、そのデータ値が“０
０”のときセレクタ１２ａからの映像信号を選択し、そ
のデータ値が“０１”のときセレクタ１２ｂからの映像
信号を選択し、そしてそのデータ値が“１０”のときセ
レクタ１２ｃからの映像信号を選択する。したがって、
セレクタ１６ａからは、図８（Ｋ）に示すように映像信
号ＸおよびＺが、第１所定期間としての２フィールド毎
に交互に切り換えられて出力される。第５セレクト信号
もまた、図９（Ｊ）に示すように２フィールド毎に２ビ
ットのデータ値が“１０”，“０１”および“００”の
間で切り換えられる信号であるが、図９（Ｊ）に示すよ
うに第４セレクト信号に対して位相が３フィールド遅れ
ている。したがって、セレクタ１６ｂもまたセレクタ１
６ａと同様に出力を切り換えるが、セレクタ１６ｂから
は図９（Ｋ）に示すように、映像信号ＹおよびＡが第１
所定期間としての２フィールド毎に切り換えられて出力
される。

【００１７】セレクタ１６ａから出力された映像信号Ｘ
およびＺはＡ／Ｄ変換器２２ａでディジタルデータに変
換された後、フィルタ２４ａで水平方向において１画素
おきに間引かれる。その後、フィルタ２４ａからの映像
信号ＸおよびＺが、マイコン２８から出力されたライト
イネーブル信号およびアドレス信号によって、ＶＲＡＭ
２６ａの所定のメモリ領域に書き込まれる。ＶＲＡＭ２
６ａには図２（Ａ）に示すようにメモリ領域ｘおよびｚ
が形成されており、それぞれが３６０ドット×２２４ラ
インに相当するメモリ容量をもつ。フィルタ２４ａから
出力された映像信号ＸおよびＺは、ライトイネーブル信
号およびアドレス信号によって、メモリ領域ｘおよびｚ
のそれぞれに書き込まれる。

【００１８】また、セレクタ１６ｂから出力された映像
信号ＹおよびＡは、Ａ／Ｄ変換器２２ｂでディジタルデ
ータに変換された後、フィルタ２４ｂで水平方向におい
て１画素おきに間引かれる。そして、フィルタ２４ｂか
らの映像信号ＹおよびＡが、マイコン２８からのライト
イネーブル信号およびアドレス信号に従って、ＶＲＡＭ
２６ｂに図２（Ｂ）に示すように形成されたメモリ領域
ｙおよびａに書き込まれる。なお、メモリ領域ｙおよび
ａもまた、ＶＲＡＭ２６ａと同様に３６０ドット×２２
４ラインのメモリ容量をもつ。

【００１９】ＶＲＡＭ２６ａおよび２６ｂに格納された
映像信号Ｘ〜Ａは、マイコン２８とは異なるマイコン
（図示せず）によってインタレース方式で読み出され、
マルチプレクサ３０で多重される。そして、多重された
映像信号がＤ／Ａ変換器３２でアナログ信号に変換さ
れ、端子Ｃ５から出力される。セレクタ１２ａ〜１２ｃ
から出力された映像信号に含まれる垂直同期信号および
水平同期信号は、同期分離回路１８ａ〜１８ｃで分離さ
れ、信号発生回路２０に与えられる。したがって、同期
分離回路１８ａからは図８（Ｅ）および図９（Ｅ）に示
す垂直同期信号が入力され、同期分離回路１８ｂからは
図８（Ｇ）および図９（Ｇ）に示す垂直同期信号が入力
され、そして同期分離回路１８ｃからは図８（Ｉ）およ
び図９（Ｉ）に示す垂直同期信号が入力される。信号発
生回路２０にはまた、図８（Ｊ）に示す第４セレクト信
号，図９（Ｊ）に示す第５セレクト信号，図８（Ｍ）お
よび図９（Ｍ）に示す書込タイミング信号が与えられ、
信号発生回路２０はこれらの信号に基づいて図８（Ｌ）
および図９（Ｌ）に示す書込開始信号を生成する。マイ
コン２８はこの書込開始信号とタイミングジェネレータ
１４からの書込タイミング信号とを受け、書込タイミン
グ信号に続いて最初に与えられる書込開始信号に応答し
て、図８（Ｎ）および図９（Ｎ）に示すようなライトイ
ネーブル信号と図８（Ｋ）および図９（Ｋ）に示すかつ
映像信号Ｘ〜Ａをメモリ領域ｘ〜ａに書き込むためのア
ドレス信号を生成する。

【００２０】図３を参照して、同期分離回路１８ａ〜１
８ｃから入力された垂直同期信号はセレクタ３４ａに与
えられ、第４セレクト信号に従っていずれかの垂直同期
信号が選択される。選択された垂直同期信号は、水平同
期信号に同期したシステムクロックによってインクリメ
ントされるＶＤカウンタ３８ａのリセット端子に与えら
れる。このため、ＶＤカウンタ３８ａは垂直同期信号の
立ち下がりによってリセットされる。書込開始信号発生
回路４０ａはＶＤカウンタ３８ａのカウント値が“４”
および“５”をとるときに書込開始信号を発生する。こ
のため、セレクタ３４ａが、たとえば映像信号Ｘに含ま
れる垂直同期信号が入力されている途中でその垂直同期
信号を選択したときは、セレクタ３４ａからは図１０
（Ｂ）に示すように一部が欠落した垂直同期信号が出力
されてしまう。したがって、ＶＤカウンタ３８ａは図１
０（Ｃ）に示すように誤ったタイミングでリセットさ
れ、書込開始信号発生回路４０ａからは誤ったタイミン
グで書込開始信号が出力されてしまう。このような書込
開始信号が信号発生回路２０から出力されるのを禁止す
るために、この実施例では禁止手段としてＯＲ回路４８
ａおよびゲート信号作成回路４６ａを設け、ゲート信号
生成回路４６ａによって生成されるかつ図１０（Ｆ）に
示すようなゲート信号によって、誤った書込開始信号に
ゲートをかけるようにしている。

【００２１】具体的に説明すると、セレクタ３６ａが同
期分離回路１８ａ〜１８ｃからの水平同期信号のいずれ
かを第４セレクト信号に従って選択し、ＡＮＤ回路４２
ａが選択された水平同期信号にゲート信号によってＡＮ
Ｄ処理をかける。カウンタ４４ａは、ＡＮＤ回路４２ａ
からのＡＮＤ信号がハイレベルとなるときシステムクロ
ックに従ってインクリメントされ、図１０（Ｅ）に示す
ように映像信号の切り換わりのタイミングで出力される
書込タイミング信号によってリセットされる。このカウ
ンタ４４ａは“１０”までインクリメントされるとイン
クリメントを中止し、リセットされない限りそのカウン
ト値（“１０”を維持するカウンタであり、ゲート信号
生成回路４６ａはそのカウント値が“０”〜“９”をと
るときゲート信号をハイレベルとし、カウント値が“１
０”になるとゲート信号をローレベルとする。

【００２２】したがって、ゲート信号はセレクタ１６ａ
から出力される映像信号の切り換わり時点から、垂直同
期信号期間に相当する１０ライン期間ハイレベルとな
り、この期間に出力される書込開始信号にゲートがかけ
られる。したがって、ＯＲ回路４８ａからは、図１０
（Ｇ）に示すように、完全な波形をもつ垂直同期信号の
立ち下がりを基準として生成された書込開始信号が出力
される。なお、書込開始信号は垂直同期信号期間が経過
した後に生成されるのが望ましい。なぜならば、垂直同
期信号期間が経過する前に、すなわち、たとえばＶＤカ
ウンタ３８ａのカウント値が“１”および“２”をとる
期間に書込開始信号を生成するようにすると、映像信号
の切り換わり後１０ライン期間書込開始信号の出力が禁
止されることによって、垂直同期信号が完全な形で得ら
れたときでも、それに基づく書込開始信号にゲートがか
けられてしまうからである。

【００２３】セレクタ１６ｂから出力された映像信号Ｙ
およびＡの書込に供する書込開始信号は、セレクタ３４
ｂ〜ＯＲ回路４８ｂによって生成されるが、これらの回
路の構成は上述のセレクタ３４ａ〜ＯＲ回路４８ａと同
様であるため、参照番号に付された“ａ”を“ｂ”に置
き換えることによって重複した説明を省略する。マイコ
ン２８は２つのプロセサ２８ａおよび２８ｂを含み、プ
ロセサ２８ａがセレクタ１６ａから出力される映像信号
ＸおよびＺに対応する書込開始信号および書込タイミン
グ信号を、図４および図５に示すフロー図に従って処理
する。また、プロセサ２８ｂは、セレクタ１６ｂから出
力される映像信号ＹおよびＡに対応する書込開始信号お
よび書込タイミング信号を図６および図７に示すフロー
図に従って処理する。

【００２４】具体的には、プロセサ２８ａはまずステッ
プＳ１で図８（Ｍ）に示す書込タイミング信号が立ち上
がったかどうかを判断し、“ＹＥＳ”であれば、ステッ
プＳ３，Ｓ５およびＳ７で図８（Ｊ）に示す第４セレク
ト信号のデータ値を判別する。そして、そのデータ値が
“００”であれば、ステップＳ９でこのときの第１セレ
クト信号のデータ値をメモリし、第４セレクト信号のデ
ータ値が“０１”であれば、ステップＳ１１で第２セレ
クト信号のデータ値をメモリし、そして第４セレクト信
号のデータ値が“１０”であれば、ステップＳ１３で第
３セレクト信号のデータ値をメモリする。このような処
理をするのは、第４セレクト信号のデータ値と映像信号
ＸおよびＺとが対応しない一方で、第１セレクト信号〜
第３セレクト信号のデータ値と映像信号ＸおよびＺとは
対応関係にあり、メモリデータが“００”のときＶＲＡ
Ｍ２６ａには映像信号Ｘが入力され、メモリデータが
“１０”であるときＶＲＡＭ２６ａには映像信号Ｚが入
力されるからである。

【００２５】したがって、プロセサ２８ａはステップＳ
１５およびＳ１７でメモリデータのデータ値を判別す
る。そして、データ値が“００”であれば、ステップＳ
１９でＶＲＡＭ２６ａの書込開始アドレスを（カラム，
ロウ）＝（０，０）に設定し、データ値が“１０”であ
れば、書込開始アドレスを（カラム，ロウ）＝（２２
４，０）に設定する。その後、ステップＳ２３で図８
（Ｌ）に示す書込開始信号が立ち上がったかどうか判断
し、“ＮＯ”であればステップＳ３に戻るが、“ＹＥ
Ｓ”であれば、ステップＳ２５でライトイネーブル信号
を立ち上げるとともに、ステップＳ２７で書込開始アド
レスを基準とする２２４ライン×３６０ドットのメモリ
領域のアドレス信号を出力する。そして、アドレス信号
の出力が完了すると、ステップＳ２９でライトイネーブ
ル信号を立ち下げ、ステップＳ１に戻る。

【００２６】このようにプロセサ２８ａが処理すること
によって、書込タイミング信号に続いて最初の出力され
る書込開始信号に応答してライトイネーブル信号および
アドレス信号が２フィールド期間に１回だけ出力され、
これによって映像信号ＸおよびＺがＶＲＡＭ２６ａのメ
モリ領域ｘおよびｚに書き込まれる。なお、プロセサ２
８ｂは映像信号ＹおよびＡに対応する書込開始信号およ
び書込タイミング信号を受けて図６および図７に示すフ
ロー図を処理するが、この処理はステップＳ３′，Ｓ
５′およびＳ７′で第５セレクト信号のデータ値を判別
するとともに、ステップＳ１５′およびＳ１７′でメモ
リデータのデータ値が“０１”および“１１”のいずれ
であるかを判別する点を除き、図４および図５に示すフ
ロー図と同様であるため、重複した説明を省略する。プ
ロセサ２８ｂがこの処理を行うことによって、ライトイ
ネーブル信号およびアドレス信号が適切なタイミングで
出力され、映像信号ＹおよびＡはＶＲＡＭ２６ｂのメモ
リ領域ｙおよびａに適切に書き込まれる。したがって、
ＶＲＡＭ２６ａおよび２６ｂには図１１（Ａ）および
（Ｂ）に示すような映像信号が書き込まれる。

【００２７】この実施例によれば、書込タイミング信号
が立ち上がりから１０ライン期間、すなわち垂直同期信
号に相当する期間、書込開始信号の出力を禁止するよう
にしたため、書込開始信号は次に入力される完全な形の
垂直同期信号に応答して出力される。このため、ライト
イネーブル信号およびアドレス信号は適切なタイミング
でマイコン２６から出力され、映像信号Ｘ〜ＡをＶＲＡ
Ｍ２６ａおよび２６ｂのメモリ領域ｘ〜ａに適切に書き
込むことができる。

【００２８】なお、この実施例では垂直同期信号の立ち
上がり時点を基準として書込開始信号を生成するように
したが、垂直同期信号の立ち上がりに応答して書込開始
信号を生成するようにしてもよいことはもちろんであ
る。また、ゲート信号を垂直同期信号に相当する期間出
力するようにしたが、誤った書込開始信号の出力を確実
に禁止するために、それより長い期間ゲート信号を出力
するようにしてもよい。

【００２９】しかし、上述の実施例では、図３からわか
るように、信号発生回路２０の規模が従来に比べて大き
くなるという問題が生じる。そこで、斯かる点を解決す
る新たな実施例を以下に説明する。図１２を参照して、
他の実施例のメモリ制御回路１０は、同期分離回路１８
ａ′〜１８ｃ′が垂直同期信号のみを分離するととも
に、信号発生回路２０′が図１３に示すように構成され
る点を除き、図１に示すメモリ制御回路１０と同様であ
るため、異なる点についてのみ説明することによって、
重複した説明を省略する。

【００３０】セレクタ１２ａからは図１４（Ａ）〜図１
７（Ａ）に示す映像信号が出力されるため、同期分離回
路１８ａ′からは図１４（Ｂ）〜図１７（Ｂ）に示す垂
直同期信号が出力される。また、セレクタ１２ｂからは
図１４（Ｄ）〜図１７（Ｄ）に示す映像信号が出力され
るため、同期分離回路１８ｂ′からは図１４（Ｅ）〜図
１７（Ｅ）に示す垂直同期信号が出力される。さらに、
セレクタ１２ｃからは図１４（Ｇ）〜図１７（Ｇ）に示
す映像信号が出力されるため、同期分離回路１８ｃ′か
らは図１４（Ｈ）〜図１７（Ｈ）に示す垂直同期信号が
出力される。図１３に示すＶＤカウンタ５０ａ〜５０ｃ
は水平同期信号に同期したシステムクロックによってイ
ンクリメントされるとともに、同期分離回路１８ａ′〜
１８ｃ′からの垂直同期信号によってリセットされる。
このため、ＶＤカウンタ５０ａのカウント値は、図１４
（Ｃ）〜図１７（Ｃ）に示すように変化する。また、Ｖ
Ｄカウンタ５０ｂは図１４（Ｆ）〜図１７（Ｆ）に示す
ようにインクリメントされる。さらに、ＶＤカウンタ５
０ｃのカウント値は、図１４（Ｉ）〜図１７（Ｉ）に示
すようにインクリメントされる。

【００３１】ＶＤカウンタ５０ａ〜５０ｃのそれぞれの
カウント値はセレクタ５２ａおよび５２ｂに与えられ
る。第２選択手段としてのセレクタ５２ａは図１４
（Ｊ）および図１５（Ｊ）に示す第４セレクト信号に従
っていずれかのカウント値を選択する。すなわち、第４
セレクト信号のデータ値が“００”のときＶＤカウンタ
５０ａから出力されたカウント値を選択し、そのデータ
値が“０１”のときＶＤカウンタ５０ｂから出力された
カウント値を選択し、そしてそのデータ値が“１０”の
ときＶＤカウンタ５０ｃから出力されたカウント値を選
択する。したがって、セレクタ５２ａからは図１４
（Ｌ）および図１５（Ｌ）に示すカウント値が出力され
る。

【００３２】一方、他の第２選択手段としてのセレクタ
５２ｂは図１６（Ｊ）および図１７（Ｊ）に示す第５セ
レクト信号に従って、ＶＤカウンタ５０ａ〜５０ｃから
出力されたカウント値のいずれかを選択する。すなわ
ち、セレクタ５２ａと同様に、第５セレクト信号のデー
タ値が“００”のときＶＤカウンタ５０ａから出力され
たカウント値を選択し、そのデータ値が“０１”のとき
ＶＤカウンタ５０ｂからのカウント値を選択し、そして
そのデータ値が“１０”のときＶＤカウンタ５０ｃから
のカウント値を選択する。このため、セレクタ５２ｂか
ら出力されるカウントは図１６（Ｌ）および図１７
（Ｌ）に示すように変化する。

【００３３】書込開始信号発生回路５４ａおよび５４ｂ
は、セレクタ５２ａおよび５２ｂから出力されたカウン
ト値を受け、そのカウント値が４および５をとるとき書
込開始信号を出力する。このため、書込開始信号発生回
路５４ａからは図１４（Ｍ）および図１５（Ｍ）に示す
書込開始信号が出力され、書込開始信号５２ｂからは図
１６（Ｍ）および図１７（Ｍ）に示す書込開始信号が出
力される。

【００３４】このようにして生成された図１４（Ｍ）お
よび図１５（Ｍ）に示す書込開始信号とタイミングジェ
ネレータ１４から出力された図１４（Ｎ）および図１５
（Ｎ）に示す書込タイミング信号とに従って、マイコン
２８に含まれるプロセサ２８ａが図１４（Ｏ）および図
１５（Ｏ）に示すライトイネーブル信号とこれに同期す
るアドレス信号とをＶＲＡＭ２６ａに与える。また、図
１６（Ｍ）および図１７（Ｍ）に示す書込開始信号と図
１６（Ｎ）および図１７（Ｎ）に示す書込タイミング信
号とに従って、マイコン２８のプロセサ２８ｂが図１６
（Ｏ）および図１７（Ｏ）に示すライトイネーブル信号
とこれに同期するアドレス信号とをＶＲＡＭ２６ｂに与
える。このため、ＶＲＡＭ２６ａおよび２６ｂのメモリ
領域ｘ〜ａに、第１選択手段としてのセレクタ回路１６
から出力されフィルタ２４ａおよび２４ｂを介した映像
信号Ｘ〜Ａが適切に書き込まれる。

【００３５】この実施例によれば、図１３に示すよう
に、セレクタ５２ａおよび５２ｂの前段にＶＤカウンタ
５０ａ〜５０ｃを配置するようにしたため、ＶＤ５０ａ
〜５０ｃは完全な形の垂直同期信号を受け、適切なタイ
ミングでリセットされる。したがって、セレクタ５２ａ
および５２ｂから出力されたカウント値に誤りが生じる
ことはなく、書込開始信号発生回路５４ａおよび５４ｂ
は適切なタイミングで書込開始信号を出力する。このよ
うに、従来技術に対してＶＤカウンタおよびセレクタの
配置を変えるだけで図１実施例に比べて回路規模を大幅
に押さえることができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】ＶＲＡＭを示す図解図である。

【図３】信号発生回路を示すブロック図である。

【図４】マイコンの動作の一部を示すフロー図である。

【図５】マイコンの動作の一部を示すフロー図である。

【図６】マイコンの動作の一部を示すフロー図である。

【図７】マイコンの動作の一部を示すフロー図である。

【図８】（Ａ）はセレクタ１２ａに与えられる第１セレ
クト信号を示す図解図であり、（Ｂ）はセレクタ１２ｂ
に与えられる第２セレクト信号を示す図解図であり、
（Ｃ）はセレクタ１２ｃに与えられる第３セレクト信号
を示す図解図であり、（Ｄ）はセレクタ１２ａから出力
される映像信号を示す図解図であり、（Ｅ）は（Ｄ）に
示す映像信号に含まれる垂直同期信号を示す波形図であ
り、（Ｆ）はセレクタ１２ｂから出力される映像信号を
示す図解図であり、（Ｇ）は（Ｆ）に示す映像信号に含
まれる垂直同期信号を示す波形図であり、（Ｈ）はセレ
クタ１２ｃから出力される映像信号を示す波形図であ
り、（Ｉ）は（Ｈ）に示す映像信号に含まれる垂直同期
信号を示す波形図であり、（Ｊ）は第４セレクト信号を
示す図解図であり、（Ｋ）はセレクタ１６ａから出力さ
れる映像信号を示す図解図であり、（Ｌ）は書込開始信
号を示す波形図であり、（Ｍ）は書込タイミング信号を
示す波形図であり、そして（Ｎ）はライトイネーブル信
号を示す波形図である。

【図９】（Ａ）はセレクタ１２ａに与えられる第１セレ
クト信号を示す図解図であり、（Ｂ）はセレクタ１２ｂ
に与えられる第２セレクト信号を示す図解図であり、
（Ｃ）はセレクタ１２ｃに与えられる第３セレクト信号
を示す図解図であり、（Ｄ）はセレクタ１２ａから出力
される映像信号を示す図解図であり、（Ｅ）は（Ｄ）に
示す映像信号に含まれる垂直同期信号を示す波形図であ
り、（Ｆ）はセレクタ１２ｂから出力される映像信号を
示す図解図であり、（Ｇ）は（Ｆ）に示す映像信号に含
まれる垂直同期信号を示す波形図であり、（Ｈ）はセレ
クタ１２ｃから出力される映像信号を示す波形図であ
り、（Ｉ）は（Ｈ）に示す映像信号に含まれる垂直同期
信号を示す波形図であり、（Ｊ）は第５セレクト信号を
示す図解図であり、（Ｋ）はセレクタ１６ｂから出力さ
れる映像信号を示す図解図であり、（Ｌ）は書込開始信
号を示す波形図であり、（Ｍ）は書込タイミング信号を
示す波形図であり、そして（Ｎ）はライトイネーブル信
号を示す波形図である。

【図１０】（Ａ）はセレクタ１６ａまたは１６ｂから出
力される映像信号を示す図解図であり、（Ｂ）はセレク
タ３４ａまたは３４ｂから出力される垂直同期信号を示
す波形図であり、（Ｃ）はＶＤカウンタ３８ａまたは３
８ｂのカウント値を示す図解図であり、（Ｄ）は書込開
始信号発生回路４０ａまたは４０ｂから出力される書込
開始信号を示すを示す波形図であり、（Ｅ）は図１のタ
イミングジェネレータから出力される書込タイミング信
号を示す波形図であり、（Ｆ）はゲート信号生成回路４
６ａまたは４６ｂから出力されるゲート信号を示す波形
図であり、そして（Ｇ）はＯＲ回路４８ａまたは４８ｂ
から出力される書込開始信号を示す波形図である。

【図１１】（Ａ）はＶＲＡＭ２６ａに書き込まれた映像
信号を示す図解図であり、（Ｂ）はＶＲＡＭ２６ｂに書
き込まれた映像信号を示す図解図である。

【図１２】この発明の他の実施例を示すブロック図であ
る。

【図１３】信号発生回路を示すブロック図である。

【図１４】（Ａ）はセレクタ１２ａから出力される映像
信号を示す図解図であり、（Ｂ）は（Ａ）に示す映像信
号に含まれる垂直同期信号を示す波形図であり、（Ｃ）
は図１３のＶＤカウンタ５０ａのカウント値を示す図解
図であり、（Ｄ）はセレクタ１２ｂから出力される映像
信号を示す図解図であり、（Ｅ）は（Ｄ）に示す映像信
号に含まれる垂直同期信号を示す波形図であり、（Ｆ）
はＶＤカウンタ５０ｂのカウント値を示す図解図であ
り、（Ｇ）はセレクタ１２ｃから出力される映像信号を
示す図解図であり、（Ｈ）は（Ｇ）に示す映像信号に含
まれる垂直同期信号を示す波形図であり、（Ｉ）はＶＤ
カウンタ５０ｃのカウント値を示す図解図であり、
（Ｊ）は第４セレクト信号を示す図解図であり、（Ｋ）
はセレクタ１６ａから出力される映像信号を示す図解図
であり、（Ｌ）はセレクタ５２ａから出力されるカウン
ト値を示す図解図であり、（Ｍ）は書込開始信号を示す
波形図であり、（Ｎ）は書込タイミング信号を示す波形
図であり、（Ｏ）はライトイネーブル信号を示す波形図
である。

【図１５】（Ａ）はセレクタ１２ａから出力される映像
信号を示す図解図であり、（Ｂ）は（Ａ）に示す映像信
号に含まれる垂直同期信号を示す波形図であり、（Ｃ）
は図１３のＶＤカウンタ５０ａのカウント値を示す図解
図であり、（Ｄ）はセレクタ１２ｂから出力される映像
信号を示す図解図であり、（Ｅ）は（Ｄ）に示す映像信
号に含まれる垂直同期信号を示す波形図であり、（Ｆ）
はＶＤカウンタ５０ｂのカウント値を示す図解図であ
り、（Ｇ）はセレクタ１２ｃから出力される映像信号を
示す図解図であり、（Ｈ）は（Ｇ）に示す映像信号に含
まれる垂直同期信号を示す波形図であり、（Ｉ）はＶＤ
カウンタ５０ｃのカウント値を示す図解図であり、
（Ｊ）は第４セレクト信号を示す図解図であり、（Ｋ）
はセレクタ１６ａから出力される映像信号を示す図解図
であり、（Ｌ）はセレクタ５２ａから出力されるカウン
ト値を示す図解図であり、（Ｍ）は書込開始信号を示す
波形図であり、（Ｎ）は書込タイミング信号を示す波形
図であり、（Ｏ）はライトイネーブル信号を示す波形図
である。

【図１６】（Ａ）はセレクタ１２ａから出力される映像
信号を示す図解図であり、（Ｂ）は（Ａ）に示す映像信
号に含まれる垂直同期信号を示す波形図であり、（Ｃ）
は図１３のＶＤカウンタ５０ａのカウント値を示す図解
図であり、（Ｄ）はセレクタ１２ｂから出力される映像
信号を示す図解図であり、（Ｅ）は（Ｄ）に示す映像信
号に含まれる垂直同期信号を示す波形図であり、（Ｆ）
はＶＤカウンタ５０ｂのカウント値を示す図解図であ
り、（Ｇ）はセレクタ１２ｃから出力される映像信号を
示す図解図であり、（Ｈ）は（Ｇ）に示す映像信号に含
まれる垂直同期信号を示す波形図であり、（Ｉ）はＶＤ
カウンタ５０ｃのカウント値を示す図解図であり、
（Ｊ）は第５セレクト信号を示す図解図であり、（Ｋ）
はセレクタ１６ｂから出力される映像信号を示す図解図
であり、（Ｌ）はセレクタ５２ａから出力されるカウン
ト値を示す図解図であり、（Ｍ）は書込開始信号を示す
波形図であり、（Ｎ）は書込タイミング信号を示す波形
図であり、（Ｏ）はライトイネーブル信号を示す波形図
である。

【図１７】（Ａ）はセレクタ１２ａから出力される映像
信号を示す図解図であり、（Ｂ）は（Ａ）に示す映像信
号に含まれる垂直同期信号を示す波形図であり、（Ｃ）
は図１３のＶＤカウンタ５０ａのカウント値を示す図解
図であり、（Ｄ）はセレクタ１２ｂから出力される映像
信号を示す図解図であり、（Ｅ）は（Ｄ）に示す映像信
号に含まれる垂直同期信号を示す波形図であり、（Ｆ）
はＶＤカウンタ５０ｂのカウント値を示す図解図であ
り、（Ｇ）はセレクタ１２ｃから出力される映像信号を
示す図解図であり、（Ｈ）は（Ｇ）に示す映像信号に含
まれる垂直同期信号を示す波形図であり、（Ｉ）はＶＤ
カウンタ５０ｃのカウント値を示す図解図であり、
（Ｊ）は第５セレクト信号を示す図解図であり、（Ｋ）
はセレクタ１６ｂから出力される映像信号を示す図解図
であり、（Ｌ）はセレクタ５２ａから出力されるカウン
ト値を示す図解図であり、（Ｍ）は書込開始信号を示す
波形図であり、（Ｎ）は書込タイミング信号を示す波形
図であり、（Ｏ）はライトイネーブル信号を示す波形図
である。

【図１８】従来技術を示すブロック図である。

【図１９】従来の信号発生回路を示すブロック図であ
る。

【図２０】（Ａ）はセレクタ７から出力される映像信号
を示す図解図であり、（Ｂ）は図１９に示すセレクタ２
ａから出力される垂直同期信号を示す波形図であり、
（Ｃ）は書込開始信号発生回路２ｅから出力される書込
開始信号を示す波形図であり、（Ｄ）は図１８のタイミ
ングジェネレータ出力される書込タイミング信号を示す
波形図であり、（Ｅ）はマイコン５から出力される書込
信号を示す波形図である。

【図２１】（Ａ）はＶＲＡＭ６ａの所定のメモリ領域に
正しく書き込まれた映像信号を示す図解図であり、
（Ｂ）はＶＲＡＭ６ａの所定のメモリ領域に誤って書き
込まれた映像信号を示す図解図である。

【図２２】（Ａ）はＶＲＡＭ６ｂの所定のメモリ領域に
正しく書き込まれた映像信号を示す図解図であり、
（Ｂ）はＶＲＡＭ６ｂの所定のメモリ領域に誤って書き
込まれた映像信号を示す図解図である。

【符号の説明】

１０ …メモリ制御回路 １６ …セレクタ回路 ２０ …信号発生回路 ２８ …マイコン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/76 - 5/956 H04N 5/44 - 5/46

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】第１所定期間毎に切り換わる複数の映像信
   号を、その映像信号に含まれる垂直同期信号に応答して
   出力される書込開始信号に従って、前記第１所定期間に
   １回所定のメモリ領域に書き込むメモリ制御回路におい
   て、 前記映像信号の切り換わり時点から少なくとも前記垂直
   同期信号に相当する第２所定期間、前記書込開始信号の
   出力を禁止する禁止手段を備えることを特徴とする、メ
   モリ制御回路。
2. 【請求項２】前記禁止手段は、前記第２所定期間にゲー
   ト信号を生成するゲート信号生成手段、および前記ゲー
   ト信号に従って前記書込開始信号にゲートをかけるゲー
   ト手段を含む、請求項１記載のメモリ制御回路。
3. 【請求項３】第１選択手段によって所定期間毎に選択さ
   れた複数の映像信号のそれぞれを書込開始信号に従って
   所定のメモリ領域に書き込むメモリ制御回路において、 クロックによってインクリメントされ前記複数の映像信
   号のそれぞれに含まれる垂直同期信号によってリセット
   される複数のカウンタ、 前記第１選択手段に同期して前記複数のカウンタのカウ
   ント値のそれぞれを選択する第２選択手段、および選択
   されたカウント値に応じて前記書込開始信号を生成する
   書込開始信号生成手段を備えることを特徴とする、メモ
   リ制御回路。