JP3252666B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000015654 memory Effects 0.000 claims description 88
- 238000003491 array Methods 0.000 claims description 22
- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 230000007704 transition Effects 0.000 claims description 3
- 101000637625 Cricetulus griseus GTP-binding protein SAR1b Proteins 0.000 description 8
- 102100032174 GTP-binding protein SAR1a Human genes 0.000 description 8
- 101000637622 Homo sapiens GTP-binding protein SAR1a Proteins 0.000 description 8
- 101000994792 Homo sapiens Ras GTPase-activating-like protein IQGAP1 Proteins 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 4
- 102100027217 CD82 antigen Human genes 0.000 description 3
- 101100166631 Homo sapiens CD82 gene Proteins 0.000 description 3
- 101100364863 Solanum lycopersicum SAR2 gene Proteins 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 101100272276 Schizosaccharomyces pombe (strain 972 / ATCC 24843) bdc1 gene Proteins 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 101100461812 Arabidopsis thaliana NUP96 gene Proteins 0.000 description 1
- 101100365087 Arabidopsis thaliana SCRA gene Proteins 0.000 description 1
- 101150082718 SEC21 gene Proteins 0.000 description 1
- 101000882406 Staphylococcus aureus Enterotoxin type C-1 Proteins 0.000 description 1
- 241000981595 Zoysia japonica Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 101150050201 sec11 gene Proteins 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4094—Bit-line management or control circuits
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に大容量のＤＲＡＭ型の半導体記憶装置に関す
る。
し、特に大容量のＤＲＡＭ型の半導体記憶装置に関す
る。
【０００２】
【従来の技術】ＤＲＡＭ型の半導体記憶装置において
は、待機状態においても記憶データを保持するために、
リフレッシュ動作が必要であり、記憶容量の増大に伴
い、いわゆる待機時電流が増大し問題となる。このよう
な大容量ＤＲＡＭ型の半導体記憶装置では、動作の高速
化や消費電流の低減をはかるために、メモリセルアレイ
を複数個に分割し、これらを順次動作させる技術が一般
的となっている。そして、更に待機時電流を低減するた
めに、１つのメモリセルアレイのリフレッシュ動作が終
了すると、そのメモリセルアレイの所定部分の電荷を次
のリフレッシュ動作のために再利用する技術が提案され
ている。
は、待機状態においても記憶データを保持するために、
リフレッシュ動作が必要であり、記憶容量の増大に伴
い、いわゆる待機時電流が増大し問題となる。このよう
な大容量ＤＲＡＭ型の半導体記憶装置では、動作の高速
化や消費電流の低減をはかるために、メモリセルアレイ
を複数個に分割し、これらを順次動作させる技術が一般
的となっている。そして、更に待機時電流を低減するた
めに、１つのメモリセルアレイのリフレッシュ動作が終
了すると、そのメモリセルアレイの所定部分の電荷を次
のリフレッシュ動作のために再利用する技術が提案され
ている。
【０００３】従来のこの種の半導体記憶装置の一例のブ
ロック図を図４に、その具体的な回路例を図５に示す。
ロック図を図４に、その具体的な回路例を図５に示す。
【０００４】この半導体記憶装置は、主ワード線及び副
ワード線から成るワード線分割方式となっており、行方
向，列方向に配置された複数のメモリセルＭＣ、これら
複数のメモリセルの各行それぞれと対応して設けられ主
ワード線（ＭＷ）及び副デコーダ（ＳＤ１〜ＳＤｎ）に
よって選択レベルとなったとき対応する行のメモリセル
ＭＣを選択状態とする複数の副ワード線（ＳＷｉ，ｉ＝
１〜ｎ上記複数のメモリセルに対し一本のみ表示）、並
びに複数のメモリセルの各列それぞれと対応して設けら
れ選択状態のメモリセルＭＣの読出しデータ及び書込み
データを伝達する複数のビット線（Ｂｉ１，Ｂｉ１＊〜
Ｂｉｍ，Ｂｉｍ＊）をそれぞれ備えた複数のメモリセル
アレイＭＡ１〜ＭＡｎと、これら複数のメモリセルアレ
イＭＡ１〜ＭＡｎそれぞれと対応して設けられ、対応す
るメモリセルアレイの複数のビット線（Ｂｉ１，Ｂｉ１
＊〜Ｂｉｍ，Ｂｉｍ＊）のプリチャージ，データレベル
の増幅，再書込み駆動を行う複数のサブアレイ部ＳＡＲ
１〜ＳＡＲｎと、これら複数のサブアレイ部ＳＡＲ１〜
ＳＡＲｎそれぞれのデータレベルの増幅動作を制御する
複数のセンス増幅制御回路ＳＥＣ１〜ＳＥＣｎと、複数
のサブアレイ部ＳＡＲ１〜ＳＡＲｎの再書込み駆動動作
を制御する複数のビット線駆動制御回路ＢＤＣ１〜ＢＤ
Ｃｎとを有する構成となっている。
ワード線から成るワード線分割方式となっており、行方
向，列方向に配置された複数のメモリセルＭＣ、これら
複数のメモリセルの各行それぞれと対応して設けられ主
ワード線（ＭＷ）及び副デコーダ（ＳＤ１〜ＳＤｎ）に
よって選択レベルとなったとき対応する行のメモリセル
ＭＣを選択状態とする複数の副ワード線（ＳＷｉ，ｉ＝
１〜ｎ上記複数のメモリセルに対し一本のみ表示）、並
びに複数のメモリセルの各列それぞれと対応して設けら
れ選択状態のメモリセルＭＣの読出しデータ及び書込み
データを伝達する複数のビット線（Ｂｉ１，Ｂｉ１＊〜
Ｂｉｍ，Ｂｉｍ＊）をそれぞれ備えた複数のメモリセル
アレイＭＡ１〜ＭＡｎと、これら複数のメモリセルアレ
イＭＡ１〜ＭＡｎそれぞれと対応して設けられ、対応す
るメモリセルアレイの複数のビット線（Ｂｉ１，Ｂｉ１
＊〜Ｂｉｍ，Ｂｉｍ＊）のプリチャージ，データレベル
の増幅，再書込み駆動を行う複数のサブアレイ部ＳＡＲ
１〜ＳＡＲｎと、これら複数のサブアレイ部ＳＡＲ１〜
ＳＡＲｎそれぞれのデータレベルの増幅動作を制御する
複数のセンス増幅制御回路ＳＥＣ１〜ＳＥＣｎと、複数
のサブアレイ部ＳＡＲ１〜ＳＡＲｎの再書込み駆動動作
を制御する複数のビット線駆動制御回路ＢＤＣ１〜ＢＤ
Ｃｎとを有する構成となっている。
【０００５】また、サブアレイ部ＳＡＲ１〜ＳＡＲｎ
（ＳＡＲｉ，ｉ＝１〜ｎ）それぞれは、プリチャージ制
御信号ＰＣｉに従って対応する複数のビット線（Ｂｉ
１，Ｂｉ１＊〜Ｂｉｍ，Ｂｉｍ＊、Ｂｉ１＊等はＢｉ１
等と対をなし互いに相補のテータを伝達する）それぞれ
を所定のタイミングで電源電位Ｖｃｃ及び接地電位の中
間電位ＨＶにプリチャージするビット線プリチャージ回
路ＢＰｉ１〜ＢＰｉｍと、ビット線・センス増幅器接続
制御信号ＢＳＣｉに従って所定のタイミングで対応する
複数のビット線（Ｂｉ１，Ｂｉ１＊〜Ｂｉｍ，Ｂｉｍ
＊）それぞれと対応接続し所定のタイミングで電源電位
及び接地電位を受けて対応するビット線のデータレベル
を増幅した後、対応するビット線と切離される複数のセ
ンス増幅器ＳＡｉ１〜ＳＡｉｍと、プリチャージ制御信
号ＰＣｉに従ってこれらセンス増幅器ＳＡｉ１〜ＳＡｉ
ｍの電源電位受電端及び接地電位受電端を中間電位ＨＶ
にプリチャージするセンス増幅器プリチャージ回路ＳＰ
ｉと、対応するビット線駆動制御回路ＢＤＣｉの制御の
もとにセンス増幅器ＳＡｉ１〜ＳＡｉｍそれぞれの出力
信号（ＳＲｉ１，ＳＲｉ１＊〜ＳＲｉｍ，ＳＲｉｍ＊）
を対応して受けその信号レベルに従って対応するビット
線を再書込み駆動する複数のビット線駆動回路ＢＤｉ１
〜ＢＤｉｍとを備えて構成される。
（ＳＡＲｉ，ｉ＝１〜ｎ）それぞれは、プリチャージ制
御信号ＰＣｉに従って対応する複数のビット線（Ｂｉ
１，Ｂｉ１＊〜Ｂｉｍ，Ｂｉｍ＊、Ｂｉ１＊等はＢｉ１
等と対をなし互いに相補のテータを伝達する）それぞれ
を所定のタイミングで電源電位Ｖｃｃ及び接地電位の中
間電位ＨＶにプリチャージするビット線プリチャージ回
路ＢＰｉ１〜ＢＰｉｍと、ビット線・センス増幅器接続
制御信号ＢＳＣｉに従って所定のタイミングで対応する
複数のビット線（Ｂｉ１，Ｂｉ１＊〜Ｂｉｍ，Ｂｉｍ
＊）それぞれと対応接続し所定のタイミングで電源電位
及び接地電位を受けて対応するビット線のデータレベル
を増幅した後、対応するビット線と切離される複数のセ
ンス増幅器ＳＡｉ１〜ＳＡｉｍと、プリチャージ制御信
号ＰＣｉに従ってこれらセンス増幅器ＳＡｉ１〜ＳＡｉ
ｍの電源電位受電端及び接地電位受電端を中間電位ＨＶ
にプリチャージするセンス増幅器プリチャージ回路ＳＰ
ｉと、対応するビット線駆動制御回路ＢＤＣｉの制御の
もとにセンス増幅器ＳＡｉ１〜ＳＡｉｍそれぞれの出力
信号（ＳＲｉ１，ＳＲｉ１＊〜ＳＲｉｍ，ＳＲｉｍ＊）
を対応して受けその信号レベルに従って対応するビット
線を再書込み駆動する複数のビット線駆動回路ＢＤｉ１
〜ＢＤｉｍとを備えて構成される。
【０００６】また、ビット線駆動制御回路ＢＤＣｉ（た
だしｉ＝２〜ｎ）は、１番前のサブアレイ部ＳＡＲ（ｉ
−１）のビット線の再書込み駆動が終了した後に所定の
期間アクティブレベルとなる電荷転送制御信号ＴＣｉに
従ってサブアレイ部ＳＡＲ（ｉ−１）のビット線駆動回
路ＢＤ（ｉ−１）１〜ＢＤ（ｉ−１）ｍとサブアレイ部
ＳＲＡｉのビット線駆動回路ＢＤｉ１〜ＢＤｍ＊との間
での電源電位受電端及び接地電位受電端の対応接続及び
切離しを行ったのち、ビット線駆動制御信号ＢＥｉ，Ｂ
Ｅｉ＊に従ってビット線駆動回路ＢＤｉ１〜ＤＤｉｍの
電源電位受電端及び接地電位受電端を電源電位Ｖｃｃ及
び接地電位に駆動する。なお、ビット線駆動制御回路Ｂ
ＤＣ１は、１番前にはサブアレイ部がないので、ビット
線駆動制御信号ＢＥ１，ＢＥ１＊による電源電位Ｖｃｃ
駆動，接地電位駆動のみとなっている。
だしｉ＝２〜ｎ）は、１番前のサブアレイ部ＳＡＲ（ｉ
−１）のビット線の再書込み駆動が終了した後に所定の
期間アクティブレベルとなる電荷転送制御信号ＴＣｉに
従ってサブアレイ部ＳＡＲ（ｉ−１）のビット線駆動回
路ＢＤ（ｉ−１）１〜ＢＤ（ｉ−１）ｍとサブアレイ部
ＳＲＡｉのビット線駆動回路ＢＤｉ１〜ＢＤｍ＊との間
での電源電位受電端及び接地電位受電端の対応接続及び
切離しを行ったのち、ビット線駆動制御信号ＢＥｉ，Ｂ
Ｅｉ＊に従ってビット線駆動回路ＢＤｉ１〜ＤＤｉｍの
電源電位受電端及び接地電位受電端を電源電位Ｖｃｃ及
び接地電位に駆動する。なお、ビット線駆動制御回路Ｂ
ＤＣ１は、１番前にはサブアレイ部がないので、ビット
線駆動制御信号ＢＥ１，ＢＥ１＊による電源電位Ｖｃｃ
駆動，接地電位駆動のみとなっている。
【０００７】次に、この半導体記憶装置の動作につい
て、図６に示された各部信号のタイミング波形図を併せ
て参照し説明する。
て、図６に示された各部信号のタイミング波形図を併せ
て参照し説明する。
【０００８】読出し動作に入る前には、プリチャージ制
御信号ＰＣ１〜ＰＣｎは高レベルのアクティブレベルに
あり、ビット線プリチャージ回路ＢＰｉ１〜ＢＰｉｍに
よって全てのビット線Ｂｉ１，Ｂｉ１＊〜Ｂｉｍ，Ｂｉ
ｍ＊（ｉ＝１〜ｎ）及び全てのセンス増幅器ＳＡｉ１〜
ＳＡｉｍ（ｉ＝〜ｎ）の電源電位受電端，接地電位受電
端が中間電位ＨＶにプリチャージされている。また、ビ
ット線・センス増幅器接続制御信号ＢＳＣ１〜ＢＳＣｎ
は高レベルのアクティブレベルとなって対応するビット
線・センス増幅器間が接続されている。
御信号ＰＣ１〜ＰＣｎは高レベルのアクティブレベルに
あり、ビット線プリチャージ回路ＢＰｉ１〜ＢＰｉｍに
よって全てのビット線Ｂｉ１，Ｂｉ１＊〜Ｂｉｍ，Ｂｉ
ｍ＊（ｉ＝１〜ｎ）及び全てのセンス増幅器ＳＡｉ１〜
ＳＡｉｍ（ｉ＝〜ｎ）の電源電位受電端，接地電位受電
端が中間電位ＨＶにプリチャージされている。また、ビ
ット線・センス増幅器接続制御信号ＢＳＣ１〜ＢＳＣｎ
は高レベルのアクティブレベルとなって対応するビット
線・センス増幅器間が接続されている。
【０００９】プリチャージ制御信号ＰＣ１〜ＰＣｎが低
レベルのインアクティブレベルになると、ビット線及び
センス増幅器のプリチャージが停止され、続いて副ワー
ド線ＳＷ１〜ＳＷｎが高レベルの選択レベルになると、
これら副ワード線と接続するメモリセルＭＣが選択状態
となり、これら選択状態のメモリセルＭＣの記憶データ
が対応するビット線に読出される。この例では、対をな
すビット線（例えばＢ１１，Ｂ１１＊）のうちの一方
（Ｂ１１）に選択状態のメモリセルが接続されてその記
憶データが読出され、他方（Ｂ１１＊）には選択状態の
メモリセルは接続されないで中間電位ＨＶを保っている
ので、対をなすビット線間に電位差が生じる。
レベルのインアクティブレベルになると、ビット線及び
センス増幅器のプリチャージが停止され、続いて副ワー
ド線ＳＷ１〜ＳＷｎが高レベルの選択レベルになると、
これら副ワード線と接続するメモリセルＭＣが選択状態
となり、これら選択状態のメモリセルＭＣの記憶データ
が対応するビット線に読出される。この例では、対をな
すビット線（例えばＢ１１，Ｂ１１＊）のうちの一方
（Ｂ１１）に選択状態のメモリセルが接続されてその記
憶データが読出され、他方（Ｂ１１＊）には選択状態の
メモリセルは接続されないで中間電位ＨＶを保っている
ので、対をなすビット線間に電位差が生じる。
【００１０】この後、ビット線・センス増幅器接続制御
信号ＢＳＣ１〜ＢＳＣｎが低レベルのインアクティブレ
ベルとなって対応するビット線・センス増幅器間が切離
され、続いてセンス活性化信号ＳＥ１，ＳＥ１＊〜ＳＥ
ｎ，ＳＥｎ＊が活性化レベルとなって各センス増幅器Ｓ
Ａｉ１〜ＳＡｉｍ（ｉ＝１〜ｎ）が活性化し、対応する
対をなすビット線（以下、ビット線対という）により生
じた２つのデータ入出力端間の電位差を増幅する。
信号ＢＳＣ１〜ＢＳＣｎが低レベルのインアクティブレ
ベルとなって対応するビット線・センス増幅器間が切離
され、続いてセンス活性化信号ＳＥ１，ＳＥ１＊〜ＳＥ
ｎ，ＳＥｎ＊が活性化レベルとなって各センス増幅器Ｓ
Ａｉ１〜ＳＡｉｍ（ｉ＝１〜ｎ）が活性化し、対応する
対をなすビット線（以下、ビット線対という）により生
じた２つのデータ入出力端間の電位差を増幅する。
【００１１】この後、まず、ビット線駆動制御信号ＢＥ
１，ＢＥ１＊が所定の期間アクティブレベルとなり、ビ
ット線駆動回路ＢＤ１１〜ＢＤ１ｍが活性化して対応す
るビット線対（Ｂ１１，Ｂ１１＊〜Ｂ１ｍ＊）を対応す
るセンス増幅器ＳＡ１１〜ＳＡ１ｍの出力信号のセンス
結果信号ＳＲ１１，ＳＲ１１＊〜ＳＲ１ｍ，ＳＲ１ｍ＊
に従って電源電位Ｖｃｃレベル及び接地電位レベルに再
書込み駆動する。この結果、メモリセルアレイＭＡ１の
選択状態の１行分のメモリセルＭＣのデータがリフレッ
シュされ、続いて副ワード線ＳＷ１が非選択レベルとな
ってリフレッシュされたデータが保持される。
１，ＢＥ１＊が所定の期間アクティブレベルとなり、ビ
ット線駆動回路ＢＤ１１〜ＢＤ１ｍが活性化して対応す
るビット線対（Ｂ１１，Ｂ１１＊〜Ｂ１ｍ＊）を対応す
るセンス増幅器ＳＡ１１〜ＳＡ１ｍの出力信号のセンス
結果信号ＳＲ１１，ＳＲ１１＊〜ＳＲ１ｍ，ＳＲ１ｍ＊
に従って電源電位Ｖｃｃレベル及び接地電位レベルに再
書込み駆動する。この結果、メモリセルアレイＭＡ１の
選択状態の１行分のメモリセルＭＣのデータがリフレッ
シュされ、続いて副ワード線ＳＷ１が非選択レベルとな
ってリフレッシュされたデータが保持される。
【００１２】この後、電荷転送制御信号ＴＣ２が所定の
期間アクティブレベルとなり、サブアレイ部ＳＡＲ１，
ＳＡＲ２間でビット線駆動回路ＢＤ１１，ＢＤ１２の電
源電位受電端どうし、接地電位受電端どうしが接続され
て等電位化され、そして切離される。
期間アクティブレベルとなり、サブアレイ部ＳＡＲ１，
ＳＡＲ２間でビット線駆動回路ＢＤ１１，ＢＤ１２の電
源電位受電端どうし、接地電位受電端どうしが接続され
て等電位化され、そして切離される。
【００１３】等電位化される前、メモリセルアレイＭＡ
１の高レベル側のビット線はサブアレイ部ＳＡＲ１のビ
ット線駆動回路ＢＤ１１〜ＢＤ１ｍのＰ型トランジスタ
を介してその電源電位受電端と接続されて電源電位Ｖｃ
ｃに、また、低レベル側のビット線はＮ型のトランジス
タを介して接地電位受電端と接続されて接地電位（０
Ｖ）になっている。一方、メモリセルアレイＭＡ２のビ
ット線は高レベル側，低レベル側ともほぼ中間電位ＨＶ
（読出しデータによってわずかに上下している）にあ
り、センス増幅器ＳＡ２１〜ＳＡ２ｍの出力信号のセン
ス結果信号（ＳＲ２１，ＳＲ２１＊〜ＳＲ２ｍ，ＳＲ２
ｍ＊）はすでにセンス増幅器済みであるので、電源電位
レベル、接地電位レベルとなっていて、高レベル側のビ
ット線がビット線駆動回路ＢＤ２１〜ＢＤ２ｍのＰ型の
トランジスタを介してその電源電位受電端に、低レベル
側のビット線はＮ型のトランジスタを介して接地電位受
電端に接続されている。
１の高レベル側のビット線はサブアレイ部ＳＡＲ１のビ
ット線駆動回路ＢＤ１１〜ＢＤ１ｍのＰ型トランジスタ
を介してその電源電位受電端と接続されて電源電位Ｖｃ
ｃに、また、低レベル側のビット線はＮ型のトランジス
タを介して接地電位受電端と接続されて接地電位（０
Ｖ）になっている。一方、メモリセルアレイＭＡ２のビ
ット線は高レベル側，低レベル側ともほぼ中間電位ＨＶ
（読出しデータによってわずかに上下している）にあ
り、センス増幅器ＳＡ２１〜ＳＡ２ｍの出力信号のセン
ス結果信号（ＳＲ２１，ＳＲ２１＊〜ＳＲ２ｍ，ＳＲ２
ｍ＊）はすでにセンス増幅器済みであるので、電源電位
レベル、接地電位レベルとなっていて、高レベル側のビ
ット線がビット線駆動回路ＢＤ２１〜ＢＤ２ｍのＰ型の
トランジスタを介してその電源電位受電端に、低レベル
側のビット線はＮ型のトランジスタを介して接地電位受
電端に接続されている。
【００１４】従って、等電位化されると、これらメモリ
セルアレイＭＡ１，ＭＡ２の各ビト線の寄生容量はほぼ
等しく、また等電位化に関与する回路の寄生容量もほぼ
等しいので、これらメモリセルアレイＭＡ１，ＭＡ２の
高レベル側のビット線は３Ｖｃｃ／４に、低レベル側の
ビット線はＶｃｃ／４になる。
セルアレイＭＡ１，ＭＡ２の各ビト線の寄生容量はほぼ
等しく、また等電位化に関与する回路の寄生容量もほぼ
等しいので、これらメモリセルアレイＭＡ１，ＭＡ２の
高レベル側のビット線は３Ｖｃｃ／４に、低レベル側の
ビット線はＶｃｃ／４になる。
【００１５】この後、サブアレイ部ＳＡＲ２によるメモ
リセルアレイＭＡ２のビット線対Ｂ２１，Ｂ２１＊〜Ｂ
２ｍ，Ｂ２ｍ＊に対する再書込み駆動を行い、続いて、
１番後のサブアレイ部ＳＡＲ３のビット線駆動回路の電
源電位受電端，接地電位受電端との接続，等電位化を行
うという動作を順次くり返えして最後のサブアレイ部Ｓ
ＡＲｎによるビット線の再書込み駆動を行って、初期状
態に戻る。
リセルアレイＭＡ２のビット線対Ｂ２１，Ｂ２１＊〜Ｂ
２ｍ，Ｂ２ｍ＊に対する再書込み駆動を行い、続いて、
１番後のサブアレイ部ＳＡＲ３のビット線駆動回路の電
源電位受電端，接地電位受電端との接続，等電位化を行
うという動作を順次くり返えして最後のサブアレイ部Ｓ
ＡＲｎによるビット線の再書込み駆動を行って、初期状
態に戻る。
【００１６】こうして、１番前のメモリセルアレイ，サ
ブアレイ部の電荷を再利用することができるので、消費
電流を低減することができる。
ブアレイ部の電荷を再利用することができるので、消費
電流を低減することができる。
【００１７】この消費電流の低減を、電荷の再利用を行
なわないときに比べてみると次のとおりとなる。
なわないときに比べてみると次のとおりとなる。
【００１８】メモリセルアレイＭＡ１，サブアレイ部Ｓ
ＡＲ１では、全電荷を電源から供給する必要があるの
で、このときの消費電流を１とする。また、ＭＡ１，Ｓ
ＡＲ１以外では、１／２の電荷が１番前のメモリセルア
レイ，サブアレイ部から供給されたことになるので、こ
のときの消費電流は１／２となる。ここで、ｎ＝４とす
ると、電荷の再利用のない半導体記憶装置では、その消
費電流が４であるのに対し、再利用を行った場合には５
／２となるので、５／８に低減されたことになる。メモ
リセルアレイの数が多くなると、この低減量は１／２に
近ずく。
ＡＲ１では、全電荷を電源から供給する必要があるの
で、このときの消費電流を１とする。また、ＭＡ１，Ｓ
ＡＲ１以外では、１／２の電荷が１番前のメモリセルア
レイ，サブアレイ部から供給されたことになるので、こ
のときの消費電流は１／２となる。ここで、ｎ＝４とす
ると、電荷の再利用のない半導体記憶装置では、その消
費電流が４であるのに対し、再利用を行った場合には５
／２となるので、５／８に低減されたことになる。メモ
リセルアレイの数が多くなると、この低減量は１／２に
近ずく。
【００１９】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、１番前のメモリセルアレイ，サブアレイ部の
電荷を再利用しているので、消費電流を低減することが
できるものの、最後のメモリセルアレイのリフレッシュ
動作が終了すると初期化されて各メモリセルアレイのビ
ット線に残っている電荷が再利用されることなく捨てら
れてしまうので、消費電流の無駄が多いという問題点が
ある。
装置では、１番前のメモリセルアレイ，サブアレイ部の
電荷を再利用しているので、消費電流を低減することが
できるものの、最後のメモリセルアレイのリフレッシュ
動作が終了すると初期化されて各メモリセルアレイのビ
ット線に残っている電荷が再利用されることなく捨てら
れてしまうので、消費電流の無駄が多いという問題点が
ある。
【００２０】本発明の目的は、消費電流を更に低減する
ことができる半導体記憶装置を提供することにある。
ことができる半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】本発明の半導体記憶装置
は、行方向，列方向に配置された複数のメモリセル、こ
れら複数のメモリセルの各行それぞれと対応して設けら
れ選択レベルのとき対応する行のメモリセルを選択状態
とする複数のワード線、並びに前記複数のメモリセルの
各列それぞれと対応して設けられ選択状態のメモリセル
の読出しデータ及び書込みデータを伝達する複数のビッ
ト線をそれぞれ備えた第１番〜第ｎ番の第１及び第２の
メモリセルアレイと、これら第１番〜第ｎ番の第１及び
第２のメモリセルアレイそれぞれと対応して設けられ、
対応するメモリセルアレイの複数のビット線それぞれを
所定のタイミングで所定の電位にプリチャージする複数
のビット線プリチャージ回路、対応するメモリセルアレ
イの複数のビット線それぞれと所定のタイミングで対応
接続して対応するビット線のデータレベルを増幅した後
この対応するビット線から切離される複数のセンス増幅
器、並びにこれら複数のセンス増幅器それぞれの出力信
号を対応して受けてその信号レベルに従って対応するビ
ット線を再書込み駆動する複数のビット線駆動回路をそ
れぞれ備えた第１番〜第ｎ番の第１及び第２のサブアレ
イ部と、前記第１番の第１のサブアレイ部の複数のビッ
ト線駆動回路の電源電位受電端及び接地電位受電端を所
定のタイミングで電源電位及び接地電位に駆動する第１
番の第１のビット線駆動制御回路と、前記第２番〜第ｎ
番の第１のサブアレイ部それぞれの複数のビット線駆動
回路の電源電位受電端及び接地電位受電端を所定のタイ
ミングで順番に１番前のビット線駆動回路の電源電位受
電端どうし及び接地電位受電端どうしと対応接続して電
荷の転送を行った後切離して電源電位及び接地電位に駆
動する第２番〜第ｎ番の第１のビット線駆動制御回路
と、上記第ｎ番の第１のビット線駆動制御回路が駆動し
た後、前記第１番〜第ｎ番の第１及び第２のサブアレイ
部の同一番どうしの複数のビット線駆動回路の電源電位
受電端どうし及び接地電位受電端どうしを所定のタイミ
ングで同時に対応接続して電荷の転送を行った後切離す
第１番〜第ｎ番の第３のビット線駆動制御回路と、上記
第１番〜第ｎ番の第３のビット線駆動制御回路により、
前記第１番〜第ｎ番の第１及び第２のサブアレイ部の同
一番どうしの複数のビット線駆動回路の電源電位受電端
どうし及び接地電位受電端どうしを切り離した後、前記
第１番〜第（ｎ−１）番の第２のサブアレイ部それぞれ
の複数のビット線駆動回路の電源電位受電端及び接地電
位受電端を所定のタイミングで順番に１番後のビット線
駆動回路の電源電位受電端どうし及び接地電位受電端ど
うしと対応接続して電荷の転送を行った後切離して電源
電位及び接地電位に駆動する第１番〜第（ｎ−１）番の
第２のビット線駆動制御回路とを有している。
は、行方向，列方向に配置された複数のメモリセル、こ
れら複数のメモリセルの各行それぞれと対応して設けら
れ選択レベルのとき対応する行のメモリセルを選択状態
とする複数のワード線、並びに前記複数のメモリセルの
各列それぞれと対応して設けられ選択状態のメモリセル
の読出しデータ及び書込みデータを伝達する複数のビッ
ト線をそれぞれ備えた第１番〜第ｎ番の第１及び第２の
メモリセルアレイと、これら第１番〜第ｎ番の第１及び
第２のメモリセルアレイそれぞれと対応して設けられ、
対応するメモリセルアレイの複数のビット線それぞれを
所定のタイミングで所定の電位にプリチャージする複数
のビット線プリチャージ回路、対応するメモリセルアレ
イの複数のビット線それぞれと所定のタイミングで対応
接続して対応するビット線のデータレベルを増幅した後
この対応するビット線から切離される複数のセンス増幅
器、並びにこれら複数のセンス増幅器それぞれの出力信
号を対応して受けてその信号レベルに従って対応するビ
ット線を再書込み駆動する複数のビット線駆動回路をそ
れぞれ備えた第１番〜第ｎ番の第１及び第２のサブアレ
イ部と、前記第１番の第１のサブアレイ部の複数のビッ
ト線駆動回路の電源電位受電端及び接地電位受電端を所
定のタイミングで電源電位及び接地電位に駆動する第１
番の第１のビット線駆動制御回路と、前記第２番〜第ｎ
番の第１のサブアレイ部それぞれの複数のビット線駆動
回路の電源電位受電端及び接地電位受電端を所定のタイ
ミングで順番に１番前のビット線駆動回路の電源電位受
電端どうし及び接地電位受電端どうしと対応接続して電
荷の転送を行った後切離して電源電位及び接地電位に駆
動する第２番〜第ｎ番の第１のビット線駆動制御回路
と、上記第ｎ番の第１のビット線駆動制御回路が駆動し
た後、前記第１番〜第ｎ番の第１及び第２のサブアレイ
部の同一番どうしの複数のビット線駆動回路の電源電位
受電端どうし及び接地電位受電端どうしを所定のタイミ
ングで同時に対応接続して電荷の転送を行った後切離す
第１番〜第ｎ番の第３のビット線駆動制御回路と、上記
第１番〜第ｎ番の第３のビット線駆動制御回路により、
前記第１番〜第ｎ番の第１及び第２のサブアレイ部の同
一番どうしの複数のビット線駆動回路の電源電位受電端
どうし及び接地電位受電端どうしを切り離した後、前記
第１番〜第（ｎ−１）番の第２のサブアレイ部それぞれ
の複数のビット線駆動回路の電源電位受電端及び接地電
位受電端を所定のタイミングで順番に１番後のビット線
駆動回路の電源電位受電端どうし及び接地電位受電端ど
うしと対応接続して電荷の転送を行った後切離して電源
電位及び接地電位に駆動する第１番〜第（ｎ−１）番の
第２のビット線駆動制御回路とを有している。
【００２２】
【００２３】また、前記第１番〜第ｎ番の第１のメモリ
セルアレイでのリフレッシュ動作を終了して第１番〜第
ｎ番の第２のメモリセルアレイでのリフレッシュ動作に
移行する時、又は第１番〜第ｎ番の第２のメモリセルア
レイでのリフレッシュ動作を終了して第１番〜第ｎ番の
第１のメモリセルアレイでのリフレッシュ動作に移行す
る時、リフレッシュ動作終了のメモリセルアレイと対応
するプリチャージ制御信号をインアクティブレベルのま
まとしてセンス結果信号を高レベル，低レベルに保持し
た状態、各ビット線を電荷転送後のレベルを保持した状
態としてリフレッシュ動作へ移行するメモリセルアレイ
の読出し動作，センス増幅動作を行い、続いて第３のビ
ット線駆動制御回路により対応する第１及び第２のサブ
アレイ部のビット線駆動回路の電源電位受電端どうし及
び接地電位受電端どうしの対応接続及び切離しを行った
後、前記リフレッシュ動作終了のメモリセルアレイと対
応するプリチャージ制御信号をアクティブレベルとする
ようにして構成される。
セルアレイでのリフレッシュ動作を終了して第１番〜第
ｎ番の第２のメモリセルアレイでのリフレッシュ動作に
移行する時、又は第１番〜第ｎ番の第２のメモリセルア
レイでのリフレッシュ動作を終了して第１番〜第ｎ番の
第１のメモリセルアレイでのリフレッシュ動作に移行す
る時、リフレッシュ動作終了のメモリセルアレイと対応
するプリチャージ制御信号をインアクティブレベルのま
まとしてセンス結果信号を高レベル，低レベルに保持し
た状態、各ビット線を電荷転送後のレベルを保持した状
態としてリフレッシュ動作へ移行するメモリセルアレイ
の読出し動作，センス増幅動作を行い、続いて第３のビ
ット線駆動制御回路により対応する第１及び第２のサブ
アレイ部のビット線駆動回路の電源電位受電端どうし及
び接地電位受電端どうしの対応接続及び切離しを行った
後、前記リフレッシュ動作終了のメモリセルアレイと対
応するプリチャージ制御信号をアクティブレベルとする
ようにして構成される。
【００２４】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００２５】図１は本発明の一実施の形態を示すブロッ
ク図、図２はこの実施の形態の具体的な回路例を示す回
路図である。
ク図、図２はこの実施の形態の具体的な回路例を示す回
路図である。
【００２６】この実施の形態は、図４及び図５に示され
た従来の半導体記憶装置の各構成要素と同一構成（ただ
し回路記号等が異なる），同一機能をもち、同一接続さ
れた第１のメモリセルアレイＭＡ１１〜ＭＡ１ｎ，サブ
アレイ部ＳＡＲ１１〜ＳＡＲ１ｎ，センス増幅制御回路
ＳＥＣ１１〜ＳＥＣ１ｎ，ビット線駆動制御回路ＢＤＣ
１１〜ＢＤＣ１ｎと、メモリセルアレイＭＡ１１〜ＭＡ
１ｎ及びサブアレイ部ＳＡＲ１１〜ＳＡＲ１ｎそれぞれ
と同一構成（ただし回路記号等が異なる），同一機能を
もち、同一接続され、かつ対応配置された第２のメモリ
セルアレイＭＡ２１〜ＭＡ２ｎ，サブアレイ部ＳＡＲ２
１〜ＳＡＲ２ｎと、センス増幅制御回路ＳＥＣ１１〜Ｓ
ＥＣ１ｎそれぞれと同一構成（ただし回路記号等が異な
る），同一機能をもち、サブアレイ部の制御順が逆方向
となるように接続配置されてサブアレイ部ＳＡＲ２１〜
ＳＡＲ２ｎの動作を制御する第２のセンス増幅制御回路
ＳＥＣ２１〜ＳＥＣ２ｎ及びビット線駆動制御回路ＢＤ
Ｃ２１〜ＢＤＣ２ｎと、第１のサブアレイ部ＳＡＲ１１
〜ＳＡＲ１ｎと対応配置された第２のサブアレイ部ＳＡ
Ｒ２１〜ＳＲＡ２ｎとの間に対応配置され、対応するサ
ブアレイ部ＳＡＲ１ｉ，ＳＡＲ２ｉ（ｉ＝１〜ｎ）のビ
ット線駆動回路ＢＤ１ｉ１〜ＢＤ１ｉｎ，ＢＤ２ｉ１〜
ＢＤ２ｉｎの電源電位受電端どうし及び接地電位受電端
どうしを所定のタイミングで接続した後切離す第３のビ
ット線駆動制御回路ＢＤＣ３１〜ＢＤＣ３ｎとを有する
構成となっている。
た従来の半導体記憶装置の各構成要素と同一構成（ただ
し回路記号等が異なる），同一機能をもち、同一接続さ
れた第１のメモリセルアレイＭＡ１１〜ＭＡ１ｎ，サブ
アレイ部ＳＡＲ１１〜ＳＡＲ１ｎ，センス増幅制御回路
ＳＥＣ１１〜ＳＥＣ１ｎ，ビット線駆動制御回路ＢＤＣ
１１〜ＢＤＣ１ｎと、メモリセルアレイＭＡ１１〜ＭＡ
１ｎ及びサブアレイ部ＳＡＲ１１〜ＳＡＲ１ｎそれぞれ
と同一構成（ただし回路記号等が異なる），同一機能を
もち、同一接続され、かつ対応配置された第２のメモリ
セルアレイＭＡ２１〜ＭＡ２ｎ，サブアレイ部ＳＡＲ２
１〜ＳＡＲ２ｎと、センス増幅制御回路ＳＥＣ１１〜Ｓ
ＥＣ１ｎそれぞれと同一構成（ただし回路記号等が異な
る），同一機能をもち、サブアレイ部の制御順が逆方向
となるように接続配置されてサブアレイ部ＳＡＲ２１〜
ＳＡＲ２ｎの動作を制御する第２のセンス増幅制御回路
ＳＥＣ２１〜ＳＥＣ２ｎ及びビット線駆動制御回路ＢＤ
Ｃ２１〜ＢＤＣ２ｎと、第１のサブアレイ部ＳＡＲ１１
〜ＳＡＲ１ｎと対応配置された第２のサブアレイ部ＳＡ
Ｒ２１〜ＳＲＡ２ｎとの間に対応配置され、対応するサ
ブアレイ部ＳＡＲ１ｉ，ＳＡＲ２ｉ（ｉ＝１〜ｎ）のビ
ット線駆動回路ＢＤ１ｉ１〜ＢＤ１ｉｎ，ＢＤ２ｉ１〜
ＢＤ２ｉｎの電源電位受電端どうし及び接地電位受電端
どうしを所定のタイミングで接続した後切離す第３のビ
ット線駆動制御回路ＢＤＣ３１〜ＢＤＣ３ｎとを有する
構成となっている。
【００２７】次に、この実施の形態の動作について、図
３に示された各部信号のタイミング波形図を併せて参照
し説明する。
３に示された各部信号のタイミング波形図を併せて参照
し説明する。
【００２８】まず、第１のメモリセルアレイＭＡ１１〜
ＭＡ１ｎに対し、図４〜図６に示された従来例と同様に
して、データの読出し，再書込み駆動によるリフレッシ
ュ動作を行う。この第１のメモリセルアレイＭＡ１１〜
ＭＡ１ｎに対するリフレッシュ動作の終了時（ＭＡ１ｎ
に対する再書込み駆動が終了し副ワード線ＳＷ１ｎを非
選択レベルとしたとき）に、第１のプリチャージ制御信
号ＰＣ１１〜ＰＣ１ｎは低レベル（インアクティブレベ
ル）のままとしてセンス増幅器ＳＡ１１１〜ＳＡ１ｎｍ
の出力信号のセンス結果信号ＳＲ１１１，ＳＲ１１１＊
〜ＳＲ１ｎｍ，ＳＲ１ｎｍ＊を高レベル，低レベルに保
持した状態、各ビット線Ｂ１１１，Ｂ１１１＊〜Ｂ１ｎ
ｍ，Ｂ１ｎｍ＊を電荷転送後のレベルを保持した状態と
し、続いて第２のプリチャージ制御信号ＰＣ２１〜ＰＣ
２ｎを低レベルのインアクティブレベルとして第２のメ
モリセルアレイＭＡ２１〜ＭＡ２ｎのリフレッシュ動作
へと移行する。
ＭＡ１ｎに対し、図４〜図６に示された従来例と同様に
して、データの読出し，再書込み駆動によるリフレッシ
ュ動作を行う。この第１のメモリセルアレイＭＡ１１〜
ＭＡ１ｎに対するリフレッシュ動作の終了時（ＭＡ１ｎ
に対する再書込み駆動が終了し副ワード線ＳＷ１ｎを非
選択レベルとしたとき）に、第１のプリチャージ制御信
号ＰＣ１１〜ＰＣ１ｎは低レベル（インアクティブレベ
ル）のままとしてセンス増幅器ＳＡ１１１〜ＳＡ１ｎｍ
の出力信号のセンス結果信号ＳＲ１１１，ＳＲ１１１＊
〜ＳＲ１ｎｍ，ＳＲ１ｎｍ＊を高レベル，低レベルに保
持した状態、各ビット線Ｂ１１１，Ｂ１１１＊〜Ｂ１ｎ
ｍ，Ｂ１ｎｍ＊を電荷転送後のレベルを保持した状態と
し、続いて第２のプリチャージ制御信号ＰＣ２１〜ＰＣ
２ｎを低レベルのインアクティブレベルとして第２のメ
モリセルアレイＭＡ２１〜ＭＡ２ｎのリフレッシュ動作
へと移行する。
【００２９】続いて第２の副ワード線ＳＷ２１〜ＳＷ２
ｎを選択レベルとして第２のメモリセルアレイＭＡ２１
〜ＭＡ２ｎの選択状態のメモリセルのデータを対応する
ビット線Ｂ２１１，Ｂ２１１＊〜Ｂ２ｎｍ，Ｂ２ｎｍ＊
に読出し、第２のビット線・センス増幅器接続制御信号
ＢＳＣ２１〜ＢＳＣ２ｎを低レベルにして第２のビット
線Ｂ２１１，Ｂ２１１＊〜Ｂ２ｎｍ，Ｂ２ｎｍ＊及びセ
ンス増幅器ＳＡ２１１〜ＳＡ２ｎｍ間を切離し、第２の
センス活性化信号ＳＥ２１，ＳＥ２１＊〜ＳＥ２ｎ，Ｓ
Ｅ２ｎ＊を活性化レベルにしてセンス増幅器ＳＡ２１１
〜ＳＡ２ｎｍのデータ入出力端間の電位差を増幅し、セ
ンス結果信号ＳＲ２１１，ＳＲ２１１＊〜ＳＲ２ｎｍ，
ＳＲ２ｎｍ＊を電源電位Ｖｃｃレベルの高レベル、接地
電位レベルの低レベルとする。
ｎを選択レベルとして第２のメモリセルアレイＭＡ２１
〜ＭＡ２ｎの選択状態のメモリセルのデータを対応する
ビット線Ｂ２１１，Ｂ２１１＊〜Ｂ２ｎｍ，Ｂ２ｎｍ＊
に読出し、第２のビット線・センス増幅器接続制御信号
ＢＳＣ２１〜ＢＳＣ２ｎを低レベルにして第２のビット
線Ｂ２１１，Ｂ２１１＊〜Ｂ２ｎｍ，Ｂ２ｎｍ＊及びセ
ンス増幅器ＳＡ２１１〜ＳＡ２ｎｍ間を切離し、第２の
センス活性化信号ＳＥ２１，ＳＥ２１＊〜ＳＥ２ｎ，Ｓ
Ｅ２ｎ＊を活性化レベルにしてセンス増幅器ＳＡ２１１
〜ＳＡ２ｎｍのデータ入出力端間の電位差を増幅し、セ
ンス結果信号ＳＲ２１１，ＳＲ２１１＊〜ＳＲ２ｎｍ，
ＳＲ２ｎｍ＊を電源電位Ｖｃｃレベルの高レベル、接地
電位レベルの低レベルとする。
【００３０】この後、第３の電荷転送制御信号ＴＣ３１
〜ＴＣ３ｎを所定の期間アクティブレベルとして第３の
ビット線駆動制御回路ＢＤＣ３１〜ＢＤＣ３ｎにより、
対応する第１及び第２のサブアレイ部ＳＩＲ１１，ＳＡ
Ｒ２１〜ＳＡＲ１ｎ，ＳＡＲ２ｎどうしの間でビット線
駆動回路の電源電位受電端どうし及び接地電位受電端ど
うしを接続して電荷を行った後これらを切離し、この
後、第１のプリチャージ制御信号ＰＣ１１〜ＰＣ１ｎを
アクティブレベルとする。
〜ＴＣ３ｎを所定の期間アクティブレベルとして第３の
ビット線駆動制御回路ＢＤＣ３１〜ＢＤＣ３ｎにより、
対応する第１及び第２のサブアレイ部ＳＩＲ１１，ＳＡ
Ｒ２１〜ＳＡＲ１ｎ，ＳＡＲ２ｎどうしの間でビット線
駆動回路の電源電位受電端どうし及び接地電位受電端ど
うしを接続して電荷を行った後これらを切離し、この
後、第１のプリチャージ制御信号ＰＣ１１〜ＰＣ１ｎを
アクティブレベルとする。
【００３１】この後、第１のメモリセルアレイＭＡ１１
〜ＭＡ１ｎとは逆の順序で第２のメモリセルアレイＭＡ
２１〜ＭＡ２ｎのビット線の再書込み駆動及び電荷の転
送を行う。すなわち、第２のビット線駆動制御信号ＢＥ
２ｎをアクティブレベルにして第２のメモリセルアレイ
ＭＡ２ｎのビット線Ｂ２ｎ１，Ｂ２ｎ１＊〜Ｂ２ｎｍ，
Ｂ２ｎｍ＊を対応するセンス結果信号ＳＲ２ｎ１，ＳＲ
２ｎ１＊〜ＳＲ２ｎｍ，ＳＲ２ｎｍ＊に従って再書込み
駆動し、第２の副ワード線ＳＷ２ｎを非選択レベルにし
た後第２の電荷転送制御信号ＴＣ２（ｎ−１）を所定の
期間アクティブレベルにして第２のサブアレイ部ＳＡＲ
２ｎ，ＳＡＲ２（ｎ−１）間でビット線駆動回路ＢＤ２
ｎ１〜ＢＤ２ｎｍ，ＢＤ２（ｎ−１）１〜ＢＤ２（ｎ−
１）ｍの電源電位受電端どうし及び接地電位受電端どう
しを接続して電荷の転送を行う、とうい動作を順次くり
返えし、第２のサブアレイ部ＳＡＲ２１まで行う。
〜ＭＡ１ｎとは逆の順序で第２のメモリセルアレイＭＡ
２１〜ＭＡ２ｎのビット線の再書込み駆動及び電荷の転
送を行う。すなわち、第２のビット線駆動制御信号ＢＥ
２ｎをアクティブレベルにして第２のメモリセルアレイ
ＭＡ２ｎのビット線Ｂ２ｎ１，Ｂ２ｎ１＊〜Ｂ２ｎｍ，
Ｂ２ｎｍ＊を対応するセンス結果信号ＳＲ２ｎ１，ＳＲ
２ｎ１＊〜ＳＲ２ｎｍ，ＳＲ２ｎｍ＊に従って再書込み
駆動し、第２の副ワード線ＳＷ２ｎを非選択レベルにし
た後第２の電荷転送制御信号ＴＣ２（ｎ−１）を所定の
期間アクティブレベルにして第２のサブアレイ部ＳＡＲ
２ｎ，ＳＡＲ２（ｎ−１）間でビット線駆動回路ＢＤ２
ｎ１〜ＢＤ２ｎｍ，ＢＤ２（ｎ−１）１〜ＢＤ２（ｎ−
１）ｍの電源電位受電端どうし及び接地電位受電端どう
しを接続して電荷の転送を行う、とうい動作を順次くり
返えし、第２のサブアレイ部ＳＡＲ２１まで行う。
【００３２】こうして第２のメモリセルアレイＭＡ２１
〜ＭＡ２ｎに対するリフレッシュ動作を終了し、この終
了時に、第１のメモリセルアレイＭＡ１１〜ＭＡ１ｎか
ら第２のメモリセルアレイＭＡ２１〜ＭＡ２ｎへのリフ
レッシュ動作の移行時と同様に、第２のプリチャージ制
御信号ＰＣ２１〜ＰＣ２ｎを低レベルにしたままとして
第２のセンス結果信号ＳＲ２１１，ＳＲ２１１＊〜ＳＲ
２ｎｍ，ＳＲ２ｎｍ＊を高レベル，低レベルに保持した
状態のまま、各ビット線Ｂ２１１，Ｂ２１１＊〜Ｂ２ｎ
ｍ，Ｂ２ｎｍ＊を電荷転送後のレベルを保持したままと
し、第１のプリチャージ制御信号ＰＣ１１〜ＰＣ１ｎを
インアクティブレベルとして第１のメモリセルアレイＭ
Ａ１１〜ＭＡ１ｎの選択状態のメモリセルの読出し、セ
ンス増幅を行った後、第３の電荷転送制御信号ＴＣ３１
〜ＴＣ３ｎによる対応する第１及び第２のサブアレイ部
ＳＡＲ１１，ＳＡＲ２１〜ＳＡＲ１ｎ，ＳＡＲ２ｎ間の
電荷転送を行い、第２のプリチャージ制御信号ＰＣ２１
〜ＰＣ２ｎを高レベルのアクティブレベルとする。
〜ＭＡ２ｎに対するリフレッシュ動作を終了し、この終
了時に、第１のメモリセルアレイＭＡ１１〜ＭＡ１ｎか
ら第２のメモリセルアレイＭＡ２１〜ＭＡ２ｎへのリフ
レッシュ動作の移行時と同様に、第２のプリチャージ制
御信号ＰＣ２１〜ＰＣ２ｎを低レベルにしたままとして
第２のセンス結果信号ＳＲ２１１，ＳＲ２１１＊〜ＳＲ
２ｎｍ，ＳＲ２ｎｍ＊を高レベル，低レベルに保持した
状態のまま、各ビット線Ｂ２１１，Ｂ２１１＊〜Ｂ２ｎ
ｍ，Ｂ２ｎｍ＊を電荷転送後のレベルを保持したままと
し、第１のプリチャージ制御信号ＰＣ１１〜ＰＣ１ｎを
インアクティブレベルとして第１のメモリセルアレイＭ
Ａ１１〜ＭＡ１ｎの選択状態のメモリセルの読出し、セ
ンス増幅を行った後、第３の電荷転送制御信号ＴＣ３１
〜ＴＣ３ｎによる対応する第１及び第２のサブアレイ部
ＳＡＲ１１，ＳＡＲ２１〜ＳＡＲ１ｎ，ＳＡＲ２ｎ間の
電荷転送を行い、第２のプリチャージ制御信号ＰＣ２１
〜ＰＣ２ｎを高レベルのアクティブレベルとする。
【００３３】以上の動作をくり返えすことにより、消費
電流を従来例の１／２程度に、電荷の再利用をしない場
合に比べて１／４程度に低減することができる。
電流を従来例の１／２程度に、電荷の再利用をしない場
合に比べて１／４程度に低減することができる。
【００３４】ここで、各時点でのビット線の電位を見る
と、初期状態では全てのビット線がＶｃｃ／２であり、
第１のメモリセルアレイＭＡ１１〜ＭＡ１ｎの最初のリ
フレッシュ動作時の再書込み駆動前の各ビット線ではＭ
Ａ１１以外、高レベル側が３Ｖｃｃ／４低レベル側がＶ
ｃｃ／４、ＭＡ１１は前述したとおり共にＶｃｃ／２の
ままであり、ＭＡ１ｎのリフレッシュ動作終了時、ＭＡ
１ｎのビット線がＶｃｃ，０Ｖ以外は３Ｖｃｃ／４，Ｖ
ｃｃ／４となっている。また、第３のビット線駆動制御
回路ＢＤＣ３１〜ＢＤＣ３ｎによる第１のメモリセルア
レイ側から第２のメモリセルアレイ側への電荷の転送に
より、第２のメモリセルアレイＭＡ２１〜ＭＡ２ｎの各
ビット線の電位は、ＭＡ２ｎのビット線の高レベル側が
３Ｖｃｃ／４，低レベル側がＶｃｃ／４、それ以外は高
レベル側が５Ｖｃｃ／８、低レベル側が３Ｖｃｃ／８と
なる。
と、初期状態では全てのビット線がＶｃｃ／２であり、
第１のメモリセルアレイＭＡ１１〜ＭＡ１ｎの最初のリ
フレッシュ動作時の再書込み駆動前の各ビット線ではＭ
Ａ１１以外、高レベル側が３Ｖｃｃ／４低レベル側がＶ
ｃｃ／４、ＭＡ１１は前述したとおり共にＶｃｃ／２の
ままであり、ＭＡ１ｎのリフレッシュ動作終了時、ＭＡ
１ｎのビット線がＶｃｃ，０Ｖ以外は３Ｖｃｃ／４，Ｖ
ｃｃ／４となっている。また、第３のビット線駆動制御
回路ＢＤＣ３１〜ＢＤＣ３ｎによる第１のメモリセルア
レイ側から第２のメモリセルアレイ側への電荷の転送に
より、第２のメモリセルアレイＭＡ２１〜ＭＡ２ｎの各
ビット線の電位は、ＭＡ２ｎのビット線の高レベル側が
３Ｖｃｃ／４，低レベル側がＶｃｃ／４、それ以外は高
レベル側が５Ｖｃｃ／８、低レベル側が３Ｖｃｃ／８と
なる。
【００３５】この後、第２のメモリセルアレイＭＡ２１
〜ＭＡ２ｎのビット線への再書込み駆動が行なわれ、第
３のビット線駆動制御回路ＢＤＣ３１〜ＢＤＣ３ｎによ
る第２のメモリセルアレイ側から第１のメモリセルアレ
イ側への電荷の転送前の第２のメモリセルアレイＭＡ２
１〜ＭＡ２ｎの各ビット線の電位は、ＭＡ２１のビット
線が高レベルＶｃｃ、低レベル０Ｖの他は、高レベル側
が１３Ｖｃｃ／１６、低レベル側が３Ｖｃｃ／１６とな
っており、このような電位のビット線の電荷が、第３の
ビット線駆動制御回路ＢＤＣ３１〜ＢＤＣ３ｎによって
第１のメモリセルアレイＭＡ１１〜ＭＡ１ｎ側へ転送さ
れ、そのビット線の電位を変化させる。
〜ＭＡ２ｎのビット線への再書込み駆動が行なわれ、第
３のビット線駆動制御回路ＢＤＣ３１〜ＢＤＣ３ｎによ
る第２のメモリセルアレイ側から第１のメモリセルアレ
イ側への電荷の転送前の第２のメモリセルアレイＭＡ２
１〜ＭＡ２ｎの各ビット線の電位は、ＭＡ２１のビット
線が高レベルＶｃｃ、低レベル０Ｖの他は、高レベル側
が１３Ｖｃｃ／１６、低レベル側が３Ｖｃｃ／１６とな
っており、このような電位のビット線の電荷が、第３の
ビット線駆動制御回路ＢＤＣ３１〜ＢＤＣ３ｎによって
第１のメモリセルアレイＭＡ１１〜ＭＡ１ｎ側へ転送さ
れ、そのビット線の電位を変化させる。
【００３６】このような動作がくり返えされるので、ビ
ット線の電位は高レベルが７Ｖｃｃ／８、低レベル側が
Ｖｃｃ／８に次第に近ずくので、Ｖｃｃ，０Ｖに対して
Ｖｃｃ／８程度を電源から補給することになり、Ｖｃｃ
／４程度を補給する従来例に比べて１／２程度に、Ｖｃ
ｃ／２を補給する電荷の再利用のない場合に比べて１／
４程度に、消費電流を低減することができる。
ット線の電位は高レベルが７Ｖｃｃ／８、低レベル側が
Ｖｃｃ／８に次第に近ずくので、Ｖｃｃ，０Ｖに対して
Ｖｃｃ／８程度を電源から補給することになり、Ｖｃｃ
／４程度を補給する従来例に比べて１／２程度に、Ｖｃ
ｃ／２を補給する電荷の再利用のない場合に比べて１／
４程度に、消費電流を低減することができる。
【００３７】
【発明の効果】以上説明したように本発明は、第１番〜
第ｎ番の第１及び第２のメモリセルアレイを設けこれら
第１及び第２のメモリセルアレイそれぞれのリフレッシ
ュ動作時に、リフレッシュ動作順に前のメモリセルアレ
イのビット線の電荷を順次再利用すると共に、第１及び
第２のメモリセルアレイ間でも電荷を再利用する構成と
したので、電荷が無駄に捨てられる割合が少なくなり、
消費電流を更に低減することができる効果がある。
第ｎ番の第１及び第２のメモリセルアレイを設けこれら
第１及び第２のメモリセルアレイそれぞれのリフレッシ
ュ動作時に、リフレッシュ動作順に前のメモリセルアレ
イのビット線の電荷を順次再利用すると共に、第１及び
第２のメモリセルアレイ間でも電荷を再利用する構成と
したので、電荷が無駄に捨てられる割合が少なくなり、
消費電流を更に低減することができる効果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１に示された実施の形態の各部の具体的な回
路例を示す回路図である。
路例を示す回路図である。
【図３】図１及び図２に示された実施の形態の動作を説
明するための各部信号のタイミング波形図である。
明するための各部信号のタイミング波形図である。
【図４】従来の半導体記憶装置の一例を示すブロック図
である。
である。
【図５】図４に示された半導体記憶装置の各部の具体的
回路例を示す回路図である。
回路例を示す回路図である。
【図６】図４及び図５に示された半導体記憶装置の動作
を説明するための各部信号のタイミング波形図である。
を説明するための各部信号のタイミング波形図である。
Ｂ１１，Ｂ１１＊〜Ｂｎｍ，Ｂｎｍ＊，Ｂ１１１，Ｂ１
１１＊〜Ｂ１ｎｍ，Ｂ１ｎｍ＊，Ｂ２１１，Ｂ２１１＊
〜Ｂ２ｎｍ，Ｂ２ｎｍ＊ ビット線 ＢＤ１１〜ＢＤｎｍ，ＢＤ１１１〜ＢＤ１ｎｍ，ＢＤ２
１１〜ＢＤ２ｎｍビット線駆動回路 ＢＤＣ１〜ＢＤＣｎ，ＢＤＣ１１〜ＢＤＣ１ｎ，ＢＤＣ
２１〜ＢＤＣ２ｎ，ＢＤＣ３１〜ＢＤＣ３ｎ ビット
線駆動制御回路 ＢＰ１１〜ＢＰｎｍ，ＢＰ１１１〜ＢＰ１ｎｍ，ＢＰ２
１１〜ＢＰ２ｎｍビット線プリチャージ回路 ＳＡ１１〜ＳＡｎｍ，ＳＡ１１１〜ＳＡ１ｎｍ，ＳＡ２
１１〜ＳＡ２ｎｍセンス増幅器 ＳＡＲ１〜ＳＡＲ，ＳＡＲ１１〜ＳＡＲ１ｎ，ＳＡＲ２
１〜ＳＡＲ２ｎ サブアレイ部 ＳＥ１〜ＳＥｎ，ＳＥ１１〜ＳＥ１ｎ，ＳＥ２１〜ＳＥ
２ｎ センス増幅制御回路 ＳＰ１〜ＳＰｎ，ＳＰ１１〜ＳＰ１ｎ，ＳＰ２１〜ＳＰ
２ｎ センス増幅器プリチャージ回路 ＳＷ１〜ＳＷｎ，ＳＷ１１〜ＳＷ１ｎ，ＳＷ２１〜ＳＷ
２ｎ 副ワード線 ＭＷ，ＭＷ１，ＭＷ２ 主ワード線
１１＊〜Ｂ１ｎｍ，Ｂ１ｎｍ＊，Ｂ２１１，Ｂ２１１＊
〜Ｂ２ｎｍ，Ｂ２ｎｍ＊ ビット線 ＢＤ１１〜ＢＤｎｍ，ＢＤ１１１〜ＢＤ１ｎｍ，ＢＤ２
１１〜ＢＤ２ｎｍビット線駆動回路 ＢＤＣ１〜ＢＤＣｎ，ＢＤＣ１１〜ＢＤＣ１ｎ，ＢＤＣ
２１〜ＢＤＣ２ｎ，ＢＤＣ３１〜ＢＤＣ３ｎ ビット
線駆動制御回路 ＢＰ１１〜ＢＰｎｍ，ＢＰ１１１〜ＢＰ１ｎｍ，ＢＰ２
１１〜ＢＰ２ｎｍビット線プリチャージ回路 ＳＡ１１〜ＳＡｎｍ，ＳＡ１１１〜ＳＡ１ｎｍ，ＳＡ２
１１〜ＳＡ２ｎｍセンス増幅器 ＳＡＲ１〜ＳＡＲ，ＳＡＲ１１〜ＳＡＲ１ｎ，ＳＡＲ２
１〜ＳＡＲ２ｎ サブアレイ部 ＳＥ１〜ＳＥｎ，ＳＥ１１〜ＳＥ１ｎ，ＳＥ２１〜ＳＥ
２ｎ センス増幅制御回路 ＳＰ１〜ＳＰｎ，ＳＰ１１〜ＳＰ１ｎ，ＳＰ２１〜ＳＰ
２ｎ センス増幅器プリチャージ回路 ＳＷ１〜ＳＷｎ，ＳＷ１１〜ＳＷ１ｎ，ＳＷ２１〜ＳＷ
２ｎ 副ワード線 ＭＷ，ＭＷ１，ＭＷ２ 主ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 室谷 樹徳 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平５−135580（ＪＰ，Ａ) 特開 平６−203557（ＪＰ，Ａ) 特開 平６−259961（ＪＰ，Ａ) 特開 平７−230687（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/406
Claims (3)
- 【請求項１】 行方向，列方向に配置された複数のメモ
リセル、これら複数のメモリセルの各行それぞれと対応
して設けられ選択レベルのとき対応する行のメモリセル
を選択状態とする複数のワード線、並びに前記複数のメ
モリセルの各列それぞれと対応して設けられ選択状態の
メモリセルの読出しデータ及び書込みデータを伝達する
複数のビット線をそれぞれ備えた第１番〜第ｎ番の第１
及び第２のメモリセルアレイと、 これら第１番〜第ｎ番の第１及び第２のメモリセルアレ
イそれぞれと対応して設けられ、対応するメモリセルア
レイの複数のビット線それぞれを所定のタイミングで所
定の電位にプリチャージする複数のビット線プリチャー
ジ回路、対応するメモリセルアレイの複数のビット線そ
れぞれと所定のタイミングで対応接続して対応するビッ
ト線のデータレベルを増幅した後この対応するビット線
から切離される複数のセンス増幅器、並びにこれら複数
のセンス増幅器それぞれの出力信号を対応して受けてそ
の信号レベルに従って対応するビット線を再書込み駆動
する複数のビット線駆動回路をそれぞれ備えた第１番〜
第ｎ番の第１及び第２のサブアレイ部と、 前記第１番の第１のサブアレイ部の複数のビット線駆動
回路の電源電位受電端及び接地電位受電端を所定のタイ
ミングで電源電位及び接地電位に駆動する第１番の第１
のビット線駆動制御回路と、 前記第２番〜第ｎ番の第１のサブアレイ部それぞれの複
数のビット線駆動回路の電源電位受電端及び接地電位受
電端を所定のタイミングで順番に１番前のビット線駆動
回路の電源電位受電端どうし及び接地電位受電端どうし
と対応接続して電荷の転送を行った後切離して電源電位
及び接地電位に駆動する第２番〜第ｎ番の第１のビット
線駆動制御回路と、 上記第ｎ番の第１のビット線駆動制御回路が駆動した
後、前記第１番〜第ｎ番の第１及び第２のサブアレイ部
の同一番どうしの複数のビット線駆動回路の電源電位受
電端どうし及び接地電位受電端どうしを所定のタイミン
グで同時に対応接続して電荷の転送を行った後切離す第
１番〜第ｎ番の第３のビット線駆動制御回路と、 上記第１番〜第ｎ番の第３のビット線駆動制御回路によ
り、前記第１番〜第ｎ番の第１及び第２のサブアレイ部
の同一番どうしの複数のビット線駆動回路の電源電位受
電端どうし及び接地電位受電端どうしを切り離した後、
前記第１番〜第（ｎ−１）番の第２のサブアレイ部それ
ぞれの複数のビット線駆動回路の電源電位受電端及び接
地電位受電端を所定のタイミングで順番に１番後のビッ
ト線駆動回路の電源電位受電端どうし及び接地電位受電
端どうしと対応接続して電荷の転送を行った後切離して
電源電位及び接地電位に駆動する第１番〜第（ｎ−１）
番の第２のビット線駆動制御回路と、 を有することを特徴とする半導体記憶装置。 - 【請求項２】 第１番〜第ｎ番の第１及び第２のサブア
レイ部それぞれの対応する複数のビット線のプリチャー
ジレベルを、電源電位及び接地電位の中間レベルとした
請求項１記載の半導体記憶装置。 - 【請求項３】 前記第１番〜第ｎ番の第１のメモリセル
アレイでのリフレッシュ動作を終了して第１番〜第ｎ番
の第２のメモリセルアレイでのリフレッシュ動作に移行
する時、又は第１番〜第ｎ番の第２のメモリセルアレイ
でのリフレッシュ動作を終了して第１番〜第ｎ番の第１
のメモリセルアレイでのリフレッシュ動作に移行する
時、 リフレッシュ動作終了のメモリセルアレイと対応するプ
リチャージ制御信号をインアクティブレベルのままとし
てセンス結果信号を高レベル，低レベルに保持した状
態、各ビット線を電荷転送後のレベルを保持した状態と
して、リフレッシュ動作へ移行するメモリセルアレイの
読出し動作，センス増幅動作を行い、続いて第３のビッ
ト線駆動制御回路により対応する第１及び第２のサブア
レイ部のビット線駆動回路の電源電位受電端どうし及び
接地電位受電端どうしの対応接続及び切離しを行った
後、前記リフレッシュ動作終了のメモリセルアレイと対
応するプリチャージ制御信号をアクティブレベルとする
ようにした請求項１記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20692695A JP3252666B2 (ja) | 1995-08-14 | 1995-08-14 | 半導体記憶装置 |
| US08/658,210 US5631872A (en) | 1995-08-14 | 1996-06-04 | Low power consumption semiconductor dynamic random access memory device by reusing residual electric charge on bit line pairs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20692695A JP3252666B2 (ja) | 1995-08-14 | 1995-08-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955083A JPH0955083A (ja) | 1997-02-25 |
| JP3252666B2 true JP3252666B2 (ja) | 2002-02-04 |
Family
ID=16531362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20692695A Expired - Fee Related JP3252666B2 (ja) | 1995-08-14 | 1995-08-14 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5631872A (ja) |
| JP (1) | JP3252666B2 (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR0179848B1 (ko) * | 1995-10-13 | 1999-04-15 | 문정환 | 전하를 재이용한 리프래쉬 방법 |
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| KR102493814B1 (ko) * | 2016-06-29 | 2023-02-02 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| CN113918481A (zh) * | 2017-07-30 | 2022-01-11 | 纽罗布拉德有限公司 | 一种存储器芯片 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2894170B2 (ja) * | 1993-08-18 | 1999-05-24 | 日本電気株式会社 | メモリ装置 |
| JP3272888B2 (ja) * | 1993-12-28 | 2002-04-08 | 株式会社東芝 | 半導体記憶装置 |
-
1995
- 1995-08-14 JP JP20692695A patent/JP3252666B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-04 US US08/658,210 patent/US5631872A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0955083A (ja) | 1997-02-25 |
| US5631872A (en) | 1997-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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