JP3253856B2

JP3253856B2 - ダイバーシチ受信装置

Info

Publication number: JP3253856B2
Application number: JP13824596A
Authority: JP
Inventors: 学柴田; 英幸神成
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-05-31
Filing date: 1996-05-31
Publication date: 2002-02-04
Anticipated expiration: 2016-05-31
Also published as: JPH09321679A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はダイバーシチ受信装
置に関する。このダイバーシチ受信装置は、特にクロッ
ク再生部及び、受信電界強度検出（ＲＳＳＩ）の構成に
関するものである。ダイバーシチ受信特にデジタル通信
では、入力された信号に対し同期クロックを再生し、こ
のクロックにてデータを処理し、また、最大比合成等で
は各ブランチのデータを合成するため、そのタイミング
を合わせることが必要とされる。

【０００２】また再生クロックは再生データと同期して
出力されるため、切り換えダイバーシチ等において、遅
延差が生じている場合でも、データの飛びが無く、また
ジッタが少ないクロックが要求される。また移動体通信
においては時分割多重による方式が用いられており、バ
ースト信号の各スロットに対して正確に素早く同期した
クロックが必要となる。更にＲＳＳＩに関して、その検
出値は、機器の誤差を除き、安定した、精度の高い値が
求められ、なおかつフエージングに対して、その変化速
度に応じた追従性を持つことが必要となる。

【０００３】

【従来の技術】従来の２種類のダイバーシチ受信装置の
ブロック構成図を図３０及び図３１に示し、その説明を
行う。但し、双方の図において同一部分には同一符号を
付し、一方の図での説明を省略する。

【０００４】図３０において、符号３００は第１ブラン
チ検波位相データ用の象限データ検出部、３０１は第２
ブランチ検波位相データ用の象限データ検出部、３０２
はセレクタ、３０３はクロック成分抽出部、３０４はデ
ジタルＰＬＬ部、３０５はＢＴＲ（クロック生成回路）
用基準クロック発生部、３０６はＲＳＳＩレベル比較
部、３０７は最上位符号ビット保持部、３０８は位相器
である。

【０００５】このような構成において、ＲＳＳＩレベル
比較部で得られる各ブランチのＲＳＳＩレベルの大きい
方の検出結果の最上位符号ビットを、再生クロックをタ
イミングクロックとする最上位符号ビット保持部３０７
で保持し、この保持された最上位符号ビット、即ちＲＳ
ＳＩレベル大検出保持結果に応じて、象限データ検出部
３００，３０１で検出された各ブランチの象限データを
セレクタ３０２で選択する。

【０００６】この選択象限データのクロック成分をクロ
ック成分抽出部３０３で抽出し、更にデジタルＰＬＬ部
３０４で安定させた後、位相器３０８で更に適性位相に
する位相調整を行ってクロックを再生し、この再生クロ
ックを各部へ送出している。

【０００７】図３１において、３０９は第１ブランチの
クロック成分抽出部、３１０は第２ブランチのクロック
成分抽出部、３１１は第１ブランチのデジタルＰＬＬ
部、３１２は第２ブランチのデジタルＰＬＬ部、３１３
は第１ブランチの位相器、３１４は第２ブランチの位相
器、３１５はセレクタである。

【０００８】このような構成から分かるように、この図
３１に示す例ではクロック再生に必要な回路を各ブラン
チにそれぞれ有しており、各ブランチごとに再生された
クロックを、ＲＳＳＩレベルの大小検出結果により、各
ブランチの再生クロックをセレクタ３１５を用い選択
し、この再生クロックを各部へ送出している。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来のダイバーシチ受信装置においては、次に記述する問
題があった。

【００１０】複数のブランチに対し、それぞれ異なっ
たアンテナを有しており、これらのアンテナ間は相関が
無いよう設置されており、一方の受信信号は、送信ポイ
ントよりの経路やマルチパスフェージングにより、それ
ぞれのブランチでの受信タイミングに遅延差が生じる。
このためどちらかのブランチのみに同期したクロックの
生成しか行うことができない場合は、各ブランチにおけ
る再生データを、切り換え又は合成する際、遅延差の大
きさによってはデータの欠落、更には、合成において時
間の異なるデータを合成することによる誤作動が生じる
問題があった。

【００１１】再生クロックを基準とする受信電界強度
検出( ＲＳＳＩ) タイミングにおいて、片ブランチのみ
に同期しているクロックを別のブランチの検出タイミン
グに用いることになり、ＲＳＳＩレベルとしてシンボル
点に対してずれた点のレベルを得ることになり、これに
よって検出精度が著しく劣化する問題があった。

【００１２】再生クロックをデータ処理手段に送出す
る際、各ブランチに同期したクロックを切り換えて送出
する。この際遅延差により、切り換え時にタイミングの
変化量が大きくなり、よってクロックにジッタが生じ、
データ処理が誤作動するという問題があった。

【００１３】時分割多重方式による通信の場合、各バ
ーストスロットでの受信タイミングは独立した物となっ
ており、このため内部にて再生したクロックについて
も、それらに同期したクロックを持つ必要がある。よっ
てクロック合成において、それらのクロックタイミング
をスロットごとに独立させなければならない問題があっ
た。

【００１４】ＲＳＳＩをクロック合成に用いる場合、
ＲＳＳＩレベルの検出精度及びシンボル毎のばらつきに
より、正しい安定した値が得られないという問題があっ
た。時分割多重方式による通信の場合、ＲＳＳＩレベルの
検出がそのバーストのみの純粋な値ではなく、他のバー
ストの値の影響を受けることにより誤差が生じており、
更に切替えにより、他のスロットの影響を除く場合も、
切替え直後の値が安定せず、正しい値が得られないとい
う問題があった。

【００１５】本発明は、このような点に鑑みてなされた
ものであり、受信同期クロックを正確に再生することが
できるダイバーシチ受信装置を提供することを目的とし
ている。

【００１６】

【課題を解決するための手段】図１に本発明の原理図を
示す。この図１に示すダイバーシチ受信装置は、アンテ
ナ１，２の受信信号の電界強度を検出する電界強度検出
手段５，６と、受信信号を検波する検波手段７，８と、
その検波された検波信号からデータの再生を行ってブラ
ンチ再生データを得るデータ再生手段９，１０と、検波
信号からクロックの再生を行ってブランチ再生クロック
を得るクロック再生手段１１，１２とを備え、電界強度
検出手段５，６、検波手段７，８及びデータ再生手段
９，１０の各々がブランチ再生クロックで同期がとられ
た第１〜第ｎブランチ手段Ｂ１，Ｂｎと、第１〜第ｎブ
ランチ手段Ｂ１，Ｂｎで得られる各電界強度の差を検出
することにより電界強度の大きさ及びその差を示す差デ
ータを得る電界強度比較手段１３と、差データより判明
する各電界強度の大きさの比率に応じて、第１〜第ｎブ
ランチ手段Ｂ１，Ｂｎで得られる各ブランチ再生クロッ
クを合成することにより再生クロックを出力するクロッ
ク合成手段１４と、差データの差が所定閾値よりも大の
場合に電界強度の大きいブランチ再生データを選択して
再生データとして出力し、差が所定閾値よりも小の場合
に各々のブランチ再生データを合成して再生データとし
て出力する再生クロックに同期したデータ切換／合成手
段１６とを具備して構成されている。

【００１７】このような構成によれば、各ブランチにお
ける受信信号の遅延差にかかわらず、再生クロックと、
この再生クロックに同期した再生データとを安定して得
ることができる。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図２は本発明の第１実施形
態によるダイバーシチ受信ブランチ間遅延時間補正を行
うダイバーシチ受信装置の無線部のブロック構成図であ
る。

【００１９】図３は図２に示すクロック合成部の第１の
内部構成例のブロック構成図である。図４は図２に示す
クロック合成部の第２の内部構成例のブロック構成図で
ある。図５は図４に示すカウント値生成部の内部構成例
のブロック構成図である。図６は図５に示すカウント値
合成部にカウント値の変化量制限機能を設けた場合のブ
ロック構成図である。

【００２０】図７は図４に示す比率設定変換部の内部構
成例を示すブロック構成図である。図８は図４に示すク
ロック遅延差量子化部のブロック構成図である。図９は
図２に示すクロック合成部１４の第３内部構成例のブロ
ック構成図である。図１０は図２に示すクロック合成部
に付加されるアラーム発生部のブロック構成図である。
図１１は図２に示すＲＳＳＩ検出部とＲＳＳＩレベル比
較部との間に平均化回路を接続した場合のブロック構成
図である。

【００２１】図１２は図１１に示す平均化回路の第１の
内部構成例のブロック図である。図１３は図１１に示す
平均化回路の第２の内部構成例のブロック図である。図
１４は図２に示すクロック合成部におけるバーストスロ
ット対応合成クロック生成部のブロック構成図である。
図１５は図１４に示すメモリのブロック構成図である。
図１６は図１１に示す平均化回路の第３の内部構成例の
ブロック図である。以上の全ての図において同一部分に
は同一符号を付した。

【００２２】本実施形態は、ダイバーシチ受信等複数の
アンテナより入力される複数の復調回路を持つ場合、個
々のブランチ間における、遅延時間差を内部にて補正す
る装置であり、個々のブランチに個別のＢＴＲ回路を設
け、入力データに同期した再生クロックの位相差を、Ｂ
ＴＲ回路にて用いた基準クロックにて量子化し、演算に
用いる。更に各ブランチに対し入力される電界受信強度
レベル( ＲＳＳＩ) を用い、量子化した遅延差をＲＳＳ
Ｉ差に応じた比率にて合成しクロックタイミングを生成
する。

【００２３】更に合成クロックにおいてジッタが一定レ
ベル以下となるように、ＲＳＳＩ差の変動量が急激に変
化した場合において、クロックタイミングの変化量は所
定の基準クロック（高速）の１クロック又は設定された
クロック相当のみを最大移動量とし、ゆるやかにＲＳＳ
Ｉ差に応じた比率に収束させる。更に遅延差が、受信信
号の半シンボルを超えた場合の監視機能を持たせ、クロ
ック合成を停止しＲＳＳＩレベルが大となるブランチの
選択機能を設ける。またバースト受信の際、各バースト
スロット毎に異なるタイミングに対応するため、スロッ
ト毎にメモリを持ち、合成クロック位相を保持する。

【００２４】これにより各ブランチに遅延差が生じた場
合においても正常なデータの復調が可能としたものであ
る。またＲＳＳＩレベルにおいては積分回路を設け、ノ
イズ等による突発的なＲＳＳＩレベルの揺らぎを防止
し、平均回路としては畳み込みによる積分回路を設ける
ことにより移動平均を得ることができ、更にバーストス
ロット毎に平均後ＲＳＳＩレベルを保持する回路を設
け、その値を次のバースト開始時に平均回路へ与える機
能を持たせ、平均をバーストスロット毎に連続的に得る
ことを可能としたものである。

【００２５】図２において、符号１は第１ブランチの受
信アンテナ部、２は第ｎブランチの受信アンテナ部、３
は第１ブランチの受信高周波部、４は第ｎブランチの受
信高周波部、５は第１ブランチのＲＳＳＩ検出部、６は
第ｎブランチのＲＳＳＩ検出部、７は第１ブランチの検
波部、８は第ｎブランチの検波部、９は第１ブランチの
データ再生部、１０は第ｎブランチのデータ再生部、１
１は第ｎブランチのクロック再生部（ＢＴＲ部）、１２
は第ｎブランチのクロック再生部（ＢＴＲ部）、１３は
ＲＳＳＩレベル比較部、１４はクロック合成部、１５は
切り換え合成制御部、１６はデータ切り換え合成部、１
７はデータ処理部／ＴＤＭＡ制御部である。

【００２６】即ち、破線枠で示すｎ個の第１〜第ｎブラ
ンチを備えており、それぞれに受信アンテナ１及び２、
受信高周波部３及び４、ＲＳＳＩ検出部５及び６、検波
部７及び８、データ再生部９及び１０、クロック再生部
１１及び１２が設けられている。また、第１〜第ｎブラ
ンチのクロック再生部１１，１２の出力側にクロック合
成部１４が設けられている。

【００２７】受信アンテナ１，２により受信された受信
信号を、受信高周波部３，４を介して、ＲＳＳＩ検出部
５，６及び検波部７，８へ送る。ＲＳＳＩ検出部５，６
で受信電界強度データを検出後、双方のデータをＲＳＳ
Ｉ比較部１３へ送出する。これによって、各ブランチに
おける受信電界強度の大きさ及びその差を求め、この差
情報をクロック合成部１４及び切り換え合成制御部１５
へ送出する。

【００２８】一方、検波部７，８は受信信号を検波し、
これを検波ベースバンド信号として、データ再生部９及
び１０へ送出する。データ再生部９及び１０では検波部
７，８で復調された信号の判定が行われ、この判定結果
が再生データとしてデータ切り換え部又合成部１６に送
出される。

【００２９】また検波部７，８からのベースバンド信号
は、クロック再生部１１，１２にも送出され、ここで受
信信号に同期したクロックが再生される。各々のブラン
チ内部では、各ブランチに備えたクロック再生部１１，
１２の再生クロックが、データ再生及びＲＳＳＩ検出の
タイミングとして用いられる。

【００３０】クロック合成部１４には、ＲＳＳＩ比較部
１３からの各ブランチ間ＲＳＳＩ差情報及びクロック再
生部１１，１２の再生クロックが入力され、ここで差情
報から判明するどちらの電界強度がどれだけ大きいかの
比率（例えば２：３）に応じて双方の再生クロックのタ
イミング合成が行われる。

【００３１】データ切り換え部又は合成部１６において
は、クロック合成部１４の出力データがデータ切り換え
部又は合成部１６のタイミングとして用いられ、また、
差情報に応じた切り換え合成制御部１５の切り換えか合
成かを決定する制御に応じて、差が所定の閾値よりも大
きい場合はレベルの高い再生データが選択されるように
切り換え、また差が所定の閾値よりも小さい場合は双方
の再生データの合成が行われ、データ処理及びＴＤＭＡ
制御部１７へ出力されるように構成されている。

【００３２】このような構成において、まず、図２に示
す複数個の第１〜第ｎブランチにおいて、各ブランチの
受信信号に同期したクロックを再生する。これらの再生
クロックが入力されるクロック合成部１４は、各ブラン
チのＲＳＳＩ検出部５，６の出力側に接続されたＲＳＳ
Ｉレベル比較部１３からのＲＳＳＩレベル差データも入
力され、この差データに応じて各ブランチの再生クロッ
クを合成する。

【００３３】また各ブランチにおいて、各受信アンテナ
部１，２で受信された信号は受信高周波部３，４におい
て、周波数変換等の必要な処理が行われることによりベ
ースバンド信号に変換された後、ＲＳＳＩ検出部５，６
及び検波部７，８へ出力される。

【００３４】検波部７，８での検波信号がデータ再生部
９、１０に入力され、ここで各ブランチごとの受信タイ
ミングにて再生されたクロック再生部１１，１２からの
再生クロックで同期が取られ、再生データとしてデータ
切り換え合成部１６へ出力される。但し、それらの再生
データは各ブランチでの受信アンテナ部１，２の受信特
性に相関が低いため、その再生タイミングは異なってい
る。

【００３５】データ切り換え合成部１６においては、ク
ロック合成部１４から出力される合成クロックで各再生
データの同期が取り直され、切り換え合成制御部１５に
よる制御信号に応じて各再生データの合成又は切り換え
が行われ、データ処理及びＴＤＭＡ制御部１７へ出力さ
れる。また、データ処理及びＴＤＭＡ制御部１７にはク
ロック合成部１４から出力された合成クロックも入力さ
れる。

【００３６】従って、クロック合成部１４からの合成ク
ロックに同期した再生データと、合成クロックを各ブラ
ンチでの受信信号の遅延差にかかわらず、安定してデー
タ処理及びＴＤＭＡ制御部１７へ送出することができ、
クロックタイミングをそろえるためデータの位相合成及
び最大比合成が可能となる。

【００３７】また再生クロックの合成時にＲＳＳＩレベ
ル差データを用いるので、適正に受信されてるブランチ
のクロックを用いることができ、不安定要素の除去が可
能となる。

【００３８】次に、図３に、図２に示したクロック合成
部１４の第１の内部構成例を示し、その説明を行う。図
３において、１８は量子化用高速クロック発生部、１９
は合成クロック用カウンタ、２０はカウント設定値ロー
ドタイミング生成部である。

【００３９】合成クロック生成部内で生成されるカウン
ト設定値を合成クロック用カウンタ１９へ送出する。ま
た合成クロック用カウンタ１９のカウントクロックとし
て、量子化用高速クロック発生部１８から出力される高
速クロックを用いる。

【００４０】合成クロック用カウンタ１９のカウント開
始タイミングとして、カウント設定値ロードタイミング
生成部２０から出力されるロードタイミング（カウント
スタートタイミング）信号を用いる。

【００４１】カウント設定値ロードタイミング生成部２
０に対しては、各ブランチのクロック再生部１１，１２
から出力された再生クロックが入力され、このうち有効
なブランチのクロックが合成クロックに応じて選択さ
れ、この選択されたクロックをロードタイミング信号と
して生成するようになっている。合成クロック用カウン
タ１９はそのロードタイミング信号を基に量子化用高速
クロックで設定値までカウントして合成クロックとする
ように構成されている。

【００４２】このような構成において、カウンタ１９
は、各ブランチでの再生クロックの遅延差を検出する際
に用いられるものであり、量子化用高速クロック１８の
高速クロックをカウントすることにより、合成クロック
を生成する。再生クロック生成用の高速クロックと遅延
差の量子化用のクロックが等しいため、その遅延差の検
出精度と、合成クロックのタイミングの変化量を一致さ
せることができる。

【００４３】またカウンタ１９に対するカウント位相及
びその周期はカウント設定値により決まり、そのカウン
ト設定値の、カウンタに対するロードタイミングは、合
成クロック用カウンタ１９のリップルキャリー又は、各
ブランチのクロックタイミングより生成部２０により生
成され、カウンタ１９に与えられ、カウント設定値を読
み込ませることにより合成クロックのタイミングをクロ
ック１周期単位にて自由に変化させることができる。

【００４４】次に、図４に、図２に示したクロック合成
部１４の第２の内部構成例を示し、その説明を行う。図
４において、２１はクロック遅延差量子化部、２２はク
ロックエッジ検出部、２３はクロック生成用カウント
部、２４はＲＳＳＩ差による比率設定変換部、２５はカ
ウント値生成部である。

【００４５】図２に示したクロック再生部１１，１２の
再生クロック、量子化用高速クロック発生部１８から出
力される高速クロック、及び図２に示すＲＳＳＩレベル
比較部１３から出力されるＲＳＳＩレベル差データが入
力されるクロック遅延差量子化部２１と、、双方の再生
クロックと差データが入力されるクロックエッジ検出部
２２と、ＲＳＳＩレベル差データが入力される比率設定
変換部２４と、クロック遅延差量子化部２１及び比率設
定変換部２４の出力側に接続されたカウント値生成部２
５と、カウント値生成部２５とクロックエッジ検出部２
２との出力側に接続されたクロックタイミング比較部２
３とを具備する。

【００４６】クロック遅延差量子化部２１は、差データ
から各再生クロックのレベルの大小関係を求め、また高
速クロックをタイミングとして大クロックに対して小ク
ロックが進んでいるか遅れているかを示す遅延差を検出
し、これを遅延差データとして出力する。

【００４７】クロックエッジ検出部２２は、差データか
ら各再生クロックのレベルの大小関係を求め、大クロッ
クの立ち上がり又は立ち下がりエッジを検出し、そのタ
イミングを出力する。

【００４８】比率設定変換部２４は、差データから受信
信号レベルの比率、例えば大きい方のレベルを１とした
場合の小レベルの比率１／５を求め、これを比率データ
としてカウント値生成部２５へ出力する。

【００４９】カウント値生成部２５は、クロック遅延差
量子化部２１から出力される遅延差データに比率データ
１／５を乗算し、これをよってカウント値としてクロッ
ク生成用カウント部２３へ出力する。つまり、カウント
値は、大クロックに対する小クロックの遅れ／進みの遅
延差比率を示すものとなる。

【００５０】クロック生成用カウント部２３は、クロッ
クエッジ検出部２２から出力される大クロックの立ち上
がり又は立ち下がりエッジのタイミングをカウント値が
示す時間分、遅延又は進行することによって合成クロッ
クを出力する。

【００５１】このような構成においては、クロック生成
用カウント部２３が、クロックエッジ検出部２２からの
タイミングを基準点とし、この点からカウント値生成部
２５の示すカウント値だけカウントし、クロック変化を
進ませる、又は遅らせることにより合成クロックを生成
する。従って、ＲＳＳＩレベル差による比率に応じた合
成クロックの生成が可能となり、信頼性の高い再生クロ
ックを得ることができる。

【００５２】次に、図５に、図４に示したカウント値生
成部２５の内部構成例を示し、その説明を行う。図５に
おいて、３０は比率−カウント値変換部、３１はカウン
ト設定値ラッチ部、３２はカウント値大小比較部、３４
は加減算器である。

【００５３】比率−カウント値変換部３０は、図４に示
した比率設定変換部２４から出力される比率データと、
図４に示したクロック遅延差量子化部２１から出力され
る遅延差データとの乗算を行うことによって、カウント
基準値を出力する。

【００５４】カウント値ラッチ部３１は、加減算器３４
から出力されるカウント値を保持し、この保持されたカ
ウント値をカウント値大小比較部３２及び加減算器３４
へ出力する。

【００５５】カウント値大小比較部３２は、カウント基
準値に対する保持カウント設定値がどれだけ離れている
かの±の差を求め、この求められた±差値を制御データ
として加減算器３４へ出力する。

【００５６】加減算器３４は、制御データに応じて内部
で生成される値を、保持カウント値に加算／減算し、こ
の結果得られるカウント値をラッチ部３１及び図４に示
したクロック生成用カウント部２３へ出力するものであ
る。また、制御データがカウント基準値とカウント値と
が等しいことを示すものであれば加算／減算は行われな
いようになている。つまり、制御データがカウント基準
値と保持カウント値とが＋１０離れていればその差を無
くすための演算を行うようになっている。

【００５７】以上のフィードバックループを繰り返すこ
とによって比率−カウント値変換部３０からのカウント
基準値に、加減算器３４から出力されるカウント値を等
しくするように構成されている。

【００５８】このような構成において、比率−カウント
値変換部３０から出力されるカウント基準値とカウント
値ラッチ部３１の保持カウント値とが、カウント値大小
比較部３２で比較され、カウント基準値とカウント値と
が等しくなるような演算の方向（加算、減算又は演算停
止）についての制御データが、加減算器３４に与えられ
る。

【００５９】加減算器３４では制御データにより、保持
カウント値、即ち現在のカウント設定値に、一定又は指
定された値を加算／減算し、次のカウント値として出力
する。ここで加減算器３４において、カウント基準値と
保持カウント値が等しくなった場合、加減算器３４にお
ける演算が停止され、保持カウント値がそのまま次のカ
ウント値として出力され、更にカウント値ラッチ部３１
で保持される。

【００６０】これによりカウント値は最終的に、比率−
カウント値変換部３０での値を収束点として近づく又は
等しくなる。よってＲＳＳＩレベル差データが急激変化
した場合においても、この加減算器３４の出力カウント
値の変化は緩やかなものとなり、且つそのＲＳＳＩレベ
ル差に追従することが出来る。

【００６１】次に、図６に、図４に示したカウント値合
成部にカウント値の変化量制限機能を設けた場合のブロ
ック構成図を示し、その説明を行う。図６において、新
たに設けた構成要素は、符号３５で示すクロック移動量
設定テーブルである。また、図６には図５に示した構成
要素の内、説明に必要な要素のみを示した。

【００６２】クロック移動量設定テーブル３５は、加減
算器３４が、保持カウント値に制御データに応じた値を
加算／減算する際に、その加算／減算の値の大きさを制
限することによって加減算器３４から出力されるカウン
ト値が急激に変化し、図４に示した合成クロックにジッ
タが生じないようにするためのクロック移動量設定値が
登録されている。

【００６３】また、クロック移動量設定値は任意に設定
されるものであり、その設定値に応じたクロック移動量
設定値がテーブル３５から加減算器３４へ出力されるよ
うになっている。

【００６４】このような構成によれば、カウント値を緩
やかに変化することができ、これにより合成クロックの
ジッタについても量子化用高速クロックの周波数以内に
抑えることができる。

【００６５】次に、図７に、図４に示した比率設定変換
部２４の内部構成例を示すブロック構成図を示し、その
説明を行う。図７において、２９はＲＳＳＩレベル差−
比率変換テーブル、３７は第１ブランチ用ＲＳＳＩレベ
ル比較／監視部、３８は第ｎブランチ用ＲＳＳＩレベル
比較／監視部、３９は受信不能ＲＳＳＩレベル設定値保
持部、４０は合成比率マスク部である。

【００６６】ＲＳＳＩレベル差−比率変換テーブル２９
は、各ブランチＲＳＳＩレベルの比率（例えば１：３）
が登録されており、図２に示したＲＳＳＩレベル比較部
１３から出力される差データに応じた比率値を出力する
ものである。

【００６７】ＲＳＳＩレベル比較／監視部３７，３８
は、受信不能ＲＳＳＩレベル設定値保持部３９の設定値
と、図２に示した各ブランチのＲＳＳＩ検出部５，６か
ら出力されるＲＳＳＩレベルとの比較を行い、各ブラン
チのＲＳＳＩレベルが、設定値よりも大きいか小さいか
を示すＲＳＳＩレベルデータを合成比率マスク部４０へ
出力する。

【００６８】合成比率マスク部４０は、受信不能ＲＳＳ
Ｉレベル設定値を下回ったブランチのＲＳＳＩレベルデ
ータをマスクし、設定値以下のＲＳＳＩレベルとなった
ブランチのクロック位相が比率に対して影響を与えない
ように比率値に対して補正をかけ、これにより得られる
比率データを、図４に示すカウント値生成部２５へ出力
する。

【００６９】このような構成によれば、受信不能となっ
たブランチでのクロックが不定状態となった場合に、そ
の不定クロックに対して正しいクロックの位相及び周波
数が影響を受けず、タイミング誤差が発生することな
く、安定したクロックを生成させるためのＲＳＳＩレベ
ル差による比率データが出力できる。

【００７０】次に、図８に、図４に示したクロック遅延
差量子化部２１のブロック構成図を示し、その説明を行
う。図８において、４１はクロック立ち上がりエッジ検
出部、４２はクロック立ち下がりエッジ検出部、４３は
クロック遅延差カウント部である。

【００７１】クロック立ち上がりエッジ検出部４１は、
第１〜第ｎブランチの再生クロックの内、差データより
判断できるレベル大の再生クロックの立ち上がりエッジ
を検出する。またクロック立ち上がりエッジ検出部４２
は、第１〜第ｎブランチの再生クロックの内、差データ
より判断できるレベル小の再生クロックの立ち上がりエ
ッジを検出する。

【００７２】クロック遅延差カウント部４３は、各検出
部４１及び４２から出力される立ち上がりエッジ間の時
間を、再生クロックを生成する際用いるクロックと等し
いか、それ以上の周波数であるか、またシステム的には
合成クロックに許容されるジッタの周波数以上である高
速クロックに応じてカウントし、これにより得られる値
を遅延差データとして、図４に示すカウント値生成部２
５へ出力するものである。

【００７３】次に、図９に、図２に示したクロック合成
部１４の第３内部構成例のブロック構成図を示し、その
構成を説明する。図９において、２９ａは遅延差比率変
換テーブル、４４はクロックタイミング比較部、４５は
カウント値設定用加減算部である。他の構成要素は前述
した図２〜図８の何れかに用いられているものなのでそ
れと同符号を付した。

【００７４】クロック遅延差量子化部２１は、各ブラン
チ再生クロックの遅延差データを遅延差比率変換テーブ
ル２９ａへ出力するものである。クロックエッジ検出部
２２は、レベル大クロックのエッジを検出し、この検出
されたエッジデータをクロック合成用カウント部２３へ
出力するものである。

【００７５】遅延差比率変換テーブル２９ａは、クロッ
ク遅延差量子化部２１から出力される遅延差データと、
図２に示したＲＳＳＩレベル比較部１３から出力される
差データとに応じた、大クロックと小クロックとを合成
する際の各クロックエッジ間のポイントとなる収束点が
登録されており、遅延差データ及び差データに応じた収
束点データをカウント値設定用加減算部４５へ出力する
ものである。

【００７６】クロック移動量設定テーブル３５は、１周
期あたりのクロックタイミング変化量の設定値が登録さ
れており、その設定値をカウント値設定用加減算部４５
へ出力するものである。

【００７７】クロックタイミング比較部４４は、クロッ
ク生成用カウント部２３から出力される合成クロックの
エッジが、収束点データが示す収束点とどれだけズレて
いるかを示すズレ量データをカウント値設定用加減算部
４５へ出力するものである。

【００７８】カウント値設定用加減算部４５は、収束点
データ、設定値及びズレ量データから、クロックエッジ
検出部２２から出力されるレベル大クロックのエッジを
収束点まで移動させるための移動量を示す移動量カウン
ト値をクロック合成用カウント部２３へ出力するもので
ある。

【００７９】クロック合成用カウント部２３は、移動量
カウント値に応じてレベル大クロックのエッジを収束点
まで移動させ、これを合成クロックとして出力する。こ
のような構成によれば、合成クロックのジッタを抑え、
クロックのデューティを５０％にすることができ、安定
した合成クロックが得られる。

【００８０】次に、図１０に、図２に示したクロック合
成部１４に付加されるアラーム発生部のブロック構成図
を示し、その構成を説明する。図１０に示すアラーム発
生部において、４６はクロック合成不能遅延差設定値、
４７は遅延差ラッチ部、４８はクロック遅延差比較部、
４９はクロック遅延差ー設定値比較部、５１はクロック
選択部、５２はＲＳＳＩレベルによるクロック選択部で
ある。他の構成要素は前述した図２〜図８の何れかに用
いられているものなのでそれと同符号を付した。

【００８１】図１０において、各ブランチ再生クロック
をクロック遅延差量子化部２１に入力し、ここで得られ
た遅延差データを、遅延差ラッチ部４７及びクロック遅
延差比較部４８へ出力する。遅延差ラッチ部４７は、１
クロック相当前の遅延差データをクロック遅延差比較部
４８に出力する。

【００８２】クロック遅延差比較部４８は、各遅延差デ
ータの差を出力する。クロック遅延差−設定値比較部４
９は、クロック遅延差比較部４８から出力される差が、
クロックの半周期を越えたことを示すクロック合成不能
遅延差設定値４６と比較し、差が設定値を越えた場合に
アラームデータをクロック選択部５１へ出力する。

【００８３】クロック選択部５１は、アラームデータ供
給時に、クロック選択部５２で選択されたレベル大クロ
ックを選択して合成クロックとして出力し、アラームデ
ータ未供給時にクロック合成部１４から出力される合成
クロックを選択して出力する。

【００８４】このような構成によれば、最も確実な再生
を行っているブランチのクロックを用いることができ
る。次に、図１１に、図２に示したＲＳＳＩ検出部とＲ
ＳＳＩレベル比較部との間に平均化回路を接続した場合
のブロック構成図を示し、その説明を行う。

【００８５】図１１に示すように、各ＲＳＳＩ検出部
５，６とＲＳＳＩレベル比較部１３との間に、各ブラン
チの再生クロックにて更新される符号５３ａ，５３ｂで
示す平均化回路を接続した。平均化回路５３ａ，５３ｂ
は、平均段数設定値に応じて任意に平均段数が設定さ
れ、ＲＳＳＩレベルに対して任意の平均段数相当平均化
を行い、この結果を出力しＲＳＳＩレベル比較部１３へ
出力する。

【００８６】このような構成によれば、ＲＳＳＩレベル
比較部１３ではこの平均後の値をもって比較を行うこと
により、検出精度やノイズ等不定要素によるふらつきや
ばらつきを吸収することができ安定したＲＳＳＩレベル
比較ができる。ここで平均段数としてはＲＳＳＩレベル
の変動のうち外的要因については追従する必要がある。
たとえばフエージング等に対しては検出できなければな
らない。これより平均段数に付いてもシステム的要因に
より決定された値を用いることにより、精度の高いＲＳ
ＳＩレベルデータを得ることができる。

【００８７】次に、図１２に、図１１に示した平均化回
路５３ａ又は５３ｂの第１の内部構成例のブロック図を
示し、その説明を行う。図１２において、５４ａ〜５４
ｆは遅延器、５５ａ〜５５ｇは係数乗算器、５６ａ〜５
６ｆは加減算器、５７は除算器、５８は平均段数設定保
持部である。

【００８８】ＲＳＳＩ検出部５又は６の出力端が、１段
目の遅延器５４ａの入力端及び係数乗算器５５ａの一入
力端に接続され、１段目の遅延器５４ａの出力端が２段
目の遅延器５４ｂ及び係数乗算器５５ｂの一入力端に接
続され、２段目の遅延器５４ｂの出力端が３段目の遅延
器５４ｃ及び係数乗算器５５ｃの一入力端に、また、１
段目の係数乗算器５５ａ及び２段目の係数乗算器５５ｂ
の出力端が３段目の加減算器５６ａの双方の入力端に接
続され、３段目の遅延器５４ｃの出力端が４段目の遅延
器５４ｄ及び係数乗算器５５ｄの一入力端に、また、３
段目の係数乗算器５５の出力端及び加減算器５６ａの出
力端が４段目の加減算器５６の双方の入力端に接続さ
れ、以降、３段目の各出力端と４段目の各入力端との接
続がｎ段構成され、ｎ段目の遅延器５４ｆの出力端がｎ
＋１段目の係数乗算器５５に、ｎ段目の係数乗算器５５
の出力端及び加減算器５６の出力端がｎ＋１段目の加減
算器５６ｅの双方の入力端に接続され、ｎ＋１段目の係
数乗算器５５ｇ及び加減算器５６ｅの出力端がｎ＋２段
目の加減算器５６ｆの双方の入力端に接続されている。

【００８９】更に、各係数乗算器５５ａ〜５５ｇの他入
力端に、平均段数設定保持部５８の出力端が接続され、
ｎ＋２段目の加減算器５６ｆの出力端及び平均段数設定
保持部５８の出力端が除算器５７の双方の入力端に接続
され、除算器５７の出力端が図１１に示したＲＳＳＩレ
ベル比較部１３の入力端に接続されている。

【００９０】即ち、ＲＳＳＩレベル検出部５又は６から
出力されるＲＳＳＩレベルが、遅延器５４ａ及び係数乗
算器５５ａに入力され、また係数乗算器５５ａには、平
均段数設定値保持部５８に設定された平均段数設定値が
与えられ、乗算が行われる。

【００９１】更に２段目以降の各係数乗算器５５ｂ〜５
５ｇには、各遅延器５４ａ〜５４ｆで各々ＲＳＳＩレベ
ルの検出タイミング１周期相当の遅延を付与されたＲＳ
ＳＩレベルデータが順与えられる。これら１周期ずつ遅
れたＲＳＳＩレベルデータは、係数乗算器５５ｂ〜５５
ｇにおいて平均段数設定値と乗算された後、この１段差
のある２つの乗算結果が各加減算器５６ａ〜５６ｆで加
減算され、この加減算結果と平均段数設定値とが除算器
５７で除算され、この除算結果がＲＳＳＩレベルとして
ＲＳＳＩレベル比較部１３へ出力されるように構成され
ている。

【００９２】言い換えれば、ＲＳＳＩレベル検出部５又
は６の出力に遅延器５４ａ〜５４ｆを直列に、平均段数
設定値、即ち平均段数マイナス１個の数量だけ持たせる
ことにより、ＲＳＳＩレベル検出周期と等しい時間の遅
延時間を持たせる。またこの遅延器５４ａ〜５４ｆの出
力には平均段数に見合った係数を乗算する係数乗算器５
５ａ〜５５ｇを設ける。

【００９３】この係数乗算器５５ａ〜５５ｇにより一定
の値が掛けられたＲＳＳＩレベルは、係数乗算器５５ａ
〜５５ｇの出力端に設けられた加減算器５６ａ〜５６ｆ
により次々と加算されていく、全ての係数乗算器５５ａ
〜５５ｇ出力が加算されたのち、除算器５７により除算
が行われ、規格化される。

【００９４】この除算器５７に与えられる除数と係数乗
算器５５ａ〜５５ｇの乗数はこの乗数の和を除数で割っ
た値が１となるよう決められる。よって係数乗算器５５
ａ〜５５ｇと加減算器５６ａ〜５６ｆの演算桁等を考慮
し、これらの値が決定される。

【００９５】具体的には係数乗算器５５ａ〜５５ｇに小
数を用い、除数を１とすることにより除算器５７を除く
ことができる。又は演算の桁に余裕をもたせ、除算の除
数を加算数相当の値とすることにより、係数乗算器５５
ａ〜５５ｇの乗数を１とし、係数乗算器５５ａ〜５５ｇ
を除くことができる。またこの構成によるとＲＳＳＩレ
ベルデータが１つずつ更新されるため移動平均をとるこ
とができ、精度の高い、連続した平均後データが得られ
る。

【００９６】次に、図１３に、図１１に示した平均化回
路５３ａ又は５３ｂの第２の内部構成例のブロック図を
示し、その説明を行う。但し、この図１３に示す平均化
回路５３ａ又は５３ｂは、ＲＳＳＩレベル”２のｎ乗段
数”の平均を行うものであり、図１２で用いた構成要素
と同要素には同一符号を付した。図１３において、５９
ａ〜５９ｊは出力部１ビットシフト機能付加減算器、６
０は選択器である。

【００９７】即ち、各ブランチのＲＳＳＩレベル検出部
５又は６の出力端に、遅延器５４ａ〜５４ｉ及び、出力
部に１ビット右シフト機能を有する加減算器５９ａ〜５
９ｊを設ける。また１段目の各加減算器５９ａ〜５９ｄ
は、各遅延器５４ａ〜５４ｉにおいて、ＲＳＳＩ検出タ
イミング１周期相当の遅延を与えられたＲＳＳＩレベル
データが、それぞれ入力され加減算を行う。

【００９８】この１段目の加減算結果は、次段以降の複
数段の各加減算器５９ｅ〜５９ｊにより更に加減算され
る。この加減算器５９ａ〜５９ｊと遅延器５４ａ〜５４
ｉを積分に必要な段数だけ接続する。各段の先頭の加減
算器の出力結果が選択器６０に入力されるようにする。
そして、選択器６０が平均段数設定値保持部５８の値に
従い、各加減算器の出力の何れかを積分した結果をＲＳ
ＳＩレベルとして出力する様に構成してある。

【００９９】言い換えれば、ＲＳＳＩレベル検出部５又
は６の出力に遅延器５４ａ〜５４ｉを直列に、最大平均
段数マイナス１個の数量だけ持たせ、ＲＳＳＩレベル検
出周期と等しい時間の遅延時間を持たせる。またこの遅
延器５４ａ〜５４ｉの出力に、１つの遅延器を挟むよう
に、１ビット右シフト付の加減算器５９ａ〜５９ｄを設
ける。

【０１００】この加減算器５９ａ〜５９ｄに接続されて
いる加減算器５９ｅ〜５９ｇのうち２つずつを１組とし
て、次の段の加減算器５９ｈ〜５９ｉに接続しデータを
出力する。加減算器５９ａ〜５９ｊは２つの入力を加算
し、その結果を出力する際、２進数表現にて最下位ビッ
トを除く、他のビットを出力することにより、１ビット
右シフトが行われ等価的に２で割る形となる。

【０１０１】このようにして加減算器５９ａ〜５９ｊは
それぞれの２つの出力の平均をとり、次段へと出力す
る。このようにして１段目では２つの平均、２段目では
４つの平均、ｎ段目では、２のｎ乗の平均結果が得られ
る。

【０１０２】これらの加減算器５９ａ〜５９ｊの階層の
うち、各階層の出力を１つずつ、選択器６０へ入力す
る。選択器６０では、平均段数設定値保持部が示す値に
より各階層の出力より１つを選び出力する。また選択器
６０には遅延器５４ａ〜５４ｉを通さないで直接ＲＳＳ
Ｉレベル検出部５又は６からのデータについても入力す
ることにより、平均回数としては、２のｎ乗（ｎは０か
ら任意の値ただし正の整数とする）回の平均を行うこと
が、加算器５９と選択器６０にて実現でき、構成が容易
となる。

【０１０３】次に、図１４に、図２に示したクロック合
成部におけるバーストスロット対応合成クロック生成部
のブロック構成図を示し、その説明を行う。図１４にお
いて、６１はクロック合成制御部（遅延検出等）、６２
はメモリ、６３はスロット指定信号、メモリ読出タイミ
ング信号及びメモリ書き込みタイミング信号を生成する
バースト制御信号生成部である。

【０１０４】クロック生成用カウント部２３のカウント
状態を、バースト制御信号生成部６３のメモリ書き込み
タイミング信号によるタイミングにて、スロット指定信
号の示すメモリ６２に対し、書き込みまたはロードを行
う。またクロック生成用カウント部２３は、メモリ読出
タイミング信号の示すタイミングにて、スロット指定信
号の示すメモリ６２より、書き込まれているカウント状
態を読出、クロック生成用カウント部２３にその信号を
ロードする様に構成する。

【０１０５】このような構成において、時分割多重通信
において各バースト信号がそのバースト毎に異なる周波
数、位相にてクロックを持っているため、その各バース
トに対応した合成クロック情報をメモリ６２に記憶して
おく。

【０１０６】このメモリ６２は、スロット指定信号の示
すメモリ６２のそのスロット用のブロックに対して、メ
モリ書き込みタイミング信号の示す、位相を含めたタイ
ミングにて読み込みを行う。またこの記憶した情報をそ
の所定のスロットにて引き出す場合は、スロット指定信
号の示すメモリ６２の先のスロット用のブロックより、
メモリ読出タイミング信号の示すタイミングにてクロッ
ク生成用カウント部２３に対しクロック情報を与える。

【０１０７】クロック生成用カウント部２３では、その
情報を初期値としクロック合成を行う。メモリ読出タイ
ミング信号と、メモリ書き込みタイミング信号は外部に
て、位相同期がとれているものとする。これらの信号は
バースト制御信号生成部６３に、外部基準タイミング信
号を用い生成され、メモリ６２及びクロック生成用カウ
ント部２３に出力される。これらにより連続しないバー
スト信号においても、クロックの合成が可能となり、各
スロットに応じたクロックが生成できる。

【０１０８】次に、図１５に、図１４に示したメモリ６
２のブロック構成図を示し、その説明を行う。図１５に
おいて、６４はスロット０用クロック保持用カウント
部、６５はスロット１用クロック保持用カウント部、６
６はスロットｍ用クロック保持用カウント部、６７はス
ロット０用ロード信号マスク部、６８はスロット１用ロ
ード信号マスク部、６９はスロットｍ用ロード信号マス
ク部、７０はデコーダ、７１はセレクタであり、これら
の要素でメモリ６２が構成されている。

【０１０９】即ち、クロック生成用カウント部２３のカ
ウント状態（合成クロック）を、各スロット用クロック
位相保持用カウント部６４、６５、６６に対しロードデ
ータとして入力する。またクロック生成用カウント部２
３に同期している量子化用高速クロックを、各スロット
保持用カウント部６４、６５、６６のカウント用クロッ
クとして入力する。一方、図１４に示したバースト制御
信号生成部６３から出力されるスロット指定信号はデコ
ーダ７０によりデコードされてロードマスク信号とし
て、所定スロットのロード信号マスク部６７、６８、６
９へ入力する。

【０１１０】また、ロードマスク信号によってロードが
行われるスロット以外のスロットの信号がマスクされて
いるので、メモリ書き込みタイミング信号はロード信号
マスク部６７、６８、６９に入力されると、そのマスク
された以外の信号が出力される。この信号は、各スロッ
ト用クロック位相保持用カウント部６４、６５、６６に
入力され、ロードのタイミング信号として用いられる。

【０１１１】セレクタ７１には各スロット用クロック位
相保持用カウント部６４、６５、６６の出力及び切替え
制御信号として、デコーダ７０の出力信号が入力され
る。この信号により所定のスロットのクロック位相保持
用カウント部６４、６５、６６の出力が選ばれて出力さ
れる。

【０１１２】この出力信号はクロック生成用カウント部
２３へ入力される。またメモリ読出タイミング信号も制
御信号として入力され、その信号によりクロック生成用
カウント部２３はデータのロードを行い、セレクタ７１
により選ばれたクロック位相保持用カウント部６４又は
６５又は６６に保持され、セレクタ７１より出力された
信号をクロック生成用カウれたクロック位相保持用カウ
ント部６４、６５及び６６の何れかに保持され、セレク
タ７１より出力された信号をクロック生成用カウント部
２３の初期カウント状態とし、合成クロックの生成を行
う様に構成されている。

【０１１３】このような構成において、クロック生成用
カウント部２３のカウント位相を、各スロット用クロッ
ク保持用カウント部６４、６５、６６に対しロードデー
タとして渡す。各スロット用クロック保持用カウント部
６４、６５、６６ではロード信号マスク部６７、６８、
６９からのメモリ書き込みタイミング信号が発生したス
ロットについてロードを行う。

【０１１４】メモリ書き込みタイミング信号は、ロード
信号マスク部６７、６８、６９に入力され、スロット指
定信号を変換したデコーダ７０の示すスロットのみが、
マスクされないでクロック保持用カウント部６４、６
５、６６の指定されたスロット対応ブロックに出力さ
れ、そのクロック保持用カウント部にロードされる。

【０１１５】ここでメモリ書き込みタイミング信号は、
位相、周波数とも他の信号と同期する必要はなく、スロ
ット指定信号が変化する時を除いて任意のタイミングに
て用いることができる。

【０１１６】スロット指定信号の示すスロット用クロッ
ク保持用カウント部６４、６５又は６６は、メモリ書き
込みタイミング信号が発生した時点で、クロック生成用
カウント部２３と同じ位相状態にて、カウントを開始
し、タイミング信号が消えたあとは自分自身のカウンタ
リップルキャリーをフイードバックすることにより、次
のタイミング信号発生まで自走し、クロック生成用カウ
ント部２３と同じ位相状態を保ちつづける。

【０１１７】このようにして各スロット毎の位相状態
が、各スロット用保持用カウント部６４、６５、６６に
保持される。またクロック生成用カウント部２３に対し
て保持された位相情報を読みだす場合は、メモリ読出タ
イミング信号が、クロック生成用カウント部２３を介し
てセレクタ７１に入力される。

【０１１８】これにより、所定のスロットの保持用カウ
ント部６４、６５、６６のカウント値がセレクタ７１に
より選ばれ、クロック生成用カウント部２３へと出力さ
れる。クロック生成用カウント部２３ではカウントロー
ド信号（読出用）が発生したとき、ロード信号としてセ
レクタ７１より出力されている信号を取り込みその信号
を初期値としてカウントを行う。

【０１１９】これによりバーストスロット指定信号に選
ばれているクロック保持用カウント部のカウンタと同じ
位相となる。よってメモリ読出タイミング信号をバース
トの切り替わりポイントにて発生させることにより、そ
のスロットの開始点よりタイミングの正しい合成クロッ
クを用いて、データの再生等を行うことができる。なお
メモリ読出タイミング信号は、メモリ書き込みタイミン
グ信号と位相、タイミング等同期する必要はなく、任意
のタイミングにて発生させることができる。このように
して連続ではない受信信号に同期したクロック合成する
ことができ、正しいデータ再生ができる。また外部にて
タイミング信号の位相まで管理する必要がなく、容易に
構成ができる。

【０１２０】次に、図１６に、図１１に示した平均化回
路５３ａ又は５３ｂの第３の内部構成例のブロック図を
示し、その説明を行う。図１６において、７２ａ〜７２
ｄはセレクタ、７３ａ〜７３ｄは遅延器、７４はメモリ
である。また５００は演算部であり、図１２又は図１３
に示した平均化回路と同構成のものである。

【０１２１】各セレクタ７２ａ〜７２ｄと各遅延器７３
ａ〜７３ｄは、ＲＳＳＩレベル検出部５又は６と演算部
５００との間に交互に直列に接続され、更に、各セレク
タ７２ａ〜７２ｄの出力端が演算部５００に接続されて
いる。また各遅延器７３ａ〜７３ｄの他入力端には、前
述で既に説明した合成クロックが入力されるようになっ
ている。

【０１２２】メモリ７４の出力データと、それらの切替
え制御を行うためＲＳＳＩレベルスロット情報読出しタ
イミング信号とを各セレクタ７２ａ〜７２ｄに入力す
る。演算部５００の演算結果を平均後ＲＳＳＩレベルと
して出力すると同時にメモリ７４に入力する。メモリ７
４には平均後ＲＳＳＩレベルの保持タイミング用とし
て、ＲＳＳＩレベルスロット情報書き込みタイミング信
号及び、スロット指定信号を入力し、指定されたスロッ
ト対応の、メモリ７４に対しＲＳＳＩレベルスロット情
報書き込みタイミング信号の示すタイミングにて書き込
みを行う様に構成されている。

【０１２３】このような構成において、メモリ７４はＲ
ＳＳＩレベルのバーストスロット終了時の平均値を保持
するブロックである。これはＲＳＳＩレベル検出部５、
６の出力部に設けられた積分回路において、その積分値
を平均後ＲＳＳＩレベルとして出力すると同時にメモリ
７４に与える。

【０１２４】メモリ７４ではスロット指定信号の示すブ
ロックに対して、ＲＳＳＩレベルスロット終了情報書き
込みタイミング信号により、そのスロットが終了して他
のスロットに切り替わる前の、ＲＳＳＩレベル平均値を
記憶する。

【０１２５】この記憶された情報を、次にその記憶した
スロットが始まる時点にて、ＲＳＳＩレベルスロット開
始情報読出し指定信号に示されたタイミングにてセレク
タ７２に対し出力する。

【０１２６】セレクタ７２はＲＳＳＩレベルの積分を行
っている状態においては、ＲＳＳＩレベル検出部５、６
又は遅延器７３からの信号を演算部５００或いはセレク
タ７２ａ〜７２ｄ、遅延器７３ａ〜７３ｄに対して出力
している。

【０１２７】ＲＳＳＩレベルスロット開始情報読出タイ
ミング信号が発生した状態では、メモリ７４に記憶され
たスロット指定信号の示すブロックの値を、各遅延器７
３ａ〜７３ｄと、演算部５００に対して与える。

【０１２８】これにより全ての遅延器７３ａ〜７３ｄが
持つ情報は等しくなるため、この値の平均に付いても同
じように等しくなり、所定スロットの前のバースト情報
に対して連続性を持たせる事ができる。

【０１２９】更に、各遅延器７３ａ〜７３ｄに対して、
メモリ７４からの平均値を与えた後はセレクタ７２ａ〜
７２ｄを通常の平均用に切り替え、そのまま新しいＲＳ
ＳＩレベルを加える事により、そのスロットの平均につ
いても最初の時点より用いることができる。またこの構
成は、遅延器に対して前バーストの所定スロットの平均
を与える方式であるため、さまざまな演算方法に対して
も、同様に用いることができ、連続性を保つことができ
る。

【０１３０】次に、図１７を参照して第２実施形態によ
るダイバーシチ受信ブランチ間遅延時間補正を行うダイ
バーシチ受信装置の無線部の説明を行う。図１７におい
て、符号１００は第１ブランチでの受信アンテナ部、１
０１は第２ブランチでの受信アンテナ部、１０２は第１
ブランチでの受信高周波部、１０３は第２ブランチでの
受信高周波部、１０４は第１ブランチでの周波数変換
部、１０５は第２ブランチでの周波数変換部、１０６は
第１ブランチでのベースバンドフイルタ、１０７は第２
ブランチでのベースバンドフイルタ、１０８は第１ブラ
ンチでのＲＳＳＩ検出部、１０９は第２ブランチでのＲ
ＳＳＩ検出部、１１０は第１ブランチでのリミッタアン
プ、１１１は第２ブランチでのリミッタアンプ、１１２
は第１ブランチでのＡ／Ｄコンバータ、１１３は第２ブ
ランチでのＡ／Ｄコンバータ、１１４は第１ブランチで
の位相検波部、１１５は第２ブランチでの位相検波部、
１１６は第１ブランチでのクロック再生部、１１７は第
２ブランチでのクロック再生部である。

【０１３１】１１８はＲＳＳＩレベル比較部、１１９は
データ位相合成制御部、１２０はクロック遅延差検出
部、１２１はクロック合成用カウント設定部、１２２は
量子化用高速クロック、１２３は合成クロック用カウン
タ、１２４はデータ位相差検出部、１２５はデータ位相
合成部、１２６はデータ処理部、１２７は進みクロック
検出部、１２８はロードタイミング生成部、１２９は受
信信号周波数設定部、１３０は周波数変換用発振器であ
る。

【０１３２】このダイバーシチ受信装置は、受信部とし
てブランチを２つ有しており、それぞれにおいて個別の
受信回路を持ち、それぞれの受信アンテナ１００、１０
１より入力された信号をそれぞれの位相検波部１１４、
１１５により検波しデータとして処理する。

【０１３３】これら個別の受信部にはそれぞれのブラン
チに入力された信号に追従するクロック再生部１１６，
１１７を有し、外部での遅延及び内部回路（ベースバン
ドフイルタ１０６、１０７等）の遅延を持つ信号に対し
クロック再生を行う。受信回路により検波されたデータ
はデータ位相合成部１２５、データ位相差検出部１２４
に入力され最大比合成等の処理を行い、データ処理部１
２６に出力される。

【０１３４】また、各ブランチのＲＳＳＩ検出部１０
８、１０９により検出されたデータはＡ／Ｄコンバータ
１１２、１１３に縒りデジタル値へと変換され、ＲＳＳ
Ｉレベル比較部１１８に出力されブランチ間における受
信レベル差データが得られる。この受信レベル差データ
は再生データの最大比合成用として合成制御部１１９、
及びクロック合成用としてクロック合成用カウント設定
部１２１に出力される。

【０１３５】一方各ブランチのクロック再生部１１６、
１１７にて再生されたクロックはクロック合成の為、ク
ロック遅延差検出部１２０に出力され、各ブランチでの
遅延差データを得る。このデータはクロック合成用カウ
ント設定部１２１に出力され、ＲＳＳＩレベル差に応じ
たカウント設定値が生成される。このカウント設定値に
応じ、合成クロック用カウンタ１２３により合成クロッ
クが生成され、データ位相合成部１２５、データ処理部
１２６に出力され、最大比合成タイミング等として用い
る。

【０１３６】合成クロック用カウンタのカウント初期タ
イミングは、合成クロックまたは各ブランチでの再生ク
ロックの内のいずれかを進みクロック検出部１２７に縒
り選択し、ロードタイミング生成部１２８により作ら
れ、合成クロック用カウンタ１２３に出力される。

【０１３７】このような構成によれば、各ブランチにて
クロック再生機能を持ち、各ブランチにてそれぞれ検波
が出来るため、位相データの合成に必要なデータの生成
ができ、クロック合成によりいずれのブランチデータに
ついても打ち直せるクロックを生成でき、データ位相合
成部１２５にて最大比合成等の処理を行う際のタイミン
グとして、ブランチ間の遅延差により受信データの劣化
を防ぐことができる。

【０１３８】また、ＲＳＳＩレベルにより各ブランチに
対する比率影響度合いを変化させるため、受信レベルが
低下し入力信号が不定となった場合に合成クロックが受
信出来ないブランチのデータに影響され誤作動すること
が防げる。

【０１３９】合成クロック用カウンタに与える設定値の
変化をクロックジッタに許される値以下とすることによ
り、クロックジッタや切替えによるクロックの瞬断が抑
えられ、再生データの欠けを防ぎ、システムに対し、安
定なクロックの供給ができる。

【０１４０】更に独立したクロック再生部により再生さ
れたクロックの合成であり比率設定にＲＳＳＩレベルを
用いるため、受信部に対してフイードバックさせる必要
が無く、容易に回路を構成することが可能である。

【０１４１】次に、図１８を参照して第２実施形態のダ
イバーシチ受信装置の伝送路遅延の小さいブランチを基
準とした第１例のカウント値設定型クロック合成部につ
いて説明する。

【０１４２】図１８において、符号１３１は第１ブラン
チのクロック立ち上がり検出部、１３２は第２ブランチ
のクロック立ち上がり検出部、１３３は第１ブランチの
クロック遅延差検出用カウンタ、１３４は第２ブランチ
のクロック遅延差検出用カウンタ、１３５は第１ブラン
チの遅延差ラッチ部、１３６は第２ブランチの遅延差ラ
ッチ部、１３７は遅延差比較部、１３８は遅延差選択部
である。

【０１４３】１３９はＲＳＳＩレベル差−比率変換論理
部、１４０はＲＳＳＩレベル減算部（ブランチ間レベル
比較）、１４１は比率反転部（分周比より減算）、１４
２は比率選択部、１４３はクロック立ち上がり選択部、
１４４は遅延差−比率割合乗算部、１４５は加減算ステ
ップ保持部、１４６は BTR基準クロック、１４７はカウ
ント設定値ラッチ部、１４８はカウント値減算部（比
較）、１４９は減算結果最上位ビット選択部、１５０は
減算結果絶対値変換部、１５１は加減算値算出部、１５
２はカウント設定値加減算部、１５３はカウンタロード
タイミング生成部、１５４はクロック生成用カウント
部、１５５はクロック成形部である。

【０１４４】この図１８に示すカウント値設定型クロッ
ク合成部は、各ブランチにおける再生クロックをクロッ
ク立ち上がり検出部１３１、１３２に入力し、クロック
の立ち上がりタイミングをＢＴＲ基準クロックにて検出
し、そのタイミングデータをクロック遅延差検出用カウ
ンタ１３３、１３４のロードタイミング信号として入力
する。

【０１４５】クロック遅延差検出用カウンタ１３３、１
３４は立ち上がりタイミングを開始ポイントとして、Ｂ
ＴＲ基準クロック１４６を用いてカウントする。このカ
ウント値をもう片側のクロック立ち上がりタイミングに
てラッチし（遅延差ラッチ１３７、１３６）ラッチした
値を遅延差とする。

【０１４６】この遅延差は遅延差比較部１３７により、
シンボル周期の半周期より大小を判別し、遅延差の小さ
いブランチ選択信号を生成し、遅延差選択部１３８、比
率選択部１４２及び遅延差選択部１３８に入力される。
遅延差選択部１３８では各ブランチに対して遅延差を検
出した遅延差ラッチ部１３５、１３６のデータのいずれ
かを選択し、遅延差データとして遅延差−比率割合乗算
部１４４に入力する。

【０１４７】またクロック立ち上がり選択部では遅延差
比較結果によるブランチ選択信号により、いずれかのブ
ランチクロック立ち上がりタイミングデータを選択し、
カウンタロードタイミング生成部１５３に入力する。

【０１４８】一方各ブランチにて検出されたＲＳＳＩレ
ベルデータはＲＳＳＩレベル減算部１４０に入力され、
レベルの大小を比較し、大小および差の値のデータを生
成しＲＳＳＩレベル差−比率変換論理部１３９に入力す
る。

【０１４９】ＲＳＳＩレベル差−比率変換論理部１３９
ではＲＳＳＩレベル差に応じて１００％〜０％までの複
数段階に変換し、比率データとする。比率データはＲＳ
ＳＩレベルの大小結果と遅延差比較による選択ブランチ
との整合性を確保するため比率反転部１４１にて１００
％より引いた値を求め、元の値とこの結果を比率選択１
４２にて選択し、遅延差データ、クロック立ち上がりデ
ータと等しいブランチの比率データとする。

【０１５０】比率データは遅延差データと共に、遅延差
−比率割合乗算部１４４に入力され比率に応じたカウン
ト値の生成が行われ、カウント値減算部１４８に入力さ
れる。カウント値減算部１４８ではカウント設定値ラッ
チ部１４７に保持されているカウント値と比較し、比較
結果の大小データを減算結果最上位ビット選択部１４９
に入力し比較結果の誤差量を、減算結果絶対値変換部１
５０に入力する。

【０１５１】減算結果絶対値変換部１５０では、絶対値
に変換した値を加減算部算出部１５１に入力する。加減
算部算出部１５１では、加減算ステップ保持部により示
された値を上限としてリミットをかけカウント設定値に
対する加減算データの生成を行い、カウント設定値加減
算部１５２へ減算結果最上位ビット選択部１４９よりの
符号データと共に入力する。

【０１５２】カウント設定値加減算部１５２ではカウン
ト設定値ラッチ部１４７の値に、これらの値を加減算し
カウント設定値ラッチ部１４７に保持する。保持データ
は１シンボル毎あるいは任意の時間毎に行う。カウント
設定値ラッチ部１４７のデータはクロック生成用カウン
ト部１５４に入力される。

【０１５３】クロック生成用カウント部１５４では、カ
ウンタロードタイミング生成部１５３よりカウントの初
期タイミングを入力し、ＢＴＲ基準クロック１４６にて
カウント設定値にて補正しながらカウントを行い、クロ
ック成形部１５５にてハザードを取り去り合成クロック
とする。

【０１５４】このような構成によれば、各ブランチの遅
延量の少ないまたは多い側いずれかのブランチクロック
を基準とでき、ＲＳＳＩレベル検出タイミングによらず
基準が確定する。また比率変換についても遅延差検出タ
イミングによらず比率変換が行える。さらに加減算ステ
ップを変化させることにより合成クロックのジッタ速度
を変化させることができる。クロック生成用カウンタの
出力を設定値にフイードバックしないため、構成が容易
となる。

【０１５５】次に、図１９を参照して第２実施形態のダ
イバーシチ受信装置のＲＳＳＩレベルの高いブランチを
基準とした第２例のカウント値設定型クロック合成部を
説明する。

【０１５６】この図１９において、１３１は第１ブラン
チのクロック立ち上がり検出部、１３２は第２ブランチ
のクロック立ち上がり検出部、１３９はＲＳＳＩレベル
差−比率変換論理部、１４０はＲＳＳＩレベル減算部
（ブランチ間レベル比較）、１４５は加減算ステップ保
持部、１４６はＢＴＲ基準クロック、１４７はカウント
設定値ラッチ部、１４８はカウント値減算部、１４９は
減算結果最上位ビット選択部、１５０は減算結果絶対値
変換部、１５１は加減算値算出部、１５２はカウント設
定値加減算部、１５３はカウンタロードタイミング生成
部、１５４はクロック生成用カウント部、１５５はクロ
ック成形部、１５６はＲＳＳＩレベル高側ブランチ選択
部、１５７はＲＳＳＩレベル低側ブランチ選択部、１５
８はクロック遅延差検出用カウンタ、１５９は遅延差ラ
ッチ部、１６０は遅延差−比率割合乗算部である。

【０１５７】この図１９に示すカウント値設定型クロッ
ク合成部は、各ブランチにおける再生クロックをクロッ
ク立ち上がり検出部１３１、１３２に入力し、クロック
の立ち上がりタイミングをＢＴＲ基準クロックにて検出
し、そのタイミングデータをＲＳＳＩレベル高ブランチ
側選択部１５６及びＲＳＳＩレベル低ブランチ側選択部
１５７に入力する。

【０１５８】また各ブランチにて検出されたＲＳＳＩレ
ベルデータはＲＳＳＩレベル減算部１４０に入力され、
レベルの大小を比較し、大小および差の値のデータを生
成しＲＳＳＩレベル差−比率変換論理部１３９およびＲ
ＳＳＩレベル高ブランチ側選択部１５６及びＲＳＳＩレ
ベル低ブランチ側選択部１５７に入力する。

【０１５９】ＲＳＳＩレベル高ブランチ側選択部１５６
ではＲＳＳＩレベル演算結果に基づきレベルの高いブラ
ンチの立ち上がりタイミングを選択し、クロック遅延差
検出用カウンタ１５８およびカウンタロードタイミング
生成部１５３に入力する。またＲＳＳＩレベル低ブラン
チ側選択部１５７ではＲＳＳＩレベル演算結果に基づき
レベルの高いブランチの立ち上がりタイミングを選択
し、遅延差ラッチ１５９に入力する。

【０１６０】クロック遅延差検出用カウンタ１５８は立
ち上がりタイミングを開始ポイントとして、ＢＴＲ基準
クロック１４６を用いてカウントする。このカウント値
を遅延差ラッチ１５９によりクロック立ち上がりタイミ
ングにてラッチし、この値を遅延差データとする。

【０１６１】またＲＳＳＩレベル差−比率変換論理部１
３９ではＲＳＳＩレベル差に応じて１００％〜０％まで
の複数段階に変換し、比率データとする。比率データは
遅延差データと共に、遅延差−比率割合乗算部１６０に
入力され比率に応じたカウント値の生成が行われ、カウ
ント値減算部１４８に入力され、図１８の様に合成クロ
ックが生成される。

【０１６２】このような構成によれば、ＲＳＳＩレベル
の大小信号をもちいて、レベルの高いブランチまたはレ
ベルの低いブランチのいずれかを基準とでき、比率変換
の基準とブランチをあわせることができ、遅延差検出の
ための回路および比率変換回路の一部が削減でき、簡略
化が図れる。

【０１６３】次に、図２０を参照して第２実施形態のダ
イバーシチ受信装置のＲＳＳＩレベルの高いブランチを
基準とした収束位相値比較型（フイードバック比較）ク
ロック合成部について説明する。

【０１６４】図２０において、１３１は第１ブランチの
クロック立ち上がり検出部、１３２は第２ブランチのク
ロック立ち上がり検出部、１３９はＲＳＳＩレベル差−
比率変換論理部、１４０はＲＳＳＩレベル減算部（ブラ
ンチ間レベル比較）、１４５は加減算ステップ保持部、
１４６はＢＴＲ基準クロック発生部、１５５はクロック
成形部、１５６はＲＳＳＩレベル高側ブランチ選択部、
１５７はＲＳＳＩレベル低側ブランチ選択部、１５８は
クロック遅延差検出用カウンタ、１５９は遅延差ラッチ
部、１６０は遅延差−比率割合乗算部、１６１はカウン
ト値（位相）比較部、１６２は加減算値算出部、１６３
はクロック生成用カウント部、１６４はカウンタロード
タイミング生成部、１６５は位相データ生成部、１６６
は収束位相生成カウント部である。

【０１６５】この図２０に示す収束位相値比較型（フイ
ードバック比較）クロック合成部は、各ブランチにおけ
る再生クロックをクロック立ち上がり検出部１３１、１
３２に入力し、クロックの立ち上がりタイミングをＢＴ
Ｒ基準クロックにて検出し、そのタイミングデータをＲ
ＳＳＩレベル高ブランチ側選択部１５６及びＲＳＳＩレ
ベル低ブランチ側選択部１５７に入力する。

【０１６６】また各ブランチにて検出されたＲＳＳＩレ
ベルデータはＲＳＳＩレベル減算部１４０に入力され、
レベルの大小を比較し、大小および差の値のデータを生
成しＲＳＳＩレベル差−比率変換論理部１３９およびＲ
ＳＳＩレベル高ブランチ側選択部１５６及びＲＳＳＩレ
ベル低ブランチ側選択部１５７に入力する。

【０１６７】ＲＳＳＩレベル高ブランチ側選択部１５６
ではＲＳＳＩレベル演算結果に基づきレベルの高いブラ
ンチの立ち上がりタイミングを選択し、クロック遅延差
検出用カウンタ１５８およびカウンタロードタイミング
生成部１５３に入力する。またＲＳＳＩレベル低ブラン
チ側選択部１５７ではＲＳＳＩレベル演算結果に基づき
レベルの高いブランチの立ち上がりタイミングを選択
し、遅延差ラッチ部１５９に入力する。

【０１６８】クロック遅延差検出用カウンタ１５８は立
ち上がりタイミングを開始ポイントとして、ＢＴＲ基準
クロック１４６を用いてカウントする、このカウント値
を遅延差ラッチ部１５９によりクロック立ち上がりタイ
ミングにてラッチし、この値を遅延差データとする。ま
たＲＳＳＩレベル差−比率変換論理部１３９ではＲＳＳ
Ｉレベル差に応じて１００％〜０％までの複数段階に変
換し、比率データとする。

【０１６９】比率データは遅延差データと共に、遅延差
−比率割合乗算部１６０に入力され比率に応じたカウン
ト値の生成が行われ、収束位相生成カウント部１６６に
入力され、収束タイミング信号（位相）の生成が行われ
る。収束位相信号はカウント値（位相）比較部１６１に
入力される。

【０１７０】位相比較部１６１ではクロック生成用カウ
ント部１６３が出力したカウント値を基に、位相データ
生成部１６５にて生成したクロック位相値と、収束位相
とを比較し、収束位相に対し合成クロック位相の進み／
遅れの方向及び差の量を検出し、加減算値算出部１６２
へ入力する。

【０１７１】加減算値算出部１６２では加減算ステップ
保持部１４５に示された値を上限として、ロード値の生
成を行い、クロック生成用カウント部のデータ更新時の
補正データとする。カウンタロードタイミング生成部１
６４は、クロック生成用カウント部１６３の特定カウン
ト値のポイントにてロードタイミング信号を生成し、カ
ウンタの更新を行う。位相データ生成部１６５はカウン
ト値を位相比較できる形に変換し送出する。クロック生
成部１５５ではカウント値の必要なビットをＢＴＲ基準
クロックにて打ち直し、合成クロックとして出力する。
この実施例によれば、ＲＳＳＩレベルによる比率のポイ
ントを、後段の簡易型デジタルＰＬＬに収束位相として
与え、指定されたステップにて、その収束位相へ緩やか
に変化させることができ、クロックの欠け等急激な変化
を防止できる。さらに収束位相の生成部とクロック生成
用デジタルＰＬＬが独立であり、収束位相の制御が容易
となる。

【０１７２】次に、図２１を参照して第２実施形態のダ
イバーシチ受信装置の図２０に示した収束位相値比較型
クロック合成部におけるクロック変移量設定部について
説明する。

【０１７３】図２１において、１３１は第１ブランチの
クロック立ち上がり検出部、１３２は第２ブランチのク
ロック立ち上がり検出部、１３９はＲＳＳＩレベル差−
比率変換論理部、１４０はＲＳＳＩレベル減算部（ブラ
ンチ間レベル比較）、１４６はＢＴＲ基準クロック、１
５５はクロック成形部である。

【０１７４】１５６はＲＳＳＩレベル高側ブランチ選択
部、１５７はＲＳＳＩレベル低側ブランチ選択部、１５
８はクロック遅延差検出用カウンタ、１５９は遅延差ラ
ッチ部、１６０は遅延差−比率割合乗算部、１６１はカ
ウント値（位相）比較部、１６４はカウンタロードタイ
ミング生成部、１６５は位相データ生成部、１６６は収
束位相生成カウント部、１６７はロードデータ生成部
（＋，０，−）、１６８は基準クロック分周、選択部、
１６９はイネーブル信号生成部、１７０はクロック生成
用カウント部である。

【０１７５】この図２１に示すクロック変移量設定部
は、図２０で説明したように収束位相生成を行い、収束
位相生成カウント部１６６より収束位相をカウント値
（位相）比較部１６１に入力する。

【０１７６】カウント値（位相）比較部１６１は、収束
位相ポイントと合成クロック位相とを比較し、イコール
または進み、遅れを判定しロードデータ生成部に比較結
果を入力する。ロードデータ生成部１６７は比較結果に
より、”０”、”＋の一定値”、”ーの一定値”のいず
れかをロードデータとして、クロック生成用カウント部
１７０に入力する。

【０１７７】クロック生成用カウント部１７０のカウン
ト値は図２０の様にカウンタロードタイミング、位相デ
ータの生成を行う。クロック生成用カウント部１７０は
イネーブル入力を持たせ、イネーブル信号の状態により
カウントを行う。

【０１７８】イネーブル信号は基準クロック分周、選択
部１６８においてＢＴＲ基準クロック１４６のクロック
を分周しこの結果をクロック最大変移量設定データによ
り選択し、この結果をイネーブル信号生成部１６９へ入
力する。イネーブル信号生成部１６９では外部強制制御
との論理和をとりイネーブル信号としてカウント制御を
行う。

【０１７９】このような構成によれば、クロック最大変
移量について設定ができ、またクロック生成カウンタで
は基準クロックの速度が変化しないため、同期回路にて
クロック生成が可能となる。

【０１８０】更に、イネーブル信号は基準クロックを任
意の分周したものを用いることにより、構成が容易とな
り、同期信号による制御ができ、ロードデータ生成部の
構成が簡略かできる。

【０１８１】次に、図２２を参照して第２実施形態のダ
イバーシチ受信装置の図２０に示した収束位相値比較型
クロック合成部における第１例のアラーム停止制御部に
ついて説明する。

【０１８２】図２２において、１３１は第１ブランチの
クロック立ち上がり検出部、１３２は第２ブランチのク
ロック立ち上がり検出部、１３９はＲＳＳＩレベル差−
比率変換論理部、１４０はＲＳＳＩレベル減算部（ブラ
ンチ間レベル比較）、１４６はＢＴＲ基準クロック、１
５５はクロック成形部である。

【０１８３】１５６はＲＳＳＩレベル高側ブランチ選択
部、１５７はＲＳＳＩレベル低側ブランチ選択部、１５
８はクロック遅延差検出用カウンタ、１５９は遅延差ラ
ッチ部、１６０は遅延差−比率割合乗算部、１６１はカ
ウント値（位相）比較部、１６４はカウンタロードタイ
ミング生成部、１６５は位相データ生成部、１６６は収
束位相生成カウント部、１６７はロードデータ生成部
（＋，０，−）、１６８は基準クロック分周、選択部、
はイネーブル信号生成部、１７０はクロック生成用カウ
ント部、１７１は合成禁止遅延差検出部、１７２はＲＳ
ＳＩレベル感度点以下検出部、１７３はＲＳＳＩレベル
感度点以下検出部、１７４はクロック合成アラーム生成
部、１７５は収束位相選択部である。

【０１８４】この図２２に示すアラーム停止制御部は、
図２０の様にブランチ間のクロック遅延差より収束位相
を生成する。ここで遅延差ラッチ部１５９より合成禁止
遅延差検出部１７１に入力する。合成禁止遅延差検出部
１７１は合成禁止遅延差設定データによりこの遅延差以
上の遅延差をもつ場合検出信号をクロック合成アラーム
１７４へ入力する。

【０１８５】またＲＳＳＩレベルはそれぞれのブランチ
にてＲＳＳＩレベルデータをＲＳＳＩレベル感度点以下
検出部１７２、１７３に入力し、感度点ＲＳＳＩレベル
設定データと比較し、ＲＳＳＩレベルが感度点以下とな
った場合、検出データをクロック合成アラーム生成部１
７４に入力する。

【０１８６】クロック合成アラーム生成部１７４では遅
延差による合成禁止検出信号と感度点以下検出信号の論
理和をとりいずれかが発生した場合、合成禁止アラーム
として収束位相選択部１７５に入力する。収束位相選択
部１７５ではＲＳＳＩレベルに基づく収束位相及び各ブ
ランチのクロック立ち上がり検出タイミングが入力され
ており、アラームが発生した場合、いずれかＲＳＳＩレ
ベルの高いブランチのクロック立ち上がり検出タイミン
グが選択され、デジタルＰＬＬに出力され図２１のよう
にクロック生成される。

【０１８７】このような構成によれば、ブランチ間の遅
延差が増大し、相対的に半周期を越えるような場合、合
成クロックが誤った収束点に合成されることを防ぎ、ど
ちらかＲＳＳＩレベルの高い側のブランチクロックに追
従させることができる。

【０１８８】また受信感度がいずれかのブランチにおい
て低下し、感度点以下となりそのブランチでの再生クロ
ックが誤ったクロックとなった場合、感度レベルを監視
しクロック合成を停止させ、いずれかＲＳＳＩレベルの
高いブランチクロックに追従させることができ、感度レ
ベル以下のブランチクロックの影響を排除し、安定した
クロックが得られる。

【０１８９】更に、収束位相に対し選択部が設けられて
いるため、瞬時の変動にてクロック位相が不連続となる
ことがなく、また切替え後の合成クロックの変化につい
てもジッタが抑えられ安定したクロックが得られ、ＲＳ
ＳＩレベルによる受信データの合成を行うダイバーシチ
方式との整合性に優れる。

【０１９０】次に、図２３を参照して第２実施形態のダ
イバーシチ受信装置の図２０に示した収束位相値比較型
クロック合成部における第２例のアラーム停止制御部に
ついて説明する。

【０１９１】図２３において、１３１は第１ブランチの
クロック立ち上がり検出部、１３２は第２ブランチのク
ロック立ち上がり検出部、１３９はＲＳＳＩレベル差−
比率変換論理部、１４０はＲＳＳＩレベル減算部（ブラ
ンチ間レベル比較）、１４６はＢＴＲ基準クロック、１
５５はクロック成形部である。

【０１９２】１５６はＲＳＳＩレベル高側ブランチ選択
部、１５７はＲＳＳＩレベル低側ブランチ選択部、１５
８はクロック遅延差検出用カウンタ、１５９は遅延差ラ
ッチ部、１６０は遅延差−比率割合乗算部、１６１はカ
ウント値（位相）比較部、１６４はカウンタロードタイ
ミング生成部、１６５は位相データ生成部、１６６は収
束位相生成カウント部、１６７はロードデータ生成部
（＋，０，−）、１６８は基準クロック分周／選択部、
１６９はイネーブル信号生成部、１７０はクロック生成
用カウント部、１７１は合成禁止遅延差検出部、１７２
はＲＳＳＩレベル感度点以下検出部、１７３はＲＳＳＩ
レベル感度点以下検出部、１７４はクロック合成アラー
ム生成部、１７６は再生クロック選択部である。

【０１９３】この図２３に示すアラーム停止制御部は、
図２２の様にブランチ間のクロック遅延差及び各ブラン
チＲＳＳＩレベルより合成禁止アラームを生成する。こ
の合成禁止アラームは、ＲＳＳＩレベルによる収束位相
による合成クロックと各ブランチクロックが入力され
た、再生クロック選択部１７６へと入力され、アラーム
状態にてＲＳＳＩレベルの高いブランチクロックが選ば
れ、合成クロックの代わりに出力される。

【０１９４】このような構成によれば、ブランチ間の遅
延差が増大し、相対的に半周期を越えるような場合、合
成クロックが誤った収束点に合成された場合でも、どち
らかＲＳＳＩレベルの高い側のブランチクロックを選択
し出力することができる。

【０１９５】またクロックを切り換える方式であるた
め、アラームによる位相の切替えが早く、受信データを
ＲＳＳＩレベルにより切替えるダイバーシチ方式との整
合性に優れる。

【０１９６】次に、図２４を参照して第２実施形態のダ
イバーシチ受信装置の図２０に示した収束位相値比較型
クロック合成部におけるバースト受信対応クロック合成
部について説明する。

【０１９７】図２４において、１３１は第１ブランチの
クロック立ち上がり検出部、１３２は第２ブランチのク
ロック立ち上がり検出部、１３９はＲＳＳＩレベル差−
比率変換論理部、１４０はＲＳＳＩレベル減算部（ブラ
ンチ間レベル比較）、１４６はＢＴＲ基準クロック、１
５５はクロック成形部、１５６はＲＳＳＩレベル高側ブ
ランチ選択部、１５７はＲＳＳＩレベル低側ブランチ選
択部、１５８はクロック遅延差検出用カウンタである。

【０１９８】１５９は遅延差ラッチ部、１６０は遅延差
−比率割合乗算部、１６１はカウント値（位相）比較
部、１６４はカウンタロードタイミング生成部、１６５
は位相データ生成部、１６６は収束位相生成カウント
部、１６７はロードデータ生成部（＋，０，−）、１６
８は基準クロック分周／選択部、１６９はイネーブル信
号生成部、１７０はクロック生成用カウント部、１７８
はカウント値（位相）保持メモリ、１７９はロードデー
タ選択部である。

【０１９９】この図２４に示すバースト受信対応クロッ
ク合成部は、図２１の様にブランチ間のクロック遅延差
より合成クロックを生成する。ここで合成クロック位相
はバースト的に受信がおこなわれる際のカウント値メモ
リ書き込みタイミングにより、カウント値（位相）保持
メモリに記憶されるこのカウント値メモリ書き込みタイ
ミングはバースト受信において次のバーストまで現バー
ストの位相を保持させるため、多くはバーストの終了時
に発生させる。この保持カウント値は、ロードデータ選
択部１７９へ入力される。

【０２００】またロードデータ選択部１７９へは合成ク
ロックの初期位相データについても入力され、データ選
択信号生成部１７７よりの選択信号により、デジタルＰ
ＬＬデータ、保持カウント値、合成クロックの初期位相
データのいずれかが選択され、クロック合成用カウント
部１７０に入力される。

【０２０１】またデータ選択信号生成部１７７はバース
ト受信開始時に保持データをロードするため、カウント
値メモリ読み込みタイミング信号よりカウンタに対する
ロードタイミング信号を生成する。さらに初期時におい
ては、初期位相強制設定タイミングにより、カウンタロ
ード信号を生成し初期位相をロードさせる。

【０２０２】これらのロード時はＰＬＬループを切断
し、強制的にロードし、位相が変化したのちフイードバ
ックループを復元し、ロード位相より緩やかに、収束位
相へ収束させる。

【０２０３】このような構成によればクロック生成に用
いている受信データがバースト的に受信され、信号の無
い時間においてクロックが乱れた場合でも、もとの位相
を保持、読みだすことにより速やかに合成クロックを得
ることができる。

【０２０４】また初期状態において合成クロックが自走
していた場合、各ブランチクロックに対する収束を初期
位相を強制的に読み込ませることにより、初期状態での
収束速度の改善が図れる。

【０２０５】次に、図２５を参照して第２実施形態のダ
イバーシチ受信装置の図２０に示した収束位相値比較型
クロック合成部におけるバースト受信複数スロット対応
クロック合成部について説明する。

【０２０６】図２５において、１４６はＢＴＲ基準クロ
ック、１５５はクロック成形部、１６１はカウント値
（位相）比較部、１６５は位相データ生成部、１６７は
ロードデータ生成部（＋，０，−）、１８０は合成クロ
ック収束位相生成部（カウント部等）、１８１はスロッ
ト０用タイミングマスク部、１８２はスロット０用タイ
ミングマスク部、１８３はスロットｎ用タイミングマス
ク部（ｎはスロット数）である。

【０２０７】１８４はスロット０用カウント値（位相）
保持レジスタ、１８５はスロット０用カウント値（位
相）保持レジスタ、１８６はスロットｎ用カウント値
（位相）保持レジスタ、１８７はスロット０用ロードデ
ータマスク部、１８８はスロット１用ロードデータマス
ク部、１８９はスロットｎ用ロードデータマスク部、１
９０はデータ論理和部、１９１はデコーダ、１９２はデ
ータ選択信号生成部、１９３はロードデータ選択部、１
９４はクロック生成用カウント部、１９５はカウンタロ
ードタイミング生成部である。

【０２０８】この収束位相値比較型クロック合成部での
バースト受信対応クロック合成部は、図２１の様にブラ
ンチ間のクロック遅延差より合成クロックを生成する。
ここで合成クロック位相は複数スロットによるバースト
受信においてスロット指定信号をデコーダ１９１により
変換された信号により選択され、タイミングマスク部１
８１〜１８３の、いずれかにより指定されたスロット用
のカウント値保持レジスタに、カウント値メモリ書き込
みタイミングにて書き込まれる。指定されないカウンタ
値保持レジスタは更新されない。

【０２０９】またカウンタ値保持レジスタの値は、スロ
ット指定信号より生成したデコーダ出力により、ロード
データマスク部１８７〜１８９を用いマスクされ、この
結果がデータ論理和部１９０により加算されロードデー
タとして、ロードデータ選択部１９３に入力される。

【０２１０】つまりスロット指定信号により指定された
レジスタ以外の値は”０”となり、加算結果のロードデ
ータとしては、指定スロットのみロードデータとなる。
ここでデータ生成信号生成部１９２はカウント値メモリ
読み込みタイミング信号および、カウンタロードタイミ
ング信号により読み込みタイミングを生成し、カウント
値メモリ読み込みタイミング信号が発生した場合保持レ
ジスタの値をクロック生成用カウント部へ入力させ、Ｐ
ＬＬループを切断し、強制的にロードさせる。更に位相
が変化したのちフイードバックループを復元し、ロード
位相より緩やかに、収束位相へ収束させる。

【０２１１】このような構成によればクロック生成に用
いている受信データを複数バースト受信し、それぞれの
バーストに対し特有の位相にてクロック再生する場合、
それぞれのスロットの位相を保持、読みだすことにより
速やかに、合成クロックを得ることができる。

【０２１２】次に、図２６を参照して第２実施形態のダ
イバーシチ受信装置のＲＳＳＩレベル”２のｎ乗段数”
平均部について説明する。図２６において、１４６は再
生シンボルクロック発生部、１９６はＲＳＳＩ検出部、
１９７〜２０３は遅延用ＦＦ（フリップフロップ）、２
０４〜２１０は加算器２１１は位相器、２１２は平均段
数設定値保持部、２１３は選択器である。

【０２１３】この図２６に示すＲＳＳＩレベルの平均部
は、ＲＳＳＩ検出部１９６により受信レベルを検出し、
デジタル信号に変換した値を遅延用ＦＦ１９７に入力す
る。遅延用ＦＦ１９７は再生シンボルクロック発生部１
４６を位相器２１１により位相調整を行い１シンボル遅
らせ次段の遅延用ＦＦへ入力する。

【０２１４】それぞれの遅延用ＦＦは１シンボル毎に更
新し次段へ伝えていき、遅延用ＦＦ２０３ではＲＳＳＩ
検出部１９６に対し、７シンボル遅れた信号となる。こ
れら遅延器の出力は加算器による演算が行われ、加算器
２０４は０シンボル遅延と１シンボル遅延の加算結果、
加算器２０５は２シンボル遅延と３シンボル遅延、加算
器２０６は４シンボル遅延と５シンボル遅延、加算器２
０７は６シンボル遅延と７シンボル遅延の加算結果が得
られる。

【０２１５】また各加算器の出力では下位１ビットを捨
て、右シフトを行う事により、２にて除算が行われ、結
果として２シンボルの平均値が各加算器にて得られる。
これらの平均結果のうち加算器２０４の結果のみが２シ
ンボル平均として、選択器２１３に入力する。また加算
器２０４及び２０５の出力部に別の加算器２０８を設け
これらの結果を加算し、また出力にてビットシフトを行
うことにより、４シンボルの平均を得ることができる。

【０２１６】同様に加算器２０６と２０７の出力に加算
器２０９を設け演算することにより、４シンボル平均を
得る。このうち加算器２０８の出力のみを選択器２１３
に入力する。さらに加算器２０８と２０９の出力に加算
器２１０を設け演算することにより８シンボルの平均を
得る。この結果を選択器２１３に入力する。選択器２１
３では平均段数設定値保持部２１２に示された値によ
り、１、２、４、８シンボル平均のいずれかを選択し、
ＲＳＳＩレベルとして出力する。

【０２１７】このような構成によればＲＳＳＩレベルの
移動平均を得ることができ、なおかつ平均段数を外部よ
り設定することが出来る。これによりＲＳＳＩレベルを
もって合成に使用でき、ＲＳＳＩレベルのばらつき（誤
差）を抑えることが可能となり、また積分に伴う遅延時
間を減らしなおかつ適性な積分が必要な場合に容易に調
整が出来る。また移動平均のため過去の変動に左右され
ず正しい値を得ることが可能となる。

【０２１８】次に、図２７を参照して第２実施形態のダ
イバーシチ受信装置の図２６に示したＲＳＳＩレベル”
２のｎ乗段数”平均部における第１例のバースト受信対
応ＲＳＳＩ検出部について説明する。

【０２１９】図２７において、１４６は再生シンボルク
ロック発生部、１９６はＲＳＳＩ検出部、１９７〜１９
９は遅延用ＦＦ、２０４、２０６、２０８は加算器、２
１４〜２１７はレジスタ／検出部入力選択部、２１８は
デコーダスロット対応部、２１９はタイミングマスク
部、２２０はＲＳＳＩレベル保持用レジスタ、２２１は
保持データマスク部、２２２は選択器である。

【０２２０】この図２７に示すＲＳＳＩレベルの平均部
は、ＲＳＳＩ検出部１９６により受信レベルを検出し、
デジタル信号に変換した値を遅延用ＦＦ１９７に入力し
図２６の様に平均演算を行う。

【０２２１】図２７では平均段数を１、２、４段のいず
れかとした。この回路において平均ＲＳＳＩレベルはス
ロット指定指定信号をデコーダ２１８に縒り変換された
信号を用いて、タイミングマスク部２１９により所定の
データ以外をマスクし保持データ書き込みタイミングに
て、ＲＳＳＩ保持用レジスタ２２０に書き込む。

【０２２２】また書き込まれたＲＳＳＩレベルデータは
スロット指定信号により所定のレジスタの値のみを保持
データマスク部２２１により選択し、他のレジスタの値
はマスクする。このデータは、保持データ読み込みタイ
ミング信号により、レジスタ／検出部入力選択部２１４
〜２１７にて選ばれ、遅延用ＦＦ１９８〜１９９に同時
に書き込まれる。また通常レジスタ／検出部入力選択部
２１４〜２１７は保持データ読み込みタイミング信号が
発生しない場合、前段の遅延用ＦＦの値を後段に伝え、
通常の平均をとる。

【０２２３】このような構成によれば、バースト信号
等、信号レベルが不連続にて、時間軸上にて検出の必要
がない信号が入力された場合、または必要としている時
間の合間にレベルが無い場合において、あらかじめ前バ
ーストの終了時のＲＳＳＩレベル値を保持し、次のバー
ストにて、一度に全ての遅延器に与えることにより、前
バーストの最終平均値がそのまま得られ、なおかつその
平均値より次に入力されるＲＳＳＩレベルの平均を順に
行えることになり時間的に不連続の信号でも連続的に平
均値が得られる。

【０２２４】次に、図２８を参照して第２実施形態のダ
イバーシチ受信装置の図２６に示したＲＳＳＩレベル”
２のｎ乗段数”平均部における第２例のバースト受信対
応ＲＳＳＩ検出部について説明する。

【０２２５】図２８において、１９６はＲＳＳＩ検出
部、２１９はタイミングマスク部、２２０はＲＳＳＩレ
ベル保持用レジスタ、２２１は保持データマスク部、２
２３はシリアルーパラレル変換部（ビット）、２２４は
シフトレジスタ、２２５〜２２８はマスク回路、２２９
はデコーダ（平均段数設定用）、２３０は加算器、２３
１はデコーダ（スロット対応）、２３２はビットシフト
用選択器である。

【０２２６】この図２８に示すＲＳＳＩレベルの平均部
は、ＲＳＳＩ検出部１９６により受信レベルを検出し、
デジタル信号に変換した値をシリアルーパラレル変換部
２２３によりビット毎にパラレル信号に変換し、シフト
レジスタ２２４に入力する。

【０２２７】シフトレジスタはデータのビット数に相当
する数量用意しシフト数は平均段数の最大値マイナス１
とする。このシフトレジスタによりシンボル毎にデータ
を遅らせ、遅延させたデータをマスク回路２２５〜２２
６に入力する。

【０２２８】マスク回路では、平均段数設定信号を基に
デコーダ２２９にてデコードされた信号により、平均段
数に対応した数量マスクを行う。即ち平均段数が１のと
きは２２６〜２２８までマスクし、平均段数が２のとき
は２２７、２２８をマスクし、平均段数が４の場合はマ
スクしない。これらの出力を加算器２３０に入力し、加
算した結果をストレート、１ビットシフト、２ビットシ
フトし、ビットシフト用選択器２３２にて平均段数に応
じた信号を選択する。またこの構成では図２７の様にデ
ータの保持、読み込みを行う。

【０２２９】このような構成によれば加算器等の回路構
成が簡略化でき、バースト時データの読み込みについて
も切替え等が必要なく、容易に構成できる。次に、図２
９を参照して第２実施形態のダイバーシチ受信装置の位
相差過大によるクロック合成停止用アラーム生成部につ
いて説明する。

【０２３０】図２９において、２３３はクロック合成
部、２３４はクロック遅延差検出部、２３５は遅延差ラ
ッチ部、２３６は遅延差ラッチ部、２３７は遅延差符号
比較部、２３８は遅延差変移量検出部、２３９は変移量
加算器、２４０はクロック合成不能遅延差設定部、２４
１はクロック遅延差−設定値比較部、２４２は周波数ず
れ検出部、２４３はアラーム論理加算器である。

【０２３１】この図２９に示すクロック合成停止用アラ
ーム生成部は、遅延差検出部２３４により検出された遅
延差データを遅延差ラッチ部２３５に入力し、さらに遅
延差ラッチ部２３５に入力する。

【０２３２】これらのラッチ部は合成クロックによりシ
ンボル毎に更新される。ラッチされた出力は遅延差符号
比較部２３７および遅延差変移量検出部２３８によりそ
の遅延差の変化方向と大きさが判定される。

【０２３３】これらのデータは変移量加算器２３９にて
加算され、一定方向の場合値が積み重なり、また方向が
異なる場合打ち消され、周波数ずれ検出部２４２に入力
される。またクロック遅延差−設定値比較部２４１では
クロック合成不能遅延差設定部２４０に示された値と遅
延差データを比較し、設定値範囲外の場合アラームを生
成する。

【０２３４】また周波数ずれ検出部２４２においても遅
延差が同一方向へ変移しその量が一定量をこえた場合ア
ラームを生成し、これらの結果をアラーム論理加算器２
４３にて処理し、合成クロック生成部２３３へ送出す
る。

【０２３５】このような構成によればブランチ間の遅延
差が増大し、相対的に半周期を越えるような場合、合成
クロックが誤った収束点に合成されないようアラームの
生成をおこない。

【０２３６】さらに遅延差の方向が一定範囲となった場
合、合成クロック回路内の追従性能を越えた周波数、あ
るいは位相の差が発生したとみなし、アラームを発生さ
せ、クロック合成を停止させることにより誤作動を防
ぎ、システムに対する悪影響を除くことができる。

【０２３７】

【発明の効果】以上説明したように、本発明のダイバー
シチ受信装置によれば、クロックタイミングをそろえる
ことができるので、データの位相合成及び最大比合成が
可能となる効果がある。

【０２３８】また合成時にＲＳＳＩレベル情報を用いる
ため、正しく受信されてるブランチのクロックタイミン
グを用いることができ、不安定要素の除去が可能となる
効果がある。

【０２３９】合成クロックのタイミングをクロック１周
期単位にて自由に変化させることができ、ＲＳＳＩ差に
よる比率に応じた合成クロックの生成が可能となり、Ｒ
ＳＳＩレベルの高いより確からしさの高いブランチ対
し、影響度を大きくすることができる効果がある。

【０２４０】ＲＳＳＩレベル差データが急激変化した場
合においても、クロックのの変化は緩やかなものとな
り、かつそのＲＳＳＩレベル差に追従することが出来る
効果がある。

【０２４１】合成クロックのジッタについても量子化用
高速クロックの周波数以内に抑えることができ、クロッ
クが不定状態となった場合において、その不定クロック
に対して正しいクロックの位相および周波数が影響を受
けず、タイミング誤差が発生することなく、安定したク
ロックを生成させるためのＲＳＳＩレベル差による比率
データが出力でき、クロックのデューティを５０％に保
持することができ、安定した合成クロックが得られる効
果がある。

【０２４２】ＲＳＳＩレベル比較部では、平均後の値を
もって比較を行うことにより、検出精度やノイズ等不定
要素によるふらつきや、ばらつきを吸収することができ
安定したＲＳＳＩレベル比較ができる効果がある。

【０２４３】平均回路は、移動平均をとることができ、
精度の高い、連続した平均後データが得られる。２のｎ
乗（ｎは０から任意の値ただし正の整数とする）回の平
均回路を行うことにより、構成が容易となる。外部より
クロック合成の初期値を与え、立ち上がりの高速化が可
能となる効果がある。

【０２４４】連続しないバースト信号においても、クロ
ックの合成が可能であり、各スロットに応じたクロック
が生成でき、正しいデータ再生ができる効果がある。バ
ースト受信において、外部にてカウンタロード信号の位
相まで管理する必要がなく容易に構成ができ、バースト
受信において、そのスロットが終了して他のスロットに
切り替わる前の、ＲＳＳＩレベル平均値を記憶し読みだ
すことによりバースト情報に対して連続性を持たせる事
ができる効果がある。

【０２４５】ブランチ間の遅延差が増大し、相対的に半
周期を越えるような場合や、合成クロック回路内の追従
性能を越えた周波数、あるいは位相差が発生した場合で
もクロック合成による誤作動を防ぐことができる効果が
ある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施形態によるダイバーシチ受信
ブランチ間遅延時間補正を行うダイバーシチ受信装置の
無線部のブロック構成図である。

【図３】図２に示すクロック合成部の第１の内部構成例
のブロック構成図である。

【図４】図２に示すクロック合成部の第２の内部構成例
のブロック構成図である。

【図５】図４に示すカウント値生成部の内部構成例のブ
ロック構成図である。

【図６】図４に示すカウント値合成部にカウント値の変
化量制限機能を設けた場合のブロック構成図である。

【図７】図４に示す比率設定変換部の内部構成例を示す
ブロック構成図である。

【図８】図４に示すクロック遅延差量子化部のブロック
構成図である。

【図９】図２に示すクロック合成部１４の第３内部構成
例のブロック構成図である。

【図１０】図２に示すクロック合成部に付加されるアラ
ーム発生部のブロック構成図である。

【図１１】図２に示すＲＳＳＩ検出部とＲＳＳＩレベル
比較部との間に平均化回路を接続した場合のブロック構
成図である。

【図１２】図１１に示す平均化回路の第１の内部構成例
のブロック図である。

【図１３】図１１に示す平均化回路の第２の内部構成例
のブロック図である。

【図１４】図２に示すクロック合成部におけるバースト
スロット対応合成クロック生成部のブロック構成図であ
る。

【図１５】図１４に示すメモリのブロック構成図であ
る。

【図１６】図１１に示す平均化回路の第３の内部構成例
のブロック図である。

【図１７】本発明の第２実施形態によるダイバーシチ受
信ブランチ間遅延時間補正を行うダイバーシチ受信装置
の無線部のブロック構成図である。

【図１８】本発明の第２実施形態によるダイバーシチ受
信装置の第１例のカウント値設定型クロック合成部のブ
ロック構成図である。

【図１９】第２例のカウント値設定型クロック合成部の
ブロック構成図である。

【図２０】本発明の第２実施形態によるダイバーシチ受
信装置の収束位相比較型クロック合成部のブロック構成
図である。

【図２１】図２０に示す収束位相比較型クロック合成部
のクロック変移量設定部のブロック構成図である。

【図２２】図２０に示す収束位相比較型クロック合成部
の第１例のアラーム停止制御部のブロック構成図であ
る。

【図２３】第２例のアラーム停止制御部のブロック構成
図である。

【図２４】図２０に示す収束位相比較型クロック合成部
におけるバースト受信対応クロック合成部のブロック構
成図である。

【図２５】図２０に示す収束位相比較型クロック合成部
におけるバースト受信複数スロット対応クロック合成位
相保持部のブロック構成図である。

【図２６】本発明の第２実施形態によるダイバーシチ受
信装置のＲＳＳＩレベル”２のｎ乗段数”平均部のブロ
ック構成図である。

【図２７】図２６に示すＲＳＳＩレベル”２のｎ乗段
数”平均部における第１例のバースト受信対応ＲＳＳＩ
検出部のブロック構成図である。

【図２８】第２例のバースト受信対応ＲＳＳＩ検出部の
ブロック構成図である。

【図２９】本発明の第２実施形態によるダイバーシチ受
信装置のクロック合成停止用アラーム生成部のブロック
構成図である。

【図３０】従来例によるダイバーシチ受信装置のブロッ
ク構成図である。

【図３１】他の従来例によるダイバーシチ受信装置のブ
ロック構成図である。

【符号の説明】

１，２アンテナ５，６電界強度検出手段７，８検波手段９，１０データ再生手段１１，１２クロック再生手段１３電界強度比較手段１４クロック合成手段１６データ切換／合成手段Ｂ１第１ブランチＢ２第２ブランチ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−288735（ＪＰ，Ａ) 特開平５−30084（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04B 7/02 - 7/12 H04L 1/02 - 1/06

Claims

(57)【特許請求の範囲】

【請求項１】複数のアンテナで電波を受信するダイバ
ーシチ受信装置において、アンテナの受信信号の電界強度を検出する電界強度検出
手段と、該受信信号を検波する検波手段と、該検波され
た検波信号からデータの再生を行ってブランチ再生デー
タを得るデータ再生手段と、該検波信号からクロックの
再生を行ってブランチ再生クロックを得るクロック再生
手段とを備え、該電界強度検出手段、該検波手段及びデ
ータ再生手段の各々が該ブランチ再生クロックで同期が
とられた第１〜第ｎブランチ手段と、前記第１〜第ｎブランチ手段で得られる各電界強度の差
を検出することにより電界強度の大きさ及びその差を示
す差データを得る電界強度比較手段と、該差データより判明する各電界強度の大きさの比率に応
じて、前記第１〜第ｎブランチ手段で得られる各ブラン
チ再生クロックを合成することにより再生クロックを出
力するクロック合成手段と、該差データの差が所定閾値よりも大の場合に電界強度の
大きい前記ブランチ再生データを選択して再生データと
して出力し、該差が所定閾値よりも小の場合に各々のブ
ランチ再生データを合成して再生データとして出力する
該再生クロックに同期したデータ切換／合成手段とを具
備したことを特徴とするダイバーシチ受信装置。
【請求項２】前記クロック合成手段を、前記再生クロ
ックのタイミングに応じて前記第１〜第ｎブランチから
出力されるブランチ再生クロックを選択するタイミング
生成手段と、該再生クロックよりも高周波数の高速クロ
ックを発生する高速クロック発生手段と、該タイミング
生成手段で選択されたクロックの供給時点から任意に設
定されるカウント設定値まで該高速クロックでカウント
動作を行い、このカウント値を該再生クロックとして出
力する合成クロック用カウンタ手段とを具備して構成し
たことを特徴とする請求項１記載のダイバーシチ受信装
置。
【請求項３】前記クロック合成手段を、前記差データ
より判明する各電界強度の大きさに対応する前記第１〜
第ｎブランチのブランチ再生クロックの大小関係を求
め、この求められた大クロックに対する小クロックの遅
延／進行も含めた遅延差を検出するクロック遅延差量子
化手段と、該大クロックの立ち上がり又は立ち下がりエ
ッジのタイミングを検出して出力するクロックエッジ検
出手段と、該差データより判明する各電界強度の大きい
方に対する小さい方の比率を求める比率設定変換手段
と、該遅延差に該比率を乗算してカウント値を求めるカ
ウント値生成手段と、該大クロックのエッジタイミング
を該カウント値分、遅延／進行させることにより前記再
生クロックを得るクロック生成用カウント手段とを具備
して構成したことを特徴とする請求項１記載のダイバー
シチ受信装置。
【請求項４】前記カウント値生成手段を、前記比率設定変換手段から出力される比率データと前記
クロック遅延差量子化手段から出力される遅延差データ
との乗算を行うことによりカウント基準値を出力する比
率−カウント値変換手段と、前記カウント値を保持し、
この保持カウント値を出力するカウントラッチ手段と、
該カウント基準値に対する該保持カウント設定値の±の
差値を求め、この±差値を制御データとして出力するカ
ウント値大小比較手段と、該制御データに対応する値を
該保持カウント値に加算／減算して該カウント値を出力
する加減算手段とを具備して構成したことを特徴とする
請求項３記載のダイバーシチ受信装置。
【請求項５】前記加減算手段が、前記制御データが前
記カウント基準値と前記保持カウント値とが等しいこと
を示す場合に加算／減算を行わないことをことを特徴と
する請求項４記載のダイバーシチ受信装置。
【請求項６】前記加減算手段が前記加算／減算を行う
際に、前記制御データに対応する加算／減算値の大きさ
を制限するクロック移動量設定値が登録されたクロック
移動量設定テーブルを設け、任意に設定されるクロック
移動量設定値に応じた該クロック移動量設定値が該クロ
ック移動量設定テーブルから該加減算手段へ出力される
ようにしたことを特徴とする請求項４又は５に記載のダ
イバーシチ受信装置。
【請求項７】前記比率設定変換手段を、前記第１〜第
ｎブランチの電界強度の比率が登録され、前記差データ
に応じた比率値を出力するＲＳＳＩレベル差−比率変換
テーブルと、該第１〜第ｎブランチの電界強度が、受信
不能ＲＳＳＩレベル設定値よりも大きいか小さいかを示
す電界強度データを出力するＲＳＳＩレベル比較／監視
手段と、該受信不能ＲＳＳＩレベル設定値以下のブラン
チの電界強度データをマスクし、該受信不能ＲＳＳＩレ
ベル設定値以下の電界強度レベルとなったブランチのク
ロック位相が比率に対して影響を与えないように該比率
値を補正することにより前記比率データを得て、前記カ
ウント値生成手段へ出力する合成比率マスク手段とを具
備して構成したことを特徴とする請求項３記載のダイバ
ーシチ受信装置。
【請求項８】前記クロック遅延差量子化手段を、前記
第１〜第ｎブランチのブランチ再生クロックの内、前記
差データより判断できるレベル大のクロックの立ち上が
りエッジを検出する第１クロック立ち上がりエッジ検出
手段と、該第１〜第ｎブランチのブランチ再生クロック
の内、該差データより判断できるレベル小の再生クロッ
クの立ち上がりエッジを検出する第２クロック立ち上が
りエッジ検出手段と、該第１及び第２クロック立ち上が
りエッジ検出手段から出力される立ち上がりエッジ間の
時間をカウントし、このカウントにより得られる値を前
記遅延差データとして前記カウント値生成手段へ出力す
るクロック遅延差カウント手段とを具備して構成したこ
とを特徴とする請求項３記載のダイバーシチ受信装置。
【請求項９】前記クロック合成手段を、前記クロック
遅延差量子化手段と、前記クロックエッジ検出手段と、
該クロック遅延差量子化手段から出力される遅延差デー
タと前記差データとに応じた前記大クロックと前記小ク
ロックとを合成する際の各クロックエッジ間の収束点が
登録されており、遅延差データ及び差データに応じた収
束点データを出力する遅延差比率変換テーブルと、１周
期あたりのクロックタイミング変化量設定値が登録さ
れ、該クロックタイミング変化量設定値を出力するクロ
ック移動量設定テーブルと、前記再生クロックのエッジ
と該収束点とのズレ量データを出力するクロックタイミ
ング比較手段と、該クロックタイミング変化量設定値又
は該ズレ量データから該収束点データまで該大クロック
のエッジを移動させる移動量を求め、この移動量を前記
カウント値として前記クロック生成用カウント手段へ出
力するカウント値設定用加減算手段とを具備して構成し
たことを特徴とする請求項１記載のダイバーシチ受信装
置。
【請求項１０】前記クロック遅延差量子化手段と、こ
のクロック遅延差量子化手段から出力される遅延差デー
タを保持する遅延差ラッチ手段と、この遅延差ラッチ手
段の保持遅延差データと、該クロック遅延差量子化手段
の出力遅延差データとの差を検出するクロック遅延差比
較手段と、クロック遅延差比較手段での検出差がクロッ
ク半周期を越えた場合にアラームデータを発生するクロ
ック遅延差−設定値比較手段と、前記差データに応じて
第１〜第ｎブランチ再生クロックのレベル大である大ク
ロックを選択するＲＳＳＩレベルクロック選択手段と、
該アラームデータ発生時に、ＲＳＳＩレベルクロック選
択手段から出力されるクロックを前記再生クロックと
し、未発生時に前記再生クロックを選択して出力するク
ロック選択手段とを具備して構成されるアラーム発生手
段を設けたことを特徴とする請求項１記載のダイバーシ
チ受信装置。
【請求項１１】前記第１〜第ｎブランチの電界強度検
出手段と、前記電界強度比較手段との間に、任意に平均
段数が設定され、該電界強度検出手段で検出された電界
強度を設定平均段数で平均化し、この平均化結果を該電
界強度比較手段へ出力する平均化手段を接続したことを
特徴とする請求項１記載のダイバーシチ受信装置。
【請求項１２】前記平均化手段を、前記設定平均段数
を保持する平均段数設定保持手段と、前記第１〜第ｎブ
ランチの電界強度検出手段の出力端に該設定平均段数−
１個の数が直列接続され、且つ前記電界強度の検出周期
と等しい時間の遅延時間を持たせる遅延器と、この各遅
延器の出力端に接続され、該設定平均段数に対応する係
数を該遅延器の出力値と乗算する複数の係数乗算器と、
この各係数乗算器の乗算結果である電界強度を、１遅延
関係にある２つの電界強度毎に加減算する複数の加減算
器と、最終段の加減算器の結果と、該設定平均段数とを
除算して得られる電界強度を前記電界強度比較手段へ出
力する除算器とを具備して構成したことを特徴とする請
求項１１記載のダイバーシチ受信装置。
【請求項１３】前記平均化手段を、前記設定平均段数
を保持する平均段数設定保持手段と、前記第１〜第ｎブ
ランチの電界強度検出手段の出力端に該設定平均段数−
１個の数が直列接続され、且つ前記電界強度の検出周期
と等しい時間の遅延時間を持たせる遅延器と、この各遅
延器の前後の遅延器出力端に接続された１段目の複数の
加減算器、この１段目の複数の加減算器の前後の遅延器
出力端に接続された２段目の複数の加減算器、及び該１
段目及び該２段目の接続関係と同様に３段目からｎ段目
の１個となるまで接続された加減算器と、該電界強度検
出手段の出力電界強度データ及び各段毎の１つの加減算
器の出力電界強度データの内、該設定平均段数２ⁿに応
じた電界強度データを選択する選択器とを具備し、各加
減算器が１段目では２¹の電界強度データの平均、２段
目では２²の平均、ｎ段目では２ⁿの平均電界強度結果
を出力するように成されていることを特徴とする請求項
１１記載のダイバーシチ受信装置。
【請求項１４】外部タイミング信号に応じてスロット
指定信号、メモリ読出タイミング信号及びメモリ書き込
みタイミング信号の何れかを生成するバースト制御信号
生成手段と、前記クロック生成用カウント手段から出力
される再生クロックを記憶する記憶手段とを具備し、該
再生クロックを該メモリ書き込みタイミング信号による
タイミングにて該スロット指定信号の示す該記憶手段の
記憶領域に書き込み、該クロック生成用カウント手段
が、該メモリ読出タイミング信号の示すタイミングにて
該スロット指定信号の示す該記憶手段の記憶領域に書き
込まれた再生クロックを読み出し、この読み出し再生ク
ロックを該クロック生成用カウント手段にロードするよ
うにしたことを特徴とする請求項３記載のダイバーシチ
受信装置。
【請求項１５】前記記憶手段を、前記メモリ書き込み
タイミング信号をマスク信号に応じてマスクする複数の
マスク手段と、前記スロット指定信号をデコードして前
記複数のマスク手段に入力されるマスク信号を生成する
デコーダ手段と、該複数のマスク手段でマスクされた以
外のメモリ書き込みタイミング信号の供給時に前記再生
クロックを保持する複数のクロック保持用カウント部
と、この複数のクロック保持用カウント部に保持された
再生クロックを該マスク信号に応じて選択し、前記クロ
ック生成用カウント手段にロードする選択手段とを具備
して構成したことを特徴とする請求項１４記載のダイバ
ーシチ受信装置。
【請求項１６】前記第１〜第ｎブランチの電界強度検
出手段と前記平均化手段との間に複数のセレクタ及び遅
延器を交互に接続し、スロット指定信号が指定する第２
記憶手段のスロットに、書き込みタイミング信号に応じ
て該スロット処理が終了して他のスロットに切り替わる
前の該平均化手段から出力される電界強度を記憶し、こ
の記憶時に、各セレクタが該電界強度検出手段及び各遅
延器の出力電界強度を選択して該平均化手段へ出力し、
該第２記憶手段への読出タイミング信号入力時に記憶電
界強度を各セレクタが選択して各遅延器及び該平均化手
段へ出力するようにしたことを特徴とする請求項１１〜
１３の何れかに記載のダイバーシチ受信装置。