JP3263155B2 - 電極の製造方法およびそれを用いた半導体素子の製造方法 - Google Patents
電極の製造方法およびそれを用いた半導体素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳデバイスなど
において、ポリサイド構造の形成やサリサイドプロセス
がなされて作製される電極の製造方法およびそれを用い
た半導体素子の製造方法に関する。
において、ポリサイド構造の形成やサリサイドプロセス
がなされて作製される電極の製造方法およびそれを用い
た半導体素子の製造方法に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳデバイスを構成するＰチ
ャネルＭＯＳトランジスタ，ＮチャネルＭＯＳトランジ
スタのゲ−ト電極には、いずれもＮ型ポリシリコンが使
用されている。しかしながら、微細化に対応するために
は、ＰチャネルＭＯＳトランジスタには表面チャネル形
トランジスタが必要であり、これを用いてＣＭＯＳデバ
イスのしきい値電圧を制御するためには、ＰチャネルＭ
ＯＳトランジスタ，ＮチャネルＭＯＳトランジスタの各
トランジスタのゲ−ト電極をそれぞれＰ型，Ｎ型のポリ
シリコンからなるデュアルゲ−ト構造にする必要があ
る。
ャネルＭＯＳトランジスタ，ＮチャネルＭＯＳトランジ
スタのゲ−ト電極には、いずれもＮ型ポリシリコンが使
用されている。しかしながら、微細化に対応するために
は、ＰチャネルＭＯＳトランジスタには表面チャネル形
トランジスタが必要であり、これを用いてＣＭＯＳデバ
イスのしきい値電圧を制御するためには、ＰチャネルＭ
ＯＳトランジスタ，ＮチャネルＭＯＳトランジスタの各
トランジスタのゲ−ト電極をそれぞれＰ型，Ｎ型のポリ
シリコンからなるデュアルゲ−ト構造にする必要があ
る。
【０００３】ところで、このデュアルゲ−ト構造におい
てＰ型とＮ型のポリシリコンのゲ−ト電極をオ−ミック
的に導通させまた同時に電極抵抗を下げるためには、ゲ
−ト電極は、ポリシリコンと低抵抗のシリサイドもしく
は金属とを２層にした所謂ポリサイド構造となっている
のが良い。また、ゲ−ト電極のみならずＣＭＯＳデバイ
スのコンタクトホ−ル抵抗をシリサイド層を介在させる
ことによって低下させるために、サリサイドプロセスが
提案されている。
てＰ型とＮ型のポリシリコンのゲ−ト電極をオ−ミック
的に導通させまた同時に電極抵抗を下げるためには、ゲ
−ト電極は、ポリシリコンと低抵抗のシリサイドもしく
は金属とを２層にした所謂ポリサイド構造となっている
のが良い。また、ゲ−ト電極のみならずＣＭＯＳデバイ
スのコンタクトホ−ル抵抗をシリサイド層を介在させる
ことによって低下させるために、サリサイドプロセスが
提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記ポ
リサイド構造の形成とサリサイドプロセスには、以下の
共通の問題点があった。すなわち、ゲ−ト電極の線幅が
細くなると、後の熱工程でポリシリコン上のシリサイド
が凝集したり剥離したりするという欠点があった。ま
た、ゲ−ト電極の線幅が細くなると、シ−ト抵抗が大き
くなるという欠点があった。
リサイド構造の形成とサリサイドプロセスには、以下の
共通の問題点があった。すなわち、ゲ−ト電極の線幅が
細くなると、後の熱工程でポリシリコン上のシリサイド
が凝集したり剥離したりするという欠点があった。ま
た、ゲ−ト電極の線幅が細くなると、シ−ト抵抗が大き
くなるという欠点があった。
【０００５】本発明は、ポリサイド構造の形成やサリサ
イドプロセスにおける上記欠点を解決するためのもので
あって、ゲ−ト電極の線幅が細くなる場合にも、後の熱
工程でポリシリコン上のシリサイドが凝集したり剥離し
たりするのを防止し、またシ−ト抵抗が増加するのを防
止することの可能な電極の製造方法およびそれを用いた
半導体素子の製造方法を提供することを目的としてい
る。
イドプロセスにおける上記欠点を解決するためのもので
あって、ゲ−ト電極の線幅が細くなる場合にも、後の熱
工程でポリシリコン上のシリサイドが凝集したり剥離し
たりするのを防止し、またシ−ト抵抗が増加するのを防
止することの可能な電極の製造方法およびそれを用いた
半導体素子の製造方法を提供することを目的としてい
る。
【０００６】
【課題を解決するための手段】図１は半導体素子の構成
例を示す図である。この半導体素子は、基板１上に、Ｐ
チャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトラ
ンジスタ３とが形成され、この２つのトランジスタ２，
３により、デュアルゲ−ト構造のＣＭＯＳデバイスとし
て構成されている。なお、ＰチャネルＭＯＳトランジス
タ２，ＮチャネルＭＯＳトランジスタ３は、その不純物
の型がそれぞれＰ型，Ｎ型である以外は互いに全く同じ
構造となっているので、以下では、便宜上、このうちの
一方，例えばＰチャネルＭＯＳトランジスタ２に基づい
て説明する。ＰチャネルＭＯＳトランジスタ２は、基板
１にソ−ス１０，ゲ−ト１１が形成され、また、ゲ−ト
酸化膜１２を介して、ポリシリコン層１３，シリサイド
層（例えばＷＳｉ2あるいはＴｉＳｉ2などの層）１４が
順次に積層されてポリサイド構造のゲ−ト電極１５が形
成されている。ここで、トランジスタ２とトランジスタ
３とのゲート電極がデュアル構造である場合、トランジ
スタ２，トランジスタ３のポリシリコン層はそれぞれＰ
型，Ｎ型となっている。
例を示す図である。この半導体素子は、基板１上に、Ｐ
チャネルＭＯＳトランジスタ２とＮチャネルＭＯＳトラ
ンジスタ３とが形成され、この２つのトランジスタ２，
３により、デュアルゲ−ト構造のＣＭＯＳデバイスとし
て構成されている。なお、ＰチャネルＭＯＳトランジス
タ２，ＮチャネルＭＯＳトランジスタ３は、その不純物
の型がそれぞれＰ型，Ｎ型である以外は互いに全く同じ
構造となっているので、以下では、便宜上、このうちの
一方，例えばＰチャネルＭＯＳトランジスタ２に基づい
て説明する。ＰチャネルＭＯＳトランジスタ２は、基板
１にソ−ス１０，ゲ−ト１１が形成され、また、ゲ−ト
酸化膜１２を介して、ポリシリコン層１３，シリサイド
層（例えばＷＳｉ2あるいはＴｉＳｉ2などの層）１４が
順次に積層されてポリサイド構造のゲ−ト電極１５が形
成されている。ここで、トランジスタ２とトランジスタ
３とのゲート電極がデュアル構造である場合、トランジ
スタ２，トランジスタ３のポリシリコン層はそれぞれＰ
型，Ｎ型となっている。
【０００７】また、図１において、トランジスタ２，３
間の電気的分離を図るため、フィ−ルド酸化膜１９が設
けられいる。また、層間絶縁膜１６の一部にソ−ス電
極，ドレイン電極を形成するためにコンタクトホ−ル１
７，１８が形成されている。なお、ＣＭＯＳデバイスと
するためには、トランジスタ２とトランジスタ３との間
に既知の電極配線が必要であるが、図においては、簡単
のため、この電極配線を省略している。また、サリサイ
ドプロセスがなされる場合には、図１には図示しない
が、ポリシリコン層１３およびソ−ス１０，ドレイン１
１上に、金属（例えばＴｉ等の材料）が積層され、さら
にその上にシリサイド層がセルファライン形成される。
間の電気的分離を図るため、フィ−ルド酸化膜１９が設
けられいる。また、層間絶縁膜１６の一部にソ−ス電
極，ドレイン電極を形成するためにコンタクトホ−ル１
７，１８が形成されている。なお、ＣＭＯＳデバイスと
するためには、トランジスタ２とトランジスタ３との間
に既知の電極配線が必要であるが、図においては、簡単
のため、この電極配線を省略している。また、サリサイ
ドプロセスがなされる場合には、図１には図示しない
が、ポリシリコン層１３およびソ−ス１０，ドレイン１
１上に、金属（例えばＴｉ等の材料）が積層され、さら
にその上にシリサイド層がセルファライン形成される。
【０００８】図２（ａ），（ｂ）は図１の半導体素子に
おいて、ポリサイド構造のゲ−ト電極１５を形成する製
造工程例を示す図である。ポリサイド構造を形成する場
合には、先づ、図２（ａ）に示すように、基板１上にゲ
−ト絶縁膜１２を介してポリシリコン層１３を所定厚さ
に形成する。しかる後、図２（ｂ）に示すように、この
ポリシリコン層１３の表面上に、シリサイド層（例えば
ＷＳｉ2あるいはＴｉＳｉ2層）１４を積層することによ
って、ポリサイド構造のゲ−ト電極１５を形成すること
ができる。
おいて、ポリサイド構造のゲ−ト電極１５を形成する製
造工程例を示す図である。ポリサイド構造を形成する場
合には、先づ、図２（ａ）に示すように、基板１上にゲ
−ト絶縁膜１２を介してポリシリコン層１３を所定厚さ
に形成する。しかる後、図２（ｂ）に示すように、この
ポリシリコン層１３の表面上に、シリサイド層（例えば
ＷＳｉ2あるいはＴｉＳｉ2層）１４を積層することによ
って、ポリサイド構造のゲ−ト電極１５を形成すること
ができる。
【０００９】また、図３（ａ）乃至（ｃ）は、サリサイ
ドプロセスの製造工程例を示す図である。サリサイドプ
ロセスは、前述のように、ゲート電極の他にも、ソース
電極，ドレイン電極をオーミック性良く形成するために
なされるものであり、サリサイドプロセスでは、先づ、
図３（ａ）に示すように、基板１上にゲ−ト絶縁膜１２
を介してポリシリコン層１３を所定厚さに形成する。次
いで、図３（ｂ）に示すように、このポリシリコン層１
３の表面上に、金属（例えばＴｉ等の材料）２０を積層
する。また、これと同時に、ソ−ス１０，ドレイン１１
上にも金属（例えばＴｉ等の材料）２０を積層する。す
なわち、全面に金属２０を積層する。次いで、熱処理
（アニ−ル）を施して、図３（ｃ）に示すように、ポリ
シリコン層１３の表面を金属２０と反応させ、ポリシリ
コン層１３上にシリサイド層（例えばＴｉＳｉ2層）１
４を形成する。また、これと同時に、ソ−ス１０，ドレ
イン１１表面を金属２０と反応させ、ソ−ス１０，ドレ
イン１１上にもシリサイド層１４を形成する。なお、こ
の処理でシリサイド化していない部分については、エッ
チングにより選択的に除去する。このようにして、サリ
サイドプロセスがなされる。
ドプロセスの製造工程例を示す図である。サリサイドプ
ロセスは、前述のように、ゲート電極の他にも、ソース
電極，ドレイン電極をオーミック性良く形成するために
なされるものであり、サリサイドプロセスでは、先づ、
図３（ａ）に示すように、基板１上にゲ−ト絶縁膜１２
を介してポリシリコン層１３を所定厚さに形成する。次
いで、図３（ｂ）に示すように、このポリシリコン層１
３の表面上に、金属（例えばＴｉ等の材料）２０を積層
する。また、これと同時に、ソ−ス１０，ドレイン１１
上にも金属（例えばＴｉ等の材料）２０を積層する。す
なわち、全面に金属２０を積層する。次いで、熱処理
（アニ−ル）を施して、図３（ｃ）に示すように、ポリ
シリコン層１３の表面を金属２０と反応させ、ポリシリ
コン層１３上にシリサイド層（例えばＴｉＳｉ2層）１
４を形成する。また、これと同時に、ソ−ス１０，ドレ
イン１１表面を金属２０と反応させ、ソ−ス１０，ドレ
イン１１上にもシリサイド層１４を形成する。なお、こ
の処理でシリサイド化していない部分については、エッ
チングにより選択的に除去する。このようにして、サリ
サイドプロセスがなされる。
【００１０】本願の発明者は、ポリサイド構造の形成や
サリサイドプロセスによって図２（ａ），（ｂ），ある
いは図３（ａ）乃至（ｃ）の工程で作製されるゲ−ト電
極について、そのポリシリコンの表面性および結晶性等
の効果について鋭意研究し、その結果に基づき本発明を
完成させた。
サリサイドプロセスによって図２（ａ），（ｂ），ある
いは図３（ａ）乃至（ｃ）の工程で作製されるゲ−ト電
極について、そのポリシリコンの表面性および結晶性等
の効果について鋭意研究し、その結果に基づき本発明を
完成させた。
【００１１】すなわち、本願の発明者は、前述したよう
な従来の欠点を解決するには、ポリシリコン層１３上に
シリサイド層１４や金属層（例えばＴｉ等の材料）２０
を積層してポリサイド構造の形成やサリサイドプロセス
を行なう際に、ポリシリコン層１３の平均表面粗さが１
ｎｍ以下になっていることが必要であることを見出し
た。なお、ポリシリコン層１３の平均表面粗さはＡＦＭ
による評価によって求められる。
な従来の欠点を解決するには、ポリシリコン層１３上に
シリサイド層１４や金属層（例えばＴｉ等の材料）２０
を積層してポリサイド構造の形成やサリサイドプロセス
を行なう際に、ポリシリコン層１３の平均表面粗さが１
ｎｍ以下になっていることが必要であることを見出し
た。なお、ポリシリコン層１３の平均表面粗さはＡＦＭ
による評価によって求められる。
【００１２】ポリシリコン層１３の平均表面粗さを小さ
くする方法としては、ＬＰＣＶＤ法による低温成膜やイ
オン注入による表面改質等が考えられる。例えばＬＰＣ
ＶＤ法による場合、従来ＬＳＩプロセスで使用されてい
る６２５℃の成膜条件で膜厚３０００Åのポリシリコン
層１３を形成するときには、ポリシリコン層１３の平均
表面粗さは６ｎｍ程度である。この表面粗さは、温度・
圧力・ガス流量・膜厚等の成膜条件で変化するが、６０
０℃よりも低温になると、温度の低下とともにその値は
大幅に小さくなることがわかった。
くする方法としては、ＬＰＣＶＤ法による低温成膜やイ
オン注入による表面改質等が考えられる。例えばＬＰＣ
ＶＤ法による場合、従来ＬＳＩプロセスで使用されてい
る６２５℃の成膜条件で膜厚３０００Åのポリシリコン
層１３を形成するときには、ポリシリコン層１３の平均
表面粗さは６ｎｍ程度である。この表面粗さは、温度・
圧力・ガス流量・膜厚等の成膜条件で変化するが、６０
０℃よりも低温になると、温度の低下とともにその値は
大幅に小さくなることがわかった。
【００１３】従って、ＬＰＣＶＤ法による低温成膜によ
ってあるいはイオン注入による表面改質等によって得ら
れた１ｎｍ以下の平均表面粗さのポリシリコン層１３を
用いれば、従来の方法でポリサイド構造の形成やサリサ
イドプロセスによりゲ−ト電極を作製する場合にも、ゲ
−ト電極１５の線幅が細くなることによって生ずるシリ
サイド層１４の凝集や剥離あるいはシ−ト抵抗の増加等
を防止することが可能である。
ってあるいはイオン注入による表面改質等によって得ら
れた１ｎｍ以下の平均表面粗さのポリシリコン層１３を
用いれば、従来の方法でポリサイド構造の形成やサリサ
イドプロセスによりゲ−ト電極を作製する場合にも、ゲ
−ト電極１５の線幅が細くなることによって生ずるシリ
サイド層１４の凝集や剥離あるいはシ−ト抵抗の増加等
を防止することが可能である。
【００１４】上述した構成例では、従来と同様に、ゲー
ト電極１５にポリシリコンを用いているが、本願の発明
者は、さらに、ポリシリコンのかわりにアモルファスシ
リコンを用い、このアモルファスシリコン層上にシリサ
イドやＴｉ等の金属層を積層し、後工程の熱処理によっ
てアモルファスシリコンの結晶化とシリサイド化を行な
うことによっても、従来の各問題点を解決することがで
きることを見出した。
ト電極１５にポリシリコンを用いているが、本願の発明
者は、さらに、ポリシリコンのかわりにアモルファスシ
リコンを用い、このアモルファスシリコン層上にシリサ
イドやＴｉ等の金属層を積層し、後工程の熱処理によっ
てアモルファスシリコンの結晶化とシリサイド化を行な
うことによっても、従来の各問題点を解決することがで
きることを見出した。
【００１５】図４はゲート電極の作製においてポリシリ
コンのかわりにアモルファスシリコンを用いた半導体素
子の構成例を示す図である。なお、図４において、図１
と対応する箇所には同じ符号を付している。図４を参照
すると、この半導体素子は、図１と同様に、基板１上
に、ＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯ
Ｓトランジスタ３とが形成され、この２つのトランジス
タ２，３により、デュアルゲ−ト構造のＣＭＯＳデバイ
スとして構成されているが、この半導体素子では、ゲー
ト電極１５が、アモルファスシリコン層を結晶化して形
成された結晶化シリコン層２３と、結晶化シリコン層２
３上のシリサイド層（例えばＷＳｉ2あるいはＴｉＳｉ2
などの層）１４とによるポリサイド構造のものとして形
成されている。
コンのかわりにアモルファスシリコンを用いた半導体素
子の構成例を示す図である。なお、図４において、図１
と対応する箇所には同じ符号を付している。図４を参照
すると、この半導体素子は、図１と同様に、基板１上
に、ＰチャネルＭＯＳトランジスタ２とＮチャネルＭＯ
Ｓトランジスタ３とが形成され、この２つのトランジス
タ２，３により、デュアルゲ−ト構造のＣＭＯＳデバイ
スとして構成されているが、この半導体素子では、ゲー
ト電極１５が、アモルファスシリコン層を結晶化して形
成された結晶化シリコン層２３と、結晶化シリコン層２
３上のシリサイド層（例えばＷＳｉ2あるいはＴｉＳｉ2
などの層）１４とによるポリサイド構造のものとして形
成されている。
【００１６】一般に、ポリシリコン中にはボイド等が多
数存在することがＴＥＭ観察から明らかである一方で、
アモルファスシリコンは構造的な緻密性に優れている。
この点に着目して、この構成例では、電極の作製時にポ
リシリコンのかわりに、アモルファスシリコンを用いて
いる。なお、ここで用いられるアモルファスシリコン
は、後工程の熱処理によって水素等の脱離や凹凸発生の
少ないものが必要であり、このようなアモルファスシリ
コンは、ＬＰＣＶＤ法やスパッタ法等で作製可能であ
る。例えばＬＰＣＶＤ法によりアモルファスシリコンを
形成する場合には、成膜温度を５００℃程度の低温にす
れば、後工程の熱処理によって水素等の脱離や凹凸発生
の少ないものが得られる。
数存在することがＴＥＭ観察から明らかである一方で、
アモルファスシリコンは構造的な緻密性に優れている。
この点に着目して、この構成例では、電極の作製時にポ
リシリコンのかわりに、アモルファスシリコンを用いて
いる。なお、ここで用いられるアモルファスシリコン
は、後工程の熱処理によって水素等の脱離や凹凸発生の
少ないものが必要であり、このようなアモルファスシリ
コンは、ＬＰＣＶＤ法やスパッタ法等で作製可能であ
る。例えばＬＰＣＶＤ法によりアモルファスシリコンを
形成する場合には、成膜温度を５００℃程度の低温にす
れば、後工程の熱処理によって水素等の脱離や凹凸発生
の少ないものが得られる。
【００１７】図５（ａ）乃至（ｃ）は図４の半導体素子
においてポリサイド構造のゲ−ト電極１５を形成する製
造工程例を示す図である。この製造工程例では、先づ、
図５（ａ）に示すように、基板１上にゲ−ト絶縁膜１２
を介してアモルファスシリコン層２３’を所定厚さに形
成する。しかる後、図５（ｂ）に示すように、このアモ
ルファスシリコン層２３’の表面上に、金属層（例えば
ＷあるいはＴｉ層）１４’を積層する。次いで、熱処理
を施して、アモルファスシリコン層２３’を結晶化し、
また、金属層１４’と反応させて結晶化シリコン層２３
とシリサイド層（ＷＳｉ2あるいはＴｉＳｉ2）１４とす
る。これによって、図５（ｃ）に示すように、ポリサイ
ド構造のゲ−ト電極１５を形成することができる。
においてポリサイド構造のゲ−ト電極１５を形成する製
造工程例を示す図である。この製造工程例では、先づ、
図５（ａ）に示すように、基板１上にゲ−ト絶縁膜１２
を介してアモルファスシリコン層２３’を所定厚さに形
成する。しかる後、図５（ｂ）に示すように、このアモ
ルファスシリコン層２３’の表面上に、金属層（例えば
ＷあるいはＴｉ層）１４’を積層する。次いで、熱処理
を施して、アモルファスシリコン層２３’を結晶化し、
また、金属層１４’と反応させて結晶化シリコン層２３
とシリサイド層（ＷＳｉ2あるいはＴｉＳｉ2）１４とす
る。これによって、図５（ｃ）に示すように、ポリサイ
ド構造のゲ−ト電極１５を形成することができる。
【００１８】また、図６（ａ）乃至（ｄ）は、サリサイ
ドプロセスの製造工程例を示す図である。サリサイドプ
ロセスでは、先づ、基板１上にゲ−ト絶縁膜１２を介し
てアモルファスシリコン層２３’を所定厚さに形成し、
次いで、図６（ａ）に示すように、このアモルファスシ
リコン層２３’をゲ−ト形状にパタ−ン化する。また、
この例では、アモルファスシリコン層２３’の両側部に
さらにサイドウォ−ル２４を形成している。次いで、図
６（ｂ）に示すように、パタ−ン化されたアモルファス
シリコン層２３’の表面上に、金属（例えばＴｉ等の材
料）２０を積層する。また、これと同時に、ソ−ス１
０，ドレイン１１上にも金属（例えばＴｉ等の材料）２
０を積層する。すなわち、全面に金属２０を積層する。
次いで、熱処理（アニ−ル）を施して、アモルファスシ
リコン層２３’を結晶化して結晶化シリコン層２３と
し、またこのシリコン層の表面を金属層２０と反応させ
て、シリサイド層（例えばＴｉＳｉ2）１４とし、シリ
サイド化していない部分をエッチングにより選択的に除
去することによって、図６（ｃ）に示すように、ゲート
電極１５を形成することができる。
ドプロセスの製造工程例を示す図である。サリサイドプ
ロセスでは、先づ、基板１上にゲ−ト絶縁膜１２を介し
てアモルファスシリコン層２３’を所定厚さに形成し、
次いで、図６（ａ）に示すように、このアモルファスシ
リコン層２３’をゲ−ト形状にパタ−ン化する。また、
この例では、アモルファスシリコン層２３’の両側部に
さらにサイドウォ−ル２４を形成している。次いで、図
６（ｂ）に示すように、パタ−ン化されたアモルファス
シリコン層２３’の表面上に、金属（例えばＴｉ等の材
料）２０を積層する。また、これと同時に、ソ−ス１
０，ドレイン１１上にも金属（例えばＴｉ等の材料）２
０を積層する。すなわち、全面に金属２０を積層する。
次いで、熱処理（アニ−ル）を施して、アモルファスシ
リコン層２３’を結晶化して結晶化シリコン層２３と
し、またこのシリコン層の表面を金属層２０と反応させ
て、シリサイド層（例えばＴｉＳｉ2）１４とし、シリ
サイド化していない部分をエッチングにより選択的に除
去することによって、図６（ｃ）に示すように、ゲート
電極１５を形成することができる。
【００１９】このように、ポリサイド電極形成やサリサ
イドプロセスにより電極を作製する場合に、アモルファ
スシリコンを用いれば、ポリシリコンを用いたときに生
じた問題，すなわち、線幅が細くなることによって発生
するシリサイドの凝集や剥離あるいはシ−ト抵抗の増加
等の問題を抑えることができる。
イドプロセスにより電極を作製する場合に、アモルファ
スシリコンを用いれば、ポリシリコンを用いたときに生
じた問題，すなわち、線幅が細くなることによって発生
するシリサイドの凝集や剥離あるいはシ−ト抵抗の増加
等の問題を抑えることができる。
【００２０】なお、上記各構成例では、半導体素子がデ
ュアル構造をもつＣＭＯＳデバイスであるとしたが、デ
ュアル構造をもつＣＭＯＳデバイスに限らず、種々の半
導体素子のゲ−ト電極などにも本発明を適用することが
できる。
ュアル構造をもつＣＭＯＳデバイスであるとしたが、デ
ュアル構造をもつＣＭＯＳデバイスに限らず、種々の半
導体素子のゲ−ト電極などにも本発明を適用することが
できる。
【００２１】
【実施例】以下、実施例を説明する。実施例１ 実施例１では、図２（ａ）,(ｂ）に示す工程で半導体素
子のゲ−ト電極を作製した。すなわち、先づ、基板１上
にフィ−ルド酸化膜１９が７０００Åの膜厚で形成さ
れ、また、ゲ−ト熱酸化膜１２が１１０Åの膜厚で形成
された試料に、ポリシリコン層１３とシリサイド層１４
としてのＷＳｉ2層とを順次に積層した。ここで、ポリ
シリコン層１３はＬＰＣＶＤ法により成膜温度を６２５
〜５６０℃の範囲で変化させたものを用いた。また反応
ガスにはＳｉＨ4（＝１４５ｓｃｃｍ）を用い、成膜時
の圧力は０．０５ｔｏｒｒであった。また、ポリシリコ
ン層１３の膜厚は２０００Åであり、また薄膜用Ｘ線回
折装置によって結晶の回折ピ−ク（１１０）が確認され
た。また、シリサイド層１４としてのＷＳｉ2層はスパ
ッタ法によって２０００Åの膜厚に形成した。次いで、
１０００℃の熱処理後、ポリシリコン層１３とシリサイ
ド層１４とからなるポリサイド構造をフォトリソグラフ
ィ−とエッチングによりパタ−ン化し、ゲ−ト電極１５
を作製した。
子のゲ−ト電極を作製した。すなわち、先づ、基板１上
にフィ−ルド酸化膜１９が７０００Åの膜厚で形成さ
れ、また、ゲ−ト熱酸化膜１２が１１０Åの膜厚で形成
された試料に、ポリシリコン層１３とシリサイド層１４
としてのＷＳｉ2層とを順次に積層した。ここで、ポリ
シリコン層１３はＬＰＣＶＤ法により成膜温度を６２５
〜５６０℃の範囲で変化させたものを用いた。また反応
ガスにはＳｉＨ4（＝１４５ｓｃｃｍ）を用い、成膜時
の圧力は０．０５ｔｏｒｒであった。また、ポリシリコ
ン層１３の膜厚は２０００Åであり、また薄膜用Ｘ線回
折装置によって結晶の回折ピ−ク（１１０）が確認され
た。また、シリサイド層１４としてのＷＳｉ2層はスパ
ッタ法によって２０００Åの膜厚に形成した。次いで、
１０００℃の熱処理後、ポリシリコン層１３とシリサイ
ド層１４とからなるポリサイド構造をフォトリソグラフ
ィ−とエッチングによりパタ−ン化し、ゲ−ト電極１５
を作製した。
【００２２】次表は、上記のようにして作製されたポリ
シリコン層１３の平均表面粗さとゲ−ト電極１５のシ−
ト抵抗およびシリサイド層１４の剥離の有無をまとめた
ものである。
シリコン層１３の平均表面粗さとゲ−ト電極１５のシ−
ト抵抗およびシリサイド層１４の剥離の有無をまとめた
ものである。
【００２３】
【表１】
【００２４】表１から、ポリシリコン層１３が用いられ
る場合にも、その平均表面粗さを低下させることによっ
て従来の問題が解消されることがわかる。
る場合にも、その平均表面粗さを低下させることによっ
て従来の問題が解消されることがわかる。
【００２５】実施例２ 実施例２では、図５（ａ）乃至（ｃ）に示す工程で半導
体素子のゲ−ト電極を作製した。すなわち、先づ、基板
１上にフィ−ルド酸化膜１９が７０００Åの膜厚に形成
され、また、ゲ−ト熱酸化膜１２が１１０Åの膜厚で形
成された試料に、アモルファスシリコン層２３’と金属
層１４’としてのＴｉを順次に積層した。ここで、アモ
ルファスシリコン層２３’は、成膜温度を５００℃と
し、ガスにＳｉ2Ｈ4（＝３０００ｓｃｃｍ）を用い、ま
た、成膜時圧力を０．１ｔｏｒｒとして、ＬＰＣＶＤ法
により膜厚が２０００Åに形成した。このアモルファス
シリコン層２３’は、薄膜用Ｘ線回折およびＴＥＭによ
っても結晶性は認められなかった。また、Ｔｉからなる
金属層１４’はスパッタ法によって膜厚が２０００Åに
形成した。次いで、９００℃の熱処理を行なって、アモ
ルファスシリコン層２３’を結晶化し、アモルファスシ
リコン層２３’と金属層１４’とを、結晶化シリコン層
２３とシリサイド層（ＴｉＳｉ2）１４とにし、これを
フォトリソグラフィ−とエッチングによりパタ−ン化し
てゲート電極１５を作製した。
体素子のゲ−ト電極を作製した。すなわち、先づ、基板
１上にフィ−ルド酸化膜１９が７０００Åの膜厚に形成
され、また、ゲ−ト熱酸化膜１２が１１０Åの膜厚で形
成された試料に、アモルファスシリコン層２３’と金属
層１４’としてのＴｉを順次に積層した。ここで、アモ
ルファスシリコン層２３’は、成膜温度を５００℃と
し、ガスにＳｉ2Ｈ4（＝３０００ｓｃｃｍ）を用い、ま
た、成膜時圧力を０．１ｔｏｒｒとして、ＬＰＣＶＤ法
により膜厚が２０００Åに形成した。このアモルファス
シリコン層２３’は、薄膜用Ｘ線回折およびＴＥＭによ
っても結晶性は認められなかった。また、Ｔｉからなる
金属層１４’はスパッタ法によって膜厚が２０００Åに
形成した。次いで、９００℃の熱処理を行なって、アモ
ルファスシリコン層２３’を結晶化し、アモルファスシ
リコン層２３’と金属層１４’とを、結晶化シリコン層
２３とシリサイド層（ＴｉＳｉ2）１４とにし、これを
フォトリソグラフィ−とエッチングによりパタ−ン化し
てゲート電極１５を作製した。
【００２６】また、これとは別に、比較試料として、ア
モルファスシリコン層２３’の代わりにポリシリコン層
１３を用いたものを用意した。この比較試料において、
ポリシリコン層１３は成膜温度６２５℃で作製したもの
である。
モルファスシリコン層２３’の代わりにポリシリコン層
１３を用いたものを用意した。この比較試料において、
ポリシリコン層１３は成膜温度６２５℃で作製したもの
である。
【００２７】次表は、実施例２と比較試料のゲ−ト電極
のシ−ト抵抗およびシリサイド層の凝集の有無を示した
ものである。
のシ−ト抵抗およびシリサイド層の凝集の有無を示した
ものである。
【００２８】
【表２】
【００２９】表２から、アモルファスシリコンを使用す
る場合にも、従来の問題が改善されることがわかる。
る場合にも、従来の問題が改善されることがわかる。
【００３０】
【発明の効果】以上に説明したように、請求項１乃至請
求項４記載の発明によれば、ポリサイド構造の形成また
はサリサイドプロセスにおいて、ポリシリコン層を平均
表面粗さが１ｎｍ以下に形成した上で、このポリシリコ
ン層上にシリサイド層，金属層を形成するようにしてい
るので、電極の線幅が細くなる場合にも、後の熱工程
で、ポリシリコン上のシリサイドが凝集したり剥離した
りする事態を有効に防止でき、またシ−ト抵抗が大きく
なるという事態を有効に防止することができる。
求項４記載の発明によれば、ポリサイド構造の形成また
はサリサイドプロセスにおいて、ポリシリコン層を平均
表面粗さが１ｎｍ以下に形成した上で、このポリシリコ
ン層上にシリサイド層，金属層を形成するようにしてい
るので、電極の線幅が細くなる場合にも、後の熱工程
で、ポリシリコン上のシリサイドが凝集したり剥離した
りする事態を有効に防止でき、またシ−ト抵抗が大きく
なるという事態を有効に防止することができる。
【００３１】
【図面の簡単な説明】
【図１】半導体素子の構成例を示す図である。
【図２】図１の半導体素子のゲ−ト電極の本発明による
第１の作製工程例を示す図である。
第１の作製工程例を示す図である。
【図３】図１の半導体素子のゲ−ト電極の本発明による
第２の作製工程例を示す図である。
第２の作製工程例を示す図である。
【図４】ゲ−ト電極の作製において、ポリシリコンのか
わりにアモルファスシリコンを用いた半導体素子の構成
例を示す図である。
わりにアモルファスシリコンを用いた半導体素子の構成
例を示す図である。
【図５】図４の半導体素子のゲ−ト電極の第１の作製工
程例を示す図である。
程例を示す図である。
【図６】図４の半導体素子のゲ−ト電極の第２の作製工
程例を示す図である。
程例を示す図である。
１ 基板 １２ ゲ−ト酸化膜 １３ ポリシリコン層 １４ シリサイド層 １５ ゲ−ト電極 ２０ 金属層 ２３’ アモルファス層 ２３ 結晶化シリコン層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−117420（ＪＰ，Ａ) 特開 平４−286151（ＪＰ，Ａ) 特開 昭64−76763（ＪＰ，Ａ) 特開 平４−127525（ＪＰ，Ａ) 特開 平３−248570（ＪＰ，Ａ) 特開 平４−164336（ＪＰ，Ａ) 特開 平４−150018（ＪＰ，Ａ) 特開 平３−209834（ＪＰ，Ａ) 特開 昭62−33466（ＪＰ，Ａ) 特開 昭61−278163（ＪＰ，Ａ) 特開 昭61−174745（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/336 H01L 29/43 H01L 29/78
Claims (4)
- 【請求項１】 ポリサイド構造の電極を作製する電極の
製造方法であって、ポリシリコン層を平均表面粗さが１
ｎｍ以下に形成する工程と、該ポリシリコン層上にシリ
サイド層または金属層を形成する工程とを有しているこ
とを特徴とする電極の製造方法。 - 【請求項２】 サリサイドプロセスにより電極を作製す
る電極の製造方法であって、ポリシリコン層を平均表面
粗さが１ｎｍ以下に形成する工程と、該ポリシリコン層
上に金属層を形成する工程と、ポリシリコン層上に金属
層を形成した後、シリサイド層を形成する工程とを有し
ていることを特徴とする電極の製造方法。 - 【請求項３】 請求項１または請求項２記載の電極の製
造方法において、前記ポリシリコン層は、ＬＰＣＶＤ法
により低温成膜されるか、またはイオン注入により表面
改質されることを特徴とする電極の製造方法。 - 【請求項４】 請求項１または請求項２記載の電極の製
造方法によりゲ−ト電極の作製がなされることを特徴と
する半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31770992A JP3263155B2 (ja) | 1992-11-02 | 1992-11-02 | 電極の製造方法およびそれを用いた半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31770992A JP3263155B2 (ja) | 1992-11-02 | 1992-11-02 | 電極の製造方法およびそれを用いた半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151353A JPH06151353A (ja) | 1994-05-31 |
| JP3263155B2 true JP3263155B2 (ja) | 2002-03-04 |
Family
ID=18091163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31770992A Expired - Fee Related JP3263155B2 (ja) | 1992-11-02 | 1992-11-02 | 電極の製造方法およびそれを用いた半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263155B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005289054A (ja) * | 2004-03-11 | 2005-10-20 | Canon Inc | 基板、導電性基板、微細構造基板、有機電界効果型トランジスタおよびそれらの製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3107050B2 (ja) | 1998-07-02 | 2000-11-06 | 日本電気株式会社 | 多結晶シリコン膜の成膜方法 |
| US6383905B2 (en) * | 1998-07-31 | 2002-05-07 | Stmicroelectronics, Inc. | Formation of micro rough poly surface for low sheet resistance salicided sub-quarter micron poly lines |
-
1992
- 1992-11-02 JP JP31770992A patent/JP3263155B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005289054A (ja) * | 2004-03-11 | 2005-10-20 | Canon Inc | 基板、導電性基板、微細構造基板、有機電界効果型トランジスタおよびそれらの製造方法 |
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| Publication number | Publication date |
|---|---|
| JPH06151353A (ja) | 1994-05-31 |
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