JP3268779B2 - ビデオウィンドウのための可変ピクセルデプスおよびフォーマット - Google Patents
ビデオウィンドウのための可変ピクセルデプスおよびフォーマットInfo
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- JP3268779B2 JP3268779B2 JP52839095A JP52839095A JP3268779B2 JP 3268779 B2 JP3268779 B2 JP 3268779B2 JP 52839095 A JP52839095 A JP 52839095A JP 52839095 A JP52839095 A JP 52839095A JP 3268779 B2 JP3268779 B2 JP 3268779B2
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/14—Display of multiple viewports
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
- H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
- G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video
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- Theoretical Computer Science (AREA)
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- Signal Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はコンピュータビデオコントローラに関する。
詳しくは、WINDOWS（登録商標）またはOS/2（登録商
標）などのグラフィカルユーザインタフェース（GUI）
ソフトウェアと共に使用されるVGAまたはSVGAビデオコ
ントローラに関する。本発明は、ビデオディスプレイの
ウィンドウ内にフルモーションビデオを表示するための
特別なアプリケーションを有する。
詳しくは、WINDOWS（登録商標）またはOS/2（登録商
標）などのグラフィカルユーザインタフェース（GUI）
ソフトウェアと共に使用されるVGAまたはSVGAビデオコ
ントローラに関する。本発明は、ビデオディスプレイの
ウィンドウ内にフルモーションビデオを表示するための
特別なアプリケーションを有する。
背景技術 グラフィカルユーザインタフェースプログラム（GU
I）は既知であり、ユーザがビデオディスレイの重なる
部分または異なる部分に、異なる複数の画像を表示する
のを可能にする対話式表示を提供する。このようなグラ
フィカルユーザインタフェースの例としては、WINDOWS
（登録商標）プログラムまたはIBMのOS/2（登録商標）
がある。他のグラフィカルユーザインタフェースプログ
ラムもまた既知である。このようなプログラムは、グラ
フィカルウィンドウオペレーティングソフトウェアとも
呼ばれる。
I）は既知であり、ユーザがビデオディスレイの重なる
部分または異なる部分に、異なる複数の画像を表示する
のを可能にする対話式表示を提供する。このようなグラ
フィカルユーザインタフェースの例としては、WINDOWS
（登録商標）プログラムまたはIBMのOS/2（登録商標）
がある。他のグラフィカルユーザインタフェースプログ
ラムもまた既知である。このようなプログラムは、グラ
フィカルウィンドウオペレーティングソフトウェアとも
呼ばれる。
このようなグラフィカルユーザインタフェースは、ユ
ーザに情報を提供するために様々なタイプのメディアが
組み合わされるいわゆるマルチメディアアプリケーショ
ンにおいて特に有用である。例えば、グラフィックス、
テキストおよび音声を情報プレゼンテーションに組み込
み得る。さらに、ライブアクション、リアルタイム、ま
たはフルモーションビデオのセグメントまたは部分をこ
のようなプレゼンテーションに組み込み得る。
ーザに情報を提供するために様々なタイプのメディアが
組み合わされるいわゆるマルチメディアアプリケーショ
ンにおいて特に有用である。例えば、グラフィックス、
テキストおよび音声を情報プレゼンテーションに組み込
み得る。さらに、ライブアクション、リアルタイム、ま
たはフルモーションビデオのセグメントまたは部分をこ
のようなプレゼンテーションに組み込み得る。
本出願において、用語「モーションビデオ」は、生放
送、リアルタイム、またはフルモーションビデオを含む
ビデオセグメントまたはプレゼンテーションを意味する
ものと解釈される。モーションビデオの例としては、生
放送のテレビ信号または放送を含むNTSC、PALまたはSEC
AMタイプのテレビ信号など、ケーブルテレビ信号など、
またはモーションビデオがあるが、これらに限定されな
い。これらは適切にデジタル化され、コンピュータディ
スプレイに提示するのに適切なフォーマットに変換され
る。モーションビデオという用語はまた、コンピュータ
アニメーションなどを含む、コンピュータ生成表示また
は表示セグメント、CD−ROM再生、もしくはVCRまたは他
の記録手段に記録されたビデオを包含し得るが、これら
に限定されない。
送、リアルタイム、またはフルモーションビデオを含む
ビデオセグメントまたはプレゼンテーションを意味する
ものと解釈される。モーションビデオの例としては、生
放送のテレビ信号または放送を含むNTSC、PALまたはSEC
AMタイプのテレビ信号など、ケーブルテレビ信号など、
またはモーションビデオがあるが、これらに限定されな
い。これらは適切にデジタル化され、コンピュータディ
スプレイに提示するのに適切なフォーマットに変換され
る。モーションビデオという用語はまた、コンピュータ
アニメーションなどを含む、コンピュータ生成表示また
は表示セグメント、CD−ROM再生、もしくはVCRまたは他
の記録手段に記録されたビデオを包含し得るが、これら
に限定されない。
モーションビデオをグラフィカルユーザインタフェー
スの環境に統合しようとするときいくつかの問題が発生
する。通常は、統合されたモーションビデオは、グラフ
ィックス表示画面内のどこかにウィンドウを開くことに
よって表示される。モーションビデオが表示される、グ
ラフィックス表示画面内のこのウィンドウは、モーショ
ンビデオウィンドウ（MVW）またはモーションビデオ表
示ウィンドウと呼ばれ得る。VGAビデオコントローラな
どの典型的な従来のビデオコントローラでは、グラフィ
ックス画像（グラフィックスモード）またはASCIIテキ
スト（テキストモード）は、特定のピクセル解像度およ
びピクセルデプスを有する画面（例えば、フラットパネ
ルディスプレイ、CRTなど）に表示される。ピクセル解
像度とは、ディスプレイを構成するために用いられるピ
クセル数、例えば、640×480ピクセルを意味する。800
×600、1024×768などの他の解像度もまた可能である。
ピクセルデプスとは、各ピクセルを表すために用いられ
るビット数を意味する。各ピクセルに用いられるビット
数は、各ピクセルが表し得る色または階調の数を示す。
例えば、ピクセル当たり４ビットのピクセルデプスは、
24すなわち16個の階調または色を提供する。VGAまたはS
VGAコントローラは、ピクセル当たり４ビット、８ビッ
ト、16ビット、さらには24ビットなどの様々なピクセル
デプスをサポートし得る。
スの環境に統合しようとするときいくつかの問題が発生
する。通常は、統合されたモーションビデオは、グラフ
ィックス表示画面内のどこかにウィンドウを開くことに
よって表示される。モーションビデオが表示される、グ
ラフィックス表示画面内のこのウィンドウは、モーショ
ンビデオウィンドウ（MVW）またはモーションビデオ表
示ウィンドウと呼ばれ得る。VGAビデオコントローラな
どの典型的な従来のビデオコントローラでは、グラフィ
ックス画像（グラフィックスモード）またはASCIIテキ
スト（テキストモード）は、特定のピクセル解像度およ
びピクセルデプスを有する画面（例えば、フラットパネ
ルディスプレイ、CRTなど）に表示される。ピクセル解
像度とは、ディスプレイを構成するために用いられるピ
クセル数、例えば、640×480ピクセルを意味する。800
×600、1024×768などの他の解像度もまた可能である。
ピクセルデプスとは、各ピクセルを表すために用いられ
るビット数を意味する。各ピクセルに用いられるビット
数は、各ピクセルが表し得る色または階調の数を示す。
例えば、ピクセル当たり４ビットのピクセルデプスは、
24すなわち16個の階調または色を提供する。VGAまたはS
VGAコントローラは、ピクセル当たり４ビット、８ビッ
ト、16ビット、さらには24ビットなどの様々なピクセル
デプスをサポートし得る。
モーションビデオにおいては、迫真性のあるモーショ
ンビデオ表示を提供するためには、過度の大きなピクセ
ルデプスが必要であるということが経験により認識され
ている。例えば、視聴者に迫真性を与える範囲の色また
は階調を有する迫真性のあるモーションビデオ表示を提
供するためには、ピクセル当たり少なくとも16ビットの
ピクセルデプスが必要であり得る。
ンビデオ表示を提供するためには、過度の大きなピクセ
ルデプスが必要であるということが経験により認識され
ている。例えば、視聴者に迫真性を与える範囲の色また
は階調を有する迫真性のあるモーションビデオ表示を提
供するためには、ピクセル当たり少なくとも16ビットの
ピクセルデプスが必要であり得る。
ピクセル解像度が低いディスプレイでは、ビデオセグ
メントの長さまたは１秒当たりのフレーム数が限定され
ているならば、このようなピクセルデプスを実現するの
はそれほど困難ではないかもしれない。例えば、640×4
80のディスプレイは307,200個のピクセルを含む。図1A
は、典型的な従来のVGAグラフィックスコントローラ、
グラフィックスメモリ、およびビデオディスプレイの概
略ブロック図を示す。図1Aに示すシステムにおいて、グ
ラフィックスメモリ101は32ビット幅のランダムアクセ
スメモリを備え得る。ピクセルデプスを16ビットとする
と、グラフィックスメモリ101からの各フェッチに対し
て、ビデオグラフィックスコントローラ102は２つの16
ビットピクセルワードを取り出し得る。テレビ103など
の典型的なビデオディスプレイは30Hzのインタレースリ
フレッシュ速度を有し、一方、CRT104またはフラットパ
ネルディスプレイ105は、毎秒60〜75フレームの範囲の
リフレッシュ速度を有し得る。リフレッシュ速度が60H
z、ピクセル解像度640×480とすると、SVGAグラフィッ
クスコントローラ102は、グラフィックスメモリ101から
毎秒1800万以上のピクセルワードを取り出す必要があ
る。グラフィックスメモリ101は32ビット幅であり、グ
ラフィックスメモリ101からの各フェッチ毎に２つの16
ビットピクセルワードが取り出される。従って、各フェ
ッチに対して合計108.5ナノ秒が必要であり、これは従
来入手可能なメモリの範囲内の速度である。
メントの長さまたは１秒当たりのフレーム数が限定され
ているならば、このようなピクセルデプスを実現するの
はそれほど困難ではないかもしれない。例えば、640×4
80のディスプレイは307,200個のピクセルを含む。図1A
は、典型的な従来のVGAグラフィックスコントローラ、
グラフィックスメモリ、およびビデオディスプレイの概
略ブロック図を示す。図1Aに示すシステムにおいて、グ
ラフィックスメモリ101は32ビット幅のランダムアクセ
スメモリを備え得る。ピクセルデプスを16ビットとする
と、グラフィックスメモリ101からの各フェッチに対し
て、ビデオグラフィックスコントローラ102は２つの16
ビットピクセルワードを取り出し得る。テレビ103など
の典型的なビデオディスプレイは30Hzのインタレースリ
フレッシュ速度を有し、一方、CRT104またはフラットパ
ネルディスプレイ105は、毎秒60〜75フレームの範囲の
リフレッシュ速度を有し得る。リフレッシュ速度が60H
z、ピクセル解像度640×480とすると、SVGAグラフィッ
クスコントローラ102は、グラフィックスメモリ101から
毎秒1800万以上のピクセルワードを取り出す必要があ
る。グラフィックスメモリ101は32ビット幅であり、グ
ラフィックスメモリ101からの各フェッチ毎に２つの16
ビットピクセルワードが取り出される。従って、各フェ
ッチに対して合計108.5ナノ秒が必要であり、これは従
来入手可能なメモリの範囲内の速度である。
しかし、表示される画像データを提供するためには、
グラフィックスメモリ101はまた、ホストコンピュータ
（図示せず）によって定期的に書き込まれなければなら
ない。CPUがグラフィックスメモリに１回アクセスする
毎に、グラフィックスコントローラ102はグラフィック
スメモリ101から８回のフェッチを行うとすると、各フ
ェッチに必要な時間は96.5ナノ秒に短縮され、この値も
市販のメモリの範囲内である。
グラフィックスメモリ101はまた、ホストコンピュータ
（図示せず）によって定期的に書き込まれなければなら
ない。CPUがグラフィックスメモリに１回アクセスする
毎に、グラフィックスコントローラ102はグラフィック
スメモリ101から８回のフェッチを行うとすると、各フ
ェッチに必要な時間は96.5ナノ秒に短縮され、この値も
市販のメモリの範囲内である。
しかし、ビデオ解像度が、例えば、1024×768のディ
スプレイへと向上すると、各フェッチに対して37.7ナノ
秒のフェッチ速度が必要となる。このようなディスプレ
イをサポートするためには、より高価なSRAM、デュアル
ポートRAM、または他の64ビット幅のデータパスとして
構成された高性能で高価なDRAMなどのより高速のグラフ
ィックスメモリが必要となる。リフレッシュ速度が、例
えば75Hzに増大し、またピクセルデプスが、例えばピク
セル当たり24ビットに増大すると、ビデオディスプレイ
を供給するために必要なフェッチ速度が市販のメモリか
らのフェッチ速度より高くなる点に到達し得る。
スプレイへと向上すると、各フェッチに対して37.7ナノ
秒のフェッチ速度が必要となる。このようなディスプレ
イをサポートするためには、より高価なSRAM、デュアル
ポートRAM、または他の64ビット幅のデータパスとして
構成された高性能で高価なDRAMなどのより高速のグラフ
ィックスメモリが必要となる。リフレッシュ速度が、例
えば75Hzに増大し、またピクセルデプスが、例えばピク
セル当たり24ビットに増大すると、ビデオディスプレイ
を供給するために必要なフェッチ速度が市販のメモリか
らのフェッチ速度より高くなる点に到達し得る。
メモリ帯域幅の要件を制限する１つの方法は、モーシ
ョンビデオの１秒当たりのフレーム数を（例えば、１秒
当たり15フレームに）減らすことである。この方法によ
れば、必要なグラフィックスメモリの量が減少し、また
必要なグラフィックスメモリ帯域幅が減少し得る。しか
し、１秒当たりのフレーム数を制限することにより、特
にスローモーション再生に用いるとき、ビデオが痙攣様
のストップモーション効果を生じ得る。
ョンビデオの１秒当たりのフレーム数を（例えば、１秒
当たり15フレームに）減らすことである。この方法によ
れば、必要なグラフィックスメモリの量が減少し、また
必要なグラフィックスメモリ帯域幅が減少し得る。しか
し、１秒当たりのフレーム数を制限することにより、特
にスローモーション再生に用いるとき、ビデオが痙攣様
のストップモーション効果を生じ得る。
グラフィックスディスプレイにモーションビデオウィ
ンドウを配備する従来の方法では、特別のハードウェア
構成品を用い、グラフィックスウィンドウの先端部にモ
ーションビデオウィンドウを重ね、これにより、グラフ
ィックスウィンドウオペレーティングソフトウェアはモ
ーションビデオ表示ウィンドウについては関知しないよ
うにしていた。従って、ユーザは、画面上でモーション
ビデオウィンドウを移動させるとか、グラフィックスウ
ィンドウオペレーティングソフトウェアを用いてモーシ
ョンビデオウィンドウのサイズを変更するなどのウィン
ドウ操作を容易に行うことができなかった。モーション
ビデオウィンドウが表示画面上で容易に操作され得るよ
うに、モーションビデオウィンドウをグラフィックスウ
ィンドウオペレーティングソフトウェアとさらに統合さ
せるのが望ましい。
ンドウを配備する従来の方法では、特別のハードウェア
構成品を用い、グラフィックスウィンドウの先端部にモ
ーションビデオウィンドウを重ね、これにより、グラフ
ィックスウィンドウオペレーティングソフトウェアはモ
ーションビデオ表示ウィンドウについては関知しないよ
うにしていた。従って、ユーザは、画面上でモーション
ビデオウィンドウを移動させるとか、グラフィックスウ
ィンドウオペレーティングソフトウェアを用いてモーシ
ョンビデオウィンドウのサイズを変更するなどのウィン
ドウ操作を容易に行うことができなかった。モーション
ビデオウィンドウが表示画面上で容易に操作され得るよ
うに、モーションビデオウィンドウをグラフィックスウ
ィンドウオペレーティングソフトウェアとさらに統合さ
せるのが望ましい。
さらに、Microsoft社のWindows（登録商標）などのグ
ラフィックスウィンドウオペレーティングソフトウェア
を走らせているときにグラフィカルユーザインタフェー
スでモーションビデオを表示しようとすると、別の問題
が生じる。多くのマルチメディアリゾース、例えばCD−
ROMフォーマットにパッケージ化された百科事典または
他の参考資料は、様々なピクセルデプスで記録されたモ
ーションビデオのセグメントまたは部分を組み込み得
る。これら一連のモーションビデオを表示するために
は、グラフィカルユーザインタフェース（GUI）プログ
ラムは、記録されたモーションビデオと同じピクセルデ
プスで動作するか、または従来のスーパーVGAコントロ
ーラを用いて多数のピクセルデプスをサポートすること
ができなければならない。グラフィカルユーザインタフ
ェースプログラムが第１のピクセルデプス（例えば、ピ
クセル当たり８ビット）で動作し、モーションビデオが
異なるピクセルデプス（例えば、ピクセル当たり16ビッ
ト）でCD−ROMに記録されているとすると、GUIによって
エラーメッセージが生成されてそのビデオセグメントは
表示されないか、またはCD−ROMはグラフィックスのピ
クセルデプスで表示され、このため再生にはCD−ROMで
利用可能なより高いピクセルデプスを用いることができ
ない。エラーメッセージが発生すると、ユーザは自分の
グラフィカルユーザインタフェースプログラムを、モー
ションビデオをCD−ROMに記録するために用いたのと同
じピクセルデプスに再構成（すなわち、ビデオ表示モー
ドを変更）しなければならない。このような再構成ステ
ップはユーザにとって易しいものではなく、マルチメデ
ィアによるプレゼンテーションを提供することがさらに
困難になり得る。さらに、異なるマルチメディア情報源
はモーションビデオの記録において異なるピクセルデプ
スを用い得、従って、異なるビデオセグメントを表示す
る前に、グラフィカルユーザインタフェースプログラム
のためのピクセルデプスを再設定しなければならない。
結論として、CD−ROMまたは他のモーションビデオをそ
れぞれの最高のピクセルデプスで再生するためには、ユ
ーザは、通常は、その最高のピクセルデプスのためのウ
ィンドウを再スタートさせ、次にCD−ROMまたは他のモ
ーションビデオアプリケーションを走らせる必要があ
る。
ラフィックスウィンドウオペレーティングソフトウェア
を走らせているときにグラフィカルユーザインタフェー
スでモーションビデオを表示しようとすると、別の問題
が生じる。多くのマルチメディアリゾース、例えばCD−
ROMフォーマットにパッケージ化された百科事典または
他の参考資料は、様々なピクセルデプスで記録されたモ
ーションビデオのセグメントまたは部分を組み込み得
る。これら一連のモーションビデオを表示するために
は、グラフィカルユーザインタフェース（GUI）プログ
ラムは、記録されたモーションビデオと同じピクセルデ
プスで動作するか、または従来のスーパーVGAコントロ
ーラを用いて多数のピクセルデプスをサポートすること
ができなければならない。グラフィカルユーザインタフ
ェースプログラムが第１のピクセルデプス（例えば、ピ
クセル当たり８ビット）で動作し、モーションビデオが
異なるピクセルデプス（例えば、ピクセル当たり16ビッ
ト）でCD−ROMに記録されているとすると、GUIによって
エラーメッセージが生成されてそのビデオセグメントは
表示されないか、またはCD−ROMはグラフィックスのピ
クセルデプスで表示され、このため再生にはCD−ROMで
利用可能なより高いピクセルデプスを用いることができ
ない。エラーメッセージが発生すると、ユーザは自分の
グラフィカルユーザインタフェースプログラムを、モー
ションビデオをCD−ROMに記録するために用いたのと同
じピクセルデプスに再構成（すなわち、ビデオ表示モー
ドを変更）しなければならない。このような再構成ステ
ップはユーザにとって易しいものではなく、マルチメデ
ィアによるプレゼンテーションを提供することがさらに
困難になり得る。さらに、異なるマルチメディア情報源
はモーションビデオの記録において異なるピクセルデプ
スを用い得、従って、異なるビデオセグメントを表示す
る前に、グラフィカルユーザインタフェースプログラム
のためのピクセルデプスを再設定しなければならない。
結論として、CD−ROMまたは他のモーションビデオをそ
れぞれの最高のピクセルデプスで再生するためには、ユ
ーザは、通常は、その最高のピクセルデプスのためのウ
ィンドウを再スタートさせ、次にCD−ROMまたは他のモ
ーションビデオアプリケーションを走らせる必要があ
る。
グラフィックスとビデオとを１つのディスプレイ上に
組み合わせる従来の方法を図1Bに示す。この場合には、
ビデオ信号は、ビデオピクセルデータとグラフィックス
ピクセルデータとをVGAグラフィックスコントローラに
より多重化することによってグラフィックス画像の先端
部に「上乗せ」される。テレビカメラまたはホームビデ
オカメラもしくは他の複合ビデオソースなどの複合ビデ
オ生成器110によって複合ビデオ信号130が生成される。
複合ビデオ信号130は、NTSC/PALデコーダ、MPEG CODE
C、または他のデコーダなどのビデオデコーダ112によっ
て、YUV信号132に復号される。YUV信号132はデジタルビ
デオプロセッサ114に供給され、ビデオピクセルデータ1
38が生成される。デジタルビデオプロセッサ114の一例
としては、Pixel Semiconductor社製のCL−PX2070であ
る。デジタルビデオプロセッサ114は、バス134を介して
アドレスおよびデータを交換するビデオフレームバッフ
ァメモリ116を必要とする。制御コマンドは、CPU118か
らシステムバス（VL、ローカル、またはPCIバス）136を
介してバスコントローラ113に伝達され、コントローラ
は、コマンドをISAバス135を介してデジタルビデオプロ
セッサ114に渡す。VGAグラフィックスコントローラ128
は、ビデオピクセルデータバス138を介してデジタルビ
デオプロセッサ114に接続される。バス138は主コネクタ
と呼ばれる。VGAグラフィックスコントローラ128は、バ
ス140を介してアドレスおよびデータを交換する、グラ
フィックスデータを記憶するためのグラフィックスメモ
リ120を必要とする。VGAグラフィックスコントローラ12
8のこの概略ブロック図には、RAM DAC126、マルチプレ
クサ124、およびVGAコントロールおよびピクセルデータ
生成ロジック122が含まれる。CPU118からのグラフィッ
クス表示情報は、システムバス（VL、ローカル、または
PCIバス）136に伝送され、コントロールロジック122に
よって受け取られ、そしてグラフィックスメモリ120に
記憶される。グラフィックス表示情報は、適切な時間に
グラフィックスメモリ120からフェッチされ、グラフィ
ックスピクセルデータバス142でのグラフィックスピク
セルデータへと適切に変換される。マルチプレクサ124
はグラフィックスピクセルデータ142とビデオピクセル
データ138とをピクセルデータ信号144へと多重化する。
このようにして、マルチプレクサ124は、上乗せウィン
ドウ信号148が生成されると、グラフィックスピクセル
データの先端部にビデオピクセルデータを「上乗せ」
し、ピクセルデータ信号144として出力される。RAMDAC1
26は、ピクセルデータ信号144をアナログRGB信号146に
変換し、これがグラフィックスCRTモニタ129に表示され
る。この「上乗せ」の方法では、ビデオピクセルデータ
138とグラフィックスピクセルデータ140との間の同期
化、およびマルチプレクサ124のための上乗せウィンド
ウ信号148の生成が必要である。このため、ビデオピク
セルデータのソースとグラフィックスピクセルデータの
ソースとは、すべて同期化されたドットクロック（ピク
セルクロック）、水平同期化信号、および垂直同期化信
号を有することが必要となる。デジタルビデオプロセッ
サおよびVGAコントローラ128に接続したコントロールラ
イン139は、ビデオピクセルデータのVGAコントローラへ
の流れを同期化および制御する。最も困難な同期化はド
ットクロック（ピクセルクロック）である。何故なら、
ビデオピクセルデータは、グラフィックスピクセルデー
タとは非常に異なる速度で生成されるからである。例え
ば、グラフィックスモニタは、640×480（VGA）の解像
度に対しては25Mhz、800×600に対しては40Mhzのドット
クロック、1024×768の解像度に対しては65Mhzのドット
クロックのように、様々なドットクロック周波数で動作
する一方で、ビデオ信号132は典型的には14Mzの速度で
生成される。さらに、ビデオリフレッシュ速度を30Hz、
グラフィックスリフレッシュ速度を60Hzとすると、ビデ
オデータの新しいフレームは約33ミリ秒毎に供給され、
一方、グラフィックスデータの新しいフレームは15ミリ
秒毎に供給される。グラフィックスモニタ動作のドット
クロック周波数に適応させるためには、ビデオ信号にバ
ッファをかけ、ドットクロック周波数に適合させなけれ
ばならない。これは、ビデオフレームバッファメモリ11
6を用いることによってデジタルビデオプロセッサによ
って実現される。従って、ビデオ情報はビデオ速度でビ
デオフレームバッファメモリに記憶され、グラフィック
スモニタ129の適切なドットクロック周波数のための同
期化された水平および垂直同期化信号を有するグラフィ
ックス周波数速度で、グラフィックスモニタに表示され
る。
組み合わせる従来の方法を図1Bに示す。この場合には、
ビデオ信号は、ビデオピクセルデータとグラフィックス
ピクセルデータとをVGAグラフィックスコントローラに
より多重化することによってグラフィックス画像の先端
部に「上乗せ」される。テレビカメラまたはホームビデ
オカメラもしくは他の複合ビデオソースなどの複合ビデ
オ生成器110によって複合ビデオ信号130が生成される。
複合ビデオ信号130は、NTSC/PALデコーダ、MPEG CODE
C、または他のデコーダなどのビデオデコーダ112によっ
て、YUV信号132に復号される。YUV信号132はデジタルビ
デオプロセッサ114に供給され、ビデオピクセルデータ1
38が生成される。デジタルビデオプロセッサ114の一例
としては、Pixel Semiconductor社製のCL−PX2070であ
る。デジタルビデオプロセッサ114は、バス134を介して
アドレスおよびデータを交換するビデオフレームバッフ
ァメモリ116を必要とする。制御コマンドは、CPU118か
らシステムバス（VL、ローカル、またはPCIバス）136を
介してバスコントローラ113に伝達され、コントローラ
は、コマンドをISAバス135を介してデジタルビデオプロ
セッサ114に渡す。VGAグラフィックスコントローラ128
は、ビデオピクセルデータバス138を介してデジタルビ
デオプロセッサ114に接続される。バス138は主コネクタ
と呼ばれる。VGAグラフィックスコントローラ128は、バ
ス140を介してアドレスおよびデータを交換する、グラ
フィックスデータを記憶するためのグラフィックスメモ
リ120を必要とする。VGAグラフィックスコントローラ12
8のこの概略ブロック図には、RAM DAC126、マルチプレ
クサ124、およびVGAコントロールおよびピクセルデータ
生成ロジック122が含まれる。CPU118からのグラフィッ
クス表示情報は、システムバス（VL、ローカル、または
PCIバス）136に伝送され、コントロールロジック122に
よって受け取られ、そしてグラフィックスメモリ120に
記憶される。グラフィックス表示情報は、適切な時間に
グラフィックスメモリ120からフェッチされ、グラフィ
ックスピクセルデータバス142でのグラフィックスピク
セルデータへと適切に変換される。マルチプレクサ124
はグラフィックスピクセルデータ142とビデオピクセル
データ138とをピクセルデータ信号144へと多重化する。
このようにして、マルチプレクサ124は、上乗せウィン
ドウ信号148が生成されると、グラフィックスピクセル
データの先端部にビデオピクセルデータを「上乗せ」
し、ピクセルデータ信号144として出力される。RAMDAC1
26は、ピクセルデータ信号144をアナログRGB信号146に
変換し、これがグラフィックスCRTモニタ129に表示され
る。この「上乗せ」の方法では、ビデオピクセルデータ
138とグラフィックスピクセルデータ140との間の同期
化、およびマルチプレクサ124のための上乗せウィンド
ウ信号148の生成が必要である。このため、ビデオピク
セルデータのソースとグラフィックスピクセルデータの
ソースとは、すべて同期化されたドットクロック（ピク
セルクロック）、水平同期化信号、および垂直同期化信
号を有することが必要となる。デジタルビデオプロセッ
サおよびVGAコントローラ128に接続したコントロールラ
イン139は、ビデオピクセルデータのVGAコントローラへ
の流れを同期化および制御する。最も困難な同期化はド
ットクロック（ピクセルクロック）である。何故なら、
ビデオピクセルデータは、グラフィックスピクセルデー
タとは非常に異なる速度で生成されるからである。例え
ば、グラフィックスモニタは、640×480（VGA）の解像
度に対しては25Mhz、800×600に対しては40Mhzのドット
クロック、1024×768の解像度に対しては65Mhzのドット
クロックのように、様々なドットクロック周波数で動作
する一方で、ビデオ信号132は典型的には14Mzの速度で
生成される。さらに、ビデオリフレッシュ速度を30Hz、
グラフィックスリフレッシュ速度を60Hzとすると、ビデ
オデータの新しいフレームは約33ミリ秒毎に供給され、
一方、グラフィックスデータの新しいフレームは15ミリ
秒毎に供給される。グラフィックスモニタ動作のドット
クロック周波数に適応させるためには、ビデオ信号にバ
ッファをかけ、ドットクロック周波数に適合させなけれ
ばならない。これは、ビデオフレームバッファメモリ11
6を用いることによってデジタルビデオプロセッサによ
って実現される。従って、ビデオ情報はビデオ速度でビ
デオフレームバッファメモリに記憶され、グラフィック
スモニタ129の適切なドットクロック周波数のための同
期化された水平および垂直同期化信号を有するグラフィ
ックス周波数速度で、グラフィックスモニタに表示され
る。
上述の「上乗せ」方法の欠点は、個別のアドレスおよ
びデータバスを有する２つの異なるメモリアレイ、デジ
タルビデオプロセッサ、およびVGAコントローラを必要
とすることである。構成部品および必要な相互接続線の
数を減らして、モーションビデオウィンドウをグラフィ
ックス表示内に組み合わせるためのより低コストの方法
を提供することが望ましい。必要なことは、グラフィッ
クスウィンドウ内にモーションビデオウィンドウを提供
するための異なる方法である。さらに、携帯型コンピュ
ータまたはラップトップコンピュータを提供するため
に、部品数を減らして、電力消費および構成部品のスペ
ース使用を減らすことが望ましい。
びデータバスを有する２つの異なるメモリアレイ、デジ
タルビデオプロセッサ、およびVGAコントローラを必要
とすることである。構成部品および必要な相互接続線の
数を減らして、モーションビデオウィンドウをグラフィ
ックス表示内に組み合わせるためのより低コストの方法
を提供することが望ましい。必要なことは、グラフィッ
クスウィンドウ内にモーションビデオウィンドウを提供
するための異なる方法である。さらに、携帯型コンピュ
ータまたはラップトップコンピュータを提供するため
に、部品数を減らして、電力消費および構成部品のスペ
ース使用を減らすことが望ましい。
「上乗せ」方法の別の欠点は、ビデオピクセルデータ
およびグラフィックスピクセルデータのためのドットク
ロック、水平同期化信号、および垂直同期化信号間の同
期化が必要なことである。従って、同期化の必要性をな
くし、異なるピクセルデータタイプを組み合わせる別の
方法を提供することが望ましい。
およびグラフィックスピクセルデータのためのドットク
ロック、水平同期化信号、および垂直同期化信号間の同
期化が必要なことである。従って、同期化の必要性をな
くし、異なるピクセルデータタイプを組み合わせる別の
方法を提供することが望ましい。
発明の開示 本発明の目的は、異なる部分では異なるピクセルデプ
スを有するビデオディスプレイを生成し得るビデオコン
トローラを提供することである。
スを有するビデオディスプレイを生成し得るビデオコン
トローラを提供することである。
本発明の他の目的は、第２のピクセルデプスで動作す
るグラフィカルユーザインタフェースプログラムにおい
て第１のピクセルデプスでモーションビデオを表示し得
るビデオコントローラを提供することである。
るグラフィカルユーザインタフェースプログラムにおい
て第１のピクセルデプスでモーションビデオを表示し得
るビデオコントローラを提供することである。
本発明のさらに他の目的は、迫真的なモーション効果
を提供するために比較的高いフレーム速度でモーション
ビデオを表示する一方で、ビデオフレームバッファメモ
リとグラフィックスメモリとを32ビット以下のデータパ
ス幅を有する１つのメモリアレイに統合することによっ
て、低コストの方法を提供することである。
を提供するために比較的高いフレーム速度でモーション
ビデオを表示する一方で、ビデオフレームバッファメモ
リとグラフィックスメモリとを32ビット以下のデータパ
ス幅を有する１つのメモリアレイに統合することによっ
て、低コストの方法を提供することである。
本発明のさらに他の目的は、複数の異なるピクセルフ
ォーマットおよび特に複数の異なるピクセルデプスを有
する、１つのメモリアレイ内に存在するデータを表示し
得るSVGAコントローラアーキテクチャを提供することで
ある。
ォーマットおよび特に複数の異なるピクセルデプスを有
する、１つのメモリアレイ内に存在するデータを表示し
得るSVGAコントローラアーキテクチャを提供することで
ある。
本発明のさらに他の目的は、同期化の必要をなくし、
異なるピクセルデータタイプを組み合わせる別の方法を
提供することである。
異なるピクセルデータタイプを組み合わせる別の方法を
提供することである。
本発明のさらに他の目的は、メモリサイクルに関連し
てビデオウィンドウの位置決めおよびサイズの決定をお
こなう方法を提供することである。
てビデオウィンドウの位置決めおよびサイズの決定をお
こなう方法を提供することである。
本発明のさらに別の目的は、CD−ROM再生、またはテ
レビのチューナー／デコーダー、VCRまたは他のビデオ
ソースからの生ビデオ再生、などのグラフィックスとビ
デオとをミックスしたシステムの性能を最大限にする一
方で、メモリデータパス幅を最小限にすることである。
レビのチューナー／デコーダー、VCRまたは他のビデオ
ソースからの生ビデオ再生、などのグラフィックスとビ
デオとをミックスしたシステムの性能を最大限にする一
方で、メモリデータパス幅を最小限にすることである。
本発明のさらに他の目的は、携帯型コンピュータまた
はラップトップコンピュータのために、ビデオピクセル
データおよびグラフィックスピクセルデータの両方に１
つのメモリ装置を共有させ、これにより、構成部品の数
を減らし、システムのコストを下げ、電力消費を削減
し、スペース使用を減らすことである。
はラップトップコンピュータのために、ビデオピクセル
データおよびグラフィックスピクセルデータの両方に１
つのメモリ装置を共有させ、これにより、構成部品の数
を減らし、システムのコストを下げ、電力消費を削減
し、スペース使用を減らすことである。
本発明は、ビデオディスプレイに画像を生成する装置
を包含する。画像は、第１の背景部と第２のモーション
ビデオウィンドウ部とを含む。画像データはピクセルデ
ータとしてメモリアレイに記憶される。画像データは第
１の所定のピクセルデプスを有する第１のピクセルデー
タと、第２の所定のピクセルデプスを有する第２のピク
セルデータとを含む。第１のピクセルデータは画像の第
１の背景部を表し、第２のピクセルデータは画像の第２
のモーションビデオウィンドウ部を表す。画像内のモー
ションビデオウィンドウの位置を表す位置データを記憶
するために一連のレジスタが用いられる。位置データ
は、モーションビデオウィンドウに接する画像の第１の
背景部のスキャンラインを取り出すために必要なメモリ
からのフェッチ回数によって定義される、少なくとも水
平位置を含む。第１のFIFOがメモリアレイに接続され、
第１のピクセルデータを受け取る。第２のFIFOもこのメ
モリアレイに接続され、第２のピクセルデータを受け取
る。コントローラは、水平位置データによって示される
回数の、第１のピクセルデータのメモリから第１のFIFO
へのフェッチを行う。次の第２のピクセルデータがメモ
リアレイから第２のFIFOにフェッチされる。
を包含する。画像は、第１の背景部と第２のモーション
ビデオウィンドウ部とを含む。画像データはピクセルデ
ータとしてメモリアレイに記憶される。画像データは第
１の所定のピクセルデプスを有する第１のピクセルデー
タと、第２の所定のピクセルデプスを有する第２のピク
セルデータとを含む。第１のピクセルデータは画像の第
１の背景部を表し、第２のピクセルデータは画像の第２
のモーションビデオウィンドウ部を表す。画像内のモー
ションビデオウィンドウの位置を表す位置データを記憶
するために一連のレジスタが用いられる。位置データ
は、モーションビデオウィンドウに接する画像の第１の
背景部のスキャンラインを取り出すために必要なメモリ
からのフェッチ回数によって定義される、少なくとも水
平位置を含む。第１のFIFOがメモリアレイに接続され、
第１のピクセルデータを受け取る。第２のFIFOもこのメ
モリアレイに接続され、第２のピクセルデータを受け取
る。コントローラは、水平位置データによって示される
回数の、第１のピクセルデータのメモリから第１のFIFO
へのフェッチを行う。次の第２のピクセルデータがメモ
リアレイから第２のFIFOにフェッチされる。
第１および第２のFIFOは、第１および第２のデータパ
スの一部であり、背景ピクセルデータおよびモーション
ビデオウィンドウピクセルデータを処理するために個別
に提供される。これらのデータパイプラインには、第１
および第２のFIFOにロードされたデータが、各データパ
イプラインの端部から適切な時間にディスプレイに転送
されるように、等しい遅延が提供される。
スの一部であり、背景ピクセルデータおよびモーション
ビデオウィンドウピクセルデータを処理するために個別
に提供される。これらのデータパイプラインには、第１
および第２のFIFOにロードされたデータが、各データパ
イプラインの端部から適切な時間にディスプレイに転送
されるように、等しい遅延が提供される。
図面の簡単な説明 図1Aは、従来のビデオコントローラ、グラフィックス
メモリ、およびディスプレイのブロック図である。
メモリ、およびディスプレイのブロック図である。
図1Bは、グラフィックスウィンドウ内にモーションビ
デオを組み合わせる従来の「上乗せ」方法のブロック図
である。
デオを組み合わせる従来の「上乗せ」方法のブロック図
である。
図２は、画面表示内のモーションビデオウィンドウの
位置を示す図である。
位置を示す図である。
図３は、メモリアレイに対するメモリアクセスタイミ
ングを示すタイミング図である。
ングを示すタイミング図である。
図4Aは、本発明の動作の１つの実施例のためのモーシ
ョンビデオウィンドウの寸法を示す。
ョンビデオウィンドウの寸法を示す。
図4Bは、２つのモーションビデオウィンドウを同時に
表示する別の配置を示す。
表示する別の配置を示す。
図5Aは、本発明の好適な実施態様を示す。
図5Bは、圧縮されたビデオデータソースの圧縮を解除
する能力をさらに有する、本発明の好適な実施態様を示
す。
する能力をさらに有する、本発明の好適な実施態様を示
す。
図６は、異なるCRT FIFOおよびモーションビデオウィ
ンドウFIFOを個別に用いる、本発明の変形実施態様を示
す。
ンドウFIFOを個別に用いる、本発明の変形実施態様を示
す。
図７は、図６に示した変形実施態様の改変であって、
異なるピクセルデータフォーマットを有するCRTグラフ
ィックスデータおよびMVWビデオデータの両方をサポー
トするために、１つの可変デプスFIFOを用いる例であ
る。
異なるピクセルデータフォーマットを有するCRTグラフ
ィックスデータおよびMVWビデオデータの両方をサポー
トするために、１つの可変デプスFIFOを用いる例であ
る。
発明を実行するための最良の形態 本願において、モーションビデオウィンドウは以後、
MVWと呼ぶ。このようなウィンドウは一般にはモーショ
ンビデオ画像を表示するために用いられるが、MVWはま
た、背景表示より大きいピクセルデプスが必要な他の画
像を表示するためにも用いられ得る。本願において、用
語「背景」は、ビデオディスプレイのうちでMVWによっ
て占有されない部分を意味する。
MVWと呼ぶ。このようなウィンドウは一般にはモーショ
ンビデオ画像を表示するために用いられるが、MVWはま
た、背景表示より大きいピクセルデプスが必要な他の画
像を表示するためにも用いられ得る。本願において、用
語「背景」は、ビデオディスプレイのうちでMVWによっ
て占有されない部分を意味する。
図２は、表示画面210内にモーションビデオウィンド
ウ211を配置する方法を示す図である。表示画面210は、
図1Aに示すフラットパネルディスプレイ105、CRT104、
またはテレビ103のいずれか１つにおけるグラフィック
スモードでの全画面を表す。モーションビデオウィンド
ウ211は、表示画面210のうちのモーションビデオを表示
する部分を表す。
ウ211を配置する方法を示す図である。表示画面210は、
図1Aに示すフラットパネルディスプレイ105、CRT104、
またはテレビ103のいずれか１つにおけるグラフィック
スモードでの全画面を表す。モーションビデオウィンド
ウ211は、表示画面210のうちのモーションビデオを表示
する部分を表す。
図２に示すように、モーションビデオウィンドウ211
は、表示画面210において水平方向に距離XSだけオフセ
ットされている。従来のグラフィカルユーザインタフェ
ース（GUI）では、この距離は、ウィンドウの縁と表示
画面の左側部との間のピクセル数によって測定され得
る。本発明では、ウィンドウのスタートは周囲のグラフ
ィックスピクセルデプスのメモリサイクルに関連してプ
ログラムされ、一方、ウィンドウの幅は、モーションビ
デオウィンドウピクセルデプスに基づいてプログラムさ
れる。距離XSは、対応するピクセル数をフェッチするの
に必要なメモリサイクル（フェッチサイクル）数によっ
て測定される。従って、例えば、表示画面210がピクセ
ル当たり４ビットの背景ピクセルデプスを有するとすれ
ば、グラフィックスメモリ101（32ビット幅）の各サイ
クルは８個のピクセルを取り出す。従って、この例で
は、寸法XSは、ビデオ画面210の左側部からモーション
ビデオウィンドウ211の左縁までのピクセル数を８で割
った数に等しい。当然ながら、グラフィックスメモリ10
1のメモリ幅が異なる場合は、寸法XSもこれに従って変
わる。
は、表示画面210において水平方向に距離XSだけオフセ
ットされている。従来のグラフィカルユーザインタフェ
ース（GUI）では、この距離は、ウィンドウの縁と表示
画面の左側部との間のピクセル数によって測定され得
る。本発明では、ウィンドウのスタートは周囲のグラフ
ィックスピクセルデプスのメモリサイクルに関連してプ
ログラムされ、一方、ウィンドウの幅は、モーションビ
デオウィンドウピクセルデプスに基づいてプログラムさ
れる。距離XSは、対応するピクセル数をフェッチするの
に必要なメモリサイクル（フェッチサイクル）数によっ
て測定される。従って、例えば、表示画面210がピクセ
ル当たり４ビットの背景ピクセルデプスを有するとすれ
ば、グラフィックスメモリ101（32ビット幅）の各サイ
クルは８個のピクセルを取り出す。従って、この例で
は、寸法XSは、ビデオ画面210の左側部からモーション
ビデオウィンドウ211の左縁までのピクセル数を８で割
った数に等しい。当然ながら、グラフィックスメモリ10
1のメモリ幅が異なる場合は、寸法XSもこれに従って変
わる。
寸法XWはモーションビデオウィンドウの水平方向の幅
を表し、寸法XSと同様に、メモリサイクル（フェッチサ
イクル）で測定される。しかし、モーションビデオウィ
ンドウ211は、一般には、ピクセルデプスがビデオ画面2
10の背景より大きいため、メモリサイクルを計算する方
法は、寸法XSを計算するために用いられる方法とは異な
り得る。例えば、デプスがピクセル当たり16ビットで、
グラフィックスメモリ101が32ビット幅を有するとする
と、各メモリサイクルまたはフェッチは２つのピクセル
を取り出す。従って、寸法XWは、（ピクセル中の）モー
ションビデオウィンドウ211の幅を、この例では２で割
った数として計算される。
を表し、寸法XSと同様に、メモリサイクル（フェッチサ
イクル）で測定される。しかし、モーションビデオウィ
ンドウ211は、一般には、ピクセルデプスがビデオ画面2
10の背景より大きいため、メモリサイクルを計算する方
法は、寸法XSを計算するために用いられる方法とは異な
り得る。例えば、デプスがピクセル当たり16ビットで、
グラフィックスメモリ101が32ビット幅を有するとする
と、各メモリサイクルまたはフェッチは２つのピクセル
を取り出す。従って、寸法XWは、（ピクセル中の）モー
ションビデオウィンドウ211の幅を、この例では２で割
った数として計算される。
垂直方向のスタート位置YSは、ビデオ画面210の先端
からモーションビデオウィンドウ211の先端縁までが測
定される。寸法XSとは異なり、寸法YSは、従来のグラフ
ィカルユーザインタフェース（GUI）表示においてウィ
ンドウの縁を配置するために用いられる方法に類似した
方法でスキャンラインの数で測定される。同様に、ビデ
オディスプレイ210の先端からモーションビデオウィン
ドウ211の下縁までの距離を表す寸法YSは、垂直方向の
モーションビデオウィンドウを表し、スキャンラインの
数で測定される。
からモーションビデオウィンドウ211の先端縁までが測
定される。寸法XSとは異なり、寸法YSは、従来のグラフ
ィカルユーザインタフェース（GUI）表示においてウィ
ンドウの縁を配置するために用いられる方法に類似した
方法でスキャンラインの数で測定される。同様に、ビデ
オディスプレイ210の先端からモーションビデオウィン
ドウ211の下縁までの距離を表す寸法YSは、垂直方向の
モーションビデオウィンドウを表し、スキャンラインの
数で測定される。
図5Aは、本発明の第１の実施態様によるビデオコント
ローラを示す。寸法XS、XW、YS、およびYEの値すべて
が、図5Aのビデオコントローラのデータレジスタ541に
記憶される。XSレジスタは、上述のように、ピクセルデ
プスメモリサイクルのスタート座標の値を保存する８ビ
ットのレジスタを有し得る。８ビットのピクセルデプス
では、XSレジスタは1K個のピクセルという高い位置を示
す値を記憶し得る。ビデオコントローラにピクセルデプ
スの変更を予め確実に警告するために、XSレジスタに記
憶される値は、実際の位置より少ないピクセル数（例え
ば８）にプログラムされ得る。同様に、XWレジスタもま
た８ビットレジスタを有し得、実際の幅より小さいピク
セル数（例えば８）にプログラムされ得る。
ローラを示す。寸法XS、XW、YS、およびYEの値すべて
が、図5Aのビデオコントローラのデータレジスタ541に
記憶される。XSレジスタは、上述のように、ピクセルデ
プスメモリサイクルのスタート座標の値を保存する８ビ
ットのレジスタを有し得る。８ビットのピクセルデプス
では、XSレジスタは1K個のピクセルという高い位置を示
す値を記憶し得る。ビデオコントローラにピクセルデプ
スの変更を予め確実に警告するために、XSレジスタに記
憶される値は、実際の位置より少ないピクセル数（例え
ば８）にプログラムされ得る。同様に、XWレジスタもま
た８ビットレジスタを有し得、実際の幅より小さいピク
セル数（例えば８）にプログラムされ得る。
YSおよびYEレジスタは、垂直方向のウィンドウスター
ト位置とエンド位置とをそれぞれ表すデータ値を記憶す
る10ビットのレジスタを有し得る。YSおよびYEレジスタ
に記憶されるデータ値は、真のスキャンライン数を表
し、この好適な実施態様では、XSおよびXWレジスタにお
けるように、オフセットを必要としない。
ト位置とエンド位置とをそれぞれ表すデータ値を記憶す
る10ビットのレジスタを有し得る。YSおよびYEレジスタ
に記憶されるデータ値は、真のスキャンライン数を表
し、この好適な実施態様では、XSおよびXWレジスタにお
けるように、オフセットを必要としない。
図5Aのビデオコントローラは、既知の32ビット幅メモ
リアレイを含み得るメモリアレイ501を備えている。メ
モリアレイ501は、MUX553を介してCRT FIFO530に接続さ
れる。CRT FIFO530はデプス16の32ビット幅のFIFOを備
え得る。通常の動作（すなわち、MVWが存在しない）に
おいては、データはメモリアレイ501からCRT FIFO530に
転送される。CRT FIFO530には、従来のポインタ（図示
せず）が配備され、FIFOがいつ空になるかまたは満杯に
なるかを示し、メモリアレイ501からのデータ転送をス
タートおよび終了させる。
リアレイを含み得るメモリアレイ501を備えている。メ
モリアレイ501は、MUX553を介してCRT FIFO530に接続さ
れる。CRT FIFO530はデプス16の32ビット幅のFIFOを備
え得る。通常の動作（すなわち、MVWが存在しない）に
おいては、データはメモリアレイ501からCRT FIFO530に
転送される。CRT FIFO530には、従来のポインタ（図示
せず）が配備され、FIFOがいつ空になるかまたは満杯に
なるかを示し、メモリアレイ501からのデータ転送をス
タートおよび終了させる。
その名称にも係わらず、CRT FIFO530は、データを受
け取って、CRT104、テレビ103、またはフラットパネル
ディスプレイ105のいずれかに表示するために使用され
得る。既知のように、CRTビデオコントローラからのデ
ータ出力は、適切な従来の方法を用いてフラットパネル
ディスプレイ105またはテレビ103に表示するために適切
に改変され得る。図5Aに示すように、MUX535から出力さ
れたデジタルRGB信号は、フラットパネルディスプレイ
コントローラ539に出力され得る。フラットパネルディ
スプレイコントローラ539は、ディザリングまたはシェ
ーディング回路を組み込んで、ガスプラズマディスプレ
イ559のアクティブマトリックス、パッシブマトリック
ス上に適切な色または階調を生成し得る。図６の変形実
施態様では、フラットパネルディスプレイコントローラ
639およびフラットパネルディスプレイ650は、図5Aと同
様の方法で接続され得る。アナログまたはデジタルテレ
ビ信号（例えば、NTSC、PAL、SECAM、MUSE、HDTVなど）
を出力するために同様の駆動回路が配備され得る。簡単
のために、このような回路は図５および図６には示して
いない。当業者であれば、図５および図６の装置を適切
に改変して、テレビ103またはフラットパネルディスプ
レイ105と互換性を有する信号を出力させることは可能
である。CRTとフラットパネルディスプレイを両方とも
組み込んだビデオコントローラの例が、例えば、1992年
６月16日に発行された米国特許第5,122,783号または199
3年２月９日に発行された米国特許第5,185,602号に記載
されている。これらの特許は本明細書において参考のた
め援用されている。
け取って、CRT104、テレビ103、またはフラットパネル
ディスプレイ105のいずれかに表示するために使用され
得る。既知のように、CRTビデオコントローラからのデ
ータ出力は、適切な従来の方法を用いてフラットパネル
ディスプレイ105またはテレビ103に表示するために適切
に改変され得る。図5Aに示すように、MUX535から出力さ
れたデジタルRGB信号は、フラットパネルディスプレイ
コントローラ539に出力され得る。フラットパネルディ
スプレイコントローラ539は、ディザリングまたはシェ
ーディング回路を組み込んで、ガスプラズマディスプレ
イ559のアクティブマトリックス、パッシブマトリック
ス上に適切な色または階調を生成し得る。図６の変形実
施態様では、フラットパネルディスプレイコントローラ
639およびフラットパネルディスプレイ650は、図5Aと同
様の方法で接続され得る。アナログまたはデジタルテレ
ビ信号（例えば、NTSC、PAL、SECAM、MUSE、HDTVなど）
を出力するために同様の駆動回路が配備され得る。簡単
のために、このような回路は図５および図６には示して
いない。当業者であれば、図５および図６の装置を適切
に改変して、テレビ103またはフラットパネルディスプ
レイ105と互換性を有する信号を出力させることは可能
である。CRTとフラットパネルディスプレイを両方とも
組み込んだビデオコントローラの例が、例えば、1992年
６月16日に発行された米国特許第5,122,783号または199
3年２月９日に発行された米国特許第5,185,602号に記載
されている。これらの特許は本明細書において参考のた
め援用されている。
CRT FIFO530からのデータは、ピクセルクロック信号
が供給されるシリアライザ531に転送される。シリアラ
イザ531は、32ビット幅のデータを、ピクセルデプスに
応じて個々のピクセルバイトまたはピクセルワードに分
割する（すなわち、直列化する）。例えば、ビデオディ
スプレイのピクセルデプスがピクセル当たり８ビットに
設定されているならば、シリアライザ531は、CRT FIFO5
30からの１つの32ビットエントリを４つの８ビットピク
セルバイトに分割し、これら８ビットピクセルバイトを
連続して各ピクセルクロックサイクルによりMUX533に転
送する。非MVWモードにおけるこのようなシリアライザ
の動作は本質的には既知である。
が供給されるシリアライザ531に転送される。シリアラ
イザ531は、32ビット幅のデータを、ピクセルデプスに
応じて個々のピクセルバイトまたはピクセルワードに分
割する（すなわち、直列化する）。例えば、ビデオディ
スプレイのピクセルデプスがピクセル当たり８ビットに
設定されているならば、シリアライザ531は、CRT FIFO5
30からの１つの32ビットエントリを４つの８ビットピク
セルバイトに分割し、これら８ビットピクセルバイトを
連続して各ピクセルクロックサイクルによりMUX533に転
送する。非MVWモードにおけるこのようなシリアライザ
の動作は本質的には既知である。
８ビットピクセルデータはMUX533から内部RAMDACのRA
M部に伝送され、ここで８ビットピクセルデータは、同
じまたは異なるビット数を有する異なる複数のピクセル
データに（RAMパレットを介して）変換され得、異なる
色またはシェードを表す。例えば、８ビットピクセルデ
ータは、6:6:6のRGBデータ（18ビット）に変換され得
る。ここで、各６ビットは対応する赤、青、または緑の
色レベルを表す。
M部に伝送され、ここで８ビットピクセルデータは、同
じまたは異なるビット数を有する異なる複数のピクセル
データに（RAMパレットを介して）変換され得、異なる
色またはシェードを表す。例えば、８ビットピクセルデ
ータは、6:6:6のRGBデータ（18ビット）に変換され得
る。ここで、各６ビットは対応する赤、青、または緑の
色レベルを表す。
このRGBデータは次に、MUX537およびMUX535を介してR
AMDACのDAC536部に伝送され、ここでアナログRGBビデオ
信号に変換される。DACとは、デジタル−アナログ変換
器のことであり、各色、赤、青、および緑に対して現在
のソース数（例えば６）を有し得、これはRGBピクセル
データに基づいて選択的に総計され、アナログRGB出力
信号を生成する。このようなDACの基本的な動作は本質
的には既知である。MUX535は、ピクセルデータをMUX533
からDAC536に直接転送するための入力を備えている。こ
のようなRAMバイパスもまた既知であり、RAMDACのパレ
ット部を迂回して、例えば、4:2:2のRGBフォーマットで
８ビットピクセルデータを用いてDAC536を直接駆動する
ために配備され得る。
AMDACのDAC536部に伝送され、ここでアナログRGBビデオ
信号に変換される。DACとは、デジタル−アナログ変換
器のことであり、各色、赤、青、および緑に対して現在
のソース数（例えば６）を有し得、これはRGBピクセル
データに基づいて選択的に総計され、アナログRGB出力
信号を生成する。このようなDACの基本的な動作は本質
的には既知である。MUX535は、ピクセルデータをMUX533
からDAC536に直接転送するための入力を備えている。こ
のようなRAMバイパスもまた既知であり、RAMDACのパレ
ット部を迂回して、例えば、4:2:2のRGBフォーマットで
８ビットピクセルデータを用いてDAC536を直接駆動する
ために配備され得る。
図5Aのビデオコントローラにはまた、MVW FIFO551が
配備されている。MVW FIFO551は、デプス20を有する32
ビット幅のFIFOを備え得る。MVWを表示しようとすると
きは、MVWデータを背景データと共に、ホストプロセッ
サ（図示せず）によってメモリアレイ501内の適切な位
置に記憶する。MVWデータには異なるメモリ位置が提供
されるか、またはMVWおよび背景ピクセルデータの両方
に同じメモリ位置が提供され得る。メモリコントローラ
540は、MVWピクセルデータおよび背景ピクセルデータの
位置をデータレジスタ541を介してモニタする。
配備されている。MVW FIFO551は、デプス20を有する32
ビット幅のFIFOを備え得る。MVWを表示しようとすると
きは、MVWデータを背景データと共に、ホストプロセッ
サ（図示せず）によってメモリアレイ501内の適切な位
置に記憶する。MVWデータには異なるメモリ位置が提供
されるか、またはMVWおよび背景ピクセルデータの両方
に同じメモリ位置が提供され得る。メモリコントローラ
540は、MVWピクセルデータおよび背景ピクセルデータの
位置をデータレジスタ541を介してモニタする。
MVW画像のメモリアドレススタートおよびオフセット
を表すデータを記憶するために、データレジスタ541内
にレジスタが配備される。メモリコントローラ540内のC
RTアドレスカウンタは背景メモリサイクルをカウントす
るため、MVW表示の間、このカウンタはMVWピクセルデプ
スに対応する不正確な数をカウントし得る。このような
間違ったカウントを防ぐために、MVWが表示されている
間はCRTアドレスカウンタを停止させ、MVWの終了および
背景表示の再スタートに対応する値でロードさせ得る。
このアドレス値はライン毎に変わり得るため、オフセッ
トが特定され得、これは、MVWのサイズおよびピクセル
フォーマットに依存してGUIドライバ（例えば、Windows
（登録商標）など）によってプログラムされ得る。
を表すデータを記憶するために、データレジスタ541内
にレジスタが配備される。メモリコントローラ540内のC
RTアドレスカウンタは背景メモリサイクルをカウントす
るため、MVW表示の間、このカウンタはMVWピクセルデプ
スに対応する不正確な数をカウントし得る。このような
間違ったカウントを防ぐために、MVWが表示されている
間はCRTアドレスカウンタを停止させ、MVWの終了および
背景表示の再スタートに対応する値でロードさせ得る。
このアドレス値はライン毎に変わり得るため、オフセッ
トが特定され得、これは、MVWのサイズおよびピクセル
フォーマットに依存してGUIドライバ（例えば、Windows
（登録商標）など）によってプログラムされ得る。
MVWの水平方向のサイズは、XWをカウントするメモリ
コントローラ540内の異なるカウンタによって制御され
得る。MVW表示の間、メモリアドレスは、MVWメモリアド
レススタート値によりロードされるメモリコントローラ
540内の同じCRTアドレスカウンタによって生成される。
コントローラ540内の異なるカウンタによって制御され
得る。MVW表示の間、メモリアドレスは、MVWメモリアド
レススタート値によりロードされるメモリコントローラ
540内の同じCRTアドレスカウンタによって生成される。
データレジスタ541のXS、XW、YS、およびYEレジスタ
の内容によって示されるように、MVWがビデオディスプ
レイに存在する場合は、メモリコントローラ540は、コ
ントロールロジック542の指示により、データをメモリ
アレイ501からCRT FIFO530またはMVW FIFO551のいずれ
かに選択的にロードする。非MVWピクセルデータ（以後
「背景」と呼ぶ）はメモリアレイ501からCRT FIFO530に
転送され、上述の方法で処理される。
の内容によって示されるように、MVWがビデオディスプ
レイに存在する場合は、メモリコントローラ540は、コ
ントロールロジック542の指示により、データをメモリ
アレイ501からCRT FIFO530またはMVW FIFO551のいずれ
かに選択的にロードする。非MVWピクセルデータ（以後
「背景」と呼ぶ）はメモリアレイ501からCRT FIFO530に
転送され、上述の方法で処理される。
各画面の先端からのスキャンライン数が、メモリコン
トローラ540内のスキャンラインカウンタによって、ス
キャンライン数がデータレジスタ541内のYSレジスタの
内容に等しくなるまでカウントされる。MVWの一部を組
み込んでいるビデオスキャンラインのスタート時点で、
メモリコントローラ540内のフェッチサイクルカウンタ
は、スキャンラインのスタートからのメモリサイクル数
をカウントし、この数をデータレジスタ541のCSレジス
タに記憶されている値XSと比較する。
トローラ540内のスキャンラインカウンタによって、ス
キャンライン数がデータレジスタ541内のYSレジスタの
内容に等しくなるまでカウントされる。MVWの一部を組
み込んでいるビデオスキャンラインのスタート時点で、
メモリコントローラ540内のフェッチサイクルカウンタ
は、スキャンラインのスタートからのメモリサイクル数
をカウントし、この数をデータレジスタ541のCSレジス
タに記憶されている値XSと比較する。
フェッチサイクルの対応する数に達すると、メモリコ
ントローラ540はMUX553を切り換えて、メモリアレイ501
からの以降のデータをMVW FIFO551に転送する。次に、
メモリコントローラ540内のフェッチサイクルカウンタ
をリセットする。以降のメモリサイクルは、（データレ
ジスタ541のXWレジスタに記憶されている）XWフェッチ
サイクルが発生するまでメモリアレイ501からのデータ
をMVW FIFO551に転送する。メモリコントローラ540はMU
X553を切り換えて、以降のデータをメモリアレイ501か
らCRT FIFO530に向ける。この方法では、メモリアレイ5
01から出力されたデータは、CRT FIFO530またはMVW FIF
O551に選択的に転送される。
ントローラ540はMUX553を切り換えて、メモリアレイ501
からの以降のデータをMVW FIFO551に転送する。次に、
メモリコントローラ540内のフェッチサイクルカウンタ
をリセットする。以降のメモリサイクルは、（データレ
ジスタ541のXWレジスタに記憶されている）XWフェッチ
サイクルが発生するまでメモリアレイ501からのデータ
をMVW FIFO551に転送する。メモリコントローラ540はMU
X553を切り換えて、以降のデータをメモリアレイ501か
らCRT FIFO530に向ける。この方法では、メモリアレイ5
01から出力されたデータは、CRT FIFO530またはMVW FIF
O551に選択的に転送される。
MVW FIFO551からのデータはシリアライザ552に転送さ
れ、ここで、MVWピクセルデータは直列化され、MUX537
およびMUX535を介してDAC536に転送される。もしくは、
MVW FIFO551からのデータは、シリアライザ552内で、
（例えば、図示されるように）ピクセル当たり８ビット
のデプスを有するピクセルデータに変換され、MUX533を
介してRAM534に転送される。シリアライザ552はまた、
圧縮解除回路を組み込んで、既知のフォーマット（例え
ば、Cinepakなど）を数は問わずまたは専用のフォーマ
ットを用いてビデオデータの圧縮解除を行い得る。
れ、ここで、MVWピクセルデータは直列化され、MUX537
およびMUX535を介してDAC536に転送される。もしくは、
MVW FIFO551からのデータは、シリアライザ552内で、
（例えば、図示されるように）ピクセル当たり８ビット
のデプスを有するピクセルデータに変換され、MUX533を
介してRAM534に転送される。シリアライザ552はまた、
圧縮解除回路を組み込んで、既知のフォーマット（例え
ば、Cinepakなど）を数は問わずまたは専用のフォーマ
ットを用いてビデオデータの圧縮解除を行い得る。
シリアライザ552は、CRTデータパス（CRT FIFO530、
シリアライザ531、MUX533、RAM534）のパイプライン遅
延が、MVWデータパス（MVW FIFO551、シリアライザ55
3、MUX537）の場合と同じに維持されるように配備され
る。シリアライザ552は、RAMDACのRAM部534を迂回するM
VWデータパスのパイプラインの遅延を適切に、またMVW
ピクセルおよび背景ピクセルの相対的なピクセルデプス
に従って、調整するために配備され得る。このようなパ
イプラインの遅延はこのようなコントローラの設計では
生来的なものである。図5Aのビデオコントローラは、異
なるデプスのピクセルデータに対してパイプライン遅延
が等しい２つのデータパスを提供することによって、こ
れらの遅延を補償する。
シリアライザ531、MUX533、RAM534）のパイプライン遅
延が、MVWデータパス（MVW FIFO551、シリアライザ55
3、MUX537）の場合と同じに維持されるように配備され
る。シリアライザ552は、RAMDACのRAM部534を迂回するM
VWデータパスのパイプラインの遅延を適切に、またMVW
ピクセルおよび背景ピクセルの相対的なピクセルデプス
に従って、調整するために配備され得る。このようなパ
イプラインの遅延はこのようなコントローラの設計では
生来的なものである。図5Aのビデオコントローラは、異
なるデプスのピクセルデータに対してパイプライン遅延
が等しい２つのデータパスを提供することによって、こ
れらの遅延を補償する。
さらに、図5Aのビデオコントローラは、MVWデータをM
VW FIFO551に予めフェッチしておき、これにより、適切
なデータが適切な時間にDAC536のアウトプットに存在す
るようにされる。コントロールロジック542は、メモリ
コントローラ540によって供給されるデータ（具体的に
は、MUX533への出力切り換え信号）および適切なパイプ
ライン遅延に基づいて、MUX533、537、および535を適切
に切り換え得る。このようにして、MVWは背景ビデオの
ピクセルデプスとは異なるピクセルデプスを有するMVW
が生成され得る。
VW FIFO551に予めフェッチしておき、これにより、適切
なデータが適切な時間にDAC536のアウトプットに存在す
るようにされる。コントロールロジック542は、メモリ
コントローラ540によって供給されるデータ（具体的に
は、MUX533への出力切り換え信号）および適切なパイプ
ライン遅延に基づいて、MUX533、537、および535を適切
に切り換え得る。このようにして、MVWは背景ビデオの
ピクセルデプスとは異なるピクセルデプスを有するMVW
が生成され得る。
図5Aの実施態様の動作の例を、図３および図4Aを参照
して述べる。図4Aは、ピクセル当たり16ビットのピクセ
ルデプスおよび400ピクセル幅を有するMVW420の例を示
す。MVW420はビデオ画面410の左側縁から100ピクセル目
に位置している。ビデオ画面410の背景部はピクセル当
たり８ビットのピクセルデプスを有する。
して述べる。図4Aは、ピクセル当たり16ビットのピクセ
ルデプスおよび400ピクセル幅を有するMVW420の例を示
す。MVW420はビデオ画面410の左側縁から100ピクセル目
に位置している。ビデオ画面410の背景部はピクセル当
たり８ビットのピクセルデプスを有する。
32ビット幅を有するメモリアレイの場合、図4Aおよび
図２を参照して、水平方向の寸法XSおよびXWは以下のよ
うに計算され得る。新たな予備フェッチ警告サイクルが
必要ない場合、寸法XSは、ピクセル数（100）をフェッ
チ毎のピクセル数（32/8＝４）で割った数、合計25のメ
モリフェッチとして計算され得る。寸法XWは、ピクセル
数（400）をフェッチ毎のピクセル数（32/16＝２）で割
った数、合計200のメモリフェッチとして計算され得
る。簡単のために、水平方向の寸法YSおよびYEは、既知
のように単にスキャンラインの数として計算されるた
め、これらの計算については示さない。
図２を参照して、水平方向の寸法XSおよびXWは以下のよ
うに計算され得る。新たな予備フェッチ警告サイクルが
必要ない場合、寸法XSは、ピクセル数（100）をフェッ
チ毎のピクセル数（32/8＝４）で割った数、合計25のメ
モリフェッチとして計算され得る。寸法XWは、ピクセル
数（400）をフェッチ毎のピクセル数（32/16＝２）で割
った数、合計200のメモリフェッチとして計算され得
る。簡単のために、水平方向の寸法YSおよびYEは、既知
のように単にスキャンラインの数として計算されるた
め、これらの計算については示さない。
図３は、本発明のビデオコントローラによって形成さ
れるパイプライン内でのビデオデータのフェッチと表示
との間の遅延を示すタイミング図である。第１のライン
VMEMは、メモリアレイ501からのフェッチを概略的に表
す。データは、CRT FIFO530の満杯状態に依存して、32
ビットワードのブロックでメモリアレイ501から取り出
され得る。例えば、図３のVMEMおよびCRT FIFOと印した
ラインで示すように、10個の32ビットワードがメモリア
レイ501からフェッチされ、CRT FIFO530でソートされ
る。CRT FIFOからのデータは次にCRTシリアライザ531に
転送され、ここで、CRT SERIALIZERと印したラインで示
されるように、特定のピクセルデプスを有する個々の連
続したピクセルバイト（またはピクセルワード）とし
て、ピクセルクロックと同期して出力される。CRT FIFO
530の満杯ポインタによりもっと多くのデータがフェッ
チされ得ることが示されると、メモリアレイ501からCRT
FIFO530にさらに新しいデータが予備フェッチされ得
る。図３に示す実施例では、MVWに隣接する背景ライン
の残りの60ピクセルがこの段階でフェッチされる。デー
タパイプラインが満杯で保持される限り、データのフェ
ッチの段階数はいくらでもよい。
れるパイプライン内でのビデオデータのフェッチと表示
との間の遅延を示すタイミング図である。第１のライン
VMEMは、メモリアレイ501からのフェッチを概略的に表
す。データは、CRT FIFO530の満杯状態に依存して、32
ビットワードのブロックでメモリアレイ501から取り出
され得る。例えば、図３のVMEMおよびCRT FIFOと印した
ラインで示すように、10個の32ビットワードがメモリア
レイ501からフェッチされ、CRT FIFO530でソートされ
る。CRT FIFOからのデータは次にCRTシリアライザ531に
転送され、ここで、CRT SERIALIZERと印したラインで示
されるように、特定のピクセルデプスを有する個々の連
続したピクセルバイト（またはピクセルワード）とし
て、ピクセルクロックと同期して出力される。CRT FIFO
530の満杯ポインタによりもっと多くのデータがフェッ
チされ得ることが示されると、メモリアレイ501からCRT
FIFO530にさらに新しいデータが予備フェッチされ得
る。図３に示す実施例では、MVWに隣接する背景ライン
の残りの60ピクセルがこの段階でフェッチされる。デー
タパイプラインが満杯で保持される限り、データのフェ
ッチの段階数はいくらでもよい。
この時点で、メモリアレイの次のデータブロックは、
データレジスタ541に記憶されているメモリアドレスに
よって示されるように、MVWピクセルデータである。次
のピクセルブロックはメモリアレイ501からMVW FIFO551
にフェッチされ、MVWシリアライザ552で直列化される。
２つのデータパイプラインは同じ実効長さを有するた
め、MUX535で組み合わされたデータ（OUTPUT TO DAC）
は、ピクセルクロックと同期したピクセルデータの連続
した流れを形成する。図３のDISPLAYと印されたライン
は、１本のビデオラインに対するディスプレイへの出力
を示し、第１のピクセルデプスの100ピクセルの背景
が、異なるピクセルデプスのMVWピクセルに隣接して表
示される。
データレジスタ541に記憶されているメモリアドレスに
よって示されるように、MVWピクセルデータである。次
のピクセルブロックはメモリアレイ501からMVW FIFO551
にフェッチされ、MVWシリアライザ552で直列化される。
２つのデータパイプラインは同じ実効長さを有するた
め、MUX535で組み合わされたデータ（OUTPUT TO DAC）
は、ピクセルクロックと同期したピクセルデータの連続
した流れを形成する。図３のDISPLAYと印されたライン
は、１本のビデオラインに対するディスプレイへの出力
を示し、第１のピクセルデプスの100ピクセルの背景
が、異なるピクセルデプスのMVWピクセルに隣接して表
示される。
図4Bは、１つ以上のMVWがどのようにビデオディスプ
レイ上に表示され得るかを示す。図4Bは２つのMVW481お
よび482を距離ΔＸだけ離して示す。この距離ΔＸは、
図5Aのデータレジスタ541内の適切なレジスタに、メモ
リフェッチサイクル数として記憶され得る。コントロー
ルロジック542およびメモリコントローラ540が、MUX533
にMVWデータを適切に予備フェッチするように指示し得
る。もしくは、第１のMVWと同じまたは異なるピクセル
デプスを有する別のMVWを提供するために、別のMVWデー
タパイプラインが配備され得る。適切な数の異なるMVW
を提供するために、別の複数のデータパイプラインを配
備してもよい。
レイ上に表示され得るかを示す。図4Bは２つのMVW481お
よび482を距離ΔＸだけ離して示す。この距離ΔＸは、
図5Aのデータレジスタ541内の適切なレジスタに、メモ
リフェッチサイクル数として記憶され得る。コントロー
ルロジック542およびメモリコントローラ540が、MUX533
にMVWデータを適切に予備フェッチするように指示し得
る。もしくは、第１のMVWと同じまたは異なるピクセル
デプスを有する別のMVWを提供するために、別のMVWデー
タパイプラインが配備され得る。適切な数の異なるMVW
を提供するために、別の複数のデータパイプラインを配
備してもよい。
図5Bは、図5Aの改良を示すブロック図であり、シリア
ライザ552がデコンプレッサ／シリアライザ562に置き換
わっている。MVW FIFO551からのデータは、用いられた
圧縮アルゴリズムに係わりなく先ず圧縮解除され、次に
ピクセルデータまたはRGBデジタルデータに直列化され
る。圧縮および圧縮解除の方法についてさらに以下に述
べる。
ライザ552がデコンプレッサ／シリアライザ562に置き換
わっている。MVW FIFO551からのデータは、用いられた
圧縮アルゴリズムに係わりなく先ず圧縮解除され、次に
ピクセルデータまたはRGBデジタルデータに直列化され
る。圧縮および圧縮解除の方法についてさらに以下に述
べる。
図６は、図5Aおよび図5Bの本発明の変形実施態様のブ
ロック図であり、背景ピクセルデータとMVWピクセルデ
ータとを区別するためにデータタグを用いている。メモ
リアレイ601は、CPUまたは他のソースからバス602上の
ホストバスインタフェースユニット（図示せず）を介し
て、グラフィックスデータおよびビデオデータの両方を
受け取るメモリコントローラ640によって制御される。
メモリコントローラ640は、データレジスタ641に記憶さ
れているMVWメモリアドレスに基づいてデータタイプタ
グを生成する。データレジスタ641は、XS、XW、YS、お
よびYEレジスタ、ならびにメモリスタートレジスタおよ
びオフセットレジスタを表し得る。さらに、データレジ
スタ641は、画像の背景部およびMVW部の相対的なピクセ
ルデプスを示すピクセルデプスデータを記憶するために
配備され得る。図６の実施態様では、寸法XSおよびXWは
メモリフェッチサイクルとして、またはピクセルカウン
トとして記憶され得る。さらに、VGAおよびSGVAアプリ
ケーションで用いられる他のレジスタもまた、データレ
ジスタ641によって表される。
ロック図であり、背景ピクセルデータとMVWピクセルデ
ータとを区別するためにデータタグを用いている。メモ
リアレイ601は、CPUまたは他のソースからバス602上の
ホストバスインタフェースユニット（図示せず）を介し
て、グラフィックスデータおよびビデオデータの両方を
受け取るメモリコントローラ640によって制御される。
メモリコントローラ640は、データレジスタ641に記憶さ
れているMVWメモリアドレスに基づいてデータタイプタ
グを生成する。データレジスタ641は、XS、XW、YS、お
よびYEレジスタ、ならびにメモリスタートレジスタおよ
びオフセットレジスタを表し得る。さらに、データレジ
スタ641は、画像の背景部およびMVW部の相対的なピクセ
ルデプスを示すピクセルデプスデータを記憶するために
配備され得る。図６の実施態様では、寸法XSおよびXWは
メモリフェッチサイクルとして、またはピクセルカウン
トとして記憶され得る。さらに、VGAおよびSGVAアプリ
ケーションで用いられる他のレジスタもまた、データレ
ジスタ641によって表される。
メモリコントローラ640はさらに、データタイプを識
別するためにCRT FIFO630にタグを配置するための回路
を含む。これらのタグは、例えば、CRT FIFO630（すな
わち33ビット幅）の新たなビットを含み得る。例えば、
タグは、各データバイトまたはデータワードに関連した
単一ビットよりなり、データが背景ピクセルデータであ
るかまたはMVWピクセルデータであるかどうかを示す。
ビットがハイ（“1"）であれば、関連データはMVWピク
セルデータである。ビットがロー（“0"）であれば、関
連データは背景ピクセルデータである。
別するためにCRT FIFO630にタグを配置するための回路
を含む。これらのタグは、例えば、CRT FIFO630（すな
わち33ビット幅）の新たなビットを含み得る。例えば、
タグは、各データバイトまたはデータワードに関連した
単一ビットよりなり、データが背景ピクセルデータであ
るかまたはMVWピクセルデータであるかどうかを示す。
ビットがハイ（“1"）であれば、関連データはMVWピク
セルデータである。ビットがロー（“0"）であれば、関
連データは背景ピクセルデータである。
さらに、メモリコントローラ640には、MVWの前のスキ
ャンラインで生成されたMVWアドレスを繰り返すことに
よって、スキャンラインの模写を行う仕組みが配備され
得る。このような模写は、ユーザが画像を「ズーミン
グ」することによってMVW画像を拡大することが可能な
場合に有用であり得る。様々なスキャンラインを模写す
ることにより、MVW画像を垂直方向に拡大し得、一方、
ピクセルデータを繰り返すことによって、MVW画像を水
平方向に拡大し得る。このズーミング特性は図5Aの実施
態様にも配備し得る。さらに、方形の4:1:1フォーマッ
トを用い、非連続のアドレス操作を必要とし得る、Cine
pak（登録商標）などの様々な圧縮フォーマットが、メ
モリコントローラ640によってサポートされ得る。ズー
ミングおよび圧縮解除特性はまた、図5Aの実施態様にも
配備され得る。
ャンラインで生成されたMVWアドレスを繰り返すことに
よって、スキャンラインの模写を行う仕組みが配備され
得る。このような模写は、ユーザが画像を「ズーミン
グ」することによってMVW画像を拡大することが可能な
場合に有用であり得る。様々なスキャンラインを模写す
ることにより、MVW画像を垂直方向に拡大し得、一方、
ピクセルデータを繰り返すことによって、MVW画像を水
平方向に拡大し得る。このズーミング特性は図5Aの実施
態様にも配備し得る。さらに、方形の4:1:1フォーマッ
トを用い、非連続のアドレス操作を必要とし得る、Cine
pak（登録商標）などの様々な圧縮フォーマットが、メ
モリコントローラ640によってサポートされ得る。ズー
ミングおよび圧縮解除特性はまた、図5Aの実施態様にも
配備され得る。
タグビットは、データレジスタ641にプログラムされ
たスタートアドレスと共に、メモリコントローラによっ
て生成されたアドレスに基づいてメモリコントローラ64
0によって生成される。このタグビットは、CRT FIFO630
のデータがMVWからのものである場合はハイ（１）であ
り、それ以外はロー（０）である。このタグビットは、
誘導ビットとしても知られ、データパス全体を通して遅
延され、DAC636の前に最後のビデオデータMUX635を制御
する。
たスタートアドレスと共に、メモリコントローラによっ
て生成されたアドレスに基づいてメモリコントローラ64
0によって生成される。このタグビットは、CRT FIFO630
のデータがMVWからのものである場合はハイ（１）であ
り、それ以外はロー（０）である。このタグビットは、
誘導ビットとしても知られ、データパス全体を通して遅
延され、DAC636の前に最後のビデオデータMUX635を制御
する。
「データタイプ」タグビットとして知られる他のタグ
ビットは、所定のデータフォーマットの32ビットワード
をコード化し、また、CRT−FIFOの読み出しにおいてCRT
−FIFOデータを誘導するためにMVWデコンプレッサ／シ
リアライザ652によって用いられる。これらのタグはMVW
データを圧縮するために用いられる圧縮フォーマット
（あるとすれば）のタイプを示し得る。簡単のために、
図６の実施態様はMVW圧縮解除特性を有するものとして
示されている。MVWのためのピクセルデータは、メモリ
アレイ601内に特定のピクセルデプス（例えば、16ビッ
ト／ピクセル）で記憶してもよいし、もしくは、Cinepa
k（登録商標）などの圧縮データフォーマットまたは専
有のデータフォーマットで記憶してもよい。圧縮フォー
マットでは、MVWデータはよりコンパクトなフォーマッ
ト（例えば、８ビット／ピクセル）で記憶され得、背景
ピクセルデータと同様の方法でCRT FIFO630にロードさ
れ得る。タグレジスタ694に記憶されているデータタイ
プタグは、タグレジスタ691に記憶されている誘導タグ
と共に、データをデコンプレッサ／シリアライザ652に
向けるために用いられ得る。タグレジスタ694に記憶さ
れているデータタイプタグは、デコンプレッサ／シリア
ライザ652のデコンプレッサ部を活性化するために用い
られ得る。
ビットは、所定のデータフォーマットの32ビットワード
をコード化し、また、CRT−FIFOの読み出しにおいてCRT
−FIFOデータを誘導するためにMVWデコンプレッサ／シ
リアライザ652によって用いられる。これらのタグはMVW
データを圧縮するために用いられる圧縮フォーマット
（あるとすれば）のタイプを示し得る。簡単のために、
図６の実施態様はMVW圧縮解除特性を有するものとして
示されている。MVWのためのピクセルデータは、メモリ
アレイ601内に特定のピクセルデプス（例えば、16ビッ
ト／ピクセル）で記憶してもよいし、もしくは、Cinepa
k（登録商標）などの圧縮データフォーマットまたは専
有のデータフォーマットで記憶してもよい。圧縮フォー
マットでは、MVWデータはよりコンパクトなフォーマッ
ト（例えば、８ビット／ピクセル）で記憶され得、背景
ピクセルデータと同様の方法でCRT FIFO630にロードさ
れ得る。タグレジスタ694に記憶されているデータタイ
プタグは、タグレジスタ691に記憶されている誘導タグ
と共に、データをデコンプレッサ／シリアライザ652に
向けるために用いられ得る。タグレジスタ694に記憶さ
れているデータタイプタグは、デコンプレッサ／シリア
ライザ652のデコンプレッサ部を活性化するために用い
られ得る。
このような圧縮アルゴリズムは、人の目に感知される
ピクセル画像の見かけの解像度に依存し得る。従って、
隣接するピクセル同士（例えば、16×16のピクセルブロ
ック）は4:1:1のYUVフォーマットに圧縮され得るが、こ
のとき、４つの32ビットデータワードはサンプル値に対
する４つの隣接するピクセルの相対輝度値Ｙを表し、２
つの32ビットワードはクロミナンス差信号ＵおよびＶを
表す。ブロック671は、YUV値を生成するのに必要なアッ
プサンプリングおよびフィルタリングを行い、ブロック
672は、標準的な変換方法または専有の方法を用いて、
これらのYUV値をRGBデータに変換する。RGBデータは次
に、MUX635に転送されるか、またはRAMパレット634を介
して伝送され得る。
ピクセル画像の見かけの解像度に依存し得る。従って、
隣接するピクセル同士（例えば、16×16のピクセルブロ
ック）は4:1:1のYUVフォーマットに圧縮され得るが、こ
のとき、４つの32ビットデータワードはサンプル値に対
する４つの隣接するピクセルの相対輝度値Ｙを表し、２
つの32ビットワードはクロミナンス差信号ＵおよびＶを
表す。ブロック671は、YUV値を生成するのに必要なアッ
プサンプリングおよびフィルタリングを行い、ブロック
672は、標準的な変換方法または専有の方法を用いて、
これらのYUV値をRGBデータに変換する。RGBデータは次
に、MUX635に転送されるか、またはRAMパレット634を介
して伝送され得る。
図６の実施態様の背景データの処理は、図5Aの実施態
様とほとんど同じ方法で行われる。CRT FIFOからのデー
タはシリアライザ631に転送される。対応するデータタ
グをピクセルデータと共に処理するために、遅延補償レ
ジスタ692が配備される。図5Aの実施態様におけるよう
に、２つのデータパイプライン（背景およびMVW）は、
各パイプラインが等しい遅延を有するように配備され得
る。背景ピクセルデータは次にRAMパレット634に渡さ
れ、色変換が行われる。図5Aの実施態様におけるよう
に、ピクセルデータをシリアライザ631からDAC636に直
接供給するために、RAMバイパスが配備される。対応す
るデータがDAC636に転送されようとするとき各タグがMU
X635を駆動するように、データタグもまた、タグ遅延レ
ジスタ693で遅延される。
様とほとんど同じ方法で行われる。CRT FIFOからのデー
タはシリアライザ631に転送される。対応するデータタ
グをピクセルデータと共に処理するために、遅延補償レ
ジスタ692が配備される。図5Aの実施態様におけるよう
に、２つのデータパイプライン（背景およびMVW）は、
各パイプラインが等しい遅延を有するように配備され得
る。背景ピクセルデータは次にRAMパレット634に渡さ
れ、色変換が行われる。図5Aの実施態様におけるよう
に、ピクセルデータをシリアライザ631からDAC636に直
接供給するために、RAMバイパスが配備される。対応す
るデータがDAC636に転送されようとするとき各タグがMU
X635を駆動するように、データタグもまた、タグ遅延レ
ジスタ693で遅延される。
MUX635は、データタグがロー（０）のときデータをRA
Mパレット634から転送するために切り換えられる。デー
タタグがハイ（１）のとき、MUX635は、データがYUV−R
GBコンバータ672から転送されるように駆動される。当
然ながら、他のロジック方法もまた用いられ得る。図5A
の実施態様におけるように、背景ピクセルデータまたは
MVWピクセルデータは次に、MUX635からDAC636に転送さ
れ、アナログRGB信号に変換されてビデオディスプレイ
に出力される。
Mパレット634から転送するために切り換えられる。デー
タタグがハイ（１）のとき、MUX635は、データがYUV−R
GBコンバータ672から転送されるように駆動される。当
然ながら、他のロジック方法もまた用いられ得る。図5A
の実施態様におけるように、背景ピクセルデータまたは
MVWピクセルデータは次に、MUX635からDAC636に転送さ
れ、アナログRGB信号に変換されてビデオディスプレイ
に出力される。
図６には、CRTコントロールおよびドットクロック610
からのバス617上のフラットパネルディスプレイ制御の
ための水平同期信号（HYSNC）614、垂直同期信号（VSYN
C）615、およびBLANK616を生成するCRTコントローラ612
が示されている。ANDゲート618は、フラットパネルディ
スプレイをCRTのディスプレイと同期させるために適切
な瞬間にCRTディスプレイをブランクにする。この場合
には、ドットクロック610は、CRTコントロール信号とフ
ラットパネルディスプレイコントロール信号の両方を、
フラットパネルおよびCRTのためのリフレッシュ速度が
デュアルスキャンパネルのためのドットクロックと同じ
かまたは２倍であるように生成する。デュアルスキャン
パネルではLCDが上下半分に分かれ、２つの独立したコ
ラムドライバが設けられている。さらに、同じドットク
ロック610は、グラフィックスデータおよびビデオデー
タのためのそれぞれのデータパスを、各パスの機能ブロ
ックをクロック化することによって同期させる。ビデオ
データパスとグラフィックスデータパスに異なるドット
クロックを用いると、ビデオデータはグラフィックスデ
ータと同期しないため、MUX635でグラフィックス表示上
にビデオが不正確に重ね合わされる結果となる。
からのバス617上のフラットパネルディスプレイ制御の
ための水平同期信号（HYSNC）614、垂直同期信号（VSYN
C）615、およびBLANK616を生成するCRTコントローラ612
が示されている。ANDゲート618は、フラットパネルディ
スプレイをCRTのディスプレイと同期させるために適切
な瞬間にCRTディスプレイをブランクにする。この場合
には、ドットクロック610は、CRTコントロール信号とフ
ラットパネルディスプレイコントロール信号の両方を、
フラットパネルおよびCRTのためのリフレッシュ速度が
デュアルスキャンパネルのためのドットクロックと同じ
かまたは２倍であるように生成する。デュアルスキャン
パネルではLCDが上下半分に分かれ、２つの独立したコ
ラムドライバが設けられている。さらに、同じドットク
ロック610は、グラフィックスデータおよびビデオデー
タのためのそれぞれのデータパスを、各パスの機能ブロ
ックをクロック化することによって同期させる。ビデオ
データパスとグラフィックスデータパスに異なるドット
クロックを用いると、ビデオデータはグラフィックスデ
ータと同期しないため、MUX635でグラフィックス表示上
にビデオが不正確に重ね合わされる結果となる。
図７は、図６の第１の変形実施態様を改良した、本発
明の第２の変形実施態様を示す。図７に示す類似した参
照番号の構成要素は、上述の図６の構成要素と類似した
方法で動作する。しかし、CRT−FIFO690およびMVW−FIF
O651の機能は、図７の単一のFIFOである、CRT−MVW−FI
FO790に組み込まれている。シリアライザ731およびデコ
ンプレッサ／シリアライザ752は、シリアライザ631およ
びデコンプレッサ／シリアライザ652から改変され、バ
ス732上の適切なデータをシリアライザ731またはデコン
プレッサ／シリアライザ752にロードするために、デー
タロードイネーブル733を組み込んでいる。データロー
ドイネーブルは誘導タグビットの一部であり、タイプを
感知する。適切な所定の一瞬間、グラフィックスデータ
またはビデオデータのいずれかがバス732上に存在する
が、両方が存在することはない。
明の第２の変形実施態様を示す。図７に示す類似した参
照番号の構成要素は、上述の図６の構成要素と類似した
方法で動作する。しかし、CRT−FIFO690およびMVW−FIF
O651の機能は、図７の単一のFIFOである、CRT−MVW−FI
FO790に組み込まれている。シリアライザ731およびデコ
ンプレッサ／シリアライザ752は、シリアライザ631およ
びデコンプレッサ／シリアライザ652から改変され、バ
ス732上の適切なデータをシリアライザ731またはデコン
プレッサ／シリアライザ752にロードするために、デー
タロードイネーブル733を組み込んでいる。データロー
ドイネーブルは誘導タグビットの一部であり、タイプを
感知する。適切な所定の一瞬間、グラフィックスデータ
またはビデオデータのいずれかがバス732上に存在する
が、両方が存在することはない。
CRT−MVW−FIFO790は、選択されたビデオピクセルデ
ータフォーマットのタイプに従って所定のデプスを有す
る可変デプスのFIFOである。CRT−MVW−FIFO790のFIFO
延長部はFIFOのデプスの可変性を示している。FIFOが１
つであるため、集積回路に用いられるシリコン領域が減
り、さらに本発明のコストが下がる。
ータフォーマットのタイプに従って所定のデプスを有す
る可変デプスのFIFOである。CRT−MVW−FIFO790のFIFO
延長部はFIFOのデプスの可変性を示している。FIFOが１
つであるため、集積回路に用いられるシリコン領域が減
り、さらに本発明のコストが下がる。
FIFO延長部を有する可変デプスFIFO790は、最初のピ
クセルを表示するために、多数のFIFOワード（好ましく
は32ビットワード）を必要とするピクセルデータフォー
マットに適合するために必要である。このようなピクセ
ルデータフォーマットの一例としては、１つのピクセル
を表示するのに48ビットを必要とする4:1:1のYUVがあ
る。ビデオウィンドウの境界で最初のピクセルを表示す
るためには32ビットFIFOからの多数回にわたるフェッチ
が必要であるため、ビデオデータを表示するためのFIFO
の読み出しの前に、ビデオデータを配置するためのFIFO
の書き込みのための十分なスペースが存在することが必
要である。FIFO延長部が利用できなければ、古いデータ
が再表示されるというようなFIFOのオーバーフローが生
じる。
クセルを表示するために、多数のFIFOワード（好ましく
は32ビットワード）を必要とするピクセルデータフォー
マットに適合するために必要である。このようなピクセ
ルデータフォーマットの一例としては、１つのピクセル
を表示するのに48ビットを必要とする4:1:1のYUVがあ
る。ビデオウィンドウの境界で最初のピクセルを表示す
るためには32ビットFIFOからの多数回にわたるフェッチ
が必要であるため、ビデオデータを表示するためのFIFO
の読み出しの前に、ビデオデータを配置するためのFIFO
の書き込みのための十分なスペースが存在することが必
要である。FIFO延長部が利用できなければ、古いデータ
が再表示されるというようなFIFOのオーバーフローが生
じる。
FIFO790からの最初の32ビットデータを用いて少なく
とも１つのピクセルを表示し得るピクセルデータフォー
マットが用いられる場合は、FIFO延長部は必要なく、可
変デプスのFIFOは必要ない。
とも１つのピクセルを表示し得るピクセルデータフォー
マットが用いられる場合は、FIFO延長部は必要なく、可
変デプスのFIFOは必要ない。
以上、本発明をグラフィカルユーザインタフェースお
よびモーションビデオの場合を例にとって説明したが、
本発明のグラフィックスコントローラはまた、ビデオデ
ィスプレイにおいて様々なピクセルデプスが必要となり
得る他の例にも適用し得ることは、当業者であれば認識
し得る。例えば、メモリまたは帯域幅の要件を犠牲にす
ることなく高解像度のビデオディスプレイを提供するた
めに、微細な解像度、色シェーディングなどを有するビ
デオディスプレイの一部を、比較的高いピクセルデプス
で表示する一方で、比較的均一な解像度を有するビデオ
ディスプレイの背景部を比較的低いピクセルデプスで表
示し得る。
よびモーションビデオの場合を例にとって説明したが、
本発明のグラフィックスコントローラはまた、ビデオデ
ィスプレイにおいて様々なピクセルデプスが必要となり
得る他の例にも適用し得ることは、当業者であれば認識
し得る。例えば、メモリまたは帯域幅の要件を犠牲にす
ることなく高解像度のビデオディスプレイを提供するた
めに、微細な解像度、色シェーディングなどを有するビ
デオディスプレイの一部を、比較的高いピクセルデプス
で表示する一方で、比較的均一な解像度を有するビデオ
ディスプレイの背景部を比較的低いピクセルデプスで表
示し得る。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 5/38 Ｈ０４Ｎ 5/265 Ｈ０４Ｎ 5/265 5/45 5/45 Ｇ０９Ｇ 5/00 ５２０Ａ (72)発明者 エグリット， アレクサンダー アメリカ合衆国 カリフォルニア 94070， サン カルロス，ブリタン アベニュー 2080 (56)参考文献 特開 平５−88838（ＪＰ，Ａ) 特開 平７−210134（ＪＰ，Ａ) 欧州特許出願公開457039（ＥＰ，Ａ ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/00 - 5/42 G06F 3/14 - 3/153
Claims (33)
- 【請求項１】単一のアドレスバス、単一のデータバス、
および単一のメモリコントローラを有するメモリアレイ
であって、 該メモリアレイは画像をピクセルデータとして記憶し、
該画像は第１の所定のピクセルデプスを有する第１のピ
クセルデータと第２の所定のピクセルデプスを有する第
２のピクセルデータとを有し、該第１のピクセルデータ
は該画像の第１の部分を表し、該第２のピクセルデータ
は該画像の第２の部分を表す、メモリアレイと、 該画像の該第２の部分の、該画像内での位置を表す位置
データを記憶するレジスタ手段であって、該位置データ
は、該画像の該第２の部分に隣接する該画像の該第１の
部分のスキャンラインを該メモリアレイから検索するの
に必要なフェッチ回数によって規定される水平方向位置
を少なくとも含んでいる、レジスタ手段と、 該メモリアレイに接続され、該第１のピクセルデータを
受け取る第１のFIFOと、 該メモリアレイに接続され、該第２のピクセルデータを
受け取る第２のFIFOと、 該メモリアレイ、該レジスタ手段、該第１のFIFO、およ
び該第２のFIFOに接続されたコントロール手段であっ
て、該位置データを受け取り、該メモリアレイをコント
ロールして該第１のピクセルデータを該水平方向位置デ
ータによって示される回数だけ該メモリアレイから該第
１のFIFOにフェッチし、次の該第２のピクセルデータを
該メモリアレイから該第２のFIFOにフェッチするコント
ロール手段とを備えた、表示を生成する装置。 - 【請求項２】前記位置データは、前記画像の前記第２の
部分に隣接する該画像の前記第１の部分のスキャンライ
ンの数によって規定される垂直方向スタート位置をさら
に含んでいる、請求項１に記載の装置。 - 【請求項３】前記位置データは、前記メモリアレイから
前記画像の前記第２の部分のスキャンラインを１つ検索
するのに必要なフェッチ回数によって規定される水平方
向幅をさらに含んでいる、請求項１に記載の装置。 - 【請求項４】前記位置データは、前記画像の前記第２の
部分に隣接する該画像の前記第１の部分のスキャンライ
ンの数と、該画像の該第２の部分のスキャンラインの数
との合計数によって規定される垂直方向エンド位置をさ
らに含んでいる、請求項２に記載の装置。 - 【請求項５】前記第１のFIFOに接続され、該第１のFIFO
から前記第１のピクセルデータを受け取り、該第１のピ
クセルデータを順次出力する第１のシリアライザをさら
に備えた、請求項１に記載の装置。 - 【請求項６】前記第２のFIFOに接続され、前記第１のFI
FOから前記第２のピクセルデータを受け取り、該第２の
ピクセルデータを順次出力する第２のシリアライザをさ
らに備えた、請求項５に記載の装置。 - 【請求項７】前記第１のシリアライザおよび前記第２の
シリアライザに接続されたランダムアクセスメモリパレ
ットであって、それぞれ該第１のシリアライザおよび該
第２のシリアライザからの前記第１および第２のピクセ
ルデータのどちらかを、該ランダムアクセスメモリパレ
ットのメモリアドレスとして選択的に受け取り、該第１
のピクセルデータおよび該第２のピクセルデータに対応
する、該ランダムアクセスメモリパレット内のメモリア
ドレスに記憶された赤、青、および緑のピクセルデータ
を出力するランダムアクセスメモリパレットをさらに備
えた、請求項６に記載の装置。 - 【請求項８】前記ランダムアクセスメモリパレットに接
続され、該ランダムアクセスメモリパレットからの前記
赤、青、および緑のピクセルデータを受け取り、該赤、
青、および緑のピクセルデータを赤、青、および緑のア
ナログ表示信号に変換するデジタル／アナログ変換器を
さらに備えた、請求項７に記載の装置。 - 【請求項９】前記デジタル／アナログ変換器は、前記第
１のシリアライザおよび前記第２のシリアライザにも接
続され、それぞれ該第１のシリアライザおよび該第２の
シリアライザからの前記第１のピクセルデータおよび前
記第２のピクセルデータを、赤、青、および緑のピクセ
ルデータとして選択的に受け取り、該赤、青、および緑
のピクセルデータを赤、青、および緑のアナログ表示信
号に変換する、請求項８に記載の装置。 - 【請求項１０】前記デジタル／アナログ変換器に接続さ
れ、前記赤、青、および緑のアナログ表示信号を受け取
り、前記第１の部分および前記第２の部分を有する前記
画像を生成するビデオディスプレイをさらに備えた、請
求項８に記載の装置。 - 【請求項１１】前記ランダムアクセスメモリパレットに
接続され、該ランダムアクセスメモリパレットからの前
記赤、青、および緑のピクセルデータを受け取り、該
赤、青、および緑のピクセルデータをフラットパネル表
示信号に変換するフラットパネル表示コントローラをさ
らに備えた、請求項７に記載の装置。 - 【請求項１２】前記フラットパネル表示コントローラに
接続され、前記フラットパネル表示信号を受け取り、前
記第１の部分および前記第２の部分を有する前記画像を
生成するフラットパネルディスプレイをさらに備えた、
請求項11に記載の装置。 - 【請求項１３】前記画像の前記第２の部分は、モーショ
ンビデオウィンドウを含んでいる、請求項10に記載の装
置。 - 【請求項１４】単一のアドレスバス、単一のデータバ
ス、および単一のメモリコントローラを有するメモリア
レイであって、 該メモリアレイは画像をピクセルデータとして記憶し、
該画像は第１の所定のピクセルデプスを有する第１のピ
クセルデータと第２の所定のピクセルデプスを有する第
２のピクセルデータとを有し、該第１のピクセルデータ
は該画像の第１の部分を表し、該第２のピクセルデータ
は該画像の第２の部分を表す、メモリアレイと、 該第１のピクセルデータおよび該第２のピクセルデータ
の、該メモリアレイ内での位置を表す位置データを記憶
するレジスタ手段であって、 該単一のメモリコントローラは、該メモリアレイおよび
該レジスタ手段に接続され、該メモリアレイから選択的
にデータをフェッチし、各メモリフェッチに対応するデ
ータタグを作製し、該データタグは、あるメモリフェッ
チのデータに第１のピクセルデータまたは第２のピクセ
ルデータのどちらが含まれているのかを示す、レジスタ
手段と、 該メモリアレイに接続され、該第１のピクセルデータを
受け取る第１のFIFOと、 該メモリアレイに接続され、該第２のピクセルデータを
受け取る第２のFIFOと、 該第一のメモリコントローラ手段に接続され、該第１の
FIFOおよび該第２のFIFOが受け取ったピクセルデータに
対応するデータタグを受け取って記憶するタグ遅延手段
と、 該第１のFIFO、該第２のFIFO、および該タグ遅延手段に
接続され、該タグ遅延手段に記憶されたデータタグに対
応して、該第１のFIFOおよび該第２のFIFOから選択的に
データを出力する出力手段とを備えた、表示を生成する
装置。 - 【請求項１５】前記第１のFIFOに接続され、該第１のFI
FOから前記第１のピクセルデータを受け取り、該第１の
ピクセルデータを順次出力する第１のシリアライザをさ
らに備えた、請求項14に記載の装置。 - 【請求項１６】前記第２のFIFOに接続され、前記第１の
FIFOから前記第２のピクセルデータを受け取り、該第２
のピクセルデータを順次出力する第２のシリアライザを
さらに備えた、請求項15に記載の装置。 - 【請求項１７】前記第１のシリアライザおよび前記第２
のシリアライザに接続されたランダムアクセスメモリパ
レットであって、それぞれ該第１のシリアライザおよび
該第２のシリアライザからの前記第１および第２のピク
セルデータのどちらかを、該ランダムアクセスメモリパ
レットのメモリアドレスとして選択的に受け取り、該第
１のピクセルデータおよび該第２のピクセルデータに対
応する、該ランダムアクセスメモリパレット内のメモリ
アドレスに記憶された赤、青、および緑のピクセルデー
タを出力するランダムアクセスメモリパレットをさらに
備えた、請求項16に記載の装置。 - 【請求項１８】前記ランダムアクセスメモリパレットに
接続され、該ランダムアクセスメモリパレットからの前
記赤、青、および緑のピクセルデータを受け取り、該
赤、青、および緑のピクセルデータを赤、青、および緑
のアナログ表示信号に変換するデジタル／アナログ変換
器をさらに備えた、請求項17に記載の装置。 - 【請求項１９】前記デジタル／アナログ変換器は、前記
第１のシリアライザおよび前記第２のシリアライザにも
接続され、それぞれ該第１のシリアライザおよび該第２
のシリアライザからの前記第１のピクセルデータおよび
前記第２のピクセルデータを、赤、青、および緑のピク
セルデータとして選択的に受け取り、該赤、青、および
緑のピクセルデータを赤、青、および緑のアナログ表示
信号に変換する、請求項18に記載の装置。 - 【請求項２０】前記デジタル／アナログ変換器に接続さ
れ、前記赤、青、および緑のアナログ表示信号を受け取
り、前記第１の部分および前記第２の部分を有する前記
画像を生成するビデオディスプレイをさらに備えた、請
求項19に記載の装置。 - 【請求項２１】前記画像の前記第２の部分は、モーショ
ンビデオウィンドウを含んでいる、請求項20に記載の装
置。 - 【請求項２２】前記ランダムアクセスメモリパレットに
接続され、該ランダムアクセスメモリパレットからの前
記赤、青、および緑のピクセルデータを受け取り、該
赤、青、および緑のピクセルデータをフラットパネル表
示信号に変換するフラットパネル表示コントローラをさ
らに備えた、請求項17に記載の装置。 - 【請求項２３】前記フラットパネル表示コントローラに
接続され、前記フラットパネル表示信号を受け取り、前
記第１の部分および前記第２の部分を有する前記画像を
生成するフラットパネルディスプレイをさらに備えた、
請求項22に記載の装置。 - 【請求項２４】前記フラットパネル表示コントローラ
は、前記第１のシリアライザおよび前記第２のシリアラ
イザにも接続され、それぞれ該第１のシリアライザおよ
び該第２のシリアライザからの前記第１のピクセルデー
タおよび前記第２のピクセルデータを、赤、青、および
緑のピクセルデータとして選択的に受け取り、該赤、
青、および緑のピクセルデータをフラットパネル表示信
号に変換する、請求項22に記載の装置。 - 【請求項２５】第１のピクセルデプスを有する第１の部
分と第２のピクセルデプスを有する第２の部分とを有す
る画像を表示する方法であって、 該画像をピクセルデータとしてメモリアレイに記憶する
ステップと、 該画像の該第２の部分の、レジスタ内での位置を少なく
とも表す位置データを記憶するステップであって、該位
置データは、該画像の該第２の部分に隣接する該画像の
該第１の部分のスキャンラインを該メモリアレイから検
索するのに必要なフェッチ回数によって規定される水平
方向位置を少なくとも含んでいる、ステップと、 該第１のピクセルデータを、該水平方向位置データによ
って示される回数だけ該メモリアレイから第１のFIFOに
フェッチするステップと、 次のデータを該メモリアレイから第２のFIFOにフェッチ
するステップとを包含する、方法。 - 【請求項２６】画像をピクセルデータとして記憶するメ
モリアレイであって、該画像は第１の所定のピクセルデ
プスを有する第１のピクセルデータと第２の所定のピク
セルデプスを有する第２のピクセルデータとを有し、該
第１のピクセルデータは該画像の第１の部分を表し、該
第２のピクセルデータは該画像の第２の部分を表す、メ
モリアレイと、 該画像の該第２の部分の、該画像内での位置を表す位置
データを記憶する少なくとも１つのレジスタであって、
該位置データは、該画像の該第２の部分に隣接する該画
像の該第１の部分のスキャンラインを該メモリアレイか
ら検索するのに必要なフェッチ回数によって規定される
水平方向位置を少なくとも含んでいる、少なくとも１つ
のレジスタと、 該メモリアレイに接続され、該第１のピクセルデータを
受け取る第１のFIFOと、 該メモリアレイに接続され、該第２のピクセルデータを
受け取る第２のFIFOと、 該メモリアレイ、該少なくとも１つのレジスタ、該第１
のFIFO、および該第２のFIFOに接続されたコントロール
ロジックであって、該位置データを受け取り、該メモリ
アレイをコントロールして該第１のピクセルデータを該
水平方向位置データによって示される回数だけ該メモリ
アレイから該第１のFIFOにフェッチし、次の該第２のピ
クセルデータを該メモリアレイから該第２のFIFOにフェ
ッチするコントロールロジックと、 該第１のFIFOに接続され、該第１のFIFOから該第１のピ
クセルデータを受け取り、該第１のピクセルデータを順
次出力する第１のシリアライザと、 該第２のFIFOに接続され、該第１のFIFOから該第２のピ
クセルデータを受け取り、該第２のピクセルデータを順
次出力する第２のシリアライザと、 該第１のシリアライザおよび該第２のシリアライザに接
続されたランダムアクセスメモリパレットであって、そ
れぞれ該第１のシリアライザおよび該第２のシリアライ
ザからの該第１および第２のピクセルデータのどちらか
を、該ランダムアクセスメモリパレットのメモリアドレ
スとして選択的に受け取り、該第１のピクセルデータお
よび該第２のピクセルデータに対応する、該ランダムア
クセスメモリパレット内のメモリアドレスに記憶された
赤、青、および緑のピクセルデータを出力するランダム
アクセスメモリパレットと、 該ランダムアクセスメモリパレットに接続され、該ラン
ダムアクセスメモリパレットからの該赤、青、および緑
のピクセルデータを受け取り、該赤、青、および緑のピ
クセルデータを赤、青、および緑のアナログ表示信号に
変換するデジタル／アナログ変換器であって、該デジタ
ル／アナログ変換器は、該第１のシリアライザおよび該
第２のシリアライザにも接続され、それぞれ該第１のシ
リアライザおよび該第２のシリアライザからの該第１の
ピクセルデータおよび該第２のピクセルデータを、赤、
青、および緑のピクセルデータとして選択的に受け取
り、該赤、青、および緑のピクセルデータを赤、青、お
よび緑のアナログ表示信号に変換するデジタル／アナロ
グ変換器と、 該デジタル／アナログ変換器に接続され、該赤、青、お
よび緑のアナログ表示信号を受け取り、該第１の部分お
よび該第２の部分を有するビデオ表示出力を生成するビ
デオ表示アウトプットと、 該ランダムアクセスメモリパレットに接続され、該ラン
ダムアクセスメモリパレットからの該赤、青、および緑
のピクセルデータを受け取り、該赤、青、および緑のピ
クセルデータをフラットパネル表示信号に変換するフラ
ットパネル表示コントローラであって、該フラットパネ
ル表示コントローラは、該第１のシリアライザおよび該
第２のシリアライザにも接続され、それぞれ該第１のシ
リアライザおよび該第２のシリアライザからの該第１の
ピクセルデータおよび該第２のピクセルデータを、赤、
青、および緑のピクセルデータとして選択的に受け取
り、該赤、青、および緑のピクセルデータをフラットパ
ネル表示信号に変換するフラットパネル表示コントロー
ラと、 該フラットパネル表示コントローラに接続され、該フラ
ットパネル表示信号を受け取り、該第１の部分および該
第２の部分を有する該画像を生成するフラットパネルデ
ィスプレイとを備えた、表示を生成するコンピュータシ
ステム。 - 【請求項２７】前記位置データは、前記画像の前記第２
の部分に隣接する該画像の前記第１の部分のスキャンラ
インの数によって規定される垂直方向スタート位置をさ
らに含んでいる、請求項26に記載のコンピュータシステ
ム。 - 【請求項２８】前記位置データは、前記メモリアレイか
ら前記画像の前記第２の部分のスキャンラインを１つ検
索するのに必要なフェッチ回数によって規定される水平
方向幅をさらに含んでいる、請求項26に記載のコンピュ
ータシステム。 - 【請求項２９】前記位置データは、前記画像の前記第２
の部分に隣接する該画像の前記第１の部分のスキャンラ
インの数と、該画像の該第２の部分のスキャンラインの
数との合計数によって規定される垂直方向エンド位置を
さらに含んでいる、請求項28に記載のコンピュータシス
テム。 - 【請求項３０】前記画像の前記第２の部分は、モーショ
ンビデオウィンドウを含んでいる、請求項26に記載のコ
ンピュータシステム。 - 【請求項３１】単一のアドレスバス、単一のデータバ
ス、および単一のメモリコントローラを有するメモリア
レイであって、 該メモリアレイは画像をピクセルデータとして記憶し、
該画像は第１の所定のピクセルデプスを有する第１のピ
クセルデータと第２の所定のピクセルデプスを有する第
２のピクセルデータとを有し、該第１のピクセルデータ
は該画像の第１の部分を表し、該第２のピクセルデータ
は該画像の第２の部分を表す、メモリアレイと、 該画像の該第２の部分の、該画像内での位置を表す位置
データを記憶するレジスタ手段であって、該位置データ
は、該画像の該第２の部分に隣接する該画像の該第１の
部分のスキャンラインを該メモリアレイから検索するの
に必要なフェッチ回数によって規定される水平方向位置
を少なくとも含んでいる、レジスタ手段と、 該メモリアレイに接続され、該第１および第２のピクセ
ルデータを受け取るFIFOと、 該メモリアレイ、該レジスタ手段、および該FIFOに接続
されたコントロール手段であって、該位置データを受け
取り、該メモリアレイをコントロールして該水平方向位
置データによって示される回数だけ該第１のピクセルデ
ータを、該メモリアレイから該FIFOにフェッチし、次の
該第２のピクセルデータを該メモリアレイから該FIFOに
フェッチするコントロール手段とを備えた、表示を生成
する装置。 - 【請求項３２】単一のアドレスバス、単一のデータバ
ス、および単一のメモリコントローラを有するメモリア
レイであって、該メモリアレイは、画像をピクセルデー
タとして記憶し、該画像は第１の所定のピクセルデプス
を有する第１のピクセルデータと第２の所定のピクセル
デプスを有する第２のピクセルデータとを有し、該第１
のピクセルデータは該画像の第１の部分を表し、該第２
のピクセルデータは該画像の第２の部分を表す、メモリ
アレイと、 該第１のピクセルデータおよび該第２のピクセルデータ
の、該メモリアレイ内での位置を表す位置データを記憶
するレジスタ手段であって、 該単一のメモリコントローラは、該メモリアレイおよび
該レジスタ手段に接続され、該メモリアレイから選択的
にデータをフェッチし、各メモリフェッチに対応するデ
ータタグを作製し、該データタグは、あるメモリフェッ
チのデータに第１のピクセルデータまたは第２のピクセ
ルデータのどちらが含まれているのかを示す、レジスタ
手段と、 該メモリアレイに接続され、該第１および第２のピクセ
ルデータを受け取るFIFOと、 該単一のメモリコントローラ手段に接続され、該FIFOが
受け取ったピクセルデータに対応するデータタグを受け
取って記憶するタグ遅延手段と、 該FIFO、および該タグ遅延手段に接続され、該タグ遅延
手段に記憶されたデータタグに対応して、該FIFOから選
択的にデータを出力する出力手段とを備えた、表示を生
成する装置。 - 【請求項３３】画像をピクセルデータとして記憶するメ
モリアレイであって、該画像は第１の所定のピクセルデ
プスを有する第１のピクセルデータと第２の所定のピク
セルデプスを有する第２のピクセルデータとを有し、該
第１のピクセルデータは該画像の第１の部分を表し、該
第２のピクセルデータは該画像の第２の部分を表す、メ
モリアレイと、 該画像の該第２の部分の、該画像内での位置を表す位置
データを記憶する少なくとも１つのレジスタであって、
該位置データは、該画像の該第２の部分に隣接する該画
像の該第１の部分のスキャンラインを該メモリアレイか
ら検索するのに必要なフェッチ回数によって規定される
水平方向位置を少なくとも含んでいる、少なくとも１つ
のレジスタと、 該メモリアレイに接続され、該第１および第２のピクセ
ルデータを受け取るFIFOと、 該メモリアレイ、該少なくとも１つのレジスタ、および
該FIFOに接続されたコントロールロジックであって、該
位置データを受け取り、該メモリアレイをコントロール
して該第１のピクセルデータを該水平方向位置データに
よって示される回数だけ該メモリアレイから該FIFOにフ
ェッチし、次の該第２のピクセルデータを該メモリアレ
イから該FIFOにフェッチするコントロールロジックと、 該FIFOに接続され、該FIFOから該第１のピクセルデータ
を受け取り、該第１のピクセルデータを順次出力する第
１のシリアライザと、 該FIFOに接続され、該FIFOから該第２のピクセルデータ
を受け取り、該第２のピクセルデータを順次出力する第
２のシリアライザと、 該第１のシリアライザおよび該第２のシリアライザに接
続されたランダムアクセスメモリパレットであって、そ
れぞれ該第１のシリアライザおよび該第２のシリアライ
ザからの該第１および第２のピクセルデータのどちらか
を、該ランダムアクセスメモリパレットのメモリアドレ
スとして選択的に受け取り、該第１のピクセルデータお
よび該第２のピクセルデータに対応する、該ランダムア
クセスメモリパレット内のメモリアドレスに記憶された
赤、青、および緑のピクセルデータを出力するランダム
アクセスメモリパレットと、 該ランダムアクセスメモリパレットに接続され、該ラン
ダムアクセスメモリパレットからの該赤、青、および緑
のピクセルデータを受け取り、該赤、青、および緑のピ
クセルデータを赤、青、および緑のアナログ表示信号に
変換するデジタル／アナログ変換器であって、該デジタ
ル／アナログ変換器は、該第１のシリアライザおよび該
第２のシリアライザにも接続され、それぞれ該第１のシ
リアライザおよび該第２のシリアライザからの該第１の
ピクセルデータおよび該第２のピクセルデータを、赤、
青、および緑のピクセルデータとして選択的に受け取
り、該赤、青、および緑のピクセルデータを赤、青、お
よび緑のアナログ表示信号に変換するデジタル／アナロ
グ変換器と、 該デジタル／アナログ変換器に接続され、該赤、青、お
よび緑のアナログ表示信号を受け取り、該第１の部分お
よび該第２の部分を有するビデオ表示出力を生成するビ
デオ表示アウトプットと、 該ランダムアクセスメモリパレットに接続され、該ラン
ダムアクセスメモリパレットからの該赤、青、および緑
のピクセルデータを受け取り、該赤、青、および緑のピ
クセルデータをフラットパネル表示信号に変換するフラ
ットパネル表示コントローラであって、該フラットパネ
ル表示コントローラは、該第１のシリアライザおよび該
第２のシリアライザにも接続され、それぞれ該第１のシ
リアライザおよび該第２のシリアライザからの該第１の
ピクセルデータおよび該第２のピクセルデータを、赤、
青、および緑のピクセルデータとして選択的に受け取
り、該赤、青、および緑のピクセルデータをフラットパ
ネル表示信号に変換するフラットパネル表示コントロー
ラと、 該フラットパネル表示コントローラに接続され、該フラ
ットパネル表示信号を受け取り、該第１の部分および該
第２の部分を有する該画像を生成するフラットパネルデ
ィスプレイとを備えた、表示を生成するコンピュータシ
ステム。
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