JP3271140B2 - 連続処理装置および連続処理方法 - Google Patents
連続処理装置および連続処理方法Info
- Publication number
- JP3271140B2 JP3271140B2 JP08431390A JP8431390A JP3271140B2 JP 3271140 B2 JP3271140 B2 JP 3271140B2 JP 08431390 A JP08431390 A JP 08431390A JP 8431390 A JP8431390 A JP 8431390A JP 3271140 B2 JP3271140 B2 JP 3271140B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- chamber
- measurement
- continuous processing
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Chemical Vapour Deposition (AREA)
- ing And Chemical Polishing (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Physical Vapour Deposition (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種半導体装置の製造過程で用いられる連
続処理装置、すなわち複数の処理が同一真空環境下で行
なうことができるようにした集積化プロセス装置いわゆ
るマルチチャンバー装置および連続処理方法に係わる。
続処理装置、すなわち複数の処理が同一真空環境下で行
なうことができるようにした集積化プロセス装置いわゆ
るマルチチャンバー装置および連続処理方法に係わる。
本発明は、複数の処理室が、ゲートバルブを介して接
続されてなる連続処理装置において、処理室の少なくと
も１つを、膜厚測定、成分分析等の測定室とするもので
あって、このようにすることによって、その連続処理行
程中での各処理の管理、制御を適宜行なうことができる
ようにして目的とする特性をする半導体装置を歩留り良
く得ることができるようにする。
続されてなる連続処理装置において、処理室の少なくと
も１つを、膜厚測定、成分分析等の測定室とするもので
あって、このようにすることによって、その連続処理行
程中での各処理の管理、制御を適宜行なうことができる
ようにして目的とする特性をする半導体装置を歩留り良
く得ることができるようにする。
昨今、各種半導体装置の製造過程で連続処理装置、す
なわち複数の処理が同一真空環境下で行なうことができ
るようにした集積化プロセス装置いわゆるマルチチャン
バー装置が脚光を浴びている。
なわち複数の処理が同一真空環境下で行なうことができ
るようにした集積化プロセス装置いわゆるマルチチャン
バー装置が脚光を浴びている。
この種の連続処理装置としては例えば日経マイクロデ
バイス（NIKKEI MICRODEVICES）1989年10月号第41〜46
頁あるいはプロシーディングオブ６−アイ・イー・イー
・イー・ヴイ・エム・アイ・シー（Proceeding of 6th
−IEEE VMIC）1989,June第89〜95頁等にその開示がある
ように、共通のロードロックチェンバーに対して複数の
処理室すなわちチェンバーがそれぞれゲートバルブを介
して接続された構成をとり、各処理室において例えばプ
ラズマ分解CVD（化学的気相成長）処理、熱分解CVD処
理、ドライエッチング処理等をそれぞれ分担して行なう
ようになされている。
バイス（NIKKEI MICRODEVICES）1989年10月号第41〜46
頁あるいはプロシーディングオブ６−アイ・イー・イー
・イー・ヴイ・エム・アイ・シー（Proceeding of 6th
−IEEE VMIC）1989,June第89〜95頁等にその開示がある
ように、共通のロードロックチェンバーに対して複数の
処理室すなわちチェンバーがそれぞれゲートバルブを介
して接続された構成をとり、各処理室において例えばプ
ラズマ分解CVD（化学的気相成長）処理、熱分解CVD処
理、ドライエッチング処理等をそれぞれ分担して行なう
ようになされている。
この連続処理装置によれば、処理室においてそれぞれ
の処理がなされた半導体ウエファは、外気にさらされる
ことなく真空環境下で次の処理室へと投入されてその処
理がなされるという方法がとられることから、各処理間
において表面の自然酸化あるいは汚染等が回避され、さ
らにまた例えばB2O3のように450℃程度の比較的低温で
リフローすなわち平坦化できる性質を有するものの、こ
れが潮解性を有することによって従前の大気に一旦引き
出す過程を採る場合においては、使用不能であった材料
の使用が可能となるなど多くの利点を有する。
の処理がなされた半導体ウエファは、外気にさらされる
ことなく真空環境下で次の処理室へと投入されてその処
理がなされるという方法がとられることから、各処理間
において表面の自然酸化あるいは汚染等が回避され、さ
らにまた例えばB2O3のように450℃程度の比較的低温で
リフローすなわち平坦化できる性質を有するものの、こ
れが潮解性を有することによって従前の大気に一旦引き
出す過程を採る場合においては、使用不能であった材料
の使用が可能となるなど多くの利点を有する。
また、この種の連続処理装置による場合、各作業間の
取扱いの省略と各作業が同一真空環境下で行なわれるこ
とによってこれら複数の処理の全工程に関する占有作業
面積及び装置の縮小化、したがってクリーンルームの面
積の縮小、節約等に伴って全体的に装置の低減化、製造
上の運転コストの低減化等をはかることができるという
多くの利点を有する。
取扱いの省略と各作業が同一真空環境下で行なわれるこ
とによってこれら複数の処理の全工程に関する占有作業
面積及び装置の縮小化、したがってクリーンルームの面
積の縮小、節約等に伴って全体的に装置の低減化、製造
上の運転コストの低減化等をはかることができるという
多くの利点を有する。
そして、この種の装置においては、各処理室での処理
条件の管理は、それぞれその処理条件をほぼ一定に設定
し、時間制御をもって最終的に目的とする特性の半導体
装置が得られるような管理状態とされている。
条件の管理は、それぞれその処理条件をほぼ一定に設定
し、時間制御をもって最終的に目的とする特性の半導体
装置が得られるような管理状態とされている。
しかしながら、このような連続処理装置を用いる場
合、その一部の工程に不都合が生じた場合においても最
終工程まで作業が終了して、この連続処理装置から半導
体ウエファを取出して後、このようにして得た半導体装
置についてその特性の測定を行なうことによってはじめ
てこの装置における処理に不都合が生じていたことを知
るということになる。したがって不良品の発生原因が複
数の処理の比較的速い段階での処理で生じていた場合で
も、最後の処理まで各作業を進行させてしまうことか
ら、著しく作業時間の無駄と、運転コストの無駄を来
す。また、さらにこのような特性上の不都合が生じた場
合においても、どの処理工程が原因して不都合が発生し
たかを最終的に取出された半導体装置での特性測定では
判断できない場合もある。
合、その一部の工程に不都合が生じた場合においても最
終工程まで作業が終了して、この連続処理装置から半導
体ウエファを取出して後、このようにして得た半導体装
置についてその特性の測定を行なうことによってはじめ
てこの装置における処理に不都合が生じていたことを知
るということになる。したがって不良品の発生原因が複
数の処理の比較的速い段階での処理で生じていた場合で
も、最後の処理まで各作業を進行させてしまうことか
ら、著しく作業時間の無駄と、運転コストの無駄を来
す。また、さらにこのような特性上の不都合が生じた場
合においても、どの処理工程が原因して不都合が発生し
たかを最終的に取出された半導体装置での特性測定では
判断できない場合もある。
本発明は、上述した連続処理装置すなわち集積化プロ
セス装置としてのマルチチャンバー装置において、その
同一真空環境化において複数の処理を連続的に行なうこ
とができるようにするものであるが、その処理工程の途
中においてその処理状態の観察測定を行なうことができ
るようにして各処理の制御、管理を連続工程内で行なう
ことができるようにして上述した無駄な作業の回避、更
に歩留りの向上と特性に優れた半導体装置を確実に得る
ことができるようにするものである。
セス装置としてのマルチチャンバー装置において、その
同一真空環境化において複数の処理を連続的に行なうこ
とができるようにするものであるが、その処理工程の途
中においてその処理状態の観察測定を行なうことができ
るようにして各処理の制御、管理を連続工程内で行なう
ことができるようにして上述した無駄な作業の回避、更
に歩留りの向上と特性に優れた半導体装置を確実に得る
ことができるようにするものである。
本発明においては、第１図にその一例の略線的構成図
を示すように、共通のロードロック室４に対して複数の
処理室（11）（12）（13）‥‥がそれぞれゲートバルブ
（21）（22）（23）‥‥を介して接続されてなる連続装
置において処理室（11）（12）（13）‥‥の少なくとも
１つ図においては（1n）に例えば膜厚測定成分分析等の
各種測定を行なうことができるような設備（３）を具備
した測定室とする。
を示すように、共通のロードロック室４に対して複数の
処理室（11）（12）（13）‥‥がそれぞれゲートバルブ
（21）（22）（23）‥‥を介して接続されてなる連続装
置において処理室（11）（12）（13）‥‥の少なくとも
１つ図においては（1n）に例えば膜厚測定成分分析等の
各種測定を行なうことができるような設備（３）を具備
した測定室とする。
上述の本発明装置によれば、複数の処理室の少なくと
も１つに測定室を設けるようにしたことによって各処理
あるいは一部の処理を経過した後の被処理体すなわち半
導体ウエファについて、あるいはこれと同一の処理工程
を採らしめた別のいわゆるダミーのウエファについて、
その処理工程の例えば途中においてその処理状態を判知
することができるので、その処理に何らかの不都合が生
じた場合に、この処理の条件補正など必要な手だてを行
なうなどその処理の制御、管理等を適宜行なうことがで
きる。したがって目的とする特性を有する半導体装置を
歩留りよく得ることができる。
も１つに測定室を設けるようにしたことによって各処理
あるいは一部の処理を経過した後の被処理体すなわち半
導体ウエファについて、あるいはこれと同一の処理工程
を採らしめた別のいわゆるダミーのウエファについて、
その処理工程の例えば途中においてその処理状態を判知
することができるので、その処理に何らかの不都合が生
じた場合に、この処理の条件補正など必要な手だてを行
なうなどその処理の制御、管理等を適宜行なうことがで
きる。したがって目的とする特性を有する半導体装置を
歩留りよく得ることができる。
また、上述の測定で、或る処理作業で決定的な不都合
を生じていることが判明した場合においては、これ以降
の連続処理を停止させることによって爾後の無駄な処理
を排除して運転コストの低廉化をはかることができる。
を生じていることが判明した場合においては、これ以降
の連続処理を停止させることによって爾後の無駄な処理
を排除して運転コストの低廉化をはかることができる。
第１図を参照して本発明による連続処理装置および連
続処理方法の一例を説明するに、この場合においては、
１つのロードロック室（４）に対して複数の処理室すな
わちチェンバー（11）（12）（13）‥‥（1n）がそれぞ
れゲートバルブ（21）（22）（23）‥‥（2n）を介して
装着されてなる。更にロードロック室（４）には、同様
にゲートバルブ（52）を介して予備室（５）が連結され
る。この予備室（５）には、被処理体（６）、例えば目
的とする半導体装置を得るための半導体ウエファが持ち
来されて配置されると共に、このウエファと同一で、単
に測定を目的とするダミーの被処理体（61）例えばダミ
ーの半導体ウエファが持ち来される。
続処理方法の一例を説明するに、この場合においては、
１つのロードロック室（４）に対して複数の処理室すな
わちチェンバー（11）（12）（13）‥‥（1n）がそれぞ
れゲートバルブ（21）（22）（23）‥‥（2n）を介して
装着されてなる。更にロードロック室（４）には、同様
にゲートバルブ（52）を介して予備室（５）が連結され
る。この予備室（５）には、被処理体（６）、例えば目
的とする半導体装置を得るための半導体ウエファが持ち
来されて配置されると共に、このウエファと同一で、単
に測定を目的とするダミーの被処理体（61）例えばダミ
ーの半導体ウエファが持ち来される。
ロードロック室（４）には、ハンドリングロボット
（７）が設けられ、これによって、予備室（５）の被処
理体（６）或いはダミーの被処理体（61）を搬出し、所
要の処理室（11）（12）‥‥或いは測定室（1n）のいず
れかに搬入設置するようになされる。
（７）が設けられ、これによって、予備室（５）の被処
理体（６）或いはダミーの被処理体（61）を搬出し、所
要の処理室（11）（12）‥‥或いは測定室（1n）のいず
れかに搬入設置するようになされる。
各室（11）（12）‥‥（1n）及び（５）の各ゲートバ
ルブ（21）（22）‥‥（2n）及び（52）は、それぞれ被
処理体（６）及びダミーの被処理体を搬出入し得るスリ
ットを有し、これを気密的に閉じ得る例えば電磁開閉バ
ルブより成り、その閉塞時には、各室（11）（12）‥‥
（1n）及び（61）を他と気密的に独立できるようになさ
れる。
ルブ（21）（22）‥‥（2n）及び（52）は、それぞれ被
処理体（６）及びダミーの被処理体を搬出入し得るスリ
ットを有し、これを気密的に閉じ得る例えば電磁開閉バ
ルブより成り、その閉塞時には、各室（11）（12）‥‥
（1n）及び（61）を他と気密的に独立できるようになさ
れる。
測定室（1n）には、例えば膜厚測定、成分分析等の測
定設備（３）、例えばＸ線誘起蛍光分析によるボロン検
出あるいは干渉スペクトルによる膜厚測定器あるいは原
子間マイクロスコピーAFM（Atomic Force Microscop
y）、走査型電子顕微鏡SEM等による表面形状観察装置を
配置する。
定設備（３）、例えばＸ線誘起蛍光分析によるボロン検
出あるいは干渉スペクトルによる膜厚測定器あるいは原
子間マイクロスコピーAFM（Atomic Force Microscop
y）、走査型電子顕微鏡SEM等による表面形状観察装置を
配置する。
この本発明装置を用いて半導体装置の製造工程に適用
する場合の本発明による連続処理方法の一例を、第２図
の工程図を参照して説明する。この例においては、被処
理体（６）が例えば第２図Ａに示すように、半導体基体
（71）例えばシリコンウエファ上に、第１の配線例えば
りんドープ多結晶シリコン層、Al金属等による配線（7
2）が、例えばその間隔及び厚さが0.6μｍ程度をもって
配列されて成る。そしてこれの上に、上層の第２配線を
施すものであるが、この場合に第２配線間に短絡が生じ
たり、段切れが生じることがないように、第１の配線
（72）上に表面が平坦な層間絶縁層を形成するものであ
る。
する場合の本発明による連続処理方法の一例を、第２図
の工程図を参照して説明する。この例においては、被処
理体（６）が例えば第２図Ａに示すように、半導体基体
（71）例えばシリコンウエファ上に、第１の配線例えば
りんドープ多結晶シリコン層、Al金属等による配線（7
2）が、例えばその間隔及び厚さが0.6μｍ程度をもって
配列されて成る。そしてこれの上に、上層の第２配線を
施すものであるが、この場合に第２配線間に短絡が生じ
たり、段切れが生じることがないように、第１の配線
（72）上に表面が平坦な層間絶縁層を形成するものであ
る。
この場合、先ず第２図Ｂに示すように、例えば第１図
で示す１の処理室（11）において有機系シラン例えばテ
トラエトキシシラン（TEOS）を用いてプラズマ分解によ
るCVDによってSiO2による第１の絶縁層（73）を1000Å
程度の厚さに形成する。このプラズマ分解によって得た
SiO2絶縁層（73）は下層の第１の配線（72）の存在によ
る凹凸表面の存在にも拘らず比較的良好なカバレイジす
なわち被覆性をもって被着できることが知られている。
また、このプラズマCVDによって形成したSiO2絶縁層（7
3）は、次に述べるO3−TEOS分解のSiO2絶縁膜がエッチ
ングが速いなどの信頼性に問題があることへの補償膜に
なっている。これの上にさらに他の２の処理室（12）に
おいてO3−TEOSによる熱分解CVDを行って第２図Ｃに示
すように例えば2000Åの厚さの第２のSiO2絶縁層（74）
を形成する。この膜は、先のプラズマ−TEOSによる絶縁
膜よりカバレイジがすぐれている。
で示す１の処理室（11）において有機系シラン例えばテ
トラエトキシシラン（TEOS）を用いてプラズマ分解によ
るCVDによってSiO2による第１の絶縁層（73）を1000Å
程度の厚さに形成する。このプラズマ分解によって得た
SiO2絶縁層（73）は下層の第１の配線（72）の存在によ
る凹凸表面の存在にも拘らず比較的良好なカバレイジす
なわち被覆性をもって被着できることが知られている。
また、このプラズマCVDによって形成したSiO2絶縁層（7
3）は、次に述べるO3−TEOS分解のSiO2絶縁膜がエッチ
ングが速いなどの信頼性に問題があることへの補償膜に
なっている。これの上にさらに他の２の処理室（12）に
おいてO3−TEOSによる熱分解CVDを行って第２図Ｃに示
すように例えば2000Åの厚さの第２のSiO2絶縁層（74）
を形成する。この膜は、先のプラズマ−TEOSによる絶縁
膜よりカバレイジがすぐれている。
その後、表面よりドライエッチングによる異方性エッ
チングを例えば第３の処理室（31）においてSiO2絶縁層
（74）の表面から例えば2000Åの厚さのエッチバックを
行って第２図Ｄに示すように、第１配線（72）の存在に
よる凹凸の側面にサイドウォール（75）を形成する。
チングを例えば第３の処理室（31）においてSiO2絶縁層
（74）の表面から例えば2000Åの厚さのエッチバックを
行って第２図Ｄに示すように、第１配線（72）の存在に
よる凹凸の側面にサイドウォール（75）を形成する。
その後、さらに第２図Ｅに示すように、例えば上述の
第１の処理室（11）においてプラズマ−TEOS及び第２の
処理室（12）においてO3−TEOSによって第３のSiO2絶縁
層（76）を3000Å程度の厚さに形成する。
第１の処理室（11）においてプラズマ−TEOS及び第２の
処理室（12）においてO3−TEOSによって第３のSiO2絶縁
層（76）を3000Å程度の厚さに形成する。
次に、例えば同様の第１の処理室（11）において送給
原料ガスを換えて例えばB2O3あるいはBSG（ボロンシリ
ケートガラス）を3000Å程度にCVDによって被着する。
この場合そのいわゆるセルフリフローによって第２図Ｆ
に示すようにその絶縁層（76）の表面の凹部が埋込まれ
てほぼ表面が平坦化された表面平坦化充填絶縁層（77）
が形成される。この場合B2O3等のような潮解性に富んだ
絶縁層であってもこれが外気にさらされることがない一
連の作業として形成されることによってその膜質を阻害
したり、半導体の特性を阻害することがない。
原料ガスを換えて例えばB2O3あるいはBSG（ボロンシリ
ケートガラス）を3000Å程度にCVDによって被着する。
この場合そのいわゆるセルフリフローによって第２図Ｆ
に示すようにその絶縁層（76）の表面の凹部が埋込まれ
てほぼ表面が平坦化された表面平坦化充填絶縁層（77）
が形成される。この場合B2O3等のような潮解性に富んだ
絶縁層であってもこれが外気にさらされることがない一
連の作業として形成されることによってその膜質を阻害
したり、半導体の特性を阻害することがない。
さらに、第２図Ｇに示すようにB2O3等の表面平坦化充
填絶縁層（77）を表面から3000Å程度の厚さに全面的に
例えば第３の処理室（13）による反応性イオンエッチン
グ処理室において例えばNF3を用いた高速エッチングを
行って表面の平坦化をはかる。
填絶縁層（77）を表面から3000Å程度の厚さに全面的に
例えば第３の処理室（13）による反応性イオンエッチン
グ処理室において例えばNF3を用いた高速エッチングを
行って表面の平坦化をはかる。
その後、第２図Ｈに示すようにSiO2絶縁層（72）とB2
O3等の充填絶縁層（77）の各層に対して等速性のエッチ
ング性を有するCHF3＋O2による反応性イオンエッチング
によって6000Å程度の厚さに渡るエッチバックを行う。
このようにして例えばB2O3等の潮解性を有する充填絶縁
層（77）を全部除去すると共にその表面の平坦化をはか
る。
O3等の充填絶縁層（77）の各層に対して等速性のエッチ
ング性を有するCHF3＋O2による反応性イオンエッチング
によって6000Å程度の厚さに渡るエッチバックを行う。
このようにして例えばB2O3等の潮解性を有する充填絶縁
層（77）を全部除去すると共にその表面の平坦化をはか
る。
その後、第２図Ｉに示すように例えばりんガラスPSG
を4000Åの厚さに全面的に例えば前述の処理室（11）に
おいてその供給ガスを変えることによってプラズマCVD
によってデポジットして絶縁層（78）を形成し、絶縁層
（73）（74）（76）（78）からなる表面が平坦化された
層間絶縁層（79）を形成する。
を4000Åの厚さに全面的に例えば前述の処理室（11）に
おいてその供給ガスを変えることによってプラズマCVD
によってデポジットして絶縁層（78）を形成し、絶縁層
（73）（74）（76）（78）からなる表面が平坦化された
層間絶縁層（79）を形成する。
このように各処理室（11）〜（13）を有する連続処理
装置によって表面平坦化がされた層間絶縁層（79）を得
るものであり、このようにして得た表面が平坦な層間絶
縁層（79）上に上層の例えばAl配線等の第２の配線（8
0）を形成する。
装置によって表面平坦化がされた層間絶縁層（79）を得
るものであり、このようにして得た表面が平坦な層間絶
縁層（79）上に上層の例えばAl配線等の第２の配線（8
0）を形成する。
このようにして層間絶縁層（79）によって上層の第２
及び下層第１の配線（80）及び（72）が電気的に絶縁さ
れてかつ上層の配線（80）が平坦な絶縁層上に形成され
ることによって段切れ等の発生がないように形成される
ことを目的とする半導体装置を得る。
及び下層第１の配線（80）及び（72）が電気的に絶縁さ
れてかつ上層の配線（80）が平坦な絶縁層上に形成され
ることによって段切れ等の発生がないように形成される
ことを目的とする半導体装置を得る。
このような工程において特に本発明においては、第１
図で説明した連続処理装置におけるハンドリングロボッ
ト（７）によって例えば予備室（５）からダミーウェフ
ァ（61）を持ち来たして、例えば第２図で説明した目的
とする半導体装置を得るためのウェファ（６）に対して
行った第２のSiO2絶縁層（74）の形成及びそのエッチン
グを行った第２図Ｃ及びＤの作業を第２の処理室（12）
及び第３の処理室（13）で行って後、測定室（1n）にこ
れを持ち来たしその膜厚を測定する。さらに同様のダミ
ーウェファ（61）を第２図Ｅ及びＦで説明したと同様の
工程を経て後、測定室（1n）で例えばボロンの濃度測定
と、厚さ測定を行って所要の絶縁層が形成されているか
否かを確認し、さらに同様に第２図G,Hの作業と同様の
作業をダミーで行って後に測定室（1n）に持ち来たして
例えば成分分析測定器によってボロンが存在しないかす
なわちボロン層が確実に除去されているかを検知する。
図で説明した連続処理装置におけるハンドリングロボッ
ト（７）によって例えば予備室（５）からダミーウェフ
ァ（61）を持ち来たして、例えば第２図で説明した目的
とする半導体装置を得るためのウェファ（６）に対して
行った第２のSiO2絶縁層（74）の形成及びそのエッチン
グを行った第２図Ｃ及びＤの作業を第２の処理室（12）
及び第３の処理室（13）で行って後、測定室（1n）にこ
れを持ち来たしその膜厚を測定する。さらに同様のダミ
ーウェファ（61）を第２図Ｅ及びＦで説明したと同様の
工程を経て後、測定室（1n）で例えばボロンの濃度測定
と、厚さ測定を行って所要の絶縁層が形成されているか
否かを確認し、さらに同様に第２図G,Hの作業と同様の
作業をダミーで行って後に測定室（1n）に持ち来たして
例えば成分分析測定器によってボロンが存在しないかす
なわちボロン層が確実に除去されているかを検知する。
上述したように例えばダミーウエファ（61）を用いて
所要の処理工程を経て後、測定室（1n）でそれぞれの処
理が良好に行なわれているかあるいは許容範囲内で行な
われているかなどの測定を行えば各処理が正常に働いて
いるか、あるいは設計通りの処理がなされているかどう
かのチェックと検出を行なうことができる。したがっ
て、これに基いて各処理の条件の補正、制御を正確に行
なうことができる。
所要の処理工程を経て後、測定室（1n）でそれぞれの処
理が良好に行なわれているかあるいは許容範囲内で行な
われているかなどの測定を行えば各処理が正常に働いて
いるか、あるいは設計通りの処理がなされているかどう
かのチェックと検出を行なうことができる。したがっ
て、これに基いて各処理の条件の補正、制御を正確に行
なうことができる。
尚、上述した例においては、ダミーウェファの測定を
行なうようにした場合であるが、実際に最終的に得る半
導体装置の製造に用いるウェファについて各測定を行な
うこともできる。
行なうようにした場合であるが、実際に最終的に得る半
導体装置の製造に用いるウェファについて各測定を行な
うこともできる。
また、上述した例では、層間絶縁膜を形成する場合に
本発明を適用した場合であるが、その他各種半導体装置
の製造工程に本発明を適用することができる。
本発明を適用した場合であるが、その他各種半導体装置
の製造工程に本発明を適用することができる。
上述の本発明装置によれば、複数の処理室の少なくと
も１つに測定室を設けるようにしたことによって各処
理、あるいは一部の処理を経過した後の被処理体、すな
わち半導体ウエファについて、あるいはこれと同一の処
理工程を採らしめた別のいわゆるダミーのウエファにつ
いて、その処理工程の例えば途中においてその処理状態
を判知することができるのでその処理に何らかの不都合
が生じた場合に、この処理の条件補正など必要な手だて
を行なうなどその処理の制御、管理等を適宜行なうこと
ができるので目的とする特性を有する半導体装置を歩留
りよく得ることができる。
も１つに測定室を設けるようにしたことによって各処
理、あるいは一部の処理を経過した後の被処理体、すな
わち半導体ウエファについて、あるいはこれと同一の処
理工程を採らしめた別のいわゆるダミーのウエファにつ
いて、その処理工程の例えば途中においてその処理状態
を判知することができるのでその処理に何らかの不都合
が生じた場合に、この処理の条件補正など必要な手だて
を行なうなどその処理の制御、管理等を適宜行なうこと
ができるので目的とする特性を有する半導体装置を歩留
りよく得ることができる。
また、本発明方法によれば、上述の測定で、或る処理
作業で決定的な不都合を生じていることが判知した場合
においてはその処理を中断することによって爾後の無駄
な処理を排除して運転コストの低廉化をはかることがで
きる。
作業で決定的な不都合を生じていることが判知した場合
においてはその処理を中断することによって爾後の無駄
な処理を排除して運転コストの低廉化をはかることがで
きる。
第１図は本発明による連続処理装置の一例の略線的構成
図、第２図はこの装置を適用する半導体装置の製造工程
の一例の工程図である。 （11）（12）‥‥は処理室、（1n）は測定室、（４）は
ロードロック室、（７）はハンドリングロボット、
（21）（22）‥‥（52）はゲートバルブである。
図、第２図はこの装置を適用する半導体装置の製造工程
の一例の工程図である。 （11）（12）‥‥は処理室、（1n）は測定室、（４）は
ロードロック室、（７）はハンドリングロボット、
（21）（22）‥‥（52）はゲートバルブである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/205 Ｈ０１Ｌ 21/205 21/66 21/66 Ｇ
Claims (2)
- 【請求項１】少なくとも３つ以上の処理室が、それぞれ
ゲートバルブを介して共通の１つのロードロック室に接
続されて成り、 上記処理室の少なくとも１つの処理室が測定室であり、
少なくとも他の２つ以上の処理室が非測定の処理室であ
ることを特徴とする連続処理装置。 - 【請求項２】少なくとも３つ以上の処理室に対してそれ
ぞれゲートバルブを介して共通に設けられた１つのロー
ドロック室から被処理体を大気に曝すことなく任意の処
理室で上記被処理体に対する処理を行う複数の処理工程
を有する被処理体の連続処理方法であって、 上記共通の１つのロードロック室を介して上記被処理体
を大気に曝すことなく上記被処理体に対する処理を行う
処理室以外に上記処理室において、上記処理工程の処理
状態を判知する測定工程を行うことを特徴とする連続処
理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08431390A JP3271140B2 (ja) | 1990-03-30 | 1990-03-30 | 連続処理装置および連続処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08431390A JP3271140B2 (ja) | 1990-03-30 | 1990-03-30 | 連続処理装置および連続処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283618A JPH03283618A (ja) | 1991-12-13 |
| JP3271140B2 true JP3271140B2 (ja) | 2002-04-02 |
Family
ID=13827019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08431390A Expired - Fee Related JP3271140B2 (ja) | 1990-03-30 | 1990-03-30 | 連続処理装置および連続処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271140B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69404778T2 (de) * | 1993-07-16 | 1997-12-18 | Semiconductor Systems Inc | Thermische Behandlungsmodul für Beschichtungs/Entwicklungseinrichtung für Substrat |
| JPH07245332A (ja) * | 1994-03-04 | 1995-09-19 | Hitachi Ltd | 半導体製造装置および半導体装置の製造方法ならびに半導体装置 |
| DE4408947C2 (de) * | 1994-03-16 | 1997-03-13 | Balzers Hochvakuum | Vakuumbehandlungsanlage |
| JP4514942B2 (ja) * | 2000-12-07 | 2010-07-28 | 株式会社アルバック | 成膜装置 |
-
1990
- 1990-03-30 JP JP08431390A patent/JP3271140B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03283618A (ja) | 1991-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7157351B2 (en) | Ozone vapor clean method | |
| US8492287B2 (en) | Substrate processing method | |
| US5770263A (en) | Method for in situ removal of particulate residues resulting from hydrofluoric acid cleaning treatments | |
| EP1883104A1 (en) | Method for manufacturing bonded SOI wafer and bonded SOI wafer manufactured thereby | |
| JP4003846B2 (ja) | 半導体装置のキャパシタ製造方法 | |
| TW201622029A (zh) | 半導體裝置之製造方法、以及表面覆膜之形成方法及形成裝置 | |
| US7384486B2 (en) | Chamber cleaning method | |
| JP3271140B2 (ja) | 連続処理装置および連続処理方法 | |
| US6927110B2 (en) | Method of manufacturing a semiconductor device | |
| US20090212794A1 (en) | Test key for semiconductor structure | |
| US6251693B1 (en) | Semiconductor processing methods and semiconductor defect detection methods | |
| EP0731501A1 (en) | Method for plasma etching an oxide/polycide structure | |
| JP2023017734A (ja) | ベベル処理のための統合湿式洗浄 | |
| US20020013056A1 (en) | Method to calibrate the wafer transfer for oxide etcher (with clamp) | |
| US6124218A (en) | Method for cleaning wafer surface and a method for forming thin oxide layers | |
| US7786005B2 (en) | Method for manufacturing semiconductor device to form a via hole | |
| WO1996027899A1 (en) | Method for plasma etching an oxide/polycide structure | |
| US20050211375A1 (en) | Method of manufacturing a semiconductor device | |
| TW202245989A (zh) | 用於處理基板之方法及設備 | |
| US6060393A (en) | Deposition control of stop layer and dielectric layer for use in the formation of local interconnects | |
| KR100303918B1 (ko) | 반도체커패시터제조설비및이를이용한반도체커패시터제조방법 | |
| US7547646B2 (en) | Trench capacitor structure and process for applying a covering layer and a mask for trench etching processes in semiconductor substrates | |
| JP3327994B2 (ja) | 半導体装置の製造方法 | |
| US12444589B2 (en) | Operation method of etching apparatus and method of manufacturing semiconductor device using the same | |
| JP2001217198A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |