JP3272033B2 - 張り付け機能付きシフタ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、固定小数点数値で演算
が実行される装置（特に、ディジタル・シグナル・プロ
セッサ）に内蔵される形で使用される張り付け機能付き
シフタ回路に関するものである。

【０００２】

【従来の技術】近年、ディジタル信号処理技術の発展に
伴い、固定小数点数値で演算処理を実行するディジタル
・シグナル・プロセッサ（以下、ＤＳＰと呼ぶ）が多用
されている。ＤＳＰは信号を離散的な数値として処理す
るため、複雑な演算が簡単に実現できる。

【０００３】前記ＤＳＰには、内部数値表現を仮数部お
よび指数部の２つの部分で行う浮動小数点演算型ＤＳＰ
と、内部数値表現を仮数部のみで行う固定小数点演算型
ＤＳＰとがある。ここに、浮動小数点演算型ＤＳＰは、
固定小数点演算型ＤＳＰと比較して、表現可能な数値範
囲が広く高性能であるが、その反面、大型で高価であ
り、しかも消費電力も大きい。このため、大量に使用さ
れる分野では、固定小数点演算型ＤＳＰを使用すること
が一般的であり、特に、大きさや消費電力が問題となる
携帯電話等には、固定小数点演算型ＤＳＰが使用されて
いる。

【０００４】しかし、固定小数点演算型ＤＳＰは、本来
は仮数部および指数部で表現されるべき数値を仮数部の
みで表現しているため、使用変数毎に小数点位置を決定
しておいて、演算の際に数値の小数点位置合わせを行う
必要があり、この演算の際の数値の小数点位置合わせの
ためにシフタ回路を内蔵した構成とされている。

【０００５】例えば、数値Ａの小数点位置が最上位ビッ
トから５ビット目に有り、数値Ｂの小数点位置が最上位
ビットから７ビット目にあるとき、Ａ＋Ｂの演算を行う
ためには、前記シフタ回路によってＡを２ビット右にシ
フトしてから、Ｂとの加算処理を実行する。

【０００６】この様に、シフタ回路の入力データビット
幅と出力データビット幅とが等しい場合、入力データ最
上位の符号ビットと出力データ最上位の符号ビットとの
比較で、オーバーフローの検出および張り付けは簡単で
ある。なお、ＤＳＰにおけるオーバーフローの検出動作
や張り付け動作は、次に示す文献に詳述されている。 文献：ADSP-2100 User's Manual analog devices社

【０００７】

【発明が解決しようとする課題】ところで、固定小数点
演算型ＤＳＰでは、使用変数毎に小数点位置を決定して
いるため、精度を考えて演算は大きなビット幅で実行
し、メモリに転送する時に前記シフタ回路によって大き
なビット幅の内から必要な部分のみを選択する方法を取
っている。

【０００８】具体例を挙げて説明する。今、１６ビット
の数値 0000 1010 1111 1010 : ２８１０（１０進数表現） をシフタ回路の入力データとして、シフタ回路では、こ
の入力データの最上位ビットより数えて５ビット目以降
の８ビットを選択する場合を考える。

【０００９】張り付けが行われないと、出力データは、 1010 1111 : −８１（１０進数表現） となり、数値的な誤差以外に正負の反転が発生してしま
う。

【００１０】同様の処理の際に、張り付けがなされる
と、出力データは、 0111 1111 : １２７（１０進数表現） となり、本来の数値‘１７５’に近い数となり、また、
正負の反転といった不都合が発生しない。

【００１１】即ち、大きなビット幅の内から必要な部分
のみ選択する処理の場合では、張り付け処理が適正にな
されないと正負の反転が発生し、この正負の反転は、数
値に誤差を含む以上に結果的に大きなエラー発生の原因
となる。この事からも固定小数点演算型ＤＳＰのシフタ
回路が張り付け機能を持つ事には重要な意義がある。し
かし、大きなビット幅の内から必要な部分のみ選択する
処理の場合では、シフタ回路の入力データビット幅が出
力データビット幅と比較して大きいため、出力データの
オーバーフローの検出や張り付けが難しく、張り付け処
理をハードウェアで実現しようとすると、シフタ回路の
構成が繁雑化し、ハードウェア量の大幅な追加による高
コスト化や回路の大型化といった不都合の発生が懸念さ
れていた。

【００１２】そこで、固定小数点演算型ＤＳＰに内蔵さ
れる従来のシフタ回路の場合では、前記張り付け機能を
ソフトウェアで得るようにしていた。しかし、ソフトウ
ェアによって張り付け機能を補う場合では、処理速度が
犠牲にされるという問題があった。

【００１３】本発明は前記事情に鑑みてなされたもの
で、張り付け処理をハードウェアで実現するため処理を
高速化することができ、しかも、前記張り付け処理を実
行するための回路構成が簡単で、ハードウェア量の増加
による大型化を防止することもでき、固定小数点演算型
ＤＳＰ等への内蔵に適した張り付け機能付きシフタ回路
を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明に係る張り付け機
能付きシフタ回路は、指定されたシフト量に基づいて入
力データのビット列に対してシフト処理するシフタ回路
の他に、入力データを示すビット列に対してオーバーフ
ローが発生するビット位置を示したビット列を出力する
オーバーフロー検出回路と、前記オーバーフロー検出回
路の出力するビット列から前記シフタ回路のシフト量に
対応するビット位置のデータを選択する第１の選択回路
と、前記入力データに基づいて張り付けに使用する張り
付けビット列を動的に生成し、前記第１の選択回路の選
択結果に応じて、前記シフタ回路が出力するビット列ま
たは当該張り付けビット列のいずれかを選択して出力す
る第２の選択回路とを備える。

【００１５】そして、前記オーバーフロー検出回路は、
前記入力データを示すビット列上のビット反転位置を検
出する排他的論理和回路と、この排他的論理和回路の検
出したビット反転を下位ビット側に伝搬させる論理和回
路とを備えた構成とする。

【００１６】

【作用】本発明に係る張り付け機能付きシフタ回路で
は、オーバーフロー検出回路，第１の選択回路，論理積
回路，第２の選択回路等のハードウェアで張り付け処理
を実現するため、処理を高速化することができる。

【００１７】しかも、前記オーバーフロー検出回路，第
１の選択回路，論理積回路，第２の選択回路等の回路を
得るために基本回路であるシフタ回路に追加しなければ
ならないハードウェア量は、出力データのビット幅１ビ
ット当りに、排他的論理和回路，論理和回路，出力デー
タのビット幅と等しい入力数の入力セレクタ、２入力セ
レクタ等で済み、前記張り付け処理を実現するための回
路構成が簡単であるとともに、必要なハードウェア量が
極めて少なく、ハードウェア量の増加による大型化を防
止することもでき、固定小数点演算型ＤＳＰ等への内蔵
に適した張り付け機能付きシフタ回路を提供することが
可能になる。

【００１８】また、オーバーフロー検出回路や第２の選
択回路は、図２および図３に示すように、整然とした規
則的な回路構成にすることができるため、ＬＳＩ化も容
易であり、ＬＳＩ化によって固定小数点演算型ＤＳＰの
内蔵に適したコンパクト化を一層促進することも期待で
きる。

【００１９】

【実施例】図１は、本発明に係る張り付け機能付きシフ
タ回路の一実施例のブロック図である。この一実施例の
張り付け機能付きシフタ回路は、シフト処理すべきデー
タを受け付けるデータ入力端子１と、該データ入力端子
１に入力したデータを受け取ってオーバーフローがどの
ビットから発生するかを検出するためのオーバーフロー
検出回路２と、シフト量を指定するためのシフト量入力
端子３と、前記データ入力端子１に入力されたデータを
受け付けて前記シフト量入力端子３から指定されたシフ
ト量に基づいてシフト処理するシフタ回路４と、前記オ
ーバーフロー検出回路２の出力の内から１ビットの情報
を選択出力する第１の選択回路５と、張り付け機能を使
用するか否かを決定する張り付け指示信号入力部６と、
この張り付け指示信号入力部６の信号と前記第１の選択
回路５の出力信号とを論理積する論理積回路７と、この
論理積回路７の出力に応じてシフタ値および張り付け値
のいずれかを選択出力する第２の選択回路８と、この第
２の選択回路８によって選択されたデータを他の回路に
送出するための出力端子９とで構成されている。

【００２０】前記オーバーフロー検出回路２は、図２に
示すように、前記データ入力端子１からのｎビットの入
力データに対して各ビットのデータを抽出する入力部２
０と、この入力部２０で抽出された各ビットのデータに
対して隣接する２ビットのデータを入力として前記入力
データを示すビット列上のビット反転位置を検出する排
他的論理和回路２１と、この排他的論理和回路２１の検
出したビット反転を下位ビット側に伝搬させる論理和回
路２２と、これらの論理和回路２２の出力をオーバーフ
ローが発生するビット位置を示したビット列として出力
する出力部２４とを具備した構成で、前記出力部２４の
データが前記第１の選択回路５に出力される。このオー
バーフロー検出回路２が出力部２４に出力したビット列
では、オーバーフローが発生するビット位置の値が
‘１’となる。

【００２１】前記シフタ回路４は、指定されたシフト量
に従って入力データをシフト処理する一般的なものであ
る。張り付け機能をソフトウェアによって得る従来のシ
フタ回路は、ハードウェア的には、このシフタ回路４
と、データ入力端子１と、シフト量入力端子３とで構成
されていた。

【００２２】前記第１の選択回路５は、オーバーフロー
検出回路２の出力と前記シフト量入力端子３で指定され
たシフト量とを入力として、前記オーバーフロー検出回
路２の出力部２４の出力データの内から指定のシフト量
に対応した１ビットの情報（即ち、オーバーフローが発
生しているか否かを示すビット値）を選択出力するもの
で、前記シフタ回路４の１ビット分と同じ回路構成（即
ち、出力データのビット幅と等しい入力セレクタ）とさ
れている。

【００２３】前記張り付け指示信号入力部６は、張り付
け機能を使用するか否かを示す信号の入力部で、入力信
号が‘１’の場合は「張り付け機能を使用する」ことを
意味し、‘０’の場合は「張り付け機能を使用しない」
ことを意味する。

【００２４】前記第２の選択回路８は、図３に示すよう
に、前記シフタ回路４の出力データ（即ち、シフタ値）
が入力される第１入力部８１と、データ入力端子１に入
力したデータの最上位ビット（即ち、張り付け値）が入
力する第２入力部８２と、前記論理積回路７の出力を受
ける第３入力部８３と、前記第３入力部８３への入力
（即ち、論理積回路７の出力）を制御信号として第１入
力部８１への入力信号または第２入力部８２への入力信
号のいずれかを選択出力する２入力セレクタ（即ち、２
in１セレクタ）８４と、この２入力セレクタ８４の出力
信号を前記出力端子９に送出する出力部８５とを具備し
た構成とされている。

【００２５】なお、前記２入力セレクタ８４は、論理積
回路７の出力が‘１’ならば第２入力部８２に入力した
信号（即ち、最上位ビットの信号で張り付け値）を、論
理積回路７の出力が‘０’ならば第１入力部８１に入力
した信号（即ち、シフタ回路４の出力するシフタ値）を
出力する。また、第２入力部８２への入力信号は、２番
目以降の２入力セレクタ８４に対してはインバータ８６
によって反転入力されている。

【００２６】以上の一実施例において、オーバーフロー
を検出して張り付けを行う場合の一連の動作について、
図１に基づいて、説明する。

【００２７】まず、データ入力端子１にデータが入力す
ると、オーバーフロー検出回路２が、シフタ回路４がど
の位置からデータを選ぶとオーバーフローが発生するか
を計算する。図２の回路の場合、オーバーフローが発生
するビット位置が‘１’のビット列を出力する。そし
て、オーバーフロー検出回路２による各ビットの出力の
内、指示されたシフト量に対応するビット位置のデータ
が第１の選択回路５によって選択されて論理積回路７へ
出力される。この第１の選択回路５からの出力が１の場
合は、オーバーフローが発生することを意味している。

【００２８】一方、シフタ回路４では、従来と同様に、
データ入力端子１への入力データに対してシフト処理
し、処理後のシフト値を第２の選択回路８へ出力する。

【００２９】前記論理積回路７は、前記第１の選択回路
５の出力と前記張り付け指示信号入力部６の入力信号と
に応じた信号を第２の選択回路８に出力する。この論理
積回路７の出力信号は、前記第１の選択回路５の出力が
‘１’で、かつ張り付け指示信号入力部６の信号が張り
付けを指示する‘１’の時（即ち、オーバーフローが検
出され、かつ張り付け処理が指示されている場合）に限
って‘１’となる。

【００３０】前記第２の選択回路８は、論理積回路７の
出力を制御信号としてシフタ回路４が出力したシフタ値
または入力データからの張り付け値のいずれかを選択し
て出力端子９に出力する。論理積回路７の出力が‘１’
の場合は、前記第２の選択回路８は張り付け値を選択す
る。

【００３１】以上に詳述したように、本発明の一実施例
の張り付け機能付きシフタ回路では、オーバーフロー検
出回路２，第１の選択回路５，論理積回路７，第２の選
択回路８等のハードウェアで張り付け処理を実現するた
め、処理を高速化することができる。

【００３２】しかも、前記オーバーフロー検出回路２，
第１の選択回路５，論理積回路７，第２の選択回路８等
の回路を得るためにシフタ回路４に追加しなければなら
ないハードウェア量は、出力データのビット幅１ビット
当りに、排他的論理和回路，論理和回路，出力データの
ビット幅と等しい入力数の入力セレクタ、２入力セレク
タ等で済み、前記張り付け処理を実現するための回路構
成が簡単であるとともに、必要なハードウェア量が極め
て少なく、ハードウェア量の増加による大型化を防止す
ることもでき、固定小数点演算型ＤＳＰ等への内蔵に適
した張り付け機能付きシフタ回路を提供することが可能
になる。

【００３３】また、図２，図３に示したように、オーバ
ーフロー検出回路２や第２の選択回路８が整然とした規
則的な回路構成となっているため、ＬＳＩ化も容易であ
り、ＬＳＩ化によって固定小数点演算型ＤＳＰの内蔵に
適したコンパクト化を促進することも期待できる。

【００３４】

【発明の効果】以上の説明から明らかなように、本発明
に係る張り付け機能付きシフタ回路では、オーバーフロ
ー検出回路，第１の選択回路，論理積回路，第２の選択
回路等のハードウェアで張り付け処理を実現するため、
処理を高速化することができる。

【００３５】しかも、前記オーバーフロー検出回路，第
１の選択回路，論理積回路，第２の選択回路等の回路を
得るために基本回路であるシフタ回路に追加しなければ
ならないハードウェア量は、出力データのビット幅１ビ
ット当りに、排他的論理和回路，論理和回路，出力デー
タのビット幅と等しい入力数の入力セレクタ、２入力セ
レクタ等で済み、前記張り付け処理を実現するための回
路構成が簡単であるとともに、必要なハードウェア量が
極めて少なく、ハードウェア量の増加による大型化を防
止することもでき、固定小数点演算型ＤＳＰ等への内蔵
に適した張り付け機能付きシフタ回路を提供することが
可能になる。

【００３６】また、オーバーフロー検出回路や第２の選
択回路は、図２および図３に示すように、整然とした規
則的な回路構成にすることができるため、ＬＳＩ化も容
易であり、ＬＳＩ化によって固定小数点演算型ＤＳＰの
内蔵に適したコンパクト化を一層促進することも期待で
きる。

【図面の簡単な説明】

【図１】本発明に係る張り付け機能付きシフタ回路の一
実施例のブロック図である。

【図２】本発明の一実施例のオーバーフロー検出回路の
構成図である。

【図３】本発明の一実施例における第２の選択回路の構
成図である。

【符号の説明】

１ データ入力端子 ２ オーバーフロー検出回路 ３ シフト量入力端子 ４ シフタ回路 ５ 第１の選択回路 ６ 張り付け指示信号入力部 ７ 論理積回路 ８ 第２の選択回路 ９ 出力端子 ２０ 入力部 ２１ 排他的論理和回路 ２２ 論理和回路 ２４ 出力部 ８１ 第１入力部 ８２ 第２入力部 ８３ 第３入力部 ８４ ２入力セレクタ ８５ 出力部 ８６ インバータ

フロントページの続き (56)参考文献 特開 平４−76621（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 5/01 G06F 7/00 G06F 7/38

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 指定されたシフト量に基づいて入力デー
   タのビット列に対してシフト処理するシフタ回路の他
   に、 前記入力データを示すビット列上のビット反転位置を検
   出する排他的論理和回路と、この排他的論理和回路の検
   出したビット反転を下位ビット側に伝搬させる論理和回
   路とを備えて、オーバーフローが発生するビット位置を
   示したビット列を出力するオーバーフロー検出回路と、 前記オーバーフロー検出回路の出力するビット列から前
   記シフタ回路のシフト量に対応するビット位置のデータ
   を選択する第１の選択回路と、前記入力データに基づいて張り付けに使用する張り付け
   ビット列を動的に生成し、前記第１の選択回路の選択結
   果に応じて、前記シフタ回路が出力するビット列または
   当該張り付けビット列のいずれかを選択して 出力する第
   ２の選択回路とを備えたことを特徴とする張り付け機能
   付きシフタ回路。