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JP3285280B2 - Buck-boost chopper circuit - Google Patents
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JP3285280B2 - Buck-boost chopper circuit - Google Patents

Buck-boost chopper circuit

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JP3285280B2
JP3285280B2 JP21425594A JP21425594A JP3285280B2 JP 3285280 B2 JP3285280 B2 JP 3285280B2 JP 21425594 A JP21425594 A JP 21425594A JP 21425594 A JP21425594 A JP 21425594A JP 3285280 B2 JP3285280 B2 JP 3285280B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、入力電圧が高いときに
降圧し、低いときに昇圧して出力電圧を安定化する非絶
縁の改良された昇降圧チョッパ回路に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improved non-isolated step-up / step-down chopper circuit which steps down when the input voltage is high and boosts when the input voltage is low to stabilize the output voltage.

【0002】[0002]

【従来の技術】昇降圧チョッパ回路は、入力電圧が出力
電圧より低く変動した場合には昇圧し、逆に入力電圧が
出力電圧より高く変動した場合には降圧して、出力電圧
を常に一定に制御するもので、従来から知られている。
2. Description of the Related Art A step-up / step-down chopper circuit boosts a voltage when an input voltage fluctuates lower than an output voltage, and conversely lowers a voltage when an input voltage fluctuates higher than an output voltage to keep the output voltage constant. It controls and is conventionally known.

【0003】この昇降圧チョッパ回路の基本回路は、図
7に示されるように、降圧用スイッチ素子14、昇圧用
スイッチ素子15、転流ダイオード16、出力ダイオー
ド17で構成され、また、この昇降圧チョッパ回路は、
昇圧と降圧をともに行うものであるが、1個のインダク
タンス素子18で共用している。また、+入力端子10
と−入力端子11との間には入力側バイパスコンデンサ
19が、+出力端子12と−出力端子13との間には出
力側バイパスコンデンサ20が挿入されている。
The basic circuit of this step-up / step-down chopper circuit is comprised of a step-down switch element 14, a step-up switch element 15, a commutation diode 16, and an output diode 17, as shown in FIG. The chopper circuit is
The step-up and step-down are both performed, but are shared by one inductance element 18. Also, the + input terminal 10
An input-side bypass capacitor 19 is inserted between the positive and negative input terminals 11, and an output-side bypass capacitor 20 is inserted between the positive and negative output terminals 12 and 13.

【0004】入力電圧が出力電圧より低いときの昇圧チ
ョッパ回路としての動作は、降圧用スイッチ素子14と
昇圧用スイッチ素子15が同時にオンする時間(制御信
号のパルス幅)を長くしてi1のように流れる電流によ
り、インダクタンス素子18を励磁し、蓄積エネルギー
を大きくし、オフ時にi2のように流れる電流により、
転流ダイオード16で転流して出力ダイオード17を介
して入力電圧より高い出力電圧を得る。
When the input voltage is lower than the output voltage, the operation as a boost chopper circuit is performed by increasing the time (pulse width of the control signal) in which the step-down switch element 14 and the step-up switch element 15 are simultaneously turned on, as indicated by i1. To excite the inductance element 18 to increase the stored energy.
An output voltage higher than the input voltage is obtained through the output diode 17 via the commutation diode 16.

【0005】入力電圧が出力電圧より高いときの降圧チ
ョッパ回路としての動作は、降圧用スイッチ素子14と
昇圧用スイッチ素子15が同時にオンする時間(制御信
号のパルス幅)を短くしてi1のように流れる電流によ
り、インダクタンス素子18を励磁し、蓄積エネルギー
を小さくし、オフ時にi2のように流れる電流により、
転流ダイオード16で転流して出力ダイオード17を介
して入力電圧より低い出力電圧を得る。
When the input voltage is higher than the output voltage, the operation as a step-down chopper circuit is performed by shortening the time during which the step-down switch element 14 and the step-up switch element 15 are simultaneously turned on (pulse width of the control signal) as indicated by i1. To excite the inductance element 18 to reduce the stored energy.
The current is commutated by the commutation diode 16 and an output voltage lower than the input voltage is obtained via the output diode 17.

【0006】以上のような昇降圧チョッパ回路における
降圧用スイッチ素子14と昇圧用スイッチ素子15の従
来のドライブ回路32を図8により説明する。この回路
において、入力電圧の変動に対応した制御信号が、制御
信号入力端子23からPWM用IC21に入力すると、
出力トランジスタ22のオン、オフ、すなわちパルス幅
が制御される。このパルス幅制御信号は、ドライブ回路
32を介して降圧用スイッチ素子14と昇圧用スイッチ
素子15を開閉制御するが、このとき、降圧用スイッチ
素子14は、逆バイアス抵抗24、ゲート電流制限用抵
抗25を介して開閉制御されるが、昇圧用スイッチ素子
15は、抵抗29、ダイオード31、抵抗28、ゲート
電流制限用抵抗26、逆バイアス抵抗27の他に、特に
バッファ用トランジスタ30を介して開閉制御される。
A conventional drive circuit 32 for the step-down switch element 14 and the step-up switch element 15 in the above-described step-up / step-down chopper circuit will be described with reference to FIG. In this circuit, when a control signal corresponding to the fluctuation of the input voltage is input to the PWM IC 21 from the control signal input terminal 23,
ON / OFF of the output transistor 22, that is, the pulse width is controlled. The pulse width control signal controls the opening and closing of the step-down switch element 14 and the step-up switch element 15 via the drive circuit 32. At this time, the step-down switch element 14 includes a reverse bias resistor 24 and a gate current limiting resistor. The boosting switch element 15 is opened and closed via a resistor 29, a diode 31, a resistor 28, a gate current limiting resistor 26, and a reverse bias resistor 27, in particular, via a buffer transistor 30. Controlled.

【0007】すなわち、出力トランジスタ22がオンす
ると、降圧用スイッチ素子14のゲートには、直接的に
ゲート信号が送られる。ところが、昇圧用スイッチ素子
15のゲートには、バッファ用トランジスタ30で増幅
したゲート信号が送られる。
That is, when the output transistor 22 is turned on, a gate signal is directly sent to the gate of the step-down switch element 14. However, the gate signal amplified by the buffer transistor 30 is sent to the gate of the boost switch element 15.

【0008】[0008]

【発明が解決しようとする課題】一般的に昇降圧チョッ
パ回路における降圧用スイッチ素子14と昇圧用スイッ
チ素子15は、それぞれ入力電源の+にフローティング
されたり、入力電源の−に接地されているので、駆動の
し易さから、それぞれP−chとN−chのMOS−F
ETが用いられる。このため、ゲート構造の違いによる
スイッチング時間の微妙な差がある。しかし、これより
も、主として図8におけるドライブ回路32のバッファ
用トランジスタ30の蓄積時間などに起因する昇圧用ス
イッチ素子15のオフするタイミングの遅れが発生す
る。
In general, the step-down switch element 14 and the step-up switch element 15 in the step-up / step-down chopper circuit are respectively floating at + of the input power source or grounded at-of the input power source. , P-ch and N-ch MOS-Fs for ease of driving.
ET is used. For this reason, there is a subtle difference in the switching time due to the difference in the gate structure. However, a delay in the timing of turning off the boosting switch element 15 occurs mainly due to the accumulation time of the buffer transistor 30 of the drive circuit 32 in FIG. 8.

【0009】ところで、図8に示す従来回路において、
降圧用スイッチ素子14、昇圧用スイッチ素子15がオ
フするタイミングが同時でなく、昇圧用スイッチ素子1
5に遅れが生じると、降圧用スイッチ素子14と昇圧用
スイッチ素子15のオン時にインダクタンス素子18を
励磁し蓄積したエネルギーが昇圧用スイッチ素子15の
短絡によりi3のように流れる電流により、損失となっ
てしまう。
By the way, in the conventional circuit shown in FIG.
The timing at which the step-down switch element 14 and the step-up switch element 15 are turned off is not simultaneous, and the step-up switch element 1
When the step-up switch element 15 is delayed, the energy accumulated when the step-down switch element 14 and the step-up switch element 15 are turned on is excited by the inductance element 18 and becomes a loss due to a current flowing as i3 due to the short-circuit of the step-up switch element 15. Would.

【0010】さらに詳しくは、図5において、(a)に
示す降圧用スイッチ素子14のオフのタイミングより
も、(b)に示す昇圧用スイッチ素子15のオフのタイ
ミングが遅く、遅延時間tを発生すると、この遅延時間
tの間、インダクタンス素子18のエネルギーを昇圧用
スイッチ素子15で短絡する。
More specifically, in FIG. 5, the off timing of the step-up switch element 15 shown in FIG. 5B is later than the off timing of the step-down switch element 14 shown in FIG. Then, during this delay time t, the energy of the inductance element 18 is short-circuited by the boosting switch element 15.

【0011】また、降圧用スイッチ素子14と昇圧用ス
イッチ素子15の駆動信号に対して、昇圧用スイッチ素
子15にオフのタイミング遅れが発生すると、図6に示
すように、昇圧チョッパ回路としての動作では、(a)
昇圧時のような電流波形となり、降圧チョッパ回路とし
ての動作では、(b)降圧時のような電流波形となる。
これは、昇圧用スイッチ素子15の短絡期間にインダク
タンス素子18のエネルギーを昇圧用スイッチ素子15
が消費し、図6の点線で示した理想的な3角形の波形の
頂点がつぶれてしまうことによる。したがって、出力側
に効率よく電力変換ができなくなってしまうという問題
点があった。
When a timing signal for turning off the step-down switch element 14 and the step-up switch element 15 causes a delay in turning off the step-up switch element 15, the operation as a step-up chopper circuit is performed as shown in FIG. Then, (a)
The current waveform is as in the case of step-up, and in the operation as the step-down chopper circuit, the current waveform is as in (b) step-down.
This is because the energy of the inductance element 18 is transferred to the boost switch element 15 during the short-circuit period of the boost switch element 15.
Are consumed, and the vertices of the ideal triangular waveform shown by the dotted line in FIG. 6 are crushed. Therefore, there is a problem that power conversion cannot be efficiently performed on the output side.

【0012】本発明は、降圧用スイッチ素子14と昇圧
用スイッチ素子15のオフするタイミングの時間差をな
くし、オン時にインダクタンス素子18に蓄積したエネ
ルギーをすべて出力するような昇降圧チョッパ回路を得
ることを目的とするものである。
The present invention provides a step-up / step-down chopper circuit that eliminates the time difference between the timings at which the step-down switch element 14 and the step-up switch element 15 are turned off and outputs all the energy stored in the inductance element 18 when the step-up switch element 14 and the step-up switch element 15 are turned on. It is the purpose.

【0013】[0013]

【課題を解決するための手段】本発明は、降圧用スイッ
チ素子14と昇圧用スイッチ素子15のオン時にインダ
クタンス素子18にエネルギーを蓄積する時間と、オフ
時に蓄積されたエネルギーを出力側に放出する時間とを
PWM用IC21によりパルス幅制御して入力電圧の変
動に拘らず出力電圧を安定化するようにした非絶縁の昇
降圧チョッパ回路において、前記降圧用スイッチ素子1
4と昇圧用スイッチ素子15のドライブ回路32は、前
記PWM用IC21の出力トランジスタ22に直接、ま
たは、バッファ回路のバッファ用トランジスタ30を介
して前記降圧用スイッチ素子14と昇圧用スイッチ素子
15を接続してなり、これらの降圧用スイッチ素子14
と昇圧用スイッチ素子15のターン・オフを同時に行う
ようにしたことを特徴とする昇降圧チョッパ回路であ
る。
According to the present invention, energy is stored in the inductance element 18 when the step-down switch element 14 and the step-up switch element 15 are turned on, and the stored energy is discharged to the output side when the step-down switch element 14 and the step-up switch element 15 are turned off. In the non-insulated step-up / step-down chopper circuit in which the time and the pulse width are controlled by the PWM IC 21 to stabilize the output voltage regardless of the fluctuation of the input voltage, the step-down switch element 1
4 and the drive circuit 32 of the step-up switch element 15 connect the step-down switch element 14 and the step-up switch element 15 directly to the output transistor 22 of the PWM IC 21 or via the buffer transistor 30 of the buffer circuit. These step-down switch elements 14
And a step-up / step-down chopper circuit characterized in that the step-up and step-up switch elements 15 are simultaneously turned on and off.

【0014】[0014]

【作用】PWM用IC21の出力トランジスタ22のオ
フにより、降圧用スイッチ素子14と昇圧用スイッチ素
子15が正確に同期してオフする。すなわち、駆動信号
に、半導体素子の蓄積時間などに起因する遅れが発生し
ないので、昇圧用スイッチ素子15のオフするタイミン
グにも遅れが発生することはない。したがって、ほとん
ど内部損失がなく、変換効率の高い昇降圧チョッパ回路
が構成できる。
When the output transistor 22 of the PWM IC 21 is turned off, the step-down switch element 14 and the step-up switch element 15 are accurately and synchronously turned off. That is, since a delay due to the accumulation time of the semiconductor element does not occur in the drive signal, there is no delay in turning off the boosting switch element 15. Therefore, a step-up / step-down chopper circuit having little internal loss and high conversion efficiency can be configured.

【0015】[0015]

【実施例】以下、本発明の実施例を図面に基づき説明す
る。図1において、+入力端子10と+出力端子12と
の間の+ラインには、降圧用スイッチ素子14のドレイ
ン、ソース、インダクタンス素子18、出力ダイオード
17が直列に挿入され、−入力端子11と−出力端子1
3との間の−ラインは直結され、−ラインとインダクタ
ンス素子18の一端との間には転流ダイオード16が接
続され、インダクタンス素子18の他端と−ラインとの
間には昇圧用スイッチ素子15のドレイン、ソースが接
続され、+入力端子10と−入力端子11との間には入
力側バイパスコンデンサ19が接続され、+出力端子1
2と−出力端子13との間には出力側バイパスコンデン
サ20が接続されている。以上の構成は、図7に示した
昇降圧チョッパ回路の基本回路そのものである。
Embodiments of the present invention will be described below with reference to the drawings. In FIG. 1, a drain and a source of a step-down switch element 14, an inductance element 18, and an output diode 17 are inserted in series in a + line between a + input terminal 10 and a + output terminal 12, and a − input terminal 11 -Output terminal 1
3 is directly connected, a commutation diode 16 is connected between the-line and one end of the inductance element 18, and a step-up switch element is connected between the other end of the inductance element 18 and the-line. 15 is connected to the input side bypass capacitor 19 between the + input terminal 10 and the − input terminal 11.
An output-side bypass capacitor 20 is connected between 2 and the −output terminal 13. The above configuration is the basic circuit itself of the step-up / step-down chopper circuit shown in FIG.

【0016】図1に示す本発明の第1実施例では、降圧
用スイッチ素子14と昇圧用スイッチ素子15のドライ
ブ回路32として、PWM用IC21の出力トランジス
タ22をそのまま降圧用スイッチ素子14と昇圧用スイ
ッチ素子15のドライブ回路32として利用したもの
で、この出力トランジスタ22のコレクタをゲート電流
制限用抵抗25を介して降圧用スイッチ素子14のゲー
トに接続し、この降圧用スイッチ素子14のドレインと
ゲート間に逆バイアス抵抗24を接続し、また、前記出
力トランジスタ22のエミッタをゲート電流制限用抵抗
26を介して昇圧用スイッチ素子15のゲートに接続
し、この昇圧用スイッチ素子15のゲートとソース間に
逆バイアス抵抗27を接続し、前記出力トランジスタ2
2により直接的にオン、オフを制御する場合を示したも
のである。
In the first embodiment of the present invention shown in FIG. 1, as the drive circuit 32 for the step-down switch element 14 and the step-up switch element 15, the output transistor 22 of the PWM IC 21 is directly used as the step-down switch element 14 and the step-up switch element. The collector of the output transistor 22 is connected to the gate of the step-down switch element 14 via the gate current limiting resistor 25, and the drain and gate of the step-down switch element 14 are used. The emitter of the output transistor 22 is connected to the gate of the boosting switch element 15 via the gate current limiting resistor 26, and the reverse bias resistor 24 is connected between the gate and the source of the booster switch element 15. To the output transistor 2
2 shows a case where on / off is directly controlled.

【0017】このような構成において、PWM用IC2
1の出力トランジスタ22のオン時に、+入力端子1
0、逆バイアス抵抗24、ゲート電流制限用抵抗25、
出力トランジスタ22のコレクタ、エミッタ、ゲート電
流制限用抵抗26、逆バイアス抵抗27、−入力端子1
1への回路が形成されてオンし、また、出力トランジス
タ22のオフにより、降圧用スイッチ素子14と昇圧用
スイッチ素子15が正確に同期してオフする。すなわ
ち、駆動信号に、半導体素子の蓄積時間などに起因する
遅れが発生しないので、昇圧用スイッチ素子15のオフ
するタイミングにも遅れが発生することはない。
In such a configuration, the PWM IC 2
When the output transistor 22 is turned on, the + input terminal 1
0, reverse bias resistor 24, gate current limiting resistor 25,
Collector, emitter and gate current limiting resistor 26 of output transistor 22, reverse bias resistor 27, -input terminal 1
1 is formed and turned on, and when the output transistor 22 is turned off, the step-down switch element 14 and the step-up switch element 15 are accurately and synchronously turned off. That is, since a delay due to the accumulation time of the semiconductor element does not occur in the drive signal, there is no delay in turning off the boosting switch element 15.

【0018】このように、降圧用スイッチ素子14と昇
圧用スイッチ素子15のオンとオフを同期させたので、
オン時に励磁したインダクタンス素子18のエネルギー
を昇圧用スイッチ素子15の短絡により損失することが
ない。したがって、ほとんど内部損失がなく、変換効率
の高い昇降圧チョッパ回路が構成できる。
As described above, since the on / off of the step-down switch element 14 and the step-up switch element 15 are synchronized,
The energy of the inductance element 18 excited at the time of turning on is not lost due to the short circuit of the boosting switch element 15. Therefore, a step-up / step-down chopper circuit having little internal loss and high conversion efficiency can be configured.

【0019】図1の実施例では、降圧用スイッチ素子1
4と昇圧用スイッチ素子15をMOS−FETとした
が、図2に示すように、バイポーラ・トランジスタとし
ても同様の作用効果が得られる。
In the embodiment shown in FIG.
Although the MOS-FET 4 and the boosting switch element 15 are MOS-FETs, as shown in FIG. 2, similar effects can be obtained by using bipolar transistors.

【0020】つぎに図3は、本発明の第2実施例を示す
もので、この例では、PWM用IC21の出力トランジ
スタ22のコレクタに、バッファ回路としてのバッファ
用トランジスタ30を介在し、このバッファ用トランジ
スタ30のエミッタ側を降圧用スイッチ素子14に接続
し、コレクタ側を昇圧用スイッチ素子15に接続し、間
接的にオン、オフを制御する場合を示したものである。
この回路において、逆バイアス抵抗24、ゲート電流制
限用抵抗25、ゲート電流制限用抵抗26、逆バイアス
抵抗27は、前記図1と同様であり、また、抵抗28は
バッファ用トランジスタ30の逆バイアス用である。
FIG. 3 shows a second embodiment of the present invention. In this embodiment, a buffer transistor 30 as a buffer circuit is interposed at the collector of the output transistor 22 of the PWM IC 21. In this case, the emitter side of the transistor 30 is connected to the step-down switch element 14 and the collector side is connected to the step-up switch element 15 to indirectly control the on / off operation.
In this circuit, a reverse bias resistor 24, a gate current limiting resistor 25, a gate current limiting resistor 26, and a reverse bias resistor 27 are the same as those in FIG. 1, and a resistor 28 is a reverse bias resistor of the buffer transistor 30. It is.

【0021】このような構成において、PWM用IC2
1の出力トランジスタ22のオン時に、まずバッファ用
トランジスタ30をオンにする。すると、+入力端子1
0、逆バイアス抵抗24、ゲート電流制限用抵抗25、
バッファ用トランジスタ30のエミッタ、コレクタ、ゲ
ート電流制限用抵抗26、逆バイアス抵抗27、−入力
端子11への回路が形成されてオンし、また、バッファ
用トランジスタ30のオフにより、降圧用スイッチ素子
14と昇圧用スイッチ素子15が正確に同期してオフす
る。すなわち、出力トランジスタ22の駆動信号より
も、バッファ用トランジスタ30の蓄積時間などに起因
する遅れが発生したとしても、降圧用スイッチ素子14
と昇圧用スイッチ素子15のオン、オフするタイミング
は同時に行われ、両者間、とくに昇圧用スイッチ素子1
5に遅れが発生することはない。
In such a configuration, the PWM IC 2
When the first output transistor 22 is turned on, first, the buffer transistor 30 is turned on. Then, + input terminal 1
0, reverse bias resistor 24, gate current limiting resistor 25,
A circuit to the emitter, collector, gate current limiting resistor 26, reverse bias resistor 27, and -input terminal 11 of the buffer transistor 30 is formed and turned on, and when the buffer transistor 30 is turned off, the step-down switch element 14 is turned on. And the step-up switch element 15 is accurately and synchronously turned off. That is, even if a delay caused by the accumulation time of the buffer transistor 30 or the like occurs more than the drive signal of the output transistor 22, the step-down switch element 14
And the timing of turning on and off the boosting switch element 15 are performed simultaneously.
There is no delay in 5.

【0022】このように、降圧用スイッチ素子14と昇
圧用スイッチ素子15のオンとオフを同期させたので、
オン時に励磁したインダクタンス素子18のエネルギー
を昇圧用スイッチ素子15の短絡により損失することが
ない。したがって、ほとんど内部損失がなく、変換効率
の高い昇降圧チョッパ回路が構成できる。
As described above, since the on / off of the step-down switch element 14 and the step-up switch element 15 are synchronized,
The energy of the inductance element 18 excited at the time of turning on is not lost due to the short circuit of the boosting switch element 15. Therefore, a step-up / step-down chopper circuit having little internal loss and high conversion efficiency can be configured.

【0023】図3の実施例では、降圧用スイッチ素子1
4と昇圧用スイッチ素子15をMOS−FETとした
が、図4に示すように、バイポーラ・トランジスタとし
ても同様の作用効果が得られる。
In the embodiment of FIG. 3, the step-down switch element 1
Although the MOS-FET 4 and the boosting switch element 15 are MOS-FETs, as shown in FIG. 4, similar effects can be obtained by using bipolar transistors.

【0024】前記降圧用スイッチ素子14と昇圧用スイ
ッチ素子15のオフは、前記第1、第2実施例に示すよ
うに、同時であることが望ましいが、降圧用スイッチ素
子14のオフが昇圧用スイッチ素子15のオフより時間
的にやや遅れても同等の作用効果が得られる。
It is desirable that the step-down switch element 14 and the step-up switch element 15 are turned off at the same time as shown in the first and second embodiments. The same operation and effect can be obtained even if the time is slightly delayed from the time when the switch element 15 is turned off.

【0025】[0025]

【発明の効果】本発明は、ドライブ回路32は、PWM
用IC21の出力トランジスタ22により降圧用スイッ
チ素子14と昇圧用スイッチ素子15を直接駆動する
か、ドライブ回路32は、PWM用IC21の出力トラ
ンジスタ22にバッファ回路を接続し、このバッファ回
路のバッファ用トランジスタ30により間接駆動するこ
とにより、降圧用スイッチ素子14に対する昇圧用スイ
ッチ素子15のオフのタイミング遅れがなく、インダク
タンス素子18のエネルギーを無駄に消費することがな
い。したがって、電力変換効率の高い電源回路を提供す
ることができる。
According to the present invention, the drive circuit 32 has a PWM
The step-down switch element 14 and the step-up switch element 15 are directly driven by the output transistor 22 of the IC 21 for driving, or the drive circuit 32 connects a buffer circuit to the output transistor 22 of the IC 21 for PWM, By indirectly driving by the step 30, there is no delay in turning off the step-up switch element 15 with respect to the step-down switch element 14, and the energy of the inductance element 18 is not wasted. Therefore, a power supply circuit with high power conversion efficiency can be provided.

【0026】降圧用スイッチ素子14と昇圧用スイッチ
素子15として、MOS−FETを用いることにより、
高い周波数のスイッチング電源に利用でき、装置をより
小型化できる。
By using MOS-FETs as the step-down switch element 14 and the step-up switch element 15,
It can be used for a high-frequency switching power supply and can reduce the size of the device.

【0027】バッファ用トランジスタ30によりドライ
ブ電流を増幅して間接駆動することにより、容量の大き
なスイッチング電源に利用できる。
By amplifying the drive current by the buffer transistor 30 and indirectly driving it, it can be used for a switching power supply having a large capacity.

【0028】ドライブ回路32は、PWM用IC21の
出力トランジスタ22に、それぞれ降圧用スイッチ素子
14と昇圧用スイッチ素子15を直接接続するか、バッ
ファ回路のバッファ用トランジスタ30を介して接続す
るだけであるから、回路構成が簡単である。
The drive circuit 32 simply connects the step-down switch element 14 and the step-up switch element 15 directly to the output transistor 22 of the PWM IC 21 or simply connects the output transistor 22 via the buffer transistor 30 of the buffer circuit. Therefore, the circuit configuration is simple.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明による昇降圧チョッパ回路の第1実施例
を示す電気回路図である。
FIG. 1 is an electric circuit diagram showing a first embodiment of a step-up / step-down chopper circuit according to the present invention.

【図2】図1において、MOS−FETをバイポーラ・
トランジスタに代えた場合の電気回路図である。
FIG. 2 is a circuit diagram of FIG.
It is an electric circuit diagram in the case of replacing with a transistor.

【図3】本発明による昇降圧チョッパ回路の第2実施例
を示す電気回路図である。
FIG. 3 is an electric circuit diagram showing a second embodiment of the step-up / step-down chopper circuit according to the present invention.

【図4】図3において、MOS−FETをバイポーラ・
トランジスタに代えた場合の電気回路図である。
FIG. 4 is a diagram showing a configuration in which a MOS-FET is replaced with a bipolar transistor in FIG.
It is an electric circuit diagram in the case of replacing with a transistor.

【図5】降圧用スイッチ素子14に対し昇圧用スイッチ
素子15に遅延時間を生じた場合の制御信号波形図であ
る。
FIG. 5 is a control signal waveform diagram in a case where a delay time is caused in the boosting switch element 15 with respect to the step-down switch element 14.

【図6】降圧用スイッチ素子14に対し昇圧用スイッチ
素子15に遅延時間を生じた場合の昇降圧チョッパ回路
の電流波形図である。
FIG. 6 is a current waveform diagram of the step-up / step-down chopper circuit when a delay time is generated in the step-up switch element 15 with respect to the step-down switch element 14.

【図7】昇降圧チョッパ回路の基本的な電気回路図であ
る。
FIG. 7 is a basic electric circuit diagram of a step-up / step-down chopper circuit.

【図8】従来の昇降圧チョッパ回路の電気回路図であ
る。
FIG. 8 is an electric circuit diagram of a conventional step-up / step-down chopper circuit.

【符号の説明】[Explanation of symbols]

10…+入力端子、11…−入力端子、12…+出力端
子、13…−出力端子、14…降圧用スイッチ素子、1
5…昇圧用スイッチ素子、16…転流ダイオード、17
…出力ダイオード、18…インダクタンス素子、19…
入力側バイパスコンデンサ、20…出力側バイパスコン
デンサ、21…PWM用IC、22…出力トランジス
タ、23…制御信号入力端子、24…逆バイアス抵抗、
25…ゲート電流制限用抵抗、26…ゲート電流制限用
抵抗、27…逆バイアス抵抗、28…抵抗、29…抵
抗、30…バッファ用トランジスタ、31…ダイオー
ド、32…ドライブ回路。
10 ... + input terminal, 11 ...- input terminal, 12 ... + output terminal, 13 ...- output terminal, 14 ... Step-down switch element, 1
5 ... step-up switch element, 16 ... commutation diode, 17
... output diode, 18 ... inductance element, 19 ...
Input-side bypass capacitor, 20: Output-side bypass capacitor, 21: PWM IC, 22: Output transistor, 23: Control signal input terminal, 24: Reverse bias resistor,
25: Gate current limiting resistor, 26: Gate current limiting resistor, 27: Reverse bias resistor, 28: Resistor, 29: Resistor, 30: Buffer transistor, 31: Diode, 32: Drive circuit.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−101373(JP,A) 特開 昭63−157668(JP,A) 特開 昭59−76170(JP,A) 特開 平4−156269(JP,A) 特開 昭56−137414(JP,A) (58)調査した分野(Int.Cl.7,DB名) H02M 3/155 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-56-101373 (JP, A) JP-A-63-157668 (JP, A) JP-A-59-76170 (JP, A) JP-A-4- 156269 (JP, A) JP-A-56-137414 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H02M 3/155

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 降圧用スイッチ素子14と昇圧用スイッ
チ素子15のオン時にインダクタンス素子18にエネル
ギーを蓄積する時間と、オフ時に蓄積されたエネルギー
を出力側に放出する時間とをPWM用IC21によりパ
ルス幅制御して入力電圧の変動に拘らず出力電圧を安定
化するようにした非絶縁の昇降圧チョッパ回路におい
て、前記降圧用スイッチ素子14と昇圧用スイッチ素子
15のドライブ回路32は、前記PWM用IC21の出
力トランジスタ22のコレクタとエミッタに、それぞれ
前記降圧用スイッチ素子14と昇圧用スイッチ素子15
を直接接続してなり、これらの降圧用スイッチ素子14
と昇圧用スイッチ素子15のターン・オフを同時に行う
ようにしたことを特徴とする昇降圧チョッパ回路。
1. A PWM IC 21 pulsates a time for accumulating energy in an inductance element 18 when a step-down switch element 14 and a step-up switch element 15 are turned on and a time for discharging the stored energy to an output side when turned off. In a non-isolated step-up / step-down chopper circuit in which the output voltage is stabilized irrespective of the fluctuation of the input voltage by controlling the width, the drive circuit 32 of the step-down switch element 14 and the step-up switch element 15 includes the PWM The step-down switch element 14 and the step-up switch element 15 are connected to the collector and the emitter of the output transistor 22 of the IC 21, respectively.
Are connected directly, and these step-down switch elements 14
And a step-up / step-down chopper circuit, wherein the step-up and step-down switch elements 15 are simultaneously turned on and off.
【請求項2】 降圧用スイッチ素子14と昇圧用スイッ
チ素子15のオン時にインダクタンス素子18にエネル
ギーを蓄積する時間と、オフ時に蓄積されたエネルギー
を出力側に放出する時間とをPWM用IC21によりパ
ルス幅制御して入力電圧の変動に拘らず出力電圧を安定
化するようにした非絶縁の昇降圧チョッパ回路におい
て、前記降圧用スイッチ素子14と昇圧用スイッチ素子
15は、MOS−FETからなり、前記降圧用スイッチ
素子14と昇圧用スイッチ素子15のドライブ回路32
は、前記PWM用IC21の出力トランジスタ22のコ
レクタをゲート電流制限用抵抗25を介して前記降圧用
スイッチ素子14のゲートに接続し、かつ降圧用スイッ
チ素子14のドレインとゲートの間に逆バイアス抵抗2
4を挿入し、前記出力トランジスタ22のエミッタをゲ
ート電流制限用抵抗26を介して昇圧用スイッチ素子1
5のゲートに接続し、かつ昇圧用スイッチ素子15のゲ
ートとソースの間に逆バイアス抵抗27を挿入してな
り、これらのスイッチ素子14と昇圧用スイッチ素子1
5のターン・オフを同時に行うようにしたことを特徴と
する昇降圧チョッパ回路。
2. A PWM IC 21 pulsates a time for accumulating energy in the inductance element 18 when the step-down switch element 14 and the step-up switch element 15 are turned on and a time for discharging the stored energy to the output side when turned off. In a non-insulated step-up / step-down chopper circuit in which the output voltage is stabilized irrespective of the fluctuation of the input voltage by controlling the width, the step-down switch element 14 and the step-up switch element 15 are composed of MOS-FETs. Drive circuit 32 for step-down switch element 14 and step-up switch element 15
Connects the collector of the output transistor 22 of the PWM IC 21 to the gate of the step-down switch element 14 via a gate current limiting resistor 25, and provides a reverse bias resistor between the drain and the gate of the step-down switch element 14. 2
4 and the emitter of the output transistor 22 is connected to the boost switch element 1 through the gate current limiting resistor 26.
5 and a reverse bias resistor 27 is inserted between the gate and the source of the boosting switch element 15.
5. A step-up / step-down chopper circuit characterized in that the turn-off of step 5 is performed simultaneously.
【請求項3】 降圧用スイッチ素子14と昇圧用スイッ
チ素子15のオン時にインダクタンス素子18にエネル
ギーを蓄積する時間と、オフ時に蓄積されたエネルギー
を出力側に放出する時間とをPWM用IC21によりパ
ルス幅制御して入力電圧の変動に拘らず出力電圧を安定
化するようにした非絶縁の昇降圧チョッパ回路におい
て、前記降圧用スイッチ素子14と昇圧用スイッチ素子
15のドライブ回路32は、前記PWM用IC21の出
力トランジスタ22にバッファ回路を接続し、このバッ
ファ回路のバッファ用トランジスタ30のコレクタとエ
ミッタに、それぞれ前記降圧用スイッチ素子14と昇圧
用スイッチ素子15を接続してなり、前記バッファ用ト
ランジスタ30によりドライブ電流を増幅して間接駆動
することにより、これらの降圧用スイッチ素子14と昇
圧用スイッチ素子15のターン・オフを同時に行うよう
にしたことを特徴とする昇降圧チョッパ回路。
3. The PWM IC 21 pulsates a time for accumulating energy in the inductance element 18 when the step-down switch element 14 and the step-up switch element 15 are turned on and a time for releasing the stored energy to the output side when turned off. In a non-isolated step-up / step-down chopper circuit in which the output voltage is stabilized irrespective of the fluctuation of the input voltage by controlling the width, the drive circuit 32 of the step-down switch element 14 and the step-up switch element 15 includes the PWM A buffer circuit is connected to the output transistor 22 of the IC 21, and the step-down switch element 14 and the step-up switch element 15 are connected to the collector and the emitter of the buffer transistor 30 of the buffer circuit, respectively. By amplifying the drive current and driving indirectly, A step-up / step-down chopper circuit characterized in that the step-down switch element 14 and the step-up switch element 15 are simultaneously turned on and off.
【請求項4】 降圧用スイッチ素子14と昇圧用スイッ
チ素子15のオン時にインダクタンス素子18にエネル
ギーを蓄積する時間と、オフ時に蓄積されたエネルギー
を出力側に放出する時間とをPWM用IC21によりパ
ルス幅制御して入力電圧の変動に拘らず出力電圧を安定
化するようにした非絶縁の昇降圧チョッパ回路におい
て、前記降圧用スイッチ素子14と昇圧用スイッチ素子
15は、MOS−FETからなり、前記降圧用スイッチ
素子14と昇圧用スイッチ素子15のドライブ回路32
は、前記PWM用IC21の出力トランジスタ22にバ
ッファ回路を接続し、このバッファ回路のバッファ用ト
ランジスタ30のエミッタをゲート電流制限用抵抗25
を介して前記降圧用スイッチ素子14のゲートに接続
し、かつ降圧用スイッチ素子14のドレインとゲートの
間に逆バイアス抵抗24を挿入し、前記バッファ用トラ
ンジスタ30のコレクタをゲート電流制限用抵抗26を
介して昇圧用スイッチ素子15のゲートに接続し、かつ
昇圧用スイッチ素子15のゲートとソースの間に逆バイ
アス抵抗27を挿入してなり、前記バッファ用トランジ
スタ30によりドライブ電流を増幅して間接駆動するこ
とにより、これらの降圧用スイッチ素子14と昇圧用ス
イッチ素子15のターン・オフを同時に行うようにした
ことを特徴とする昇降圧チョッパ回路。
4. The PWM IC 21 pulsates a time for accumulating energy in the inductance element 18 when the step-down switch element 14 and the step-up switch element 15 are turned on and a time for discharging the stored energy to the output side when turned off. In the non-insulated step-up / step-down chopper circuit in which the output voltage is stabilized irrespective of the fluctuation of the input voltage by controlling the width, the step-down switch element 14 and the step-up switch element 15 are composed of MOS-FETs. Drive circuit 32 for step-down switch element 14 and step-up switch element 15
Connects a buffer circuit to the output transistor 22 of the PWM IC 21, and connects the emitter of the buffer transistor 30 of the buffer circuit to the gate current limiting resistor 25.
, And a reverse bias resistor 24 is inserted between the drain and the gate of the step-down switch element 14, and the collector of the buffer transistor 30 is connected to a gate current limiting resistor 26. , And a reverse bias resistor 27 is inserted between the gate and the source of the boosting switch element 15 to amplify the drive current by the buffer transistor 30 and indirectly amplify the drive current. A step-up / step-down chopper circuit wherein the step-down switch element 14 and the step-up switch element 15 are simultaneously turned on and off by driving.
【請求項5】 降圧用スイッチ素子14と昇圧用スイッ
チ素子15は、バイポーラ・トランジスタからなり、M
OS−FETにおけるドレイン、ゲート、ソースは、そ
れぞれコレクタ、ベース、エミッタからなる請求項2ま
たは4記載の昇降圧チョッパ回路。
5. The step-down switch element 14 and the step-up switch element 15 are composed of bipolar transistors.
5. The step-up / step-down chopper circuit according to claim 2, wherein a drain, a gate, and a source in the OS-FET each include a collector, a base, and an emitter.
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