JP3286604B2 - フェーズロックループを有する集積回路 - Google Patents
フェーズロックループを有する集積回路Info
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- 238000009966 trimming Methods 0.000 claims description 41
- 239000003990 capacitor Substances 0.000 claims description 12
- NGVDGCNFYWLIFO-UHFFFAOYSA-N pyridoxal 5'-phosphate Chemical compound CC1=NC=C(COP(O)(O)=O)C(C=O)=C1O NGVDGCNFYWLIFO-UHFFFAOYSA-N 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 101150110971 CIN7 gene Proteins 0.000 description 5
- 101150110298 INV1 gene Proteins 0.000 description 5
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000010845 search algorithm Methods 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 3
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005065 mining Methods 0.000 description 1
- 230000008450 motivation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電子工学に関し、
特に、自己較正型フェーズロックループに関する。
特に、自己較正型フェーズロックループに関する。
【０００２】
【従来の技術】フェーズロックループ（ＰＬＬ）は、周
期的入力信号に対して、一定の位相関係を有する周期的
出力信号を生成する回路である。ＰＬＬは、測定、マイ
クロプロセッサおよび通信アプリケーションにおいて広
く用いられている。フェーズロックループの１つとし
て、荷電ポンプＰＬＬがあり、これは、文献、Floyd M.
Gardner“Charge-Pump Phase-Look Loops" IEEE Trans.
Commun.,vol. COM-28, pp.1849-1858, Nov.1980 に記
載されている。
期的入力信号に対して、一定の位相関係を有する周期的
出力信号を生成する回路である。ＰＬＬは、測定、マイ
クロプロセッサおよび通信アプリケーションにおいて広
く用いられている。フェーズロックループの１つとし
て、荷電ポンプＰＬＬがあり、これは、文献、Floyd M.
Gardner“Charge-Pump Phase-Look Loops" IEEE Trans.
Commun.,vol. COM-28, pp.1849-1858, Nov.1980 に記
載されている。
【０００３】図１は、従来技術の荷電ポンプフェーズロ
ックループ１００のブロック図を示す。位相／周波数検
出器１０２（ＰＦＤ）は、入力信号ＦINの位相θINを帰
還信号ＦFBの位相θFBと比較し、アップ信号Ｕ（θINが
θFBよりも進んでいる場合）またはダウン信号Ｄ（θFB
がθINよりも進んでいる場合）のいずれかのエラー信号
を生成する。ここで、エラー信号パルスの幅は、θINと
θFBの差の大きさを示す。
ックループ１００のブロック図を示す。位相／周波数検
出器１０２（ＰＦＤ）は、入力信号ＦINの位相θINを帰
還信号ＦFBの位相θFBと比較し、アップ信号Ｕ（θINが
θFBよりも進んでいる場合）またはダウン信号Ｄ（θFB
がθINよりも進んでいる場合）のいずれかのエラー信号
を生成する。ここで、エラー信号パルスの幅は、θINと
θFBの差の大きさを示す。
【０００４】荷電ポンプ１０４は、位相／周波数検出器
１０２からのエラー信号（ＵまたはＤのいずれか）と等
しい荷電の量を生成する。エラー信号がアップ信号また
はダウン信号であったかによって、ループフィルタ１０
６においてキャパシタに加えられ、またはキャパシタか
ら奪う。この説明のためループフィルタ１０６は比較的
簡単な設計にし、抵抗Ｒと比較的大きなキャパシタＣL
との直列の組み合わせと、キャパシタＣSとが並行に構
成してある。従って、ループフィルタ１０６は荷電ポン
プ１０４からネット荷電を蓄積する積分器として動作す
る。他のより複雑なループフィルタももちろん可能であ
る。発生するループフィルタ電圧ＶLFは、電圧制御発振
器１０８（ＶＣＯ：voltage-controlled oscillator）
へと供給される。電圧制御発振器は、周波数がＶＣＯ入
力電圧（図１のＶLF）の関数である周期的出力信号（図
１のＦOSC）を生成するデバイスである。ＶＣＯ出力信
号ＦOSCは、ＰＬＬ荷電ポンプフェーズロックループ１
００からの出力信号であることに加えて、閉ループＰＬ
Ｌ回路に対して帰還信号ＦFBを生成するのに用いられ
る。
１０２からのエラー信号（ＵまたはＤのいずれか）と等
しい荷電の量を生成する。エラー信号がアップ信号また
はダウン信号であったかによって、ループフィルタ１０
６においてキャパシタに加えられ、またはキャパシタか
ら奪う。この説明のためループフィルタ１０６は比較的
簡単な設計にし、抵抗Ｒと比較的大きなキャパシタＣL
との直列の組み合わせと、キャパシタＣSとが並行に構
成してある。従って、ループフィルタ１０６は荷電ポン
プ１０４からネット荷電を蓄積する積分器として動作す
る。他のより複雑なループフィルタももちろん可能であ
る。発生するループフィルタ電圧ＶLFは、電圧制御発振
器１０８（ＶＣＯ：voltage-controlled oscillator）
へと供給される。電圧制御発振器は、周波数がＶＣＯ入
力電圧（図１のＶLF）の関数である周期的出力信号（図
１のＦOSC）を生成するデバイスである。ＶＣＯ出力信
号ＦOSCは、ＰＬＬ荷電ポンプフェーズロックループ１
００からの出力信号であることに加えて、閉ループＰＬ
Ｌ回路に対して帰還信号ＦFBを生成するのに用いられ
る。
【０００５】もし、出力信号ＦOSCの周波数が、入力信
号ＦINの周波数の約数または倍数のいずれかであれば、
入力ディバイダ１１０と帰還ディバイダ１１２をそれぞ
れ、入力および帰還パスに随意に配置することができ
る。もしそうでなければ、これら入力ディバイダおよび
帰還ディバイダは、それぞれ入力および帰還信号に対し
て、ファクター１をかけるものと考えることができる。
ＰＬＬ荷電ポンプフェーズロックループ１００における
帰還パスの影響によって、ステディ状態出力信号ＦOSC
は入力信号ＦINに関して、固定された位相関係を有す
る。何らかの位相オフセットを意図的に与えない限り、
入力および出力信号の位相は最小のオフセットで同期さ
れる。
号ＦINの周波数の約数または倍数のいずれかであれば、
入力ディバイダ１１０と帰還ディバイダ１１２をそれぞ
れ、入力および帰還パスに随意に配置することができ
る。もしそうでなければ、これら入力ディバイダおよび
帰還ディバイダは、それぞれ入力および帰還信号に対し
て、ファクター１をかけるものと考えることができる。
ＰＬＬ荷電ポンプフェーズロックループ１００における
帰還パスの影響によって、ステディ状態出力信号ＦOSC
は入力信号ＦINに関して、固定された位相関係を有す
る。何らかの位相オフセットを意図的に与えない限り、
入力および出力信号の位相は最小のオフセットで同期さ
れる。
【０００６】図１のＶＣＯ電圧制御発振器１０８のよう
な電圧制御発振器は、広い範囲のアプリケーションに対
してしばしば設計されるデバイスである（例えば、４０
ｋＨｚ〜４００ＭＨｚの信号周波数）。このようなＶＣ
Ｏは、多くの動作曲線（すなわち、周波数出力に対する
電圧入力の曲線）を有するようにしばしば設計され、こ
こで、いずれの曲線の周波数範囲はＶＣＯの全動作範囲
のほんの一部分である。ふつうには、ＶＣＯの仮想的な
８つの動作曲線を示している。特殊なディジタル制御入
力Ｎを用いて、動作曲線の１つを選択している。ＶＣＯ
動作曲線を選択するプロセスは、トリミングと呼ばれ
る。
な電圧制御発振器は、広い範囲のアプリケーションに対
してしばしば設計されるデバイスである（例えば、４０
ｋＨｚ〜４００ＭＨｚの信号周波数）。このようなＶＣ
Ｏは、多くの動作曲線（すなわち、周波数出力に対する
電圧入力の曲線）を有するようにしばしば設計され、こ
こで、いずれの曲線の周波数範囲はＶＣＯの全動作範囲
のほんの一部分である。ふつうには、ＶＣＯの仮想的な
８つの動作曲線を示している。特殊なディジタル制御入
力Ｎを用いて、動作曲線の１つを選択している。ＶＣＯ
動作曲線を選択するプロセスは、トリミングと呼ばれ
る。
【０００７】低ノイズＰＬＬのアプリケーションでは、
図１のＶＣＯ電圧制御発振器１０８が比較的低い利得を
有することが重要である。このことは、選択したＶＣＯ
動作曲線の勾配が図２で示したもののような比較的低く
なければならないことを意味する。特定のＰＬＬアプリ
ケーションは、ＶＣＯに対して特別に望まれる周波数な
いし望まれる周波数範囲を有する。例として、あるアプ
リケーションにおいて、ＰＬＬは公称１００ＭＨｚ出力
信号を生成するのに必要とされる。所望のＰＬＬ動作を
得るため、ＶＣＯは、中央周波数ＦCTRが所望の公称Ｐ
ＬＬ出力周波数し近い動作曲線（例えば、図２における
Ｎ＝３）を選択することによりトリミングされる。
図１のＶＣＯ電圧制御発振器１０８が比較的低い利得を
有することが重要である。このことは、選択したＶＣＯ
動作曲線の勾配が図２で示したもののような比較的低く
なければならないことを意味する。特定のＰＬＬアプリ
ケーションは、ＶＣＯに対して特別に望まれる周波数な
いし望まれる周波数範囲を有する。例として、あるアプ
リケーションにおいて、ＰＬＬは公称１００ＭＨｚ出力
信号を生成するのに必要とされる。所望のＰＬＬ動作を
得るため、ＶＣＯは、中央周波数ＦCTRが所望の公称Ｐ
ＬＬ出力周波数し近い動作曲線（例えば、図２における
Ｎ＝３）を選択することによりトリミングされる。
【０００８】理想的な条件下においては、同じ設計のす
べてのＶＣＯにおける対応する動作曲線（同じディジタ
ル制御入力値を有するもの）は、同じ中央周波数および
勾配を有する。この場合、特定のＰＬＬアプリケーショ
ンに対して、同じＶＣＯ動作曲線がすべてのＰＬＬイン
スタンスそれぞれに対して選択することができる。しか
し実際には、デバイス製造時のばらつきのため、動作曲
線の特性は、ＶＣＯごとに変化する。例として、図２に
示した動作曲線は上下したり、さらに勾配が変わったり
する。また、すべてが線形でないかもしれない。結果と
して、アプリケーションによっては、異なるＰＬＬイン
スタンスにおけるＶＣＯは異なるディジタル制御入力値
Ｎでトリミングされて、所望の出力周波数に対して適切
なＶＣＯ動作曲線を選択する必要が発生する。
べてのＶＣＯにおける対応する動作曲線（同じディジタ
ル制御入力値を有するもの）は、同じ中央周波数および
勾配を有する。この場合、特定のＰＬＬアプリケーショ
ンに対して、同じＶＣＯ動作曲線がすべてのＰＬＬイン
スタンスそれぞれに対して選択することができる。しか
し実際には、デバイス製造時のばらつきのため、動作曲
線の特性は、ＶＣＯごとに変化する。例として、図２に
示した動作曲線は上下したり、さらに勾配が変わったり
する。また、すべてが線形でないかもしれない。結果と
して、アプリケーションによっては、異なるＰＬＬイン
スタンスにおけるＶＣＯは異なるディジタル制御入力値
Ｎでトリミングされて、所望の出力周波数に対して適切
なＶＣＯ動作曲線を選択する必要が発生する。
【０００９】
【発明が解決しようとする課題】従来においてそれぞれ
のＶＣＯは、工場において試験され、動作曲線をそれぞ
れ調べ、異なる所望の出力周波数に対してどのディジタ
ル制御入力値が適切であるかをあらかじめ判断される。
特定のＶＣＯが特定のアプリケーション（図１のＰＬＬ
荷電ポンプフェーズロックループ１００のような）に対
して選択されると、適切なトリミング設定（所望の出力
周波数に対応する特定のディジタル制御入力値Ｎ）をデ
バイスへと永久的に記憶される（例えば、ヒューズリン
クをとばすことによって）。このＶＣＯの工場試験およ
びハードワイヤリングは、ＰＬＬの製造コストを上げて
しまう。また、各ＰＬＬの動作周波数範囲を恒久的に選
択された動作曲線へと制限してしまう。本発明は、以上
のような問題を解決することを目的とする。
のＶＣＯは、工場において試験され、動作曲線をそれぞ
れ調べ、異なる所望の出力周波数に対してどのディジタ
ル制御入力値が適切であるかをあらかじめ判断される。
特定のＶＣＯが特定のアプリケーション（図１のＰＬＬ
荷電ポンプフェーズロックループ１００のような）に対
して選択されると、適切なトリミング設定（所望の出力
周波数に対応する特定のディジタル制御入力値Ｎ）をデ
バイスへと永久的に記憶される（例えば、ヒューズリン
クをとばすことによって）。このＶＣＯの工場試験およ
びハードワイヤリングは、ＰＬＬの製造コストを上げて
しまう。また、各ＰＬＬの動作周波数範囲を恒久的に選
択された動作曲線へと制限してしまう。本発明は、以上
のような問題を解決することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＰＬＬがパワ
ー投入されたときに適切なＶＣＯ動作曲線を自動的に選
択する自己トリミングないし自己較正型フェーズロック
ループに関する。本発明は、複数の動作曲線を有する発
振器からなるフェーズロックループを有する集積回路に
関する。自動トリミング動作時において、発振器は通常
のＰＬＬ動作で用いるために適切な発振器動作曲線へと
自動的にトリミングされる。
ー投入されたときに適切なＶＣＯ動作曲線を自動的に選
択する自己トリミングないし自己較正型フェーズロック
ループに関する。本発明は、複数の動作曲線を有する発
振器からなるフェーズロックループを有する集積回路に
関する。自動トリミング動作時において、発振器は通常
のＰＬＬ動作で用いるために適切な発振器動作曲線へと
自動的にトリミングされる。
【００１１】一実施例において、ＰＬＬは、入力信号と
ＰＬＬ帰還信号との比較に基づいてエラー信号を生成す
る位相／周波数検出器（ＰＦＤ）と、エラー信号に対応
する荷電量を生成する荷電ポンプと、ループフィルタ電
圧を生成するためにその荷電量を蓄積するループフィル
タと、出力信号がＰＬＬ帰還信号を生成するのに用いら
れる電圧制御発振器（ＶＣＯ）を有する荷電ポンプＰＬ
Ｌである。通常のＰＬＬ動作時において、ループフィル
タ電圧はＶＣＯの電圧入力へと供給される。ＰＬＬ自動
トリミング動作時において、状態マシンがディジタル制
御入力値のシーケンスをＶＣＯへと供給し、その現在の
ＰＬＬアプリケーションに対しての適切な動作曲線が見
つかるまで異なるＶＣＯ動作曲線を選択する。別の実施
例において、状態マシンは、シーケンスにおける各動作
曲線の中央周波数がＶＣＯの所望の公称動作周波数の上
か下かであるかを判断するために異なる信号を用いる。
ＰＬＬ帰還信号との比較に基づいてエラー信号を生成す
る位相／周波数検出器（ＰＦＤ）と、エラー信号に対応
する荷電量を生成する荷電ポンプと、ループフィルタ電
圧を生成するためにその荷電量を蓄積するループフィル
タと、出力信号がＰＬＬ帰還信号を生成するのに用いら
れる電圧制御発振器（ＶＣＯ）を有する荷電ポンプＰＬ
Ｌである。通常のＰＬＬ動作時において、ループフィル
タ電圧はＶＣＯの電圧入力へと供給される。ＰＬＬ自動
トリミング動作時において、状態マシンがディジタル制
御入力値のシーケンスをＶＣＯへと供給し、その現在の
ＰＬＬアプリケーションに対しての適切な動作曲線が見
つかるまで異なるＶＣＯ動作曲線を選択する。別の実施
例において、状態マシンは、シーケンスにおける各動作
曲線の中央周波数がＶＣＯの所望の公称動作周波数の上
か下かであるかを判断するために異なる信号を用いる。
【００１２】本発明は荷電ポンプＰＬＬに制限されな
い。ＰＬＬが複数の動作曲線と周波数検出器を有する限
り、ＰＬＬは、ＰＬＬ帰還ループを壊し、ＶＣＯ入力へ
と基準信号を供給し、ＶＣＯディジタル制御値を調節す
ることによってＶＣＯ動作曲線を選択するように自動的
に較正されるようにできる。
い。ＰＬＬが複数の動作曲線と周波数検出器を有する限
り、ＰＬＬは、ＰＬＬ帰還ループを壊し、ＶＣＯ入力へ
と基準信号を供給し、ＶＣＯディジタル制御値を調節す
ることによってＶＣＯ動作曲線を選択するように自動的
に較正されるようにできる。
【００１３】
【発明の実施の形態】図３は、一実施例に従う荷電ポン
プフェーズロックループ３００のブロック図である。荷
電ポンプフェーズロックループ３００において、位相／
周波数検出器３０２、荷電ポンプ３０４、電圧制御発振
器３０８、入力ディバイダ３１０、帰還ディバイダ３１
２は、図１の荷電ポンプフェーズロックループ１００の
対応するコンポーネントと類似している。ループフィル
タ３０６は、スイッチＳＷ３が平行Ｒと大容量キャパシ
タＣLとの間に加えられたこと以外は図１のループフィ
ルタ１０６と類似している。また、ＰＬＬ荷電ポンプフ
ェーズロックループ３００は、スイッチＳＷ１、ＳＷ
２、インバータＩＮＶ１、タイマ３１４、状態マシン３
１６を有する。これらのコンポーネントは、荷電ポンプ
フェーズロックループ３００がパワーオンされた時に必
ず適切なトリミング設定を荷電ポンプフェーズロックル
ープ３００が自動的に選択することができるように設計
されている。一実施例において、この自動トリミング位
相は、リセットアナログ位相の後であるが従来技術のＰ
ＬＬパワーオンシーケンスの獲得の前に実装される。
プフェーズロックループ３００のブロック図である。荷
電ポンプフェーズロックループ３００において、位相／
周波数検出器３０２、荷電ポンプ３０４、電圧制御発振
器３０８、入力ディバイダ３１０、帰還ディバイダ３１
２は、図１の荷電ポンプフェーズロックループ１００の
対応するコンポーネントと類似している。ループフィル
タ３０６は、スイッチＳＷ３が平行Ｒと大容量キャパシ
タＣLとの間に加えられたこと以外は図１のループフィ
ルタ１０６と類似している。また、ＰＬＬ荷電ポンプフ
ェーズロックループ３００は、スイッチＳＷ１、ＳＷ
２、インバータＩＮＶ１、タイマ３１４、状態マシン３
１６を有する。これらのコンポーネントは、荷電ポンプ
フェーズロックループ３００がパワーオンされた時に必
ず適切なトリミング設定を荷電ポンプフェーズロックル
ープ３００が自動的に選択することができるように設計
されている。一実施例において、この自動トリミング位
相は、リセットアナログ位相の後であるが従来技術のＰ
ＬＬパワーオンシーケンスの獲得の前に実装される。
【００１４】自動トリミング位相値において、スイッチ
ＳＷ１、ＳＷ３は開であり、スイッチＳＷ２は閉であ
る。結果として、基準電圧ＶREFが、ループフィルタ電
圧ＶLFではなくＶＣＯ電圧制御発振器３０８の電圧入力
へと供給される。このループフィルタ電圧ＶLFは、代わ
りに、インバータ／比較器ＩＮＶ１を通って状態マシン
３１６の入力へと供給される。基準電圧ＶREFは、ＶＣ
Ｏ電圧制御発振器３０８が動作するように設計された入
力電圧の範囲の公称中央であることが好ましい。
ＳＷ１、ＳＷ３は開であり、スイッチＳＷ２は閉であ
る。結果として、基準電圧ＶREFが、ループフィルタ電
圧ＶLFではなくＶＣＯ電圧制御発振器３０８の電圧入力
へと供給される。このループフィルタ電圧ＶLFは、代わ
りに、インバータ／比較器ＩＮＶ１を通って状態マシン
３１６の入力へと供給される。基準電圧ＶREFは、ＶＣ
Ｏ電圧制御発振器３０８が動作するように設計された入
力電圧の範囲の公称中央であることが好ましい。
【００１５】自動トリミング位相時において、状態マシ
ン３１６はディジタル制御入力値Ｎのシーケンスを生成
し、これらはＶＣＯ電圧制御発振器３０８へと入力さ
れ、異なるＶＣＯ動作曲線を逐次選択する。各ＶＣＯ動
作曲線に対して、基準電圧ＶRE Fが供給され、ＶＣＯ電
圧制御発振器３０８は一定周波数を有する出力信号Ｆ
OSCを生成する。ループがスイッチＳＷ１で壊される
と、荷電ポンプ３０４は結局、帰還信号ＦFBの周波数が
（もし調整されるならば）入力ディバイダ３１０によっ
て調整された入力信号ＦINの周波数よりも大きいか小さ
いかに従って、ループフィルタ電圧ＶLFを負の供給レー
ル（例えば、接地）または正の供給レール（例えば、Ｖ
DD）のいずれかと駆動する。あるＶＣＯ動作曲線に対す
る究極のループフィルタ電圧（接地またはＶDD）は、静
止（quiescent）ループフィルタ電圧と呼ばれる。この
定義は、自動トリミング位相値においてのみ適用され
る。通常動作時には、この用語は他の意味を持つ。
ン３１６はディジタル制御入力値Ｎのシーケンスを生成
し、これらはＶＣＯ電圧制御発振器３０８へと入力さ
れ、異なるＶＣＯ動作曲線を逐次選択する。各ＶＣＯ動
作曲線に対して、基準電圧ＶRE Fが供給され、ＶＣＯ電
圧制御発振器３０８は一定周波数を有する出力信号Ｆ
OSCを生成する。ループがスイッチＳＷ１で壊される
と、荷電ポンプ３０４は結局、帰還信号ＦFBの周波数が
（もし調整されるならば）入力ディバイダ３１０によっ
て調整された入力信号ＦINの周波数よりも大きいか小さ
いかに従って、ループフィルタ電圧ＶLFを負の供給レー
ル（例えば、接地）または正の供給レール（例えば、Ｖ
DD）のいずれかと駆動する。あるＶＣＯ動作曲線に対す
る究極のループフィルタ電圧（接地またはＶDD）は、静
止（quiescent）ループフィルタ電圧と呼ばれる。この
定義は、自動トリミング位相値においてのみ適用され
る。通常動作時には、この用語は他の意味を持つ。
【００１６】シーケンスにおけるディジタル制御入力値
Ｎそれぞれは、タイマ３１４が指定した時間の間供給さ
れる。各ＶＣＯ動作曲線は、ループフィルタ電圧ＶLFが
適切な静止ループフィルタ電圧へと実質的に収束するの
に十分に長い時間の間に選択されるのが好ましい。もし
帰還信号ＦFBの周波数が入力信号の周波数（入力ディバ
イダ３１０により調整される）よりも大きければ、ルー
プフィルタ電圧ＶLFは結局接地に到達する。同様に、も
し帰還信号ＦFBの周波数が調整した入力信号の周波数よ
りも小さければ、ループフィルタ電圧ＶLFは結局ＶDDに
到達する。
Ｎそれぞれは、タイマ３１４が指定した時間の間供給さ
れる。各ＶＣＯ動作曲線は、ループフィルタ電圧ＶLFが
適切な静止ループフィルタ電圧へと実質的に収束するの
に十分に長い時間の間に選択されるのが好ましい。もし
帰還信号ＦFBの周波数が入力信号の周波数（入力ディバ
イダ３１０により調整される）よりも大きければ、ルー
プフィルタ電圧ＶLFは結局接地に到達する。同様に、も
し帰還信号ＦFBの周波数が調整した入力信号の周波数よ
りも小さければ、ループフィルタ電圧ＶLFは結局ＶDDに
到達する。
【００１７】ＶＣＯ出力信号ＦOSCの所望周波数は、入
力信号ＦINの周波数である（ディバイダ３１０、または
帰還ディバイダ３１２から発生する周波数の乗算または
除算のいずれかに対応する時間を無視する）。ディジタ
ル制御入力値Ｎを意図的に選択することによって、状態
マシン３１６は結局、入力信号ＦINの周波数のすぐ上お
よびすぐ下の中央周波数を有する２つのＶＣＯ動作曲線
を特定することができる。これら２つの動作曲線の１つ
が通常のＰＬＬ動作時に用いるために選択される。一実
施例において、状態マシン３１６は、線形検索アルゴリ
ズムを行う。この線形検索アルゴリズムは、ディジタル
制御入力値Ｎを可能性のある値の範囲の一方の端（例え
ば、０）から開始して静止ループフィルタ電圧ＶLFが一
方の側（例えば、接地）から他方の側（例えば、ＶDD）
へとフリップするまで、範囲の他方の端に向かって継続
する。別の実施例において、状態マシン３１６は、バイ
ナリ検索アルゴリズムを用いる。このバイナリ検索アル
ゴリズムでは、各新しいディジタル制御入力値は２つの
連続するディジタル制御値が対応する静止ループフィル
タ電圧を得ることが見つかるまで、対応する静止ループ
フィルタ電圧（opposing quiescent loop-filter volta
ges）を得る２つの前に選択した値の間の中間点を選択
する。
力信号ＦINの周波数である（ディバイダ３１０、または
帰還ディバイダ３１２から発生する周波数の乗算または
除算のいずれかに対応する時間を無視する）。ディジタ
ル制御入力値Ｎを意図的に選択することによって、状態
マシン３１６は結局、入力信号ＦINの周波数のすぐ上お
よびすぐ下の中央周波数を有する２つのＶＣＯ動作曲線
を特定することができる。これら２つの動作曲線の１つ
が通常のＰＬＬ動作時に用いるために選択される。一実
施例において、状態マシン３１６は、線形検索アルゴリ
ズムを行う。この線形検索アルゴリズムは、ディジタル
制御入力値Ｎを可能性のある値の範囲の一方の端（例え
ば、０）から開始して静止ループフィルタ電圧ＶLFが一
方の側（例えば、接地）から他方の側（例えば、ＶDD）
へとフリップするまで、範囲の他方の端に向かって継続
する。別の実施例において、状態マシン３１６は、バイ
ナリ検索アルゴリズムを用いる。このバイナリ検索アル
ゴリズムでは、各新しいディジタル制御入力値は２つの
連続するディジタル制御値が対応する静止ループフィル
タ電圧を得ることが見つかるまで、対応する静止ループ
フィルタ電圧（opposing quiescent loop-filter volta
ges）を得る２つの前に選択した値の間の中間点を選択
する。
【００１８】自動トリミング段階でスイッチＳＷ３を開
くことにより、大容量キャパシタＣ Lがループフィルタ
動作から一時的に除去され、ループフィルタ電圧ＶLFが
ＣLが存在していたときよりも早い速度で適切な静止電
圧（接地あるいはＶDDのいずれか）に落ち着く。このこ
とは、各ディジタル制御入力値Ｎが検索シーケンスにお
いてＶＣＯ動作曲線それぞれを試験するために保持する
ことが必要な時間を有効に減らすことができ、自動トリ
ミング段階の全体の継続時間を減らすことができる。ま
た、自動トリミング段階時に荷電ポンプ電流値を増加さ
せることにより、適切な静止電圧レベルへのループフィ
ルタ電圧の収束をさらに早くすることができる。
くことにより、大容量キャパシタＣ Lがループフィルタ
動作から一時的に除去され、ループフィルタ電圧ＶLFが
ＣLが存在していたときよりも早い速度で適切な静止電
圧（接地あるいはＶDDのいずれか）に落ち着く。このこ
とは、各ディジタル制御入力値Ｎが検索シーケンスにお
いてＶＣＯ動作曲線それぞれを試験するために保持する
ことが必要な時間を有効に減らすことができ、自動トリ
ミング段階の全体の継続時間を減らすことができる。ま
た、自動トリミング段階時に荷電ポンプ電流値を増加さ
せることにより、適切な静止電圧レベルへのループフィ
ルタ電圧の収束をさらに早くすることができる。
【００１９】自動トリミング段階が完了すると、スイッ
チＳＷ１およびＳＷ３が閉じられ、スイッチＳＷ２が開
かれて、通常のＰＬＬ動作をイネーブルする。この通常
のＰＬＬ動作時においては、自動トリミング段階の状態
マシン３１６が選択したＶＣＯ動作曲線に対応するディ
ジタル制御入力値をＶＣＯ電圧制御発振器３０８に対す
るトリミング設定としてこの場合に用いて、図１のＰＬ
Ｌ荷電ポンプフェーズロックループ１００と類似するよ
うに進行する。インバータＩＮＶ１は、通常のＰＬＬ動
作時に状態マシン３１６をループフィルタ電圧ＶLFから
隔離することを助ける。
チＳＷ１およびＳＷ３が閉じられ、スイッチＳＷ２が開
かれて、通常のＰＬＬ動作をイネーブルする。この通常
のＰＬＬ動作時においては、自動トリミング段階の状態
マシン３１６が選択したＶＣＯ動作曲線に対応するディ
ジタル制御入力値をＶＣＯ電圧制御発振器３０８に対す
るトリミング設定としてこの場合に用いて、図１のＰＬ
Ｌ荷電ポンプフェーズロックループ１００と類似するよ
うに進行する。インバータＩＮＶ１は、通常のＰＬＬ動
作時に状態マシン３１６をループフィルタ電圧ＶLFから
隔離することを助ける。
【００２０】図３のＰＬＬ荷電ポンプフェーズロックル
ープ３００の別の実装として、ＰＦＤ位相／周波数検出
器３０２は２つの別々の検出器として実装される。すな
わち、それぞれが自分の荷電ポンプをループフィルタ電
圧ノードに結合された位相のみ検出器および周波数のみ
検出器である。この実装において、周波数のみ検出器の
みが自動トリミング段階で用いられることを必要とす
る。
ープ３００の別の実装として、ＰＦＤ位相／周波数検出
器３０２は２つの別々の検出器として実装される。すな
わち、それぞれが自分の荷電ポンプをループフィルタ電
圧ノードに結合された位相のみ検出器および周波数のみ
検出器である。この実装において、周波数のみ検出器の
みが自動トリミング段階で用いられることを必要とす
る。
【００２１】図４は、別の実施例に従う荷電ポンプフェ
ーズロックループ４００のブロック図である。ＰＬＬ荷
電ポンプフェーズロックループ４００において、位相／
周波数検出器４０２、荷電ポンプ４０４、ループフィル
タ４０６、電圧制御発振器４０８、入力ディバイダ４１
０、帰還ディバイダ４１２は、図１の荷電ポンプフェー
ズロックループ１００の対応するコンポーネントと類似
している。また、タイマ４１４、状態マシン４１６は、
タイマ４１４が状態マシン４１６のタイミングを制御
し、これはディジタル制御入力値ＮのシーケンスをＶＣ
Ｏ電圧制御発振器４０８へ供給して所望のアプリケーシ
ョンに対して２つのもっとも近いＶＣＯ動作曲線を特定
することにおいて、図３の荷電ポンプフェーズロックル
ープ３００のタイマ３１４、状態マシン３１６と類似し
ている。同様に、荷電ポンプフェーズロックループ４０
０のスイッチＳＷ１、ＳＷ２は、初期自動トリミング段
階で電圧制御発振器４０８の電圧入力へと基準電圧Ｖ
REFを供給し、通常のＰＬＬ動作時にループフィルタ電
圧ＶLFを供給するので、荷電ポンプフェーズロックルー
プ３００のスイッチＳＷ１、ＳＷ２と類似するように動
作する。
ーズロックループ４００のブロック図である。ＰＬＬ荷
電ポンプフェーズロックループ４００において、位相／
周波数検出器４０２、荷電ポンプ４０４、ループフィル
タ４０６、電圧制御発振器４０８、入力ディバイダ４１
０、帰還ディバイダ４１２は、図１の荷電ポンプフェー
ズロックループ１００の対応するコンポーネントと類似
している。また、タイマ４１４、状態マシン４１６は、
タイマ４１４が状態マシン４１６のタイミングを制御
し、これはディジタル制御入力値ＮのシーケンスをＶＣ
Ｏ電圧制御発振器４０８へ供給して所望のアプリケーシ
ョンに対して２つのもっとも近いＶＣＯ動作曲線を特定
することにおいて、図３の荷電ポンプフェーズロックル
ープ３００のタイマ３１４、状態マシン３１６と類似し
ている。同様に、荷電ポンプフェーズロックループ４０
０のスイッチＳＷ１、ＳＷ２は、初期自動トリミング段
階で電圧制御発振器４０８の電圧入力へと基準電圧Ｖ
REFを供給し、通常のＰＬＬ動作時にループフィルタ電
圧ＶLFを供給するので、荷電ポンプフェーズロックルー
プ３００のスイッチＳＷ１、ＳＷ２と類似するように動
作する。
【００２２】荷電ポンプフェーズロックループ４００は
多くの点で荷電ポンプフェーズロックループ３００と異
なる。最初に、ＰＬＬ荷電ポンプフェーズロックループ
４００は、状態マシン４１６へと入力電圧を生成するた
めの別々のＰＦＤ、荷電ポンプ、キャパシタを有する。
ＰＦＤ４１８は、調整した入力信号と帰還信号ＦFBの間
の位相および周波数関係に基づいてアップおよびダウン
エラー信号（Ｕ、Ｄ）を生成する。荷電ポンプ４２０
は、位相／周波数検出器４１８からのエラー信号に基づ
いて荷電量を生成し、キャパシタＣS2はネット荷電を蓄
積し、これは状態マシン４１６への入力電圧に影響を与
える。
多くの点で荷電ポンプフェーズロックループ３００と異
なる。最初に、ＰＬＬ荷電ポンプフェーズロックループ
４００は、状態マシン４１６へと入力電圧を生成するた
めの別々のＰＦＤ、荷電ポンプ、キャパシタを有する。
ＰＦＤ４１８は、調整した入力信号と帰還信号ＦFBの間
の位相および周波数関係に基づいてアップおよびダウン
エラー信号（Ｕ、Ｄ）を生成する。荷電ポンプ４２０
は、位相／周波数検出器４１８からのエラー信号に基づ
いて荷電量を生成し、キャパシタＣS2はネット荷電を蓄
積し、これは状態マシン４１６への入力電圧に影響を与
える。
【００２３】ＰＬＬ荷電ポンプフェーズロックループ４
００は自動トリミング段階でループフィルタ電圧ＶLFに
は依存しないので、荷電ポンプフェーズロックループ４
００は図３のスイッチＳＷ３なしで実装することができ
る。なぜなら、自動トリミング段階においてＰＬＬ荷電
ポンプフェーズロックループ４００がキャパシタＣLを
除去する利点がなくなるからである。また、荷電ポンプ
フェーズロックループ４００はインバータＩＮＶ１なし
で実装することができる。なぜなら、状態マシン４１６
が通常のループフィルタ電圧パスからすでに隔離されて
いるからである。実際に、荷電ポンプフェーズロックル
ープ４００の設計上の動機の１つとして、通常のＰＬＬ
動作時にループフィルタ電圧ＶLFに悪影響を与えてしま
うインバータＩＮＶ１を避けることがある。
００は自動トリミング段階でループフィルタ電圧ＶLFに
は依存しないので、荷電ポンプフェーズロックループ４
００は図３のスイッチＳＷ３なしで実装することができ
る。なぜなら、自動トリミング段階においてＰＬＬ荷電
ポンプフェーズロックループ４００がキャパシタＣLを
除去する利点がなくなるからである。また、荷電ポンプ
フェーズロックループ４００はインバータＩＮＶ１なし
で実装することができる。なぜなら、状態マシン４１６
が通常のループフィルタ電圧パスからすでに隔離されて
いるからである。実際に、荷電ポンプフェーズロックル
ープ４００の設計上の動機の１つとして、通常のＰＬＬ
動作時にループフィルタ電圧ＶLFに悪影響を与えてしま
うインバータＩＮＶ１を避けることがある。
【００２４】図５は、別の実施例の荷電ポンプフェーズ
ロックループ５００のブロック図を示す。荷電ポンプフ
ェーズロックループ５００において、位相／周波数検出
器５０２、荷電ポンプ５０４、ループフィルタ５０６、
スイッチＳＷ１およびＳＷ２、電圧制御発振器５０８、
入力ディバイダ５１０、帰還ディバイダ５１２は、図４
の荷電ポンプフェーズロックループ４００の対応するコ
ンポーネントと類似している。
ロックループ５００のブロック図を示す。荷電ポンプフ
ェーズロックループ５００において、位相／周波数検出
器５０２、荷電ポンプ５０４、ループフィルタ５０６、
スイッチＳＷ１およびＳＷ２、電圧制御発振器５０８、
入力ディバイダ５１０、帰還ディバイダ５１２は、図４
の荷電ポンプフェーズロックループ４００の対応するコ
ンポーネントと類似している。
【００２５】ＰＬＬ荷電ポンプフェーズロックループ５
００のディジタル態様において、ディジタルアキュムレ
ータ５２２は荷電ポンプフェーズロックループ４００の
荷電ポンプ４２０とキャパシタＣS2に変わって置き換わ
る。ディジタルアキュムレータ５２２はＰＦＤ５１８か
らのディジタルアップおよびダウンエラー信号を蓄積
し、状態マシン５１６へのディジタル入力を生成する。
この意味において、ディジタルアキュムレータ５２２は
荷電ポンプフェーズロックループ４００の荷電ポンプ４
２０およびキャパシタＣS2のディジタル化したものに対
応する。
００のディジタル態様において、ディジタルアキュムレ
ータ５２２は荷電ポンプフェーズロックループ４００の
荷電ポンプ４２０とキャパシタＣS2に変わって置き換わ
る。ディジタルアキュムレータ５２２はＰＦＤ５１８か
らのディジタルアップおよびダウンエラー信号を蓄積
し、状態マシン５１６へのディジタル入力を生成する。
この意味において、ディジタルアキュムレータ５２２は
荷電ポンプフェーズロックループ４００の荷電ポンプ４
２０およびキャパシタＣS2のディジタル化したものに対
応する。
【００２６】また、荷電ポンプフェーズロックループ５
００は荷電ポンプフェーズロックループ４００のタイマ
４１４のようなタイマなしに実装することが好ましい。
この場合に、ディジタルアキュムレータ５２２に含まれ
る値には上限および下限を設け、ディジタルアキュムレ
ータ５２２の値がいずれかの厳しい方の限界に到達した
場合に正確な周波数エラー極性を得ることができる。こ
れらの限界は、各限界が適切な状態（適切な長さの時間
において過度に高いかまたは過度に低いかの出力周波
数）のもとでのみ到達するような大きさに設定されるこ
とが好ましい。これら上限および下限を用いることによ
り、別個のタイマが必要なくなり、限界を適切に選択す
ることにより、自動トリミング段階の全体の継続時間を
さらに減少させることができる。図３、４のアナログ実
装で用いたタイマの継続時間と、図５のディジタル実装
で用いた上限および下限の大きさは、ＰＬＬが決定しな
ければならない入力および出力信号の間の最小周波数差
に基づいて設定されることが好ましい。
００は荷電ポンプフェーズロックループ４００のタイマ
４１４のようなタイマなしに実装することが好ましい。
この場合に、ディジタルアキュムレータ５２２に含まれ
る値には上限および下限を設け、ディジタルアキュムレ
ータ５２２の値がいずれかの厳しい方の限界に到達した
場合に正確な周波数エラー極性を得ることができる。こ
れらの限界は、各限界が適切な状態（適切な長さの時間
において過度に高いかまたは過度に低いかの出力周波
数）のもとでのみ到達するような大きさに設定されるこ
とが好ましい。これら上限および下限を用いることによ
り、別個のタイマが必要なくなり、限界を適切に選択す
ることにより、自動トリミング段階の全体の継続時間を
さらに減少させることができる。図３、４のアナログ実
装で用いたタイマの継続時間と、図５のディジタル実装
で用いた上限および下限の大きさは、ＰＬＬが決定しな
ければならない入力および出力信号の間の最小周波数差
に基づいて設定されることが好ましい。
【００２７】荷電ポンプフェーズロックループ４００、
荷電ポンプフェーズロックループ５００の可能性のある
実装において、第２の位相／周波数検出器（４１８およ
び５１８）を周波数のみ検出器とに置き換わることがで
き、ＰＬＬのコスト、レイアウト、パワー条件を緩和さ
せることができる。
荷電ポンプフェーズロックループ５００の可能性のある
実装において、第２の位相／周波数検出器（４１８およ
び５１８）を周波数のみ検出器とに置き換わることがで
き、ＰＬＬのコスト、レイアウト、パワー条件を緩和さ
せることができる。
【００２８】本発明は、時以来技術のＰＬＬを改善す
る。パワーアップ時にＶＣＯは適切な動作曲線へと自動
的にトリミングされるので、工場においてＶＣＯをトリ
ミングする必要はなくなる。また、異なるアプリケーシ
ョンに対して異なるＶＣＯの目録を保持する必要がなく
なる。なぜなら各ＶＣＯは特定のアプリケーションに対
して適切なトリミング設定に自動的にトリミングされる
からである。さらに、ＶＣＯが永久トリミングされない
ので、異なる公称周波数で動作する異なるアプリケーシ
ョンに対してＰＬＬを再利用することができる。ＰＬＬ
がパワーアップされることに、ＶＣＯはそのときに適切
なトリミング設定にトリミングされる。また、ＰＬＬの
自動トリミング動作はＰＬＬへと適切なリセット信号が
送られたときごとに繰り返すことができる。
る。パワーアップ時にＶＣＯは適切な動作曲線へと自動
的にトリミングされるので、工場においてＶＣＯをトリ
ミングする必要はなくなる。また、異なるアプリケーシ
ョンに対して異なるＶＣＯの目録を保持する必要がなく
なる。なぜなら各ＶＣＯは特定のアプリケーションに対
して適切なトリミング設定に自動的にトリミングされる
からである。さらに、ＶＣＯが永久トリミングされない
ので、異なる公称周波数で動作する異なるアプリケーシ
ョンに対してＰＬＬを再利用することができる。ＰＬＬ
がパワーアップされることに、ＶＣＯはそのときに適切
なトリミング設定にトリミングされる。また、ＰＬＬの
自動トリミング動作はＰＬＬへと適切なリセット信号が
送られたときごとに繰り返すことができる。
【００２９】本発明の別の利点として、本発明の自動較
正型ＰＬＬのインスタンスを達成するために図１の荷電
ポンプフェーズロックループ１００の従来技術の設計に
対してわずかな付加的コンポーネントしか必要ないこと
がある。例として、従来技術のＰＬＬ設計の多くは、図
５のディジタルアキュムレータ５２２に対して用いられ
るディジタル蓄積器をすでに持っている。同様に、スイ
ッチＳＷ１、ＳＷ２を持っている。また、獲得を助ける
ために別々の周波数ループが用いられているＰＬＬで
は、図４のＰＬＬ荷電ポンプフェーズロックループ４０
０で用いるためにさらなる周波数検出器、荷電ポンプ、
キャパシタを用いてもよい。さらに、タイマや状態マシ
ンは従来のＰＬＬにすでになかったとしても、それらは
低速ロジックなので、節約されるコストと比べてそれら
を付加することは問題にならない。
正型ＰＬＬのインスタンスを達成するために図１の荷電
ポンプフェーズロックループ１００の従来技術の設計に
対してわずかな付加的コンポーネントしか必要ないこと
がある。例として、従来技術のＰＬＬ設計の多くは、図
５のディジタルアキュムレータ５２２に対して用いられ
るディジタル蓄積器をすでに持っている。同様に、スイ
ッチＳＷ１、ＳＷ２を持っている。また、獲得を助ける
ために別々の周波数ループが用いられているＰＬＬで
は、図４のＰＬＬ荷電ポンプフェーズロックループ４０
０で用いるためにさらなる周波数検出器、荷電ポンプ、
キャパシタを用いてもよい。さらに、タイマや状態マシ
ンは従来のＰＬＬにすでになかったとしても、それらは
低速ロジックなので、節約されるコストと比べてそれら
を付加することは問題にならない。
【００３０】図３から５の実施例は荷電ポンプＰＬＬを
示すが、本発明は荷電ポンプＰＬＬに制限されない。本
発明は、位相／周波数検出器、積分ループフィルタ、電
圧制御発振器を有するほとんどのＰＬＬに対して実装す
ることができる。また別の実施例では、図３から５のス
イッチＳＷ１、ＳＷ２は、ディジタル制御入力値の１つ
により制御されるようにＶＣＯの内部に取り入れること
ができる。
示すが、本発明は荷電ポンプＰＬＬに制限されない。本
発明は、位相／周波数検出器、積分ループフィルタ、電
圧制御発振器を有するほとんどのＰＬＬに対して実装す
ることができる。また別の実施例では、図３から５のス
イッチＳＷ１、ＳＷ２は、ディジタル制御入力値の１つ
により制御されるようにＶＣＯの内部に取り入れること
ができる。
【００３１】
【発明の効果】以上述べたように、本発明により、ＰＬ
Ｌがパワー投入されたときに適切なＶＣＯ動作曲線を自
動的に選択する自己トリミングないし自己較正型フェー
ズロックループを提供できた。
Ｌがパワー投入されたときに適切なＶＣＯ動作曲線を自
動的に選択する自己トリミングないし自己較正型フェー
ズロックループを提供できた。
【図１】従来技術の荷電ポンプフェーズロックループの
ブロック図である。
ブロック図である。
【図２】図１のフェーズロックループの電圧制御発振器
に対する仮想的な複数の動作曲線のグラフ図である。
に対する仮想的な複数の動作曲線のグラフ図である。
【図３】本発明の荷電ポンプフェーズロックループのブ
ロック図である。
ロック図である。
【図４】本発明の荷電ポンプフェーズロックループのブ
ロック図である。
ロック図である。
【図５】本発明の荷電ポンプフェーズロックループのブ
ロック図である。
ロック図である。
１００ 荷電ポンプフェーズロックループ １０２ 位相／周波数検出器 １０４ 荷電ポンプ １０６ ループフィルタ １０８ 電圧制御発振器 １１０ 入力ディバイダ １１２ 帰還ディバイダ ３００ 荷電ポンプフェーズロックループ ３０２ 位相／周波数検出器 ３０４ 荷電ポンプ ３０６ ループフィルタ ３０８ 電圧制御発振器 ３１０ 入力ディバイダ ３１２ 帰還ディバイダ ３１４ タイマ ３１６ 状態マシン ４００ 荷電ポンプフェーズロックループ ４０２ 位相／周波数検出器 ４０４ 荷電ポンプ ４０６ ループフィルタ ４０８ 電圧制御発振器 ４１０ 入力ディバイダ ４１２ 帰還ディバイダ ４１４ タイマ ４１６ 状態マシン ４１８、５０２ 位相／周波数検出器 ４２０ 荷電ポンプ ５００ 荷電ポンプフェーズロックループ ５０４ 荷電ポンプ ５０６ ループフィルタ ５０８ 電圧制御発振器 ５１０ 入力ディバイダ ５１２ 帰還ディバイダ ５１４ タイマ ５１６ 状態マシン ５２２ ディジタルアキュムレータ
フロントページの続き (73)特許権者 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊ ｅｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ウィリアム ビー．ウィルソン アメリカ合衆国，ペンシルヴァニア，レ ハイ，マカンギー，ブライアーウッド ドライブ 4964 (56)参考文献 特開 平７−221638（ＪＰ，Ａ) 特開 平６−104748（ＪＰ，Ａ) 特開 平９−64730（ＪＰ，Ａ) 特開 平３−259619（ＪＰ，Ａ) 米国特許5257294（ＵＳ，Ａ) 国際公開97／9786（ＷＯ，Ａ１) 欧州特許出願公開598260（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/14
Claims (10)
- 【請求項１】 荷電ポンプフェーズ−ロックループ（Ｐ
ＬＬ）を有する集積回路であって、 （ａ）入力信号とＰＬＬ帰還信号との比較に基づいてエ
ラー信号を生成する位相／周波数検出器（ＰＦＤ）と、 （ｂ）該エラー信号に対応する荷電量を生成する荷電ポ
ンプと（ｃ）該荷電量を累積して、該ＰＦＤにより生成
されるエラー信号に基づいてループ−フィルタ電圧を生
成する積分ループフィルタと、 （ｄ）複数の動作曲線を有する電圧制御発振器（ＶＣ
Ｏ）とを含み、 ＰＬＬ自動トリミング動作中に、該ＶＣＯは、通常のＰ
ＬＬ動作中で用いるための適切な発振器動作曲線へと自
動的にトリミングされ、 該ＶＣＯの出力信号は、該ＰＬＬ帰還信号を生成するの
に用いられ、 通常のＰＬＬ動作中に該ループ−フィルタ電圧は該ＶＣ
Ｏの電圧入力に印加され、および該荷電ポンプの電流が
ＰＬＬ自動トリミング動作中に増加されて、該ＰＬＬ自
動トリミング動作を加速するようになっていることを特
徴とする集積回路。 - 【請求項２】 請求項１に記載の集積回路において、 該フェーズ−ロックループ（ＰＬＬ）が、さらにスイッ
チ構成を有し、これにより通常のＰＬＬ動作中に該ルー
プフィルタ電圧が該ＶＣＯの電圧入力に印加され、該Ｐ
ＬＬ自動トリミング動作中に、基準電圧が該ＶＣＯの電
圧入力に印加されるようになっている集積回路。 - 【請求項３】 請求項１に記載の集積回路において、 該ＰＬＬが、さらに状態マシンを含み、そしてＰＬＬ自
動トリミング動作中に、該状態マシンがディジタル制御
入力値の系列を該ＶＣＯに印加して異なるＶＣＯ動作曲
線を選択し、およびこの状態マシンが通常のＰＬＬ動作
のためのＶＣＯの適切なトリミング設定を選択するよう
にした集積回路。 - 【請求項４】 請求項３に記載の集積回路において、 該ＰＬＬがさらにＰＬＬ自動トリミング動作中に該ディ
ジタル制御入力値の各々を、該状態マシンが印加する時
間を制御するタイマを含むものである集積回路。 - 【請求項５】 請求項３に記載の集積回路において、 ＰＬＬ自動トリミング動作中に、該状態マシンが、該ル
ープ−フィルタ電圧に対応する電圧信号を受信し、かつ
使用して、該適切なトリミング設定を選択するようにな
っている集積回路。 - 【請求項６】 請求項５に記載の集積回路において、 該ＰＬＬが、さらにＰＬＬ自動トリミング動作中に該ル
ープフィルタの有効キャパシタンスを減少させて、該Ｐ
ＬＬ自動トリミング動作を加速させる、該ループフィル
タにおけるスイッチ構成を含む集積回路。 - 【請求項７】 請求項５に記載の集積回路において、 該ＰＬＬがさらに該ループフィルタと、該状態マシンの
間に接続される、該状態マシンに電圧信号を提供するイ
ンバータを含む集積回路。 - 【請求項８】 請求項３に記載の集積回路において該Ｐ
ＬＬが、さらにＰＬＬ自動トリミング動作中に該状態マ
シンに対して電圧入力を生成するのに用いられる第２の
ＰＦＤ、第２の荷電ポンプおよびキャパシタを含むもの
である集積回路。 - 【請求項９】 フェーズ−ロックループ（ＰＬＬ）を有
する集積回路であって、 （ａ）入力信号とＰＬＬ帰還信号との比較に基づいて、
エラー信号を生成する位相／周波数検出器（ＰＦＤ）
と、 （ｂ）該ＰＦＤにより生成されるエラー信号に基づいて
ループフィルタ電圧を生成する積分ループフィルタと、 （ｃ）複数の動作曲線を有し、ＰＬＬ自動トリミング動
作中に通常のＰＬＬ動作中に用いるための適切な発振器
動作曲線へと自動的にトリミングされるような電圧制御
発振器（ＶＣＯ）であって、その出力信号が帰還信号を
生成するのに用いられるような電圧制御発振器（ＶＣ
Ｏ）と、 （ｄ）通常のＰＬＬ動作中に該ループルフィルタ電圧が
該ＶＣＯの電圧入力に印加され、およびＰＬＬ自動トリ
ミング動作中に基準電圧が該ＶＣＯの電圧入力に印加さ
れるようになっているスイッチ構成とを含むことを特徴
とする集積回路。 - 【請求項１０】 フェーズ−ロックループ（ＰＬＬ）を
有する集積回路であって、 （ａ）入力信号と、ＰＬＬ帰還信号との比較に基づいて
エラー信号を生成する位相／周波数検出器（ＰＦＤ）
と、 （ｂ）該ＰＦＤにより生成されるエラー信号に基づい
て、ループ−フィルタ電圧を生成する積分ループフィル
タと、 （ｃ）複数の動作曲線を有する電圧制御発振器（ＶＣ
Ｏ）であって、その出力信号が該ＰＬＬ帰還信号を生成
するのに用いられるような電圧制御発振器（ＶＣＯ）
と、 （ｄ）ＰＬＬ自動トリミング動作中に該ループフィルタ
の有効キャパシタンスを減少させて、該ＰＬＬ自動トリ
ミング動作を加速させる、該ループフィルタ中のスイッ
チ構成とを含み、 通常のＰＬＬ動作中に該ループフィルタ電圧は該ＶＣＯ
の電圧入力に、印加され、 ＰＬＬ自動トリミング動作中に、該ＶＣＯは、通常のＰ
ＬＬ動作中に用いるための適切なＶＣＯ動作曲線へと自
動的にトリミングされるようになっており、 該ＰＬＰは、さらに状態マシンを含み、 ＰＬＬ自動トリミング動作中に、該状態マシンはディジ
タル制御入力値の系列を該ＶＣＯに印加して、異なるＶ
ＣＯ動作曲線を選択し、およびこの状態マシンは通常の
ＰＬＬ動作のためのＶＣＯの適切なトリミング設定を選
択するようになっており、そしてＰＬＬ自動トリミング
動作中に、該状態マシンは該ループ−フィルタ電圧に対
応する電圧信号を受信し、かつ使用して該適切なトリミ
ング設定を選択するようになっていることを特徴とする
集積回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US6399497P | 1997-10-14 | 1997-10-14 | |
| US09/008798 | 1998-01-20 | ||
| US09/008,798 US5942949A (en) | 1997-10-14 | 1998-01-20 | Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve |
| US60/063994 | 1998-01-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195983A JPH11195983A (ja) | 1999-07-21 |
| JP3286604B2 true JP3286604B2 (ja) | 2002-05-27 |
Family
ID=26678638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28901098A Expired - Lifetime JP3286604B2 (ja) | 1997-10-14 | 1998-10-12 | フェーズロックループを有する集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5942949A (ja) |
| EP (1) | EP0910170B1 (ja) |
| JP (1) | JP3286604B2 (ja) |
| DE (1) | DE69828239T2 (ja) |
Families Citing this family (162)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5942949A (en) * | 1997-10-14 | 1999-08-24 | Lucent Technologies Inc. | Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve |
| US6181210B1 (en) * | 1998-09-21 | 2001-01-30 | Broadcom Corporation | Low offset and low glitch energy charge pump for PLL-based timing recovery systems |
| US6229361B1 (en) * | 1999-02-10 | 2001-05-08 | Texas Instruments Incorporated | Speed-up charge pump circuit to improve lock time for integer-N or fractional-N GSM wireless data/voice applications |
| US6211745B1 (en) * | 1999-05-03 | 2001-04-03 | Silicon Wave, Inc. | Method and apparatus for digitally controlling the capacitance of an integrated circuit device using mos-field effect transistors |
| US6993106B1 (en) | 1999-08-11 | 2006-01-31 | Broadcom Corporation | Fast acquisition phase locked loop using a current DAC |
| US6526113B1 (en) | 1999-08-11 | 2003-02-25 | Broadcom Corporation | GM cell based control loops |
| US6389092B1 (en) * | 1999-08-11 | 2002-05-14 | Newport Communications, Inc. | Stable phase locked loop having separated pole |
| CA2281522C (en) | 1999-09-10 | 2004-12-07 | Philsar Electronics Inc. | Delta-sigma based two-point angle modulation scheme |
| US6420917B1 (en) * | 1999-10-01 | 2002-07-16 | Ericsson Inc. | PLL loop filter with switched-capacitor resistor |
| DE19959265A1 (de) * | 1999-12-03 | 2001-06-07 | Deutsche Telephonwerk Kabel | Verfahren zum Regeln der von einem frequenzsteuerbaren Oszillator abgegebenen Ausgangsfrequenz |
| JP3488180B2 (ja) * | 2000-05-30 | 2004-01-19 | 松下電器産業株式会社 | 周波数シンセサイザ |
| US6807225B1 (en) * | 2000-05-31 | 2004-10-19 | Conexant Systems, Inc. | Circuit and method for self trimming frequency acquisition |
| US6407600B1 (en) * | 2000-06-27 | 2002-06-18 | Intel Corporation | Method and apparatus for providing a start-up control voltage |
| US6630868B2 (en) | 2000-07-10 | 2003-10-07 | Silicon Laboratories, Inc. | Digitally-synthesized loop filter circuit particularly useful for a phase locked loop |
| EP1189347A1 (en) | 2000-09-15 | 2002-03-20 | Texas Instruments France | Electronically trimmed VCO |
| ATE309641T1 (de) | 2000-09-15 | 2005-11-15 | Cit Alcatel | Spannungsgesteuerter oszillator mit automatischer mittenfrequenzeinstellung |
| US6650196B2 (en) | 2000-09-29 | 2003-11-18 | Broadcom Corporation | Multi-frequency band controlled oscillator |
| EP1193879A1 (fr) | 2000-09-29 | 2002-04-03 | Koninklijke Philips Electronics N.V. | Synthétiseur de fréquences à faible bruit et à réponse rapide, et procédé de synthèse de fréquences correspondant |
| DE10059094A1 (de) * | 2000-11-28 | 2002-06-06 | Atmel Germany Gmbh | Verfahren zur Korrektur eines Frequenzoffsets in einer PLL-Schaltung |
| US6552618B2 (en) | 2000-12-13 | 2003-04-22 | Agere Systems Inc. | VCO gain self-calibration for low voltage phase lock-loop applications |
| US6525949B1 (en) * | 2000-12-22 | 2003-02-25 | Matrix Semiconductor, Inc. | Charge pump circuit |
| US6404289B1 (en) | 2000-12-22 | 2002-06-11 | Atheros Communications, Inc. | Synthesizer with lock detector, lock algorithm, extended range VCO, and a simplified dual modulus divider |
| FI113112B (fi) * | 2000-12-22 | 2004-02-27 | Nokia Corp | Menetelmä oskillaattorin säätämiseksi |
| JP3414382B2 (ja) * | 2001-01-09 | 2003-06-09 | 日本電気株式会社 | Ｐｌｌ回路及びその制御方法 |
| US6496075B2 (en) | 2001-03-14 | 2002-12-17 | Ericsson Inc. | Automatic tuning of VCO |
| US6553089B2 (en) * | 2001-03-20 | 2003-04-22 | Gct Semiconductor, Inc. | Fractional-N frequency synthesizer with fractional compensation method |
| JP4540247B2 (ja) * | 2001-04-13 | 2010-09-08 | 日本テキサス・インスツルメンツ株式会社 | Ｐｌｌ回路 |
| JP2002318265A (ja) * | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 半導体集積回路及び半導体集積回路のテスト方法 |
| US6424229B1 (en) | 2001-06-04 | 2002-07-23 | Ericsson Inc. | Tunable voltage controlled oscillator circuit having aided acquisition and methods for operating the same |
| ITMI20011291A1 (it) * | 2001-06-19 | 2002-12-19 | St Microelectronics Srl | Metodo di calibrazione automatica di un sistema ad aggancio di fase |
| US6504437B1 (en) * | 2001-06-26 | 2003-01-07 | Agere Systems Inc. | Low-noise, fast-lock phase-lock loop with “gearshifting” control |
| US7171170B2 (en) | 2001-07-23 | 2007-01-30 | Sequoia Communications | Envelope limiting for polar modulators |
| JP3808338B2 (ja) * | 2001-08-30 | 2006-08-09 | 株式会社ルネサステクノロジ | 位相同期回路 |
| US6985703B2 (en) | 2001-10-04 | 2006-01-10 | Sequoia Corporation | Direct synthesis transmitter |
| US6549079B1 (en) * | 2001-11-09 | 2003-04-15 | Analog Devices, Inc. | Feedback systems for enhanced oscillator switching time |
| GB0127537D0 (en) * | 2001-11-16 | 2002-01-09 | Hitachi Ltd | A communication semiconductor integrated circuit device and a wireless communication system |
| US6816031B1 (en) * | 2001-12-04 | 2004-11-09 | Formfactor, Inc. | Adjustable delay transmission line |
| US7009432B2 (en) * | 2001-12-20 | 2006-03-07 | Analog Devices, Inc. | Self-calibrating phase locked loop charge pump system and method |
| US6828654B2 (en) | 2001-12-27 | 2004-12-07 | Broadcom Corporation | Thick oxide P-gate NMOS capacitor for use in a phase-locked loop circuit and method of making same |
| US6608522B1 (en) * | 2002-04-05 | 2003-08-19 | Microtune (Texas), L.P. | DC-to-DC converter providing stable operation |
| US6856205B1 (en) * | 2002-04-17 | 2005-02-15 | Sequoia Communications | VCO with automatic calibration |
| US6661267B2 (en) | 2002-05-06 | 2003-12-09 | International Business Machines Corporation | Coarse calibration circuit using variable step sizes to reduce jitter and a dynamic course calibration (DCC) circuit for a 2 GHz VCO |
| US6853261B1 (en) | 2002-05-07 | 2005-02-08 | Rfmd Wpan, Inc. | Method and apparatus for calibrating voltage-controlled devices |
| JP4029138B2 (ja) * | 2002-05-20 | 2008-01-09 | 富士通株式会社 | 周波数シンセサイザ回路 |
| US7489916B1 (en) | 2002-06-04 | 2009-02-10 | Sequoia Communications | Direct down-conversion mixer architecture |
| US6987424B1 (en) | 2002-07-02 | 2006-01-17 | Silicon Laboratories Inc. | Narrow band clock multiplier unit |
| US6885252B2 (en) * | 2002-07-09 | 2005-04-26 | Mediatex Inc. | Clock recovery circuit capable of automatically adjusting frequency range of a VCO |
| US6778024B2 (en) * | 2002-11-14 | 2004-08-17 | Gennum Corporation | Dynamically trimmed voltage controlled oscillator |
| US6838918B1 (en) * | 2002-11-19 | 2005-01-04 | Xilinx, Inc. | Hard phase alignment of clock signals using asynchronous level-mode state machine |
| US7181572B2 (en) | 2002-12-02 | 2007-02-20 | Silverbrook Research Pty Ltd | Cache updating method and apparatus |
| US6822519B1 (en) | 2003-02-10 | 2004-11-23 | Analog Devices, Inc. | Synthesizer structures and alignment methods that facilitate quadrature demodulation |
| WO2004075414A1 (en) * | 2003-02-14 | 2004-09-02 | Mcdonald James J Iii | Circuitry to reduce pll lock acquisition time |
| US6774732B1 (en) * | 2003-02-14 | 2004-08-10 | Motorola, Inc. | System and method for coarse tuning a phase locked loop (PLL) synthesizer using 2-PI slip detection |
| DE10308643A1 (de) * | 2003-02-27 | 2004-09-16 | Infineon Technologies Ag | Phasenregelanordnung |
| EP1460762B1 (en) * | 2003-03-18 | 2008-11-05 | Texas Instruments Incorporated | High-speed, accurate trimming for electronically trimmed VCO |
| JP2004289703A (ja) * | 2003-03-25 | 2004-10-14 | Renesas Technology Corp | 通信用半導体集積回路 |
| US7349514B2 (en) * | 2003-04-01 | 2008-03-25 | Seiko Epson Corporation | Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector |
| DE60322272D1 (de) * | 2003-05-30 | 2008-08-28 | Infineon Technologies Ag | Selbstkalibrierter abstimmbarer oszillator mit konstanter verstärkung |
| US7109813B2 (en) * | 2003-06-12 | 2006-09-19 | Broadcom Corporation | Fast starting on-chip crystal oscillation circuit |
| US7023260B2 (en) * | 2003-06-30 | 2006-04-04 | Matrix Semiconductor, Inc. | Charge pump circuit incorporating corresponding parallel charge pump stages and method therefor |
| DE10335835B4 (de) * | 2003-08-05 | 2006-07-06 | Infineon Technologies Ag | Phasenregelkreis und Verfahren zum Einstellen eines Signals in einem Phasenregelkreis |
| US6998889B2 (en) * | 2003-08-11 | 2006-02-14 | Rambus Inc. | Circuit, apparatus and method for obtaining a lock state value |
| US7254507B2 (en) | 2003-08-27 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Analog circuit automatic calibration system |
| US7046093B1 (en) | 2003-08-27 | 2006-05-16 | Intergrated Device Technology, Inc. | Dynamic phase-locked loop circuits and methods of operation thereof |
| GB2408398B (en) * | 2003-11-18 | 2005-11-23 | Motorola Inc | Calibration device for a phased locked loop synthesiser |
| US7263152B2 (en) * | 2003-11-18 | 2007-08-28 | Analog Devices, Inc. | Phase-locked loop structures with enhanced signal stability |
| US6975176B2 (en) * | 2003-11-20 | 2005-12-13 | Agilent Technologies, Inc. | Self-tuning varactor system |
| US7609118B1 (en) | 2003-12-29 | 2009-10-27 | Sequoia Communications | Phase-locked loop calibration system |
| US7496338B1 (en) | 2003-12-29 | 2009-02-24 | Sequoia Communications | Multi-segment gain control system |
| TWI373925B (en) | 2004-02-10 | 2012-10-01 | Tridev Res L L C | Tunable resonant circuit, tunable voltage controlled oscillator circuit, tunable low noise amplifier circuit and method of tuning a resonant circuit |
| US7508898B2 (en) * | 2004-02-10 | 2009-03-24 | Bitwave Semiconductor, Inc. | Programmable radio transceiver |
| EP1564890A1 (en) * | 2004-02-13 | 2005-08-17 | Ecole Polytechnique Federale De Lausanne | Analogue self-calibration method and apparatus for low noise, fast and wide-locking range phase locked loop |
| JP2007528067A (ja) * | 2004-03-09 | 2007-10-04 | バイエリッシェ モートーレン ウエルケ アクチエンゲゼルシャフト | 少なくとも１つの制御装置の処理制御手段の機能性の更新及び／又は拡張 |
| US7049866B2 (en) * | 2004-03-24 | 2006-05-23 | Agere Systems Inc. | Compensating for leakage currents in loop filter capacitors in PLLs and the like |
| EP1583221A1 (en) * | 2004-03-31 | 2005-10-05 | NEC Compound Semiconductor Devices, Ltd. | PLL frequency synthesizer circuit and frequency tuning method thereof |
| US7522017B1 (en) | 2004-04-21 | 2009-04-21 | Sequoia Communications | High-Q integrated RF filters |
| US7672648B1 (en) | 2004-06-26 | 2010-03-02 | Quintics Holdings | System for linear amplitude modulation |
| EP1638207B1 (en) * | 2004-09-15 | 2008-02-20 | STMicroelectronics S.r.l. | Method of calibrating the frequency of an oscillator in a phase locked loop circuit |
| DE102004057186B4 (de) * | 2004-11-26 | 2007-10-31 | Texas Instruments Deutschland Gmbh | PLL-Schaltung mit einem spannungsgesteuerten Oszillator |
| JP4192888B2 (ja) * | 2004-12-17 | 2008-12-10 | 日本電気株式会社 | Ｐｌｌ回路及びその制御方法 |
| US7148754B2 (en) * | 2004-12-30 | 2006-12-12 | Lucent Technologies Inc. | Self-tunable phase lock loop |
| US7151414B2 (en) * | 2005-01-26 | 2006-12-19 | Texas Instruments Incorporated | Method and circuit for frequency synthesis using a low drift current controlled oscillator with wide output frequency range |
| US7548122B1 (en) | 2005-03-01 | 2009-06-16 | Sequoia Communications | PLL with switched parameters |
| US7479815B1 (en) | 2005-03-01 | 2009-01-20 | Sequoia Communications | PLL with dual edge sensitivity |
| US7116178B2 (en) * | 2005-03-03 | 2006-10-03 | Agere Systems Inc. | Voltage-controlled oscillator with gain proportional to operating frequency |
| US7675379B1 (en) | 2005-03-05 | 2010-03-09 | Quintics Holdings | Linear wideband phase modulation system |
| US7595626B1 (en) | 2005-05-05 | 2009-09-29 | Sequoia Communications | System for matched and isolated references |
| US7312663B2 (en) * | 2005-06-16 | 2007-12-25 | Lsi Corporation | Phase-locked loop having a bandwidth related to its input frequency |
| TWI312613B (en) * | 2005-10-06 | 2009-07-21 | Novatek Microelectronics Corp | Calibration circuit and operation method for voltage-controlled oscillator |
| US7432773B2 (en) * | 2005-10-26 | 2008-10-07 | Microchip Technology Incorporated | Method, system and apparatus for reducing oscillator frequency spiking during oscillator frequency adjustment |
| US7239188B1 (en) * | 2005-11-01 | 2007-07-03 | Integrated Device Technology, Inc. | Locked-loop integrated circuits having speed tracking circuits therein |
| US20070205200A1 (en) * | 2006-03-02 | 2007-09-06 | Brain Box Concepts | Soap bar holder and method of supporting a soap bar |
| TWI313970B (en) * | 2006-03-30 | 2009-08-21 | Realtek Semiconductor Corp | Method and apparatus for generating output signal |
| WO2007137094A2 (en) | 2006-05-16 | 2007-11-29 | Sequoia Communications | A multi-mode vco for direct fm systems |
| US20080007365A1 (en) * | 2006-06-15 | 2008-01-10 | Jeff Venuti | Continuous gain compensation and fast band selection in a multi-standard, multi-frequency synthesizer |
| US7672645B2 (en) | 2006-06-15 | 2010-03-02 | Bitwave Semiconductor, Inc. | Programmable transmitter architecture for non-constant and constant envelope modulation |
| US7522005B1 (en) | 2006-07-28 | 2009-04-21 | Sequoia Communications | KFM frequency tracking system using an analog correlator |
| US7679468B1 (en) | 2006-07-28 | 2010-03-16 | Quintic Holdings | KFM frequency tracking system using a digital correlator |
| US8487707B2 (en) | 2006-08-08 | 2013-07-16 | Mstar Semiconductor, Inc. | Frequency synthesizer |
| US20080036544A1 (en) * | 2006-08-08 | 2008-02-14 | Fucheng Wang | Method for adjusting oscillator in phase-locked loop and related frequency synthesizer |
| US7894545B1 (en) | 2006-08-14 | 2011-02-22 | Quintic Holdings | Time alignment of polar transmitter |
| US7920033B1 (en) | 2006-09-28 | 2011-04-05 | Groe John B | Systems and methods for frequency modulation adjustment |
| JP4512642B2 (ja) | 2006-10-12 | 2010-07-28 | パナソニック株式会社 | Ｐｌｌ回路 |
| KR100847687B1 (ko) * | 2006-10-20 | 2008-07-23 | (주)에프씨아이 | 주파수합성기 및 주파수조절방법 |
| US20080111642A1 (en) * | 2006-11-09 | 2008-05-15 | Jose Bohorquez | Apparatus and methods for vco linearization |
| US7973608B2 (en) * | 2006-11-30 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop, semiconductor device, and wireless tag |
| US7495500B2 (en) * | 2006-12-31 | 2009-02-24 | Sandisk 3D Llc | Method for using a multiple polarity reversible charge pump circuit |
| US7477093B2 (en) * | 2006-12-31 | 2009-01-13 | Sandisk 3D Llc | Multiple polarity reversible charge pump circuit |
| US8334725B2 (en) * | 2007-04-11 | 2012-12-18 | Mediatek Inc. | Circuit and method for controlling mixed mode controlled oscillator and CDR circuit using the same |
| JP2008306331A (ja) * | 2007-06-06 | 2008-12-18 | Toshiba Corp | 半導体集積回路装置 |
| KR100889734B1 (ko) * | 2007-09-11 | 2009-03-24 | 한국전자통신연구원 | Ｔｄｄ 방식 통신 장치 및 그 동작 방법 |
| US7902928B2 (en) * | 2008-02-08 | 2011-03-08 | Mediatek Inc. | Phase-locked circuit employing capacitance multiplication |
| US7834708B1 (en) * | 2008-04-30 | 2010-11-16 | Integrated Device Technology, Inc. | Method and apparatus for analog smooth switch in VCO loading control |
| US7764128B2 (en) * | 2008-06-27 | 2010-07-27 | Visteon Global Technologies, Inc. | Integrated circuit with non-crystal oscillator reference clock |
| JP5231931B2 (ja) * | 2008-10-10 | 2013-07-10 | キヤノン株式会社 | Ｐｌｌ回路 |
| US8085098B2 (en) * | 2008-10-10 | 2011-12-27 | Canon Kabushiki Kaisha | PLL circuit |
| GB0821772D0 (en) * | 2008-11-28 | 2009-01-07 | Zarlink Semiconductor Inc | Soft reference switch for phase locked loop |
| US8275087B2 (en) * | 2008-12-19 | 2012-09-25 | Alcatel Lucent | Frequency synchronization using first and second frequency error estimators |
| JP5365323B2 (ja) * | 2009-04-20 | 2013-12-11 | ソニー株式会社 | クロックデータリカバリ回路および逓倍クロック生成回路 |
| JP5263887B2 (ja) | 2009-04-22 | 2013-08-14 | フリースケール セミコンダクター インコーポレイテッド | 自動調整発振器 |
| EP2253966B1 (en) | 2009-05-18 | 2014-04-30 | Dialog Semiconductor GmbH | Self-trim and self-test of on-chip values |
| US8368480B2 (en) * | 2009-06-24 | 2013-02-05 | Mediatek Inc. | Phase locked loop circuits and gain calibration methods thereof |
| US8339165B2 (en) | 2009-12-07 | 2012-12-25 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
| US8446191B2 (en) | 2009-12-07 | 2013-05-21 | Qualcomm Incorporated | Phase locked loop with digital compensation for analog integration |
| US8085099B2 (en) | 2010-04-06 | 2011-12-27 | Sandisk Technologies Inc. | Self-calibrating relaxation oscillator based clock source |
| US8130047B2 (en) | 2010-04-30 | 2012-03-06 | Texas Instruments Incorporated | Open loop coarse tuning for a PLL |
| KR101199780B1 (ko) * | 2010-06-11 | 2012-11-12 | (주)에프씨아이 | 주파수 합성기의 주파수 보정 장치 및 그 방법 |
| US8237510B2 (en) | 2010-08-18 | 2012-08-07 | International Business Machines Corporation | Implementing phase locked loop (PLL) with enhanced locking capability with a wide range dynamic reference clock |
| TWI419471B (zh) * | 2010-11-19 | 2013-12-11 | Mstar Semiconductor Inc | 具有校正功能之鎖相迴路及其校正方法 |
| KR20120063864A (ko) * | 2010-12-08 | 2012-06-18 | 한국전자통신연구원 | 차동 제어 위상 고정 루프 회로 |
| JP5765006B2 (ja) * | 2011-03-29 | 2015-08-19 | ソニー株式会社 | 位相同期装置および位相同期回路の周波数キャリブレーション方法、並びにプログラム |
| TWI470935B (zh) * | 2011-09-20 | 2015-01-21 | 晨星半導體股份有限公司 | 鎖相迴路以及相關之相位對齊方法 |
| WO2013101231A1 (en) * | 2011-12-30 | 2013-07-04 | Intel Corporation | Digitally switched capacitor loop filter |
| CN103427834B (zh) * | 2012-05-22 | 2016-04-13 | 瑞昱半导体股份有限公司 | 锁相回路电路 |
| US9083356B1 (en) | 2013-03-14 | 2015-07-14 | Gsi Technology, Inc. | Systems and methods of phase-locked loop involving closed-loop, continuous frequency range, auto calibration and/or other features |
| US8872556B1 (en) * | 2013-04-30 | 2014-10-28 | Micrel, Inc. | PLL frequency synthesizer with multi-curve VCO implementing closed loop curve searching using charge pump current modulation |
| US9030241B2 (en) | 2013-04-30 | 2015-05-12 | Micrel, Inc. | PLL frequency synthesizer with multi-curve VCO implementing closed loop curve searching |
| US9696359B2 (en) * | 2014-12-31 | 2017-07-04 | Texas Instruments Incorporated | Dynamic measurement of frequency synthesizer noise spurs or phase noise |
| US11227653B1 (en) | 2016-12-06 | 2022-01-18 | Gsi Technology, Inc. | Storage array circuits and methods for computational memory cells |
| US10854284B1 (en) | 2016-12-06 | 2020-12-01 | Gsi Technology, Inc. | Computational memory cell and processing array device with ratioless write port |
| US10998040B2 (en) | 2016-12-06 | 2021-05-04 | Gsi Technology, Inc. | Computational memory cell and processing array device using the memory cells for XOR and XNOR computations |
| US10770133B1 (en) | 2016-12-06 | 2020-09-08 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits |
| US10777262B1 (en) | 2016-12-06 | 2020-09-15 | Gsi Technology, Inc. | Read data processing circuits and methods associated memory cells |
| US10891076B1 (en) | 2016-12-06 | 2021-01-12 | Gsi Technology, Inc. | Results processing circuits and methods associated with computational memory cells |
| US10725777B2 (en) | 2016-12-06 | 2020-07-28 | Gsi Technology, Inc. | Computational memory cell and processing array device using memory cells |
| US10847213B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Write data processing circuits and methods associated with computational memory cells |
| US10847212B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers |
| US10943648B1 (en) | 2016-12-06 | 2021-03-09 | Gsi Technology, Inc. | Ultra low VDD memory cell with ratioless write port |
| US10860320B1 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Orthogonal data transposition system and method during data transfers to/from a processing array |
| EP3361639A1 (en) | 2017-02-14 | 2018-08-15 | ams AG | Programmable vco, method of calibrating the vco, pll circuit with programmable vco, and setup method for the pll circuit |
| EP3439180B1 (en) | 2017-08-02 | 2023-03-15 | ams AG | Phase-locked loop circuit |
| EP3487076A1 (en) | 2017-11-15 | 2019-05-22 | ams AG | Phase-locked loop circuitry having low variation transconductance design |
| US10528076B2 (en) | 2017-11-28 | 2020-01-07 | Western Digital Technologies, Inc. | Clock retiming circuit |
| TWI634748B (zh) * | 2017-12-05 | 2018-09-01 | 財團法人工業技術研究院 | 量測系統及其鎖相迴路暨量測方法 |
| JP6906460B2 (ja) * | 2018-02-23 | 2021-07-21 | ルネサスエレクトロニクス株式会社 | Ｐｌｌ回路、それを備えた半導体装置、及び、ｐｌｌ回路の制御方法 |
| US10930341B1 (en) | 2019-06-18 | 2021-02-23 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| US10877731B1 (en) | 2019-06-18 | 2020-12-29 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
| CN110224697B (zh) * | 2019-06-18 | 2022-11-04 | 苏州兆凯电子有限公司 | 一种锁相环锁定方法、锁相环电路及通信收发系统 |
| US10958272B2 (en) | 2019-06-18 | 2021-03-23 | Gsi Technology, Inc. | Computational memory cell and processing array device using complementary exclusive or memory cells |
| US11056210B1 (en) | 2020-02-13 | 2021-07-06 | Dialog Semiconductor (Uk) Limited | Electrical circuit comprising a trim circuit |
| US11604267B2 (en) | 2020-08-07 | 2023-03-14 | Stmicroelectronics S.R.L. | Oscillator circuit, corresponding radar sensor, vehicle and method of operation |
| US11959995B2 (en) | 2020-08-07 | 2024-04-16 | Stmicroelectronics S.R.L. | Phase-locked loop circuit, corresponding radar sensor, vehicle and method of operation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257294A (en) | 1990-11-13 | 1993-10-26 | National Semiconductor Corporation | Phase-locked loop circuit and method |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4563657A (en) * | 1982-03-15 | 1986-01-07 | Codex Corporation | Frequency synthesizer and digital phase lock loop |
| US4503401A (en) * | 1982-08-04 | 1985-03-05 | Allied Corporation | Wideband phase locked loop tracking oscillator for radio altimeter |
| US4568888A (en) * | 1983-11-08 | 1986-02-04 | Trw Inc. | PLL Fast frequency synthesizer with memories for coarse tuning and loop gain correction |
| DE3526363A1 (de) * | 1985-07-19 | 1987-01-22 | Siemens Ag | Verfahren zum herstellen eines einstellbaren frequenzgenerators |
| KR900003073B1 (ko) * | 1986-03-26 | 1990-05-07 | 가부시끼가이샤 히다찌 세이사꾸쇼 | 전압 제어 발진기 및 그것을 사용한 위상 동기 장치 |
| US4980652A (en) * | 1988-09-02 | 1990-12-25 | Nippon Telegraph And Telephone Corporation | Frequency synthesizer having compensation for nonlinearities |
| JPH03235512A (ja) * | 1990-02-13 | 1991-10-21 | Oki Electric Ind Co Ltd | 電圧制御発振回路 |
| IL96351A (en) * | 1990-11-14 | 1994-01-25 | Zuta Marc | Frequency synthesizer having microcomputer supplying analog and digital control signals to vco |
| JPH0529932A (ja) * | 1991-07-24 | 1993-02-05 | Matsushita Electric Ind Co Ltd | クロツク切り換え装置 |
| US5168245A (en) * | 1991-10-30 | 1992-12-01 | International Business Machines Corporation | Monolithic digital phaselock loop circuit having an expanded pull-in range |
| US5363419A (en) * | 1992-04-24 | 1994-11-08 | Advanced Micro Devices, Inc. | Dual phase-locked-loop having forced mid range fine control zero at handover |
| US5278522A (en) * | 1992-11-19 | 1994-01-11 | Codex, Corp. | High frequency voltage controlled oscillator |
| US5382922A (en) * | 1993-12-23 | 1995-01-17 | International Business Machines Corporation | Calibration systems and methods for setting PLL gain characteristics and center frequency |
| US5686864A (en) * | 1995-09-05 | 1997-11-11 | Motorola, Inc. | Method and apparatus for controlling a voltage controlled oscillator tuning range in a frequency synthesizer |
| US5625325A (en) * | 1995-12-22 | 1997-04-29 | Microtune, Inc. | System and method for phase lock loop gain stabilization |
| US5648744A (en) * | 1995-12-22 | 1997-07-15 | Microtune, Inc. | System and method for voltage controlled oscillator automatic band selection |
| US5696468A (en) * | 1996-02-29 | 1997-12-09 | Qualcomm Incorporated | Method and apparatus for autocalibrating the center frequency of a voltage controlled oscillator of a phase locked loop |
| US5942949A (en) * | 1997-10-14 | 1999-08-24 | Lucent Technologies Inc. | Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve |
-
1998
- 1998-01-20 US US09/008,798 patent/US5942949A/en not_active Expired - Lifetime
- 1998-08-06 US US09/130,295 patent/US6114920A/en not_active Expired - Lifetime
- 1998-10-12 JP JP28901098A patent/JP3286604B2/ja not_active Expired - Lifetime
- 1998-10-13 DE DE69828239T patent/DE69828239T2/de not_active Expired - Lifetime
- 1998-10-13 EP EP98308337A patent/EP0910170B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257294A (en) | 1990-11-13 | 1993-10-26 | National Semiconductor Corporation | Phase-locked loop circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69828239T2 (de) | 2005-12-15 |
| EP0910170B1 (en) | 2004-12-22 |
| EP0910170A3 (en) | 1999-08-18 |
| JPH11195983A (ja) | 1999-07-21 |
| DE69828239D1 (de) | 2005-01-27 |
| EP0910170A2 (en) | 1999-04-21 |
| US5942949A (en) | 1999-08-24 |
| US6114920A (en) | 2000-09-05 |
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|
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