JP3301057B2

JP3301057B2 - 縦形ゲート電界効果トランジスタの形成方法

Info

Publication number: JP3301057B2
Application number: JP02750797A
Authority: JP
Inventors: ジャック・ウーン・チュ; ルイス・ルー−チェン・スー; ジャック・アラン・マンデルマン; ユアン−チェン・サン; ユアン・タウアー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1996-03-05
Filing date: 1997-02-12
Publication date: 2002-07-15
Anticipated expiration: 2017-02-12
Also published as: KR100265080B1; US5780327A; JPH09246568A; US5689127A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、電界効果
トランジスタに関し、特に、縦形電界効果トランジスタ
に関する。

【０００２】

【従来の技術】電界効果トランジスタ（ＦＥＴ）は、集
積回路の分野における基本的なビルディング・ブロック
である。ＦＥＴは、２つの基本的な構造形、すなわち水
平形および縦形に分類できる。水平形すなわち横形ＦＥ
Ｔは、ソースおよびドレインが形成されている基板の面
に対して平行（例えば水平）方向にソースからドレイン
へのキャリアの流れを示す。縦形ＦＥＴは、ソースおよ
びドレインが形成されている基板の面に対して直角（例
えば垂直）方向にソースからドレインへのキャリアの流
れを示す。

【０００３】水平形ＦＥＴは、容易に集積できるので、
半導体産業において幅広く使用され、好まれているが、
縦形ＦＥＴは、水平形ＦＥＴよりも多くの利点を有して
いる。縦形ＦＥＴのチャネル長は、最新のリソグラフィ
装置および方法により解像可能な最も小さい要素寸法
（例えば、約０．２５マイクロメータ）の関数ではない
ので、縦形ＦＥＴは水平形ＦＥＴよりも短いチャネル長
（例えば、約０．１マイクロメータ）で製造することが
でき、従って、縦形ＦＥＴは、水平形ＦＥＴより早くス
イッチする能力とより大きい電力容量とを備える。さら
に、縦形ＦＥＴにはより大きな実装密度の可能性があ
る。

【０００４】ＦＥＴ構造は、単一ゲート（例えば、単一
のチャネル形成用の）または一対のゲート（例えば、一
対のチャネル形成用の）を有することができ、ダブル・
ゲート・バージョンでは増大された電流搬送容量（例え
ば、一般には、単一ゲート・バージョンの２倍よりも大
きい）の利点を与える。特に、シリコン・オン・インシ
ュレータ（ＳＯＩ）の領域において、多数の水平形ダブ
ル・ゲートＦＥＴ構造が提案されてきた。このような構
造は、一般に、通常の上部ゲートに加えて基板の背部に
下部ゲートを必要とする。このような構造を製造するこ
とは困難である。その理由は、上部ゲートおよび下部ゲ
ートは、最新のリソグラフィ装置および方法の精度を超
えた公差内で整合されなければならず、また、自己整合
方法は、上部ゲートと下部ゲートとの間の層によって阻
害されるからである。

【０００５】さらに、トランジスタのボディ（例えば、
チャネルが形成されるところ）を電気的に接触させる手
段を有することが必要である。このような接触は、フロ
ーティング・ポテンシャルを持つボディによって起こさ
れる不所望な寄生効果を避けるためには重要である。フ
ローティング・ボディ効果は、特に、ＳＯＩトランジス
タにとっての問題となり得る。しかしながら、提案され
た水平形ダブル・ゲートＦＥＴ構造は、一般に、トラン
ジスタのボディに接触する手段を欠いている。

【０００６】そこで必要とされるものは、上述した問題
を解決するダブル・ゲートＦＥＴである。

【０００７】

【発明が解決しようとする課題】本発明の目的は、大き
い電流搬送容量を有する縦形ダブル・ゲート・トランジ
スタ構造を提供することにある。

【０００８】本発明の他の目的は、チャネルが形成され
るボディへの導電接続を有する縦形ダブル・ゲート・ト
ランジスタ構造を提供することにある。

【０００９】本発明のまた他の目的は、既知の最新の製
造技術を利用して製造できる縦形ダブル・ゲート・トラ
ンジスタ構造を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、縦形ダブル・
ゲート・トランジスタと、縦形ダブル・ゲート・トラン
ジスタを製造する方法とに関する。本発明の一実施例で
は、トランジスタは、基板と基板の上に積層されたソー
ス層，チャネル層，ドレイン層，誘電体層とを有する。
トランジスタの第１の端部の上には、ゲート酸化物およ
び導電ゲートが、積層された層の上面および側面を取り
囲んでいる。電気的接触は、トランジスタの第２の端部
で行われる。一実施例では、第１の端部は、ゲート酸化
物および導電ゲートで取り囲まれた複数のフィンガを有
する。

【００１１】本発明の他の実施例においては、縦形ダブ
ル・ゲート・トランジスタを製造する方法が提供され
る。この方法は、半導体基板を設けるステップと、半導
体基板の上にソース層を形成するステップと、ソース層
の上にチャネル層を形成するステップと、チャネル層の
一部の上のチャネル層の一端部にエッチ・ストップ層を
形成するステップと、チャネル層およびエッチ・ストッ
プ層の上にドレイン層を形成するステップと、ドレイン
層の上に第１の誘電体層を形成するステップと、ソース
層，チャネル層，ドレイン層の一部の上にゲート誘電体
および導電ゲートを形成して、エッチ・ストップ層を有
する第１の端部と、ゲート酸化物および導電ゲートを有
する第２の端部とを有する絶縁スタックを形成するステ
ップと、導電ゲートの上にコンフォーマル誘電体層を形
成するステップと、エッチ・ストップ層を露出するよう
に絶縁スタックの第２の端部のドレイン層の一部を除去
し、エッチ・ストップ層によって保護されないソース層
およびチャネル層の部分を除去して、ソース層，チャネ
ル層，ドレイン層の各々にコンタクト台状部を形成する
ステップと、コンタクト台状部の側面に沿って側壁スペ
ーサを形成するステップと、ソース層，チャネル層，ド
レイン層のコンタクト台状部の各々に接続された縦形コ
ンタクトを形成するステップとを含む。

【００１２】

【発明の実施の形態】次に、図面を参照すると、ここに
例示した本発明の実施例におけるデバイスは、ＣＭＯＳ
（相補形ＭＯＳ）デバイス、特に、エンハンスメント形
のＮＭＯＳ（ｎチャネルＭＯＳ）ＦＥＴである。当業者
によって理解されるように、本発明の教示に従って、ｎ
形ドーパントの代わりにｐ形ドーパントを使用すること
によって、同様のＰＭＯＳ（ｐチャネルＭＯＳ）ＦＥＴ
を製造することができ、その逆もまた同様である。

【００１３】図１には、半導体基板１０の断面図が示さ
れている。図１０および図１９は、図１と同じデバイス
を示し、それぞれ、第１の端部２４における断面Ａ−
Ａ’と、第２の端部２６における断面Ｂ−Ｂ’とに対応
し、同様に図２〜図９は残りの図面である図１１〜図１
８および図２０〜図２７にそれぞれ対応している（例え
ば、図２では、Ａ−Ａ’断面とＢ−Ｂ’断面とが、それ
ぞれ図１１と図２０とに対応しているなど）。基板１０
は、シリコン、ガリウム砒素、あるいは他の半導体材料
とすることができる。例えば、基板１０はバルクあるい
はＳＯＩ形とすることができる。基板１０がバルク基板
であるなら、ｐ形ウェル（図示せず）を基板１０に形成
することができる。次に、基板１０の上にｎ形ソース層
１２、以下に説明する理由により、好ましくはｎ⁺形ソ
ース層が形成される。ソース層１２は、基板１０への通
常のイオン注入法によって、あるいは技術上知られてい
るエピタキシャル法によって形成することができる。

【００１４】図２，１１，２０では、ｐ形チャネル層１
４が、好ましくは低温エピタキシャル（ＬＴＥ）法によ
って形成される。例えば、適切なＬＴＥ法は、Ｂ．Ｓ．
Ｍｅｙｅｒｓｏｎによる“Ｌｏｗ−Ｔｅｍｐｅｒａｔｕ
ｒｅＳｉｌｉｃｏｎＥｐｉｔａｘｙｂｙＵｌｔ
ｒａｈｉｇｈＶａｃｕｕｍ／ＣｈｅｍｉｃａｌＶａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ”のＡｐｐｌ．Ｐｈｙ
ｓ．Ｌｅｔｔ．４８（１２），Ｍａｒ．２４，１９８
６，ｐｐ．７９７−７９９に開示されている。ＬＴＥ法
は、ｎ形ソース層１２からの過度の外方拡散を回避する
ためにチャネル層１４を形成するのに好適であり、これ
により、他の方法によって与えられるよりも、チャネル
長に対する大きな制御が可能となる。チャネル層１４の
厚さは、好ましくは約１０００Åである。高品質のチャ
ネル層１４を成長させるためには、ＬＴＥ処理の初め
に、ソース層１２を非晶質化し、次に再結晶化すること
が好ましい。ＬＴＥ処理によってチャネル層１４に与え
られるドーピング濃度は、所望のしきい値電圧に依存し
て、好ましくは１×１０¹⁶原子／ｃｍ³〜３×１０¹⁸原
子／ｃｍ³の範囲である。

【００１５】図３，１２，２１では、エッチ・ストップ
層１６が、第２の端部２６の一部の上に形成される。エ
ッチ・ストップ層１６の寸法および位置は、リソグラフ
ィにより定めることができ、ボディ・コンタクトを形成
するのに必要とされるチャネル層１４の領域に対するカ
バレジを確保するように寸法決めされまた公差を有する
べきである。エッチ・ストップ層１６は、約２００〜５
００Åの厚さにして、チャネル層１４に対して少なくと
も１０：１の選択比を有するエッチャントによって最終
的に除去することができ、好ましくは誘電体、さらに好
ましくは酸化物である。

【００１６】次に、図３，１２，２１では、ｎ形ドレイ
ン層１８、好ましくはｎ⁺形ドレイン層が、チャネル層
１４およびエッチ・ストップ層１６の上に形成される。
ドレイン層１８は、好ましくは多結晶シリコンの化学的
気相成長（ＣＶＤ）、およびこれに続く拡散アニールに
よって形成される。拡散アニールは、約８００℃〜１０
５０℃、例えば、急速熱アニールでは９５０℃の温度
で、不活性な周囲環境における加熱工程を含むことがで
きる。ＣＶＤとこれに続く拡散アニールとを組み合わせ
ると、ドレイン層１８からチャネル層１４への制限され
た外方拡散を可能にし、さらに、実効チャネル長Ｌ_eff
（例えば、ドレイン層１８およびソース層１２によって
示される外方拡散より小さいチャネル層１４の厚さにほ
ぼ等しい）に対する制御を失うことなく、チャネル層１
４の近傍のポリシリコンのドレイン層１８の一部の再結
晶化を可能にする。

【００１７】図３，１２，２１では、パッシベーション
・キャップ２８が、ドレイン層１８の上に形成される。
パッシベーション・キャップ２８は、好ましくはＣＶＤ
によって約７００℃でテトラ・エチル・オルト・シリケ
ート（ＴＥＯＳ）により形成される誘電体である。次
に、基板１０がパターニングされ、トランジスタ・スタ
ック３２が形成される。このパターニングは、トランジ
スタ・スタック３２の第１の端部２４上のチャネル層１
４の所望の幅Ｗ（これ以後、メサ幅Ｗと呼び、Ｗの表示
は図１２を参照のこと）を制御する。完全空乏化モード
（例えば、併合空乏領域）において作動するために、約
１０００Åの実効チャネル長Ｌ_effを有する完成された
トランジスタでは、メサ幅Ｗは、好ましくは約３００〜
１０００Åとするべきである。メサ幅が大きくなればな
るほど、完全な空乏化以下になる、すなわち、チャネル
層１４のドーピング濃度に対して極めて敏感なしきい値
電圧Ｖ_thとなる。図３０は、Ｗ＝３００ÅおよびＷ＝１
５００Åにおける、チャネル層ドーピング濃度に対する
しきい値電圧のシミュレーション感度を示している。こ
のグラフから明らかなように、約５×１０¹⁷／ｃｍ³以
下のドーピング濃度では、１５００Åのメサ幅Ｗを有す
るトランジスタはパンチ・スルーを発生し、その結果、
ゲート制御の損失と極端に低いしきい値電圧とを生じ
る。対照的に、３００Åのような比較的狭いメサ幅Ｗで
は、チャネル層１４を軽度にドープすることができ、ゲ
ート制御を犠牲にすることなしに、高いキャリア移動度
とこれによる大きい電流搬送容量とのような利点を与え
る。３００〜１０００Åの範囲のメサ幅は、既知の側壁
イメージ転写技術を利用することによって実現すること
ができる。

【００１８】図４，１３，２２では、垂直ゲート酸化物
３０が、トランジスタ・スタック３２の側面、すなわち
ソース層１２，チャネル層１４，ドレイン層１８の各々
の横側に沿って成長している。ソース層１２およびドレ
イン層１８をオーバーラップしているゲート酸化物３０
の部分は、チャネル層１４をオーバーラップしているゲ
ート酸化物３０の部分よりも厚く製造して、チャネル層
１４をオーバーラップしている酸化物によって与えられ
るキャパシタンス値よりもより小さいキャパシタンス値
を与え、従って、ソース層１２およびドレイン層１８を
オーバーラップしているゲート酸化物によって作られる
入力キャパシタンスを最小にすることができる。酸化条
件と、ソース層１２およびドレイン層１８のドーピング
とは、半導体のドーピング濃度による酸化速度の変動を
利用するように選択できる。例えば、ｎ⁺ポリシリコン
層（１．５×１０²⁰／ｃｍ³）の酸化速度は、ｐ^-層
（１×１０¹⁶／ｃｍ³）の酸化速度の約５倍の速さまで
上げることができる。ドレイン層１８およびソース層１
２がそれぞれｎ⁺レベルでドーピングされ、エピタキシ
ャル・チャネル層１４がｐ^-であるなら、ソース層１２
およびドレイン層１８をオーバーラップするゲート酸化
物３０の部分の厚さはチャネル層１４をオーバーラップ
するゲート酸化物の部分の厚さの約５倍にすることがで
きる。

【００１９】図５，１４，２３では、コンフォーマル・
ゲート３４およびゲート・キャップ３６は、トランジス
タ・スタック３２の側面に形成され側面を取り囲み、隣
接構造を形成することができる。ゲート３４は導電性で
なければならず、好ましくは多結晶シリコンまたはタン
グステン、さらに好ましくはｎ⁺ポリシリコン、あるい
はより低いオフ電流のために高いしきい値電圧が必要な
らば、ｐ⁺ポリシリコンが好ましく、また、ゲート３４
は既知のＣＶＤ法によって形成することができる。ゲー
ト・キャップ３６は誘電材料であるべきであり、既知の
方法によって成長し付着することができる。次に、トラ
ンジスタ・スタック３２の第２の端部２６を覆っている
ゲート３４およびゲート・キャップ３６の部分が除去さ
れ、ゲート３４およびゲート・キャップ３６はトランジ
スタ・スタック３２の第１の端部２４のみの露出エッジ
を覆うことができる。この除去は、トランジスタ・スタ
ック３２の第２の端部２６が露出されるように、感光剤
を設けその感光剤をパターニングして、第２の端部２６
のパッシベーション・キャップ２８が露出されるまでト
ランジスタ・スタック３２をエッチングすることによっ
て達成される。このようにして、ゲート３４を形成する
と、これまで述べた整合の問題を避けることができる。
なお、この問題は、一般に、水平形ダブル・ゲート・ト
ランジスタに関連している。

【００２０】図６，１５，２４では、他の感光層３８が
設けられパターニングされる。感光層３８のパターニン
グは、図６に示すようにエッチ・ストップ層１６と協働
して内側エッジ４０を整合している。また、特に、内側
エッジ４０から延ばされた線は、エッチ・ストップ層１
６の外側エッジ４２からの距離Ｄでエッチ・ストップ層
１６と交差し、この距離Ｄは、チャネル層１４になされ
る電気的コンタクトの寸法にほぼ近似している。パター
ニングの後、トランジスタ・スタック３２は、エッチン
グされ、第２の端部２６のソース層１２，チャンネル層
１４，ドレイン層１８の部分を除去する。酸化物のエッ
チ・ストップ層１６に適した反応性イオン形エッチャン
トは、酸化物と感光剤（ホトレジスト）の両方に対して
選択的であるべきであり、例えば、ＨＢｒまたはＨＣｌ
＋Ｃｌ＋Ｏ₂＋Ｎ₂である。図６，１５，２４に示すよ
うに、感光層３８によって保護されていない第２の端部
２６のドレイン層１８の部分は完全に除去される。エッ
チングは、ソース層１２が露出されるまで続けられる
が、エッチ・ストップ層１６によって保護されたチャネ
ル層１４の一部は残る。エッチングの後、それぞれソー
ス層１２，チャネル層１４，ドレイン層１８に対してコ
ンタクトを作製するために、台状部４１，４３，４５が
形成される。

【００２１】図７，１６，２５では、感光層３８が、ト
ランジスタ・スタック３２から取り去られ、絶縁側壁ス
ペーサ４４，４６，４８，５０，５２を、トランジスタ
・スタック３２の露出エッジの上に形成することができ
る。特に、側壁スペーサ４４／５２は、ゲート３４／キ
ャップ３６の露出されたエッジに沿って形成されてい
る。同様にして、側壁スペーサ４６，４８，５０は、そ
れぞれドレイン層１８，チャネル層１４，ソース層１２
に沿って形成されている。側壁スペーサ４４，４６，４
８，５０，５２は、例えば、ＣＶＤおよびこれに続く異
方性エッチングによって形成される窒化物で構成でき
る。側壁スペーサ材料として窒化物を使用すると、ボー
ダレス・コンタクト構造を可能にし、これにより、コン
タクトを配置する公差がより大きくなるという利点を与
える。しかしながら、形成すべき導電コンタクト（図示
せず）に対する拡散領域（例えば、ソース層１２および
ドレイン層１８）の導電率を大きくするために活性領域
にケイ化物を与える必要があるなら、側壁スペーサは、
窒化シリコンよりむしろ誘電材料で形成して、層間の短
絡を防ぐようにするべきである。

【００２２】図８，１７，２６では、全体のトランジス
タ・スタック３２が、誘電材料５４、好ましくは二酸化
シリコンにカプセル封止され、パターニングされる。コ
ンタクト・スタッド用の開口５６，５８，６０，６２
が、カプセル封止誘電材料５４にエッチングされる。開
口５８は、カプセル封止誘電体５４およびパッシベーシ
ョン・キャップ２８の両方を通って延びており、ドレイ
ン層１８を露出して接触を可能にしている。開口６０
は、カプセル封止誘電材料５４およびエッチ・ストップ
層１６の両方を通って延びており、チャネル層１４を露
出して直接接触を可能にしている（例えば、ボディ・コ
ンタクト）。

【００２３】図９，１８，２７では、導電コンタクト・
スタッド５７，５９，６１，６３が、技術上知られてい
るタングステンのような導電材料のＣＶＤによって形成
される。

【００２４】図２８は、本発明の他の好適な実施例の平
面図を示し、図中、同じ参照符号は同じ要素を示す。図
２８に示す構造は、上述した図７，１６，２５について
の説明に記載されたステップ（例えば、コンタクト・ス
タッド５７，５９，６１，６３のカプセル封止および形
成の直前の）によって形成することができる。図２８に
示すトランジスタ・スタック１３２は、図７，１６，２
５に示すトランジスタ・スタック３２の第２の端部２６
に類似したコンタクト端部１２６と、図７，１６，２５
に示す第１の端部２４に類似した活性端部１２４とを有
している。しかしながら、活性端部１２４は、図７，１
６，２５に示すトランジスタ・スタック３２の第１の端
部に各々が類似した複数のフィンガ１６４に特徴があ
り、これらフィンガはコンタクトを共用するためにコン
タクト端部１２６で接続されている。図２８に示す構造
は、高密度レイアウトにおいて付加的な電流搬送容量を
与える。本発明に従って製造される典型的な縦形トラン
ジスタは、４つのフィンガの各々に、１０００Åのチャ
ネル長と、３００Åのメサ幅Ｗと、約２０００Åのフィ
ンガ長とを有することができる。

【００２５】フィンガ長Ｆの増大は、トランジスタ・ス
タック１３２の電流搬送容量をさらに増大することがで
きるが、不所望な伝搬遅延の増大を伴う。他の実施例で
は、構造１３２を図２８に示す線Ｃ−Ｃ’について対称
にすることによって付加的な一組のコンタクトを与え、
従って、伝搬遅延を増大せずにフィンガ長Ｆを効果的に
２倍にすることができる。さらに、このような技術は、
本発明の単一フィンガ・バージョンに適用することがで
きるが、スペース効率はより小さくなる。

【００２６】上述した説明には、好適な実施例の特定の
典型的寸法を含んでいる。しかしながら、本発明は、重
要な寸法の相対関係を大ざっぱに概算することによっ
て、より幅広く記述することができる。図２９には、重
要な寸法を示すために多層フィンガ・トランジスタ・ス
タック２３２の簡略化した表示が示されている。図２９
にはＬ_effすなわち実効チャネル長と、トランジスタ・
スタック２３２の全体高さｈとが示されている。実効チ
ャネル長は、チャネル層２１４の厚さによって決めら
れ、高さｈは、ソース層２１２，チャネル層２１４，ド
レイン層２１８の厚さの合計によって特徴づけられる。
さらに、メサ幅Ｗとフィンガ長Ｆとが表示されいる。次
の表１は、寸法のほぼ好適な範囲および／または表示寸
法間の関係を示している。

【表１】５００Å≦Ｌ_eff≦１０００Å ３００Å≦ Ｗ ≦１５００Å ３Ｗ≦ Ｆ ≦１０Ｗ（注：前述したように２倍にする
ことができる）ｈ ≦１０Ｗ

【００２７】従来技術よりも優れた様々な利点が、ここ
に記載された本発明によって提供される。重要なことに
は、本発明は、チャネル層１４（例えば、ボディ）への
直接接触、すなわちＳＯＩデバイスのフローティング・
ボディ効果を防止する重要な特徴を有する縦形トランジ
スタを提供する。本発明は、また、チャネル空乏効果に
よるメサ幅Ｗの減少につれて電流が増大することによっ
て、単一ゲート・プレーナ・トランジスタの２倍以上の
電流を流すことのできるトランジスタを提供する。Ｌ
_effに対する短チャネル効果は、メサ幅Ｗが減少するに
つれて、またチャネルが完全空乏に近づくにつれて抑制
される。さらに、ダブル・ゲート・トランジスタに一般
に関係する整合の問題が、ラップ・アラウンド・ゲート
３４を使用することによって避けられる。

【００２８】本発明を、特に、好適な実施例について示
し、説明したが、形態上および詳細における様々な変更
を、本発明の趣旨と範囲からはずれることなく行うこと
ができることは、当業者には明らかである。

【００２９】まとめとして、本発明の構成に関して以下
の事項を開示する。（１）基板と、前記基板の上に付着され、第１の周辺エ
ッジを有するソース層と、前記ソース層の上に付着さ
れ、トランジスタのチャネル長をほぼ定める厚さを有
し、第２の周辺エッジをさらに有するチャネル層と、前
記チャネル層の上に付着され、第３の周辺エッジを有す
るドレイン層と、前記ドレイン層の上に付着され、前記
第１の周辺エッジ，前記第２の周辺エッジ，前記第３の
周辺エッジにほぼ一致する第４の周辺エッジを有する上
部誘電体層と、前記ソース層，前記チャネル層，前記ド
レイン層の一部を取り囲み、前記ソース層，前記チャネ
ル層，前記ドレイン層のそれぞれ前記第１の周辺エッ
ジ，前記第２の周辺エッジ，前記第３の周辺エッジの部
分と接触する縦形のゲート誘電体層と、前記縦形のゲー
ト誘電体層と前記上部誘電体層とを取り囲んで接触して
いる導電ゲートと、を備えたことを特徴とする縦形ダブ
ル・ゲート電界効果トランジスタ。（２）前記ソース層，前記チャネル層，前記ドレイン層
が、ほぼ一致し、長さおよび幅によって特徴づけられ、
長さが幅よりもかなり大きいことを特徴とする、上記
（１）に記載のダブル・ゲート電界効果トランジスタ。（３）前記ゲート誘電体層が、酸化物よりなることを特
徴とする、上記（１）に記載のダブル・ゲート電界効果
トランジスタ。（４）前記ゲート誘電体層が、前記チャネル層における
よりも前記ソース層および前記ドレイン層に隣接したと
ころでかなり小さいキャパシタンスを有することを特徴
とする、上記（１）に記載のダブル・ゲート電界効果ト
ランジスタ。（５）前記ゲート誘電体層が、前記チャネル層における
よりも前記ソース層および前記ドレイン層に隣接したと
ころでかなり厚いことを特徴とする、上記（１）に記載
のダブル・ゲート電界効果トランジスタ。（６）前記導電ゲートが、ポリシリコンおよびタングス
テンからなる群から選択されたことを特徴とする、上記
（１）に記載のダブル・ゲート電界効果トランジスタ。（７）前記導電ゲートに接続されたゲートコンタクト
と、前記チャネル層に接続されたボディコンタクトと、
前記ソース層に接続されたソースコンタクトと、前記ド
レイン層に接続されたドレインコンタクトと、をさらに
備えたことを特徴とする、上記（１）に記載のダブル・
ゲート電界効果トランジスタ。（８）前記ボディコンタクト，前記ソースコンタクト，
前記ドレインコンタクトが、前記トランジスタの第１の
端部に形成され、前記導電ゲートに接触する、前記ソー
ス層，前記チャネル層，前記ドレイン層の部分に対応す
る前記トランジスタの第２の端部が、複数のフィンガを
有することを特徴とする、上記（７）に記載のダブル・
ゲート電界効果トランジスタ。（９）前記トランジスタが、完全空乏化モードにおいて
作動することを特徴とする、上記（７）に記載のダブル
・ゲート電界効果トランジスタ。（１０）半導体基板を設けるステップと、前記半導体基
板の上に、第１の周辺エッジを有するソース層を形成す
るステップと、前記ソース層の上に、第２の周辺エッジ
を有するチャネル層を形成するステップと、前記チャネ
ル層の一部の上の前記チャネル層の一端部に、エッチ・
ストップ層を形成するステップと、前記チャネル層およ
び前記エッチ・ストップ層の上に、第３の周辺エッジを
有するドレイン層を形成するステップと、前記ドレイン
層の上に第１の誘電体層を形成するステップと、前記第
１の周辺エッジ，前記第２の周辺エッジ，前記第３の周
辺エッジの一部に沿って、ゲート誘電体およびコンフォ
ーマル導電ゲートを形成して、前記エッチ・ストップ層
を有する第１の端部と、前記ゲート誘電体および前記コ
ンフォーマル導電ゲートを有する第２の端部とを有する
絶縁トランジスタ・スタックを形成するステップと、前
記コンフォーマル導電ゲートの上に、コンフォーマル誘
電体層を形成するステップと、前記エッチ・ストップ層
を露出するために、前記絶縁トランジスタ・スタックの
第２の端部における前記ドレイン層の一部を除去し、前
記エッチ・ストップ層によって保護されていない前記ソ
ース層および前記チャネル層の部分を除去して、前記ソ
ース層，前記チャネル層，前記ドレイン層のそれぞれに
コンタクト台状部を形成するステップと、前記コンタク
ト台状部の側面に沿って側壁スペーサを形成するステッ
プと、前記ソース層，前記チャネル層，前記ドレイン層
の前記コンタクト台状部の各々と、前記導電ゲートとに
接続された縦形の導電コンタクトを形成するステップ
と、を含むことを特徴とする、縦形ダブル・ゲート電界
効果トランジスタを形成する方法。（１１）前記チャネル層を、低温エピタキシーによって
形成することを特徴とする、上記（１０）に記載の方
法。（１２）前記ゲート誘電体層を熱成長し、前記ゲート誘
電体が成長するときのドーパント濃度による酸化速度の
変動を利用するように、前記ソース層，前記チャネル
層，前記ドレイン層のドーパント濃度を選択することを
特徴とする、上記（１０）に記載の方法。（１３）前記半導体基板が、シリコン・オン・インシュ
レータのウエハからなることを特徴とする、上記（１
０）に記載の方法。（１４）前記ドレイン層を、化学的気相成長法によって
形成することを特徴とする、上記（１０）に記載の方
法。（１５）前記導電ゲートを、ポリシリコンおよびタング
ステンからなる群から選択することを特徴とする、上記
（１０）に記載の方法。（１６）前記エッチ・ストップ層が酸化物からなり、前
記除去するステップが、ＨＢｒによる反応性イオンエッ
チングからなることを特徴とする、上記（１０）に記載
の方法。（１７）前記エッチ・ストップ層が酸化物からなり、前
記除去するステップがＨＣｌ＋Ｃｌ＋Ｏ₂＋Ｎ₂による
反応性イオンエッチングからなることを特徴とする、上
記（１０）に記載の方法。（１８）前記側壁スペーサが、誘電材料からなることを
特徴とする、上記（１０）に記載の方法。（１９）前記側壁スペーサが、窒化物からなることを特
徴とする、上記（１０）に記載の方法。

【図面の簡単な説明】

【図１】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図２】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図３】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図４】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図５】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図６】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図７】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図８】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図９】縦形ダブル・ゲート・電界効果トランジスタを
形成する、本発明の方法の好適な実施例における製造ス
テップを示す図である。

【図１０】本発明の方法の好適な実施例における製造ス
テップを図１のＡ−Ａ’断面図として示した図であり、
図１および図１９に対応している。

【図１１】本発明の方法の好適な実施例における製造ス
テップをＡ−Ａ’断面図として示した図であり、図２お
よび図２０に対応している。

【図１２】本発明の方法の好適な実施例における製造ス
テップをＡ−Ａ’断面図として示した図であり、図３お
よび図２１に対応している。

【図１３】本発明の方法の好適な実施例における製造ス
テップをＡ−Ａ’断面図として示した図であり、図４お
よび図２２に対応している。

【図１４】本発明の方法の好適な実施例における製造ス
テップをＡ−Ａ’断面図として示した図であり、図５お
よび図２３に対応している。

【図１５】本発明の方法の好適な実施例における製造ス
テップをＡ−Ａ’断面図として示した図であり、図６お
よび図２４に対応している。

【図１６】本発明の方法の好適な実施例における製造ス
テップをＡ−Ａ’断面図として示した図であり、図７お
よび図２５に対応している。

【図１７】本発明の方法の好適な実施例における製造ス
テップをＡ−Ａ’断面図として示した図であり、図８お
よび図２６に対応している。

【図１８】本発明の方法の好適な実施例における製造ス
テップをＡ−Ａ’断面図として示した図であり、図９お
よび図２７に対応している。

【図１９】本発明の方法の好適な実施例における製造ス
テップを図１のＢ−Ｂ’断面図として示した図であり、
図１および図１０に対応している。

【図２０】本発明の方法の好適な実施例における製造ス
テップをＢ−Ｂ’断面図として示した図であり、図２お
よび図１１に対応している。

【図２１】本発明の方法の好適な実施例における製造ス
テップをＢ−Ｂ’断面図として示した図であり、図３お
よび図１２に対応している。

【図２２】本発明の方法の好適な実施例における製造ス
テップをＢ−Ｂ’断面図として示した図であり、図４お
よび図１３に対応している。

【図２３】本発明の方法の好適な実施例における製造ス
テップをＢ−Ｂ’断面図として示した図であり、図５お
よび図１４に対応している。

【図２４】本発明の方法の好適な実施例における製造ス
テップをＢ−Ｂ’断面図として示した図であり、図６お
よび図１５に対応している。

【図２５】本発明の方法の好適な実施例における製造ス
テップをＢ−Ｂ’断面図として示した図であり、図７お
よび図１６に対応している。

【図２６】本発明の方法の好適な実施例における製造ス
テップをＢ−Ｂ’断面図として示した図であり、図８お
よび図１７に対応している。

【図２７】本発明の方法の好適な実施例における製造ス
テップをＢ−Ｂ’断面図として示した図であり、図９お
よび図１８に対応している。

【図２８】本発明の他の好適な実施例の平面図である。

【図２９】図２８で示す構造の簡略化した部分斜視図で
ある。

【図３０】チャネル層のドーピングとメサ幅Ｗとの関数
としてのしきい値電圧を示すグラフである。

【符号の説明】

１０（半導体）基板１２（ｎ形）ソース層１４（ｐ形）チャネル層１６エッチ・ストップ層１８ドレイン層２４第１の端部２６第２の端部２８パッシベーション・キャップ３０縦形ゲート酸化物３２トランジスタ・スタック３４（コンフォーマル）ゲート３６（ゲート）キャップ３８感光層４０内側エッジ４１，４３，４５台状部４２外側エッジ４４，４６，４８，５０側壁スペーサ５４誘電材料５６，５８，６０，６２開口５７，５９，６１，６３コンタクト・スタッド１２４アクティブ端部１２６コンタクト端部１３２トランジスタ・スタック１６４フィンガ２１２ソース層２１４チャネル層２１８ドレイン層２３２多層フィンガ・トランジスタ・スタックｈ全体高さＬ_eff 実効チャネル長Ｗメサ幅Ｄ距離

───────────────────────────────────────────────────── フロントページの続き (72)発明者ルイス・ルー−チェン・スーアメリカ合衆国 12524 ニューヨーク州フィッシュキルクロスバイコート７ (72)発明者ジャック・アラン・マンデルマンアメリカ合衆国 12582 ニューヨーク州ストームヴィルジャミーレーン５ (72)発明者ユアン−チェン・サンアメリカ合衆国 10536 ニューヨーク州カトナーアンヌシャンバーズレーン 29 (72)発明者ユアン・タウアーアメリカ合衆国 10506 ニューヨーク州ベッドフォードフィンチレーン 11 (56)参考文献特開平６−61493（ＪＰ，Ａ) 特開平７−202216（ＪＰ，Ａ) 特開昭62−33472（ＪＰ，Ａ) 特開昭50−19379（ＪＰ，Ａ) 特開平２−188966（ＪＰ，Ａ) 特開平５−198817（ＪＰ，Ａ) 実開平２−2833（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/092

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板を設けるステップと、前記半導体基板の上にソース層を形成するステップと、前記ソース層の上にチャネル層を形成するステップと、前記チャネル層の一端部寄りの前記チャネル層の一部分
上に、エッチ・ストップ層を形成するステップと、前記チャネル層および前記エッチ・ストップ層の上に、
ドレイン層を形成するステップと、前記ドレイン層の上に上部誘電体層を形成するステップ
と、少なくとも前記ソース層，前記チャネル層，前記ドレイ
ン層をパターニングすることにより、前記エッチ・スト
ップ層が形成された前記一端部とは反対側の他端部に周
辺エッジを有するトランジスタ・スタックを形成するス
テップと、前記トランジスタ・スタックの前記他端部に形成された
前記周辺エッジの一部に沿ってゲート誘電体を形成し、
さらに前記ゲート誘電体上および前記他端部側の前記上
部誘電体層上の一部にコンフォーマル導電ゲートを形成
するステップと、前記コンフォーマル導電ゲートの上に、コンフォーマル
誘電体層を形成するステップと、前記エッチ・ストップ層を露出するために、前記絶縁ト
ランジスタ・スタックの前記一端部における前記ドレイ
ン層の一部を除去し、前記エッチ・ストップ層によって
保護されていない前記チャネル層および前記ソース層の
一部分を除去して、前記ソース層，前記チャネル層，前
記ドレイン層のそれぞれにコンタクト台状部を形成する
ステップと、前記コンタクト台状部の側面に沿って側壁スペーサを形
成するステップと、前記ソース層，前記チャネル層，前記ドレイン層の前記
コンタクト台状部の各々と、前記コンフォーマル導電ゲ
ートとに接続された縦形の導電コンタクトを形成するス
テップと、を含むことを特徴とする、縦形ゲート電界効果トランジ
スタを形成する方法。
【請求項２】前記チャネル層を、低温エピタキシーによ
って形成することを特徴とする、請求項１に記載の方
法。
【請求項３】前記ゲート誘電体を熱成長し、前記ゲート
誘電体が成長するときのドーパント濃度による酸化速度
の変動を利用するように、前記ソース層，前記チャネル
層，前記ドレイン層のドーパント濃度を選択することを
特徴とする、請求項１に記載の方法。
【請求項４】前記半導体基板が、シリコン・オン・イン
シュレータのウエハからなることを特徴とする、請求項
１に記載の方法。
【請求項５】前記ドレイン層を、化学的気相成長法によ
って形成することを特徴とする、請求項１に記載の方
法。
【請求項６】前記コンフォーマル導電ゲートを、ポリシ
リコンおよびタングステンからなる群から選択すること
を特徴とする、請求項１に記載の方法。
【請求項７】前記エッチ・ストップ層が酸化物からな
り、前記除去するステップが、ＨＢｒによる反応性イオ
ンエッチングからなることを特徴とする、請求項１に記
載の方法。
【請求項８】前記エッチ・ストップ層が酸化物からな
り、前記除去するステップがＨＣｌ＋Ｃｌ＋Ｏ_２＋Ｎ_２
による反応性イオンエッチングからなることを特徴とす
る、請求項１に記載の方法。
【請求項９】前記側壁スペーサが、誘電材料からなるこ
とを特徴とする、請求項１に記載の方法。
【請求項１０】前記側壁スペーサが、窒化物からなるこ
とを特徴とする、請求項１に記載の方法。