JP3301482B2 - Thyristor and lamp lighting device using the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 148
- 238000004804 winding Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 description 11
- 229910001507 metal halide Inorganic materials 0.000 description 5
- 150000005309 metal halides Chemical class 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Circuit Arrangements For Discharge Lamps (AREA)
- Thyristors (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明はランプ点灯装置及び
これに好適なサイリスタに関する。The present invention relates to a lamp lighting device and a thyristor suitable for the same.
【0002】[0002]
【従来の技術及び発明が解決しようとする課題】メタル
ハライドランプ等の放電灯の点灯回路では、放電開始時
に高い電圧を供給しなければならない。このため、点灯
回路は昇圧用トランスを有し、この1次巻線にコンデン
サの急峻な放電電流が流される。このコンデンサの放電
を行うために従来はギャップアレスタが使用されてい
た。しかし、ギャップアレスタを使用した点灯回路は、
コスト及び信頼性共に満足できるレベルにはない。2. Description of the Related Art In a lighting circuit of a discharge lamp such as a metal halide lamp, a high voltage must be supplied at the start of discharge. For this reason, the lighting circuit has a step-up transformer, and a steep discharge current of the capacitor flows through the primary winding. Conventionally, a gap arrester has been used to discharge the capacitor. However, lighting circuits using gap arresters
Both cost and reliability are not at satisfactory levels.
【0003】このため、本願出願人は、このパルス発生
素子としてサイリスタを使用することを試みた。しか
し、従来の典型的サイリスタを使用してもメタルハライ
ドランプの点灯が不可能であった。即ち、点灯トランス
の大きさを従来のギャップアレスタの場合と同一に保
ち、ギャップアレスタをサイリスタに置き換えた時に、
メタルハライドランプが要求する点灯開始電圧約230
0Vを得ることができなかった。これはサイリスタのd
i/dt即ち臨界オン電流上昇率が小さいために1次巻
線側のサイリスタをオンにした時に2次巻線にさほど大
きな電圧が発生しないためであると考えられる。トラン
スを大型にすれば2次巻線に大きな電圧を得ることがで
きるが、これは実用的でない。For this reason, the present applicant has attempted to use a thyristor as the pulse generating element. However, even if a conventional typical thyristor is used, it is impossible to light a metal halide lamp. That is, when the size of the lighting transformer is kept the same as that of the conventional gap arrester, and when the gap arrester is replaced with a thyristor,
Approximately 230 lighting starting voltage required by metal halide lamps
0 V could not be obtained. This is the thyristor d
It is considered that because i / dt, that is, the critical on-current rise rate is small, when the thyristor on the primary winding side is turned on, a very large voltage is not generated in the secondary winding. If the transformer is made large, a large voltage can be obtained in the secondary winding, but this is not practical.
【0004】そこで、本発明の目的はランプの点灯に好
適なサイリスタ及びこれを使用したランプ点灯装置を提
供することにある。Accordingly, an object of the present invention is to provide a thyristor suitable for lighting a lamp and a lamp lighting device using the thyristor.
【0005】[0005]
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するための本発明は、半導体基体と第1及び
第2の主電極とゲート電極とを有し、前記半導体基体は
第1導電型の第1の半導体領域と第1導電型と反対の第
2導電型の第2の半導体領域と、第1導電型の第3の半
導体領域と、第2導電型の第4の半導体領域とを有し、
前記第1の半導体領域は前記半導体基体の一方の主面に
露出するように配置され、前記第2の半導体領域は前記
第1の半導体領域に隣接し且つ前記半導体基体の他方の
主面に露出するように配置され、前記第3の半導体領域
は前記第2の半導体領域の中に島状に形成され且つその
一部が前記半導体基体の他方の主面に露出するように配
置され、前記第4の半導体領域は前記第3の半導体領域
の中に島状に形成され且つその一部が前記半導体基体の
他方の主面に露出するように配置され、前記第1の主電
極は前記半導体基体の一方の主面に配置され且つ前記第
1の半導体領域に接続され、前記ゲート電極は前記半導
体基体の他方の主面に配置され且つ前記第3の半導体領
域の一部に接続され、前記第2の主電極は前記半導体基
体の他方の主面に配置され且つ前記第4の半導体領域の
一部と前記第3の半導体領域の一部とに接続され、前記
第3の半導体領域の前記第2の主電極への接続部分は前
記第4の半導体領域を基準にして前記ゲート電極とは反
対側に配置され、前記ゲート電極の中心から前記第2の
主電極が前記第3の半導体領域に接続されている部分ま
での最短距離L2 が前記ゲート電極の中心から前記第4
の半導体領域までの最短距離L1 の1.2〜3.0倍に
設定されていることを特徴とするサイリスタに係わるも
のである。The present invention for solving the above problems and achieving the above object has a semiconductor substrate, first and second main electrodes, and a gate electrode. A first semiconductor region of one conductivity type, a second semiconductor region of second conductivity type opposite to the first conductivity type, a third semiconductor region of first conductivity type, and a fourth semiconductor of second conductivity type And an area,
The first semiconductor region is disposed so as to be exposed on one main surface of the semiconductor base, and the second semiconductor region is adjacent to the first semiconductor region and is exposed on the other main surface of the semiconductor base. The third semiconductor region is formed in the second semiconductor region in an island shape, and a portion thereof is disposed so as to be exposed on the other main surface of the semiconductor substrate. The semiconductor region of No. 4 is formed in an island shape in the third semiconductor region, and a part thereof is arranged so as to be exposed on the other main surface of the semiconductor base, and the first main electrode is formed of the semiconductor base. The gate electrode is arranged on one main surface of the semiconductor substrate and connected to the first semiconductor region, and the gate electrode is arranged on the other main surface of the semiconductor base and connected to a part of the third semiconductor region. 2 main electrode is provided on the other main surface of the semiconductor substrate. And is connected to a part of the fourth semiconductor region and a part of the third semiconductor region, and a connection part of the third semiconductor region to the second main electrode is connected to the fourth semiconductor region. The shortest distance L2 from the center of the gate electrode to a portion where the second main electrode is connected to the third semiconductor region is the gate electrode. From the center of the fourth
Thyristor is set to be 1.2 to 3.0 times the shortest distance L1 to the semiconductor region.
【0006】なお、請求項2に示すように第2の半導体
領域を基体の一方の主面に露出させることが望ましい。
また、請求項3に示すように第2の半導体領域の一方の
主面に露出する部分を高不純物濃度にすることが望まし
い。また、請求項4に示すように点灯装置を構成するこ
とが望ましい。It is preferable that the second semiconductor region is exposed on one main surface of the base.
It is preferable that the portion of the second semiconductor region exposed on one main surface has a high impurity concentration. Further, it is desirable to configure the lighting device as described in claim 4.
【0007】[0007]
【発明の効果】各請求項の発明によれば、サイリスタの
第4の半導体領域とゲート電極との間の距離が従来より
も長くなるため、di/dt(臨界オン電流上昇率)を
従来よりも大きくすることができ、ランプ点灯時の高電
圧発生に好適なサイリスタを提供することができる。ま
た、請求項2及び3の発明によればダイオ−ドを内蔵さ
せることができる。また、請求項4の発明によれば、サ
イリスタのdi/dtが大きいので、比較的小さいトラ
ンスで高い出力電圧を得ることができる。According to the present invention, since the distance between the fourth semiconductor region of the thyristor and the gate electrode is longer than in the prior art, the di / dt (critical on-current rise rate) is lower than in the prior art. Therefore, it is possible to provide a thyristor suitable for generating a high voltage when the lamp is turned on. According to the second and third aspects of the present invention, a diode can be built-in. According to the fourth aspect of the invention, since the di / dt of the thyristor is large, a high output voltage can be obtained with a relatively small transformer.
【0008】[0008]
【実施形態及び実施例】次に、図1〜図4を参照して本
発明の実施例に係わるランプ点灯装置及びサイリスタを
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a lamp lighting device and a thyristor according to an embodiment of the present invention will be described with reference to FIGS.
【0009】図1に示す本発明の実施例に従うランプ点
灯装置は、400Vの直流電源1が接続された第1及び
第2の直流電源端子1a、1bと、出力端子2と、グラ
ンド端子3と、ダイオード4と抵抗5とコンデンサ6と
の直列回路と、相互に電磁結合された1次巻線N1 と2
次巻線N2 とを有するブースト型トランス7と、サイリ
スタ8と、ゲート回路9とから成る。A lamp lighting device according to an embodiment of the present invention shown in FIG. 1 has first and second DC power supply terminals 1a and 1b to which a 400V DC power supply 1 is connected, an output terminal 2, and a ground terminal 3. , A series circuit of a diode 4, a resistor 5, and a capacitor 6, and primary windings N1 and N2 electromagnetically coupled to each other.
It comprises a boost type transformer 7 having a next winding N2, a thyristor 8, and a gate circuit 9.
【0010】放電開始電圧が約2300Vのメタルハラ
イドランプ(HID)10は出力端子2とグランド端子
3との間に接続されている。トランス7の2次巻線N2
は第1の直流電源端子1aと出力端子2との間に直列に
接続されている。グランド端子3は第2の直流電源端子
1bに接続されている。ダイオード4と抵抗5とコンデ
ンサ6との直列回路は第1及び第2の直流電源端子1
a、b間に接続されている。サイリスタ8は1次巻線N
1 を介してコンデンサ6に並列に接続されている。ゲー
ト回路9はサイリスタ8のトリガ回路であって、サイリ
スタ8のゲート電極14に接続されている。このゲート
回路9はランプ10を点灯する時にトリガ信号をサイリ
スタ8に与えるものである。A metal halide lamp (HID) 10 having a discharge starting voltage of about 2300 V is connected between the output terminal 2 and the ground terminal 3. Secondary winding N2 of transformer 7
Are connected in series between the first DC power supply terminal 1a and the output terminal 2. The ground terminal 3 is connected to the second DC power supply terminal 1b. A series circuit of a diode 4, a resistor 5, and a capacitor 6 includes first and second DC power supply terminals 1.
It is connected between a and b. Thyristor 8 has primary winding N
1 is connected in parallel with the capacitor 6. The gate circuit 9 is a trigger circuit of the thyristor 8, and is connected to the gate electrode 14 of the thyristor 8. The gate circuit 9 supplies a trigger signal to the thyristor 8 when the lamp 10 is turned on.
【0011】サイリスタ8は等価的にPゲ−ト型サイリ
スタスイッチSとダイオードDとの逆並列回路から成る
複合素子である。この複合素子を本願ではサイリスタと
呼ぶことにする。サイリスタスイッチSのアノードとも
呼ぶことができる第1の主電極12は1次巻線N1 を介
してコンデンサ6の一端に接続され、カソードとも呼ぶ
ことができる第2の主電極13はコンデンサ6の他端に
接続されている。内蔵ダイオードDのアノードはサイリ
スタスイッチSの第2の主端子13に接続され、内蔵ダ
イオードDのカソードは第2の主電極12に接続されて
いる。トランス7の1次及び2次巻線N1 、N2 の極性
は図1で黒丸で示すように設定されている。The thyristor 8 is equivalently a composite element comprising an anti-parallel circuit of a P-gate type thyristor switch S and a diode D. This composite element is called a thyristor in the present application. The first main electrode 12, which can also be called the anode of the thyristor switch S, is connected to one end of the capacitor 6 through the primary winding N1, and the second main electrode 13, which can be called the cathode, is connected to the other end of the capacitor 6. Connected to the end. The anode of the built-in diode D is connected to the second main terminal 13 of the thyristor switch S, and the cathode of the built-in diode D is connected to the second main electrode 12. The polarities of the primary and secondary windings N1 and N2 of the transformer 7 are set as indicated by black circles in FIG.
【0012】サイリスタ8は図2及び図3に示すよう
に、シリコン半導体基体11と、第1の主電極12と、
第2の主電極13と、ゲート電極14と、EQR即ち等
電位リング15と、絶縁膜16とから成る。As shown in FIGS. 2 and 3, the thyristor 8 includes a silicon semiconductor substrate 11, a first main electrode 12,
It comprises a second main electrode 13, a gate electrode 14, an EQR or equipotential ring 15, and an insulating film 16.
【0013】半導体基体11は、アノード領域とも呼ぶ
ことができるP型(第1導電型)の第1の半導体領域1
7と、N型ベース領域とも呼ぶことができるN型(第2
導電型)の第2の半導体領域18と、P型ベース領域と
も呼ぶことができるP型の第3の半導体領域19と、カ
ソード領域とも呼ぶことができるN型の第4の半導体領
域20と、周知のP型のフィールドリミッテングリング
領域21と、周知のN型のチャネルストッパ領域22と
から成る。P型の第1の半導体領域17は半導体基体1
1の一方の主面23の中央に露出するように平面形状円
形に形成されている。N型の第2の半導体領域18は低
不純物部分18aと高不純物部分18bとから成る。N
型の高不純物部分18bは基体11の一方の主面23に
おいて第1の半導体領域17を囲むように配置されてい
る。低不純物部分18aは第2の半導体領域18から高
不純物部分18bを除いた残りの部分であり、第1及び
第3の半導体領域17、19との間に配置されていると
共に、基体11の他方の主面24に露出するように配置
されている。P型の第3の半導体領域19は平面的に見
て第1の半導体領域17に同心的に配置され、第1の半
導体領域17よりも僅かに大きい円形パターンを有し、
第2の半導体領域18の中に島状に形成されている。N
型の第4の半導体領域20は平面的に見てリング状に形
成され、第3の半導体領域19の中に島状に形成されて
いる。P型のフィ−ルドリミッテイングリング領域21
は平面的に見て第2の半導体領域18を介して第3の半
導体領域19を囲むようにリング状に形成されている。
N+型のチャネルストッパ領域22は第2の半導体領域
18を介してフィルドリミッテングリング領域21を囲
むように配置されている。The semiconductor substrate 11 is a P-type (first conductivity type) first semiconductor region 1 which can also be called an anode region.
7 and an N-type (second
A second semiconductor region 18 of conductivity type, a third P-type semiconductor region 19 also referred to as a P-type base region, a fourth N-type semiconductor region 20 also referred to as a cathode region, It comprises a well-known P-type field limiting ring region 21 and a well-known N-type channel stopper region 22. The P-type first semiconductor region 17 is the semiconductor substrate 1
The first main surface 23 is formed in a circular shape in a plane so as to be exposed at the center. The N-type second semiconductor region 18 includes a low impurity portion 18a and a high impurity portion 18b. N
The high impurity portion 18 b of the mold is arranged on one main surface 23 of the base 11 so as to surround the first semiconductor region 17. The low-impurity portion 18a is the remaining portion of the second semiconductor region 18 excluding the high-impurity portion 18b, and is disposed between the first and third semiconductor regions 17 and 19 and the other side of the base 11. Are arranged so as to be exposed on the main surface 24. The P-type third semiconductor region 19 is arranged concentrically with the first semiconductor region 17 in plan view, has a circular pattern slightly larger than the first semiconductor region 17, and
It is formed in an island shape in the second semiconductor region 18. N
The fourth semiconductor region 20 of the mold is formed in a ring shape when viewed in plan, and is formed in an island shape in the third semiconductor region 19. P-type field limiting ring area 21
Is formed in a ring shape so as to surround the third semiconductor region 19 via the second semiconductor region 18 in plan view.
The N + type channel stopper region 22 is disposed so as to surround the fill limiting ring region 21 with the second semiconductor region 18 interposed therebetween.
【0014】第1の主電極12は基体11の一方の主面
23に配置された金属層から成り、第1の半導体領域1
7と第2の半導体領域18の高不純物部分18bとに電
気的に接続されている。第2の主電極13は基体11の
他方の主面24に配置された金属層から成り、第4の半
導体領域20の外周側部分と第3の半導体領域19にお
ける第4の半導体領域20よりも外周側部分との両方に
電気的に接続されている。ゲート電極14は基体11の
他方の主面24に配置された金属層から成り、第3の半
導体領域19の中央の円形部分に接続されている。等電
位リング15はチャネルストッパ領域22に接触するよ
うにリング状に形成された金属層である。絶縁膜16は
基体11の他方の主面24に形成されたシリコン酸化膜
から成り、第2の主電極13、ゲート電極14、等電位
リング15を互いに分離するように配置されている。The first main electrode 12 is formed of a metal layer disposed on one main surface 23 of the base 11, and the first semiconductor region 1
7 and the high impurity portion 18b of the second semiconductor region 18 are electrically connected. The second main electrode 13 is formed of a metal layer disposed on the other main surface 24 of the base 11, and is located between the outer peripheral portion of the fourth semiconductor region 20 and the fourth semiconductor region 20 in the third semiconductor region 19. It is electrically connected to both the outer peripheral portion. The gate electrode 14 is made of a metal layer disposed on the other main surface 24 of the base 11 and is connected to a central circular portion of the third semiconductor region 19. The equipotential ring 15 is a metal layer formed in a ring shape so as to contact the channel stopper region 22. The insulating film 16 is made of a silicon oxide film formed on the other main surface 24 of the base 11, and is arranged so as to separate the second main electrode 13, the gate electrode 14, and the equipotential ring 15 from each other.
【0015】図3のサイリスタ8において、基体11の
中央部の第1、第2、第3及び第4の半導体領域17、
18、19、20が図1に示したP型ゲートサイリスタ
スイッチSとして機能する。また、P型の第3の半導体
領域19の外周部分とN型の第2の半導体領域18の低
不純物濃度部分18aと高不純物濃度部分18bとが図
1の内蔵ダイオードDとして機能する。In the thyristor 8 shown in FIG. 3, the first, second, third and fourth semiconductor regions 17 at the center of the base 11 are provided.
18, 19, and 20 function as the P-type gate thyristor switch S shown in FIG. The outer peripheral portion of the P-type third semiconductor region 19 and the low impurity concentration portion 18a and the high impurity concentration portion 18b of the N-type second semiconductor region 18 function as the built-in diode D of FIG.
【0016】このサイリスタ8において重要なことは、
第4の半導体領域20の面積が従来のサイリスタよりも
大幅に低減されていることである。即ち、従来のサイリ
スタにおいては、第3の半導体領域18の中に点線で示
すように第4の半導体領域20の内周側は本実施例の場
合より大幅にゲート電極14側に延びていた。このた
め、ゲート電極14の中心位置P0 から点線で示す従来
の第4の半導体領域20の最内周側位置P1 ′との距離
L1 ′と上記中心位置P0 から第4の半導体領域20の
最外周側位置P2 との距離L2 との比L2 /L1 ′は5
程度であった。従って、従来のサイリスタでは、第4の
半導体領域20の面積を十分に大きくとることができ、
サイリスタのオン時の抵抗が小さくなり、電力損失が比
較的小さくなった。これに対し、本実施例のサイリスタ
は、オン時の損失の増大を許し、この代りにオン時の電
流の立上りを急峻にし、di/dtを大きくするため
に、上記中心位置P0 から第4の半導体領域20の最内
周位置P1 までの最短距離L1 と上記中心位置P0 から
第4の半導体領域20の最外周位置P2 までの最短距離
L2 との比L2 /L1 が1.2〜3.0の範囲内の約2
に設定されている。L2 /L1を1.2よりも小さくす
ると、第4の半導体領域20の面積が小さくなり過ぎて
サイリスタ8の順方向電圧が大きくなる。またL2 /L
1 を3.0よりも大きくすると、ランプ10を点灯させ
るために必要なdi/dtを得ることができなくなる。
なお、第4の半導体領域20の最外周位置P2 は第3の
半導体領域19に第2の主電極13が接触している最内
周位置に一致している。What is important in this thyristor 8 is that
That is, the area of the fourth semiconductor region 20 is significantly reduced as compared with the conventional thyristor. That is, in the conventional thyristor, as shown by a dotted line in the third semiconductor region 18, the inner peripheral side of the fourth semiconductor region 20 extends to the gate electrode 14 side more greatly than in the case of this embodiment. Therefore, the distance L1 'from the center position P0 of the gate electrode 14 to the innermost peripheral position P1' of the conventional fourth semiconductor region 20 indicated by the dotted line and the outermost periphery of the fourth semiconductor region 20 from the central position P0. The ratio L2 / L1 'to the distance L2 from the side position P2 is 5
It was about. Therefore, in the conventional thyristor, the area of the fourth semiconductor region 20 can be made sufficiently large.
The resistance when the thyristor was turned on was reduced, and the power loss was relatively reduced. On the other hand, the thyristor of the present embodiment allows the loss at the time of ON to increase, and instead makes the rise of the current at the time of ON steep and increases di / dt, so that the fourth position from the center position P0 is increased. The ratio L2 / L1 of the shortest distance L1 from the center position P0 to the outermost position P2 of the fourth semiconductor region 20 from the shortest distance L1 to the innermost position P1 of the semiconductor region 20 is 1.2 to 3.0. About 2 in the range
Is set to If L2 / L1 is smaller than 1.2, the area of the fourth semiconductor region 20 becomes too small, and the forward voltage of the thyristor 8 increases. L2 / L
If 1 is larger than 3.0, di / dt required for lighting the lamp 10 cannot be obtained.
The outermost peripheral position P2 of the fourth semiconductor region 20 coincides with the innermost peripheral position of the third semiconductor region 19 where the second main electrode 13 is in contact.
【0017】図2のサイリスタのターンオン時には、ゲ
ート電極14と第2の主電極13との間にトリガ電流即
ちゲート信号を流すと、この電流が第4の半導体領域2
0の下側を通って流れる。これにより、第3の半導体領
域19の横方向の電圧降下が生じ、この電圧降下が第3
の半導体領域19と第4の半導体領域20との間のPN
接合の順方向の立上り電圧以上になると、周知のように
ターンオンが始まる。ターンオンは第4の半導体領域2
0の内周側から始まり、外周側に徐々に広がる。この広
がりの速度は0.1mm/μs程度と比較的緩かであ
る。本実施例のサイリスタではL2 /L1 が従来のサイ
リスタに比べて小さく設定されているので、第4の半導
体領域20の内周長即ちN型の第4の半導体領域20で
包囲されたP型の第3の半導体領域19の部分の外周縁
の長さが増大し、P型の第3の半導体領域19の電流通
路の面積が大きくなり、電流密度を減小させることがで
き、電流が流れ易くなり、di/dt(臨界オン電流上
昇率)が例えば2000A/μsのように従来のサイリ
スタよりも十分に大きくなる。なお、L2 /L1 ′が約
5の従来のサイリスタのdi/dtは約300A/μs
である。At the time of turning on the thyristor shown in FIG. 2, when a trigger current, that is, a gate signal is applied between the gate electrode 14 and the second main electrode 13, this current is applied to the fourth semiconductor region 2.
Flows below 0. As a result, a voltage drop in the lateral direction of the third semiconductor region 19 occurs, and this voltage drop
Between the first semiconductor region 19 and the fourth semiconductor region 20
When the voltage rises above the forward voltage of the junction, turn-on starts as is well known. Turn on the fourth semiconductor region 2
Starting from the inner peripheral side of 0, it gradually spreads to the outer peripheral side. The spreading speed is relatively slow at about 0.1 mm / μs. In the thyristor of this embodiment, L2 / L1 is set smaller than that of the conventional thyristor, so that the inner peripheral length of the fourth semiconductor region 20, that is, the P-type surrounded by the N-type fourth semiconductor region 20 is used. The length of the outer peripheral edge of the portion of the third semiconductor region 19 increases, the area of the current path of the P-type third semiconductor region 19 increases, the current density can be reduced, and the current can easily flow. That is, di / dt (critical on-current rise rate) is sufficiently larger than that of the conventional thyristor, for example, 2000 A / μs. The di / dt of a conventional thyristor having L2 / L1 'of about 5 is about 300 A / .mu.s.
It is.
【0018】図3のサイリスタ8が使用されている図1
のランプ点灯装置において電源1を接続すると、ダイオ
ード4と抵抗5を介してコンデンサ6が充電され、この
電圧が電源1の電圧400Vとほぼ同一の電圧になる。
しかる後、周知のゲート回路9からサイリスタ8をオン
させることが可能なパルス幅を有するトリガ信号をゲー
ト電極14に与えると、サイリスタスイッチSがオンに
なり、コンデンサ6と1次巻線N1 とサイリスタスイッ
チSとの回路に電流It が流れ、1次巻線N1のインダ
クタンスをLとすれば、L・di/dtに基づく電圧が
1次巻線N1 に発生し、2次巻線N2 に巻数比に応じた
高電圧が得られる。2次巻線N2 は電源1に対して直列
に接続されているので、電源1の電圧と2次巻線N2 の
電圧との和から成る2300V以上の電圧がランプ10
に印加される。これにより、ランプ10が点灯する。ラ
ンプ10の点灯維持電圧は点灯開始電圧(約2300
V)よりも十分に低いので、サイリスタ8のオン時に生
じた2次巻線N2 の電圧が消滅した後においてもランプ
10の放電即ち点灯が電源1の電圧で維持される。サイ
リスタ8のオン時には図4(A)に示すようにdi/d
tの大きいパルス状の電流が流れる。この電流は振動電
流であって、逆方向にも流れる。サイリスタ8の逆方向
電流はダイオードDを通って流れる。この逆方向電流は
コンデンサ6を正方向に充電する。このコンデンサ6の
充電エネルギは次の点灯時に使用することができる。サ
イリスタ8のターンオン時の電流のパルス幅が1.0〜
2.0μs程度であるから、複数回流れてもサイリスタ
8における電力損失は極めて小さい。このため、サイリ
スタ8の電力損失をさほど考慮する必要がない。なお、
ランプ10の点灯期間中にコンデンサ6が再び電源1で
充電され、次の点灯の準備が完了する。ランプ10が点
灯した後には、サイリスタスイッチSの電流が保持電流
以下となるので、オフに転換し、次の点灯を待つ。FIG. 1 in which the thyristor 8 of FIG. 3 is used.
When the power supply 1 is connected in the lamp lighting device, the capacitor 6 is charged via the diode 4 and the resistor 5, and this voltage becomes substantially the same as the voltage 400V of the power supply 1.
Thereafter, when a trigger signal having a pulse width capable of turning on the thyristor 8 is given from the well-known gate circuit 9 to the gate electrode 14, the thyristor switch S is turned on, and the capacitor 6, the primary winding N1, and the thyristor If a current It flows through the circuit with the switch S and the inductance of the primary winding N1 is L, a voltage based on L.di / dt is generated in the primary winding N1, and the turns ratio is applied to the secondary winding N2. A high voltage corresponding to the above is obtained. Since the secondary winding N2 is connected in series to the power supply 1, a voltage of 2300 V or more, which is the sum of the voltage of the power supply 1 and the voltage of the secondary winding N2, is applied to the lamp 10.
Is applied to Thereby, the lamp 10 is turned on. The lighting maintenance voltage of the lamp 10 is the lighting start voltage (about 2300
V), the discharge or lighting of the lamp 10 is maintained at the voltage of the power supply 1 even after the voltage of the secondary winding N2 generated when the thyristor 8 is turned off disappears. When the thyristor 8 is turned on, as shown in FIG.
A pulse-like current with a large t flows. This current is an oscillating current and flows in the opposite direction. The reverse current of thyristor 8 flows through diode D. This reverse current charges the capacitor 6 in the forward direction. The charging energy of the capacitor 6 can be used at the next lighting. The pulse width of the current when the thyristor 8 is turned on is 1.0 to
Since the current is about 2.0 μs, the power loss in the thyristor 8 is extremely small even if the current flows a plurality of times. Therefore, it is not necessary to consider the power loss of the thyristor 8 so much. In addition,
During the lighting period of the lamp 10, the capacitor 6 is charged by the power supply 1 again, and the preparation for the next lighting is completed. After the lamp 10 is turned on, the current of the thyristor switch S becomes equal to or less than the holding current.
【0019】図4(B)はL2 /L1 ′が5程度の従来
のサイリスタを図1の点灯装置に使用した場合のオン時
の電流変化を示す。この図4(B)から明らかなように
di/dtが小さいので、2次巻線N2 に高い電圧を得
ることが不可能であり、ランプ10が点灯しない。FIG. 4B shows a change in current at the time of ON when a conventional thyristor having a ratio of L2 / L1 'of about 5 is used in the lighting device of FIG. As apparent from FIG. 4B, since di / dt is small, it is impossible to obtain a high voltage on the secondary winding N2, and the lamp 10 does not light.
【0020】本実施例は次の利点を有する。 (1) トランス7の巻数比を大きくして2次巻線N2
に大きな電圧を得ることが不要であるので、小型のトラ
ンス7を使用してランプ10を点灯させることができ、
点灯装置の小型化を図ることができる。 (2) サイリスタ8を使用することにより、従来のギ
ャップアレスタに比べて信頼性の向上、コストの低減を
図ることができる。This embodiment has the following advantages. (1) Increase the turns ratio of the transformer 7 to increase the secondary winding N2
Since it is not necessary to obtain a large voltage, the lamp 10 can be turned on using a small transformer 7,
The size of the lighting device can be reduced. (2) By using the thyristor 8, reliability can be improved and cost can be reduced as compared with the conventional gap arrester.
【0021】[0021]
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 (1) サイリスタ8の第2の半導体領域18に、N
+ の高不純物濃度部分18bを設けることが望ましい
が、低不純物部分18aに電極12をオーミック接触さ
せることができる場合は高不純物部分18bを省くこと
ができる。 (2) 内蔵ダイオードDを外部接続ダイオードとする
ことができる。この場合には第2の半導体領域18を第
1の主電極12に接続することが不要になる。また、ト
ランス7に基づくサージ電圧を吸収する手段を別に設け
る場合にはダイオードDを省くことができる。 (3) サイリスタ8の各部の導電型を逆にしてN型ゲ
ートサイリスタとすることもできる。 (4) メタルハライドランプ以外の放電灯又はトリガ
用スイッチに本実施例のサイリスタ8を使用することが
できる。要するにサイリスタ8を種々の電気回路のトリ
ガ素子として使用することができる。[Modifications] The present invention is not limited to the above-described embodiment, and for example, the following modifications are possible. (1) In the second semiconductor region 18 of the thyristor 8, N
It is desirable to provide the high impurity concentration portion 18b of + , but if the electrode 12 can be brought into ohmic contact with the low impurity portion 18a, the high impurity portion 18b can be omitted. (2) The built-in diode D can be an externally connected diode. In this case, it is not necessary to connect the second semiconductor region 18 to the first main electrode 12. When a means for absorbing a surge voltage based on the transformer 7 is provided separately, the diode D can be omitted. (3) The conductivity type of each part of the thyristor 8 may be reversed to form an N-type gate thyristor. (4) The thyristor 8 of this embodiment can be used for a discharge lamp or a trigger switch other than a metal halide lamp. In short, the thyristor 8 can be used as a trigger element of various electric circuits.
【図1】本発明の実施例のランプ点灯装置を示す回路図
である。FIG. 1 is a circuit diagram showing a lamp lighting device according to an embodiment of the present invention.
【図2】図1のサイリスタの半導体基体の表面を示す平
面図である。FIG. 2 is a plan view showing a surface of a semiconductor substrate of the thyristor of FIG. 1;
【図3】図1のサイリスタを図2のA−A線で示す拡大
断面図である。FIG. 3 is an enlarged sectional view showing the thyristor of FIG. 1 along the line AA in FIG. 2;
【図4】図3のサイリスタと従来のサイリスタのオン時
の電流変化を示す波形図である。FIG. 4 is a waveform diagram showing a current change when the thyristor of FIG. 3 and a conventional thyristor are turned on.
8 サイリスタ 10 ランプ 11 半導体基体 12 第1の主電極 13 第2の主電極 14 ゲート電極 Reference Signs List 8 Thyristor 10 Lamp 11 Semiconductor base 12 First main electrode 13 Second main electrode 14 Gate electrode
Claims (4)
ート電極とを有し、 前記半導体基体は第1導電型の第1の半導体領域と第1
導電型と反対の第2導電型の第2の半導体領域と、第1
導電型の第3の半導体領域と、第2導電型の第4の半導
体領域とを有し、 前記第1の半導体領域は前記半導体基体の一方の主面に
露出するように配置され、 前記第2の半導体領域は前記第1の半導体領域に隣接し
且つ前記半導体基体の他方の主面に露出するように配置
され、 前記第3の半導体領域は前記第2の半導体領域の中に島
状に形成され且つその一部が前記半導体基体の他方の主
面に露出するように配置され、 前記第4の半導体領域は前記第3の半導体領域の中に島
状に形成され且つその一部が前記半導体基体の他方の主
面に露出するように配置され、 前記第1の主電極は前記半導体基体の一方の主面に配置
され且つ前記第1の半導体領域に接続され、 前記ゲート電極は前記半導体基体の他方の主面に配置さ
れ且つ前記第3の半導体領域の一部に接続され、 前記第2の主電極は前記半導体基体の他方の主面に配置
され且つ前記第4の半導体領域の一部と前記第3の半導
体領域の一部とに接続され、 前記第3の半導体領域の前記第2の主電極への接続部分
は前記第4の半導体領域を基準にして前記ゲート電極と
は反対側に配置され、 前記ゲート電極の中心から前記第2の主電極が前記第3
の半導体領域に接続されている部分までの最短距離(L
2 )が前記ゲート電極の中心から前記第4の半導体領域
までの最短距離(L1 )の1.2〜3.0倍に設定され
ていることを特徴とするサイリスタ。A first semiconductor region having a first conductivity type; a first semiconductor region having a first conductivity type and a first semiconductor region having a first conductivity type;
A second semiconductor region of a second conductivity type opposite to the conductivity type;
A third semiconductor region of a conductivity type and a fourth semiconductor region of a second conductivity type, wherein the first semiconductor region is disposed so as to be exposed on one main surface of the semiconductor base; The second semiconductor region is disposed so as to be adjacent to the first semiconductor region and exposed on the other main surface of the semiconductor base, and the third semiconductor region is formed in the second semiconductor region in an island shape. The fourth semiconductor region is formed in the third semiconductor region in an island shape, and a part thereof is formed so as to be exposed to the other main surface of the semiconductor substrate. The first main electrode is disposed on the other main surface of the semiconductor substrate, the first main electrode is disposed on one main surface of the semiconductor substrate and connected to the first semiconductor region, and the gate electrode is the semiconductor A third semiconductor disposed on the other main surface of the base and the third semiconductor; The second main electrode is disposed on the other main surface of the semiconductor base, and is connected to a part of the fourth semiconductor region and a part of the third semiconductor region. A connection portion of the third semiconductor region to the second main electrode is disposed on a side opposite to the gate electrode with reference to the fourth semiconductor region; The main electrode is the third
The shortest distance (L
2) The thyristor wherein the distance from the center of the gate electrode to the fourth semiconductor region is set to 1.2 to 3.0 times the shortest distance (L1).
の一方の主面に露出する部分を有し、この露出する部分
に前記第1の主電極が接続されていることを特徴とする
請求項1記載のサイリスタ。2. The semiconductor device according to claim 1, wherein the second semiconductor region has a portion exposed on one main surface of the semiconductor substrate, and the first main electrode is connected to the exposed portion. Item 3. The thyristor according to Item 1.
導体領域の第1及び第3の半導体領域の相互間の部分よ
りも高い不純物濃度を有していることを特徴とする請求
項2記載のサイリスタ。3. The semiconductor device according to claim 2, wherein the exposed portion has a higher impurity concentration than a portion between the first and third semiconductor regions of the second semiconductor region. 2. The thyristor according to 2.
第1及び第2の直流電源端子と、前記第1及び第2の直
流電源端子間に接続されたダイオードと抵抗とコンデン
サとの直列回路と、相互に電磁結合された1次及び2次
巻線を有するトランスと、サイリスタと、トリガ回路と
から成り、 前記1次巻線は前記サイリスタを介して前記コンデンサ
に並列に接続されており、 前記2次巻線は前記第1の直流電源端子と出力端子との
間に接続され、 前記ランプは前記出力端子と前記第2の直流電源端子と
の間に接続され、 前記トリガ回路はランプ点灯開始時に前記サイリスタに
トリガ信号を供給するように形成され、 前記サイリスタは、半導体基体と第1及び第2の主電極
とゲート電極とを有し、 前記半導体基体は第1導電型の第1の半導体領域と第1
導電型と反対の第2導電型の第2の半導体領域と、第1
導電型の第3の半導体領域と、第2導電型の第4の半導
体領域とを有し、 前記第1の半導体領域は前記半導体基体の一方の主面に
露出するように配置され、 前記第2の半導体領域は前記第1の半導体領域に隣接し
且つ前記半導体基体の他方の主面に露出するように配置
され、 前記第3の半導体領域は前記第2の半導体領域の中に島
状に形成され且つその一部が前記半導体基体の他方の主
面に露出するように配置され、 前記第4の半導体領域は前記第3の半導体領域の中に島
状に形成され且つその一部が前記半導体基体の他方の主
面に露出するように配置され、 前記第1の主電極は前記半導体基体の一方の主面に配置
され且つ前記第1の半導体領域に接続され、 前記ゲート電極は前記半導体基体の他方の主面に配置さ
れ且つ前記第3の半導体領域の一部に接続され、 前記第2の主電極は前記半導体基体の他方の主面に配置
され且つ前記第4の半導体領域の一部と前記第3の半導
体領域の一部とに接続され、 前記第3の半導体領域の前記第2の主電極への接続部分
は前記第4の半導体領域を基準にして前記ゲート電極と
は反対側に配置され、 前記ゲート電極の中心から前記第2の主電極が前記第3
の半導体領域に接続されている部分までの最短距離(L
2 )が前記ゲート電極の中心から前記第4の半導体領域
までの最短距離(L1 )の1.2〜3.0倍に設定され
ていることを特徴とするランプ点灯装置。4. An apparatus for lighting a lamp, comprising:
First and second DC power supply terminals, a series circuit of a diode, a resistor and a capacitor connected between the first and second DC power supply terminals, and primary and secondary windings electromagnetically coupled to each other; , A thyristor, and a trigger circuit, wherein the primary winding is connected in parallel to the capacitor via the thyristor, and the secondary winding is connected to the first DC power supply terminal and an output. The lamp is connected between the output terminal and the second DC power supply terminal; and the trigger circuit is configured to supply a trigger signal to the thyristor at the start of lamp lighting; The thyristor has a semiconductor substrate, first and second main electrodes, and a gate electrode, and the semiconductor substrate has a first semiconductor region of a first conductivity type and a first semiconductor region.
A second semiconductor region of a second conductivity type opposite to the conductivity type;
A third semiconductor region of a conductivity type and a fourth semiconductor region of a second conductivity type, wherein the first semiconductor region is disposed so as to be exposed on one main surface of the semiconductor base; The second semiconductor region is disposed so as to be adjacent to the first semiconductor region and exposed on the other main surface of the semiconductor base, and the third semiconductor region is formed in the second semiconductor region in an island shape. The fourth semiconductor region is formed in the third semiconductor region in an island shape, and a part thereof is formed so as to be exposed to the other main surface of the semiconductor substrate. The first main electrode is disposed on the other main surface of the semiconductor substrate, the first main electrode is disposed on one main surface of the semiconductor substrate and connected to the first semiconductor region, and the gate electrode is the semiconductor A third semiconductor disposed on the other main surface of the base and the third semiconductor; The second main electrode is disposed on the other main surface of the semiconductor base, and is connected to a part of the fourth semiconductor region and a part of the third semiconductor region. A connection portion of the third semiconductor region to the second main electrode is disposed on a side opposite to the gate electrode with reference to the fourth semiconductor region; The main electrode is the third
The shortest distance (L
2) The lamp lighting device, wherein the distance from the center of the gate electrode to the fourth semiconductor region is set to 1.2 to 3.0 times the shortest distance (L1).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35565599A JP3301482B2 (en) | 1999-12-15 | 1999-12-15 | Thyristor and lamp lighting device using the same |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177088A JP2001177088A (en) | 2001-06-29 |
| JP3301482B2 true JP3301482B2 (en) | 2002-07-15 |
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