JP3301781B2 - コプロセッシングを本来的には支持しないプロセッサに適合するコプロセッサ支持構造 - Google Patents
コプロセッシングを本来的には支持しないプロセッサに適合するコプロセッサ支持構造Info
- Publication number
- JP3301781B2 JP3301781B2 JP15837792A JP15837792A JP3301781B2 JP 3301781 B2 JP3301781 B2 JP 3301781B2 JP 15837792 A JP15837792 A JP 15837792A JP 15837792 A JP15837792 A JP 15837792A JP 3301781 B2 JP3301781 B2 JP 3301781B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- coprocessor
- main processor
- dma
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a secondary processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
- G06F9/3881—Arrangements for communication of instructions and data
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
- G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、コプロセッシングを本
来的には支持しないプロセッサをコプロセッシングシス
テムに適合させることに関する。
来的には支持しないプロセッサをコプロセッシングシス
テムに適合させることに関する。
【０００２】
【従来の技術】多数のプロセッシング用途において、主
プロセッサを補うのにコプロセッサが利用されている。
コプロセッサは、主プロセッサがプロセッサの用途に必
要な或るタスクを効率良く行うにはあまりにも特殊用で
あるかまたはあまりにも汎用に過ぎるとき特に利益をも
たらすことができる。
プロセッサを補うのにコプロセッサが利用されている。
コプロセッサは、主プロセッサがプロセッサの用途に必
要な或るタスクを効率良く行うにはあまりにも特殊用で
あるかまたはあまりにも汎用に過ぎるとき特に利益をも
たらすことができる。
【０００３】一般に、コプロセッサを使用する用途で
は、そのコプロセッサは主プロセッサと非常に密接に結
合されたインターフェースを備えている。このインター
フェースは、主プロセッサおよびコプロセッサのハード
ウェアサイクルのレベルにあることが望ましい。このよ
うなインターフェースを密接に結合するとプロセッサ間
の非常に効率の良い協力に役立つ。この代わりに、主プ
ロセッサは、たとえば、プロセッサ割込みまたはポーリ
ングシーケンスを行ってコプロセッサの動作を主プロセ
ッサと同期させることによりコプロセッサとよりゆるや
かな結合にすることができる。
は、そのコプロセッサは主プロセッサと非常に密接に結
合されたインターフェースを備えている。このインター
フェースは、主プロセッサおよびコプロセッサのハード
ウェアサイクルのレベルにあることが望ましい。このよ
うなインターフェースを密接に結合するとプロセッサ間
の非常に効率の良い協力に役立つ。この代わりに、主プ
ロセッサは、たとえば、プロセッサ割込みまたはポーリ
ングシーケンスを行ってコプロセッサの動作を主プロセ
ッサと同期させることによりコプロセッサとよりゆるや
かな結合にすることができる。
【０００４】
【発明が解決しようとする課題】コプロセッシングは多
くの環境で好都合であり得るが、残念ながら、必ずしも
すべての主プロセッサが本来的にコプロセッシングを支
持するものではない。たとえば、事業所が 80916コロラ
ド州、コロラド・スプリングス、エアロプラザ・ドライ
ブ 1635にあるＮＣＲコーポレーションから入手できる5
3Ｃ710 ＳＣＳＩＩ／Ｏプロセッサは、拡張業界標準（E
xtended Industry Standard Architecture）（ＥＩＳ
Ａ）Ｉ／Ｏ母線をＳＣＳＩのポートにインターフェース
する入出力（Ｉ／Ｏ）装置に使用することができる。Ｅ
ＩＳＡの仕様は、事業所が20005ワシントンＤ．Ｃ．の1
400 Ｌストリート ノースウエストにあるＢＣＰＲ サ
ービス（Services）, Inc.から入手できる。ＮＣＲ53Ｃ
710 ＳＣＳＩ Ｉ／Ｏプロセッサは、ＳＣＳＩポートを
通して通信される情報のインターフェースには適合して
いるが、本来的にはコプロセッサを支持しない。それに
もかかわらずこのようなコプロセッサは、ＥＩＳＡ Ｉ
／Ｏ母線によるマスタ母線トランザクションを使用する
直接メモリアクセス（ＤＭＡ）トランザクションを効率
良く行うために望ましい。
くの環境で好都合であり得るが、残念ながら、必ずしも
すべての主プロセッサが本来的にコプロセッシングを支
持するものではない。たとえば、事業所が 80916コロラ
ド州、コロラド・スプリングス、エアロプラザ・ドライ
ブ 1635にあるＮＣＲコーポレーションから入手できる5
3Ｃ710 ＳＣＳＩＩ／Ｏプロセッサは、拡張業界標準（E
xtended Industry Standard Architecture）（ＥＩＳ
Ａ）Ｉ／Ｏ母線をＳＣＳＩのポートにインターフェース
する入出力（Ｉ／Ｏ）装置に使用することができる。Ｅ
ＩＳＡの仕様は、事業所が20005ワシントンＤ．Ｃ．の1
400 Ｌストリート ノースウエストにあるＢＣＰＲ サ
ービス（Services）, Inc.から入手できる。ＮＣＲ53Ｃ
710 ＳＣＳＩ Ｉ／Ｏプロセッサは、ＳＣＳＩポートを
通して通信される情報のインターフェースには適合して
いるが、本来的にはコプロセッサを支持しない。それに
もかかわらずこのようなコプロセッサは、ＥＩＳＡ Ｉ
／Ｏ母線によるマスタ母線トランザクションを使用する
直接メモリアクセス（ＤＭＡ）トランザクションを効率
良く行うために望ましい。
【０００５】
【課題を解決するための手段】本発明の好適な実施例に
よれば、本来的にはコプロセッシングを支持しない主プ
ロセッサと関連してコプロセッサを動作させることがで
きる方法が提示される。主プロセッサに対して命令を供
給するメモリでは、コプロセッサが使用するパラメータ
が命令の内部に嵌め込まれる。これは、主プロセッサが
使用しないフィールドに、たとえば、ＮＯＰ命令の未使
用フィールドに、パラメータを配置することにより行わ
れる。主プロセッサがメモリにアクセスすると、主プロ
セッサが発生するアドレスがコプロセッサによりモニタ
される。コプロセッサが、主プロセッサが発生したアド
レス内に所定の組合せを検出すると、コプロセッサはメ
モリから主プロセッサに送られたデータにアクセスす
る。次に、コプロセッサは、アクセスされたデータの未
使用フィールド内に嵌め込まれているパラメータを抽出
する。プロセッサが発生したアドレスの異なる所定の組
合せを使用して異なる一連のパラメータおよび／または
パラメータを格納するのに使用している命令内の未使用
フィールドの異なる位置を指示することができる。
よれば、本来的にはコプロセッシングを支持しない主プ
ロセッサと関連してコプロセッサを動作させることがで
きる方法が提示される。主プロセッサに対して命令を供
給するメモリでは、コプロセッサが使用するパラメータ
が命令の内部に嵌め込まれる。これは、主プロセッサが
使用しないフィールドに、たとえば、ＮＯＰ命令の未使
用フィールドに、パラメータを配置することにより行わ
れる。主プロセッサがメモリにアクセスすると、主プロ
セッサが発生するアドレスがコプロセッサによりモニタ
される。コプロセッサが、主プロセッサが発生したアド
レス内に所定の組合せを検出すると、コプロセッサはメ
モリから主プロセッサに送られたデータにアクセスす
る。次に、コプロセッサは、アクセスされたデータの未
使用フィールド内に嵌め込まれているパラメータを抽出
する。プロセッサが発生したアドレスの異なる所定の組
合せを使用して異なる一連のパラメータおよび／または
パラメータを格納するのに使用している命令内の未使用
フィールドの異なる位置を指示することができる。
【０００６】本発明の好適な実施例では、主プロセッサ
はパラメータがコプロセッサに送られるときを指示する
未使用アドレス線を表明することに向けられる。コプロ
セッサはこれら未使用アドレス線をモニタする。これら
が表明されたら、コプロセッサは嵌め込まれたパラメー
タを抽出し、これをＤＭＡ転送を記述し制御するのに使
用されるレジスタにロードする。
はパラメータがコプロセッサに送られるときを指示する
未使用アドレス線を表明することに向けられる。コプロ
セッサはこれら未使用アドレス線をモニタする。これら
が表明されたら、コプロセッサは嵌め込まれたパラメー
タを抽出し、これをＤＭＡ転送を記述し制御するのに使
用されるレジスタにロードする。
【０００７】本発明は、主プロセッサがインターフェー
スカードの前面にあるデータポートと通信することに集
中するインターフェースカードに関して特に重要であ
る。コプロセッサは、ＤＭＡ転送用パラメータを受信す
ることにより、ＤＭＡトランザクションを準備し、次い
でＩ／Ｏ母線を通して主プロセッサに透過的である仕方
でＤＭＡトランザクションを行う。
スカードの前面にあるデータポートと通信することに集
中するインターフェースカードに関して特に重要であ
る。コプロセッサは、ＤＭＡ転送用パラメータを受信す
ることにより、ＤＭＡトランザクションを準備し、次い
でＩ／Ｏ母線を通して主プロセッサに透過的である仕方
でＤＭＡトランザクションを行う。
【０００８】
【実施例】図１は、入出力（Ｉ／Ｏ）システムのブロッ
ク図を示すもので、ここではホストＣＰＵ１、ホストメ
モリ２、Ｉ／Ｏ装置３、Ｉ／Ｏ装置４、およびＩ／Ｏ装
置５がＩ／Ｏ母線６に接続されている。ホストＣＰＵ１
およびホストメモリ２は、たとえば、事業所が94304 カ
リフォルニア州、パロアルト、ハノーバー・ストリート
3000にあるヒューレット・パッカード社から入手でき
るもののようなパーソナルコンピュータシステムの一部
とすることができる。Ｉ／Ｏ母線は、たとえば、ＥＩＳ
Ａに従って動作する。Ｉ／Ｏ装置３、Ｉ／Ｏ装置４、お
よびＩ／Ｏ装置５は、たとえば、ホストＣＰＵ１および
ホストメモリ２を備えたホストコンピュータと対話する
インターフェースカードである。
ク図を示すもので、ここではホストＣＰＵ１、ホストメ
モリ２、Ｉ／Ｏ装置３、Ｉ／Ｏ装置４、およびＩ／Ｏ装
置５がＩ／Ｏ母線６に接続されている。ホストＣＰＵ１
およびホストメモリ２は、たとえば、事業所が94304 カ
リフォルニア州、パロアルト、ハノーバー・ストリート
3000にあるヒューレット・パッカード社から入手でき
るもののようなパーソナルコンピュータシステムの一部
とすることができる。Ｉ／Ｏ母線は、たとえば、ＥＩＳ
Ａに従って動作する。Ｉ／Ｏ装置３、Ｉ／Ｏ装置４、お
よびＩ／Ｏ装置５は、たとえば、ホストＣＰＵ１および
ホストメモリ２を備えたホストコンピュータと対話する
インターフェースカードである。
【０００９】図２はＩ／Ｏ装置３のブロック図を示す。
Ｉ／Ｏ装置３の前面19で、プロセッサ14は、ポートイン
ターフェース16を通して、ＳＣＳＩポート17と通信す
る。プロセッサ14は、たとえば、ＮＣＲコーポレーショ
ンから入手できる53Ｃ710 ＳＣＳＩ Ｉ／Ｏプロセッサ
である。背面18で、局部メモリ10はデータおよびコマン
ド・スクリプトの双方を格納する。コマンド・スクリプ
トはプロセッサ14により処理命令として使用される。プ
ロセッサ14は局部メモリ10とＳＣＳＩポート17との間の
データ流れをポートインターフェース16を通して制御す
る。プロセッサ14はデータ母線12およびアドレス母線13
を使用して局部メモリ10と通信する。
Ｉ／Ｏ装置３の前面19で、プロセッサ14は、ポートイン
ターフェース16を通して、ＳＣＳＩポート17と通信す
る。プロセッサ14は、たとえば、ＮＣＲコーポレーショ
ンから入手できる53Ｃ710 ＳＣＳＩ Ｉ／Ｏプロセッサ
である。背面18で、局部メモリ10はデータおよびコマン
ド・スクリプトの双方を格納する。コマンド・スクリプ
トはプロセッサ14により処理命令として使用される。プ
ロセッサ14は局部メモリ10とＳＣＳＩポート17との間の
データ流れをポートインターフェース16を通して制御す
る。プロセッサ14はデータ母線12およびアドレス母線13
を使用して局部メモリ10と通信する。
【００１０】ＤＭＡコプロセッサ11は、局部メモリ10と
ＥＩＳＡ母線６との間のＤＭＡ転送を準備するのに使用
される。プロセッサ14は本来的にコプロセッシングを支
持しないから、ＤＭＡコプロセッサは局部メモリ10から
プロセッサ14へ転送されたアドレスおよびデータを「の
ぞき見る」（ｓｎｏｏｐ）。たとえば、アドレス母線は
Ａ０からＡ31までとして参照される32本のアドレス線を
備えている。しかし、局部メモリ10は一般に各アドレス
について16ビットしか必要としない。それ故、アドレス
線Ａ16からＡ31までは局部メモリ10にアクセスするとき
プロセッサ14によって使用されない。本発明の好適な実
施例では、これら未使用アドレス線の３本、アドレス線
Ａ17からＡ19まで、がＤＭＡコプロセッサにＤＭＡ転送
用パラメータを採り入れる指定シーケンスを始めるよう
指示するのに使用される。これらのパラメータは命令の
未使用フィールドに、たとえばＮＯＰ命令の未使用フィ
ールドに嵌め込まれているが、局部メモリ10からデータ
母線12によりプロセッサ14に送られる。アドレス線Ａ17
からＡ19の異なる組合せを表明すれば、これは命令から
抽出すべき異なる一連のパラメータを示す。また、アド
レス線Ａ17からＡ19までの異なる組合せを表明すること
により、命令内部のパラメータが格納されている未使用
フィールドの異なる位置を示すことができる。
ＥＩＳＡ母線６との間のＤＭＡ転送を準備するのに使用
される。プロセッサ14は本来的にコプロセッシングを支
持しないから、ＤＭＡコプロセッサは局部メモリ10から
プロセッサ14へ転送されたアドレスおよびデータを「の
ぞき見る」（ｓｎｏｏｐ）。たとえば、アドレス母線は
Ａ０からＡ31までとして参照される32本のアドレス線を
備えている。しかし、局部メモリ10は一般に各アドレス
について16ビットしか必要としない。それ故、アドレス
線Ａ16からＡ31までは局部メモリ10にアクセスするとき
プロセッサ14によって使用されない。本発明の好適な実
施例では、これら未使用アドレス線の３本、アドレス線
Ａ17からＡ19まで、がＤＭＡコプロセッサにＤＭＡ転送
用パラメータを採り入れる指定シーケンスを始めるよう
指示するのに使用される。これらのパラメータは命令の
未使用フィールドに、たとえばＮＯＰ命令の未使用フィ
ールドに嵌め込まれているが、局部メモリ10からデータ
母線12によりプロセッサ14に送られる。アドレス線Ａ17
からＡ19の異なる組合せを表明すれば、これは命令から
抽出すべき異なる一連のパラメータを示す。また、アド
レス線Ａ17からＡ19までの異なる組合せを表明すること
により、命令内部のパラメータが格納されている未使用
フィールドの異なる位置を示すことができる。
【００１１】図３は、ＤＭＡコプロセッサ11のブロック
図を示す。命令アドレスデコーダ21は、アドレス母線13
のアドレス線Ａ17からＡ19までのアドレスの値を復号
し、状態機械22が使用する制御信号29を作る。制御信号
29から、状態機械22は制御信号26を発生する。制御信号
26は、ＤＭＡレジスタ23からレジスタを選択してデータ
母線12からのぞき見たデータを受取るのに使用される。
のぞき見たデータは、局部メモリ10からプロセッサ14へ
送られている命令から転送されているデータの未使用フ
ィールドからのものである。表明されている制御信号26
の特定の組合せに応答して、データ母線12にある値が選
択されたＤＭＡレジスタ23にロードされる。ＤＭＡトラ
ンザクションがＤＭＡレジスタ23にロードされた値によ
り準備されてしまうと、ＤＭＡコントローラ24は局部メ
モリ10と母線６との間のＤＭＡ転送を監督する。ＤＭＡ
転送はプロセッサ14とは無関係に完全に行われる。
図を示す。命令アドレスデコーダ21は、アドレス母線13
のアドレス線Ａ17からＡ19までのアドレスの値を復号
し、状態機械22が使用する制御信号29を作る。制御信号
29から、状態機械22は制御信号26を発生する。制御信号
26は、ＤＭＡレジスタ23からレジスタを選択してデータ
母線12からのぞき見たデータを受取るのに使用される。
のぞき見たデータは、局部メモリ10からプロセッサ14へ
送られている命令から転送されているデータの未使用フ
ィールドからのものである。表明されている制御信号26
の特定の組合せに応答して、データ母線12にある値が選
択されたＤＭＡレジスタ23にロードされる。ＤＭＡトラ
ンザクションがＤＭＡレジスタ23にロードされた値によ
り準備されてしまうと、ＤＭＡコントローラ24は局部メ
モリ10と母線６との間のＤＭＡ転送を監督する。ＤＭＡ
転送はプロセッサ14とは無関係に完全に行われる。
【００１２】図４は、ＤＭＡレジスタ23の内部のレジス
タを示す。書込みＥＩＳＡベースアドレス下部（ＷＥＢ
ＡＬ）レジスタ41は、ホストメモリ２の内部のアドレス
の低位16ビットを格納するのに使用される。書込みＥＩ
ＳＡベースアドレス上部（ＷＥＢＡＵ）レジスタ42は、
ホストメモリ２の内部のアドレスの高位16ビットを格納
するのに使用される。ＷＥＢＡＬとＷＥＢＡＵとが一緒
になってホストメモリ２の内部のホストアドレスを与え
る。データがホストメモリ２からＩ／Ｏ装置３に流れる
ＤＭＡ書込みトランザクションでは、ホストアドレスは
送るべきデータの開始アドレスである。データがＩ／Ｏ
装置３からホストメモリ２に流れるＤＭＡ読取りトラン
ザクションでは、ホストアドレスはその中にデータを転
送する最初の語のアドレスである。
タを示す。書込みＥＩＳＡベースアドレス下部（ＷＥＢ
ＡＬ）レジスタ41は、ホストメモリ２の内部のアドレス
の低位16ビットを格納するのに使用される。書込みＥＩ
ＳＡベースアドレス上部（ＷＥＢＡＵ）レジスタ42は、
ホストメモリ２の内部のアドレスの高位16ビットを格納
するのに使用される。ＷＥＢＡＬとＷＥＢＡＵとが一緒
になってホストメモリ２の内部のホストアドレスを与え
る。データがホストメモリ２からＩ／Ｏ装置３に流れる
ＤＭＡ書込みトランザクションでは、ホストアドレスは
送るべきデータの開始アドレスである。データがＩ／Ｏ
装置３からホストメモリ２に流れるＤＭＡ読取りトラン
ザクションでは、ホストアドレスはその中にデータを転
送する最初の語のアドレスである。
【００１３】書込みＲＡＭベースアドレス（ＷＲＢＡ）
レジスタ43は、局部メモリ10の内部のアドレスを格納す
るのに使用される。データがホストメモリ２からＩ／Ｏ
装置３に流れるＤＭＡ書込みトランザクションでは、Ｗ
ＲＢＡはその中にデータを転送する最初の語のアドレス
である。データがＩ／Ｏ装置３からホストメモリ２に流
れるＤＭＡ読取りトランザクションでは、ＷＲＢＡは送
るべきデータの開始アドレスである。書込みＤＭＡカウ
ント（ＷＤＣ）レジスタ44は、ＤＭＡ転送の語数を格納
するのに使用される。書込み制御（ＷＣ）レジスタ45
は、ＤＭＡコントローラ24に対する制御レジスタとして
使用される。ＷＣレジスタ45の内部の開始ビットおよび
ロックアウト・ビットが準備されると、ＤＭＡコントロ
ーラ24は、使用データ母線12からプロセッサ14をロック
アウトし、母線６上のＤＭＡ転送をＥＩＳＡ仕様に従っ
て監督する。
レジスタ43は、局部メモリ10の内部のアドレスを格納す
るのに使用される。データがホストメモリ２からＩ／Ｏ
装置３に流れるＤＭＡ書込みトランザクションでは、Ｗ
ＲＢＡはその中にデータを転送する最初の語のアドレス
である。データがＩ／Ｏ装置３からホストメモリ２に流
れるＤＭＡ読取りトランザクションでは、ＷＲＢＡは送
るべきデータの開始アドレスである。書込みＤＭＡカウ
ント（ＷＤＣ）レジスタ44は、ＤＭＡ転送の語数を格納
するのに使用される。書込み制御（ＷＣ）レジスタ45
は、ＤＭＡコントローラ24に対する制御レジスタとして
使用される。ＷＣレジスタ45の内部の開始ビットおよび
ロックアウト・ビットが準備されると、ＤＭＡコントロ
ーラ24は、使用データ母線12からプロセッサ14をロック
アウトし、母線６上のＤＭＡ転送をＥＩＳＡ仕様に従っ
て監督する。
【００１４】図５は、状態機械22への入力および状態機
械22からの出力を示す。制御信号29は、のぞき見１入力
31、のぞき見２入力32、のぞき見３入力33、および修飾
制御パラメータ（ＳＴＥＲＭ）入力34を含むように示し
てある。のぞき見１入力31は、ＷＥＢＡＬレジスタ41、
ＷＥＢＡＵレジスタ42、ＷＲＢＡレジスタ43、ＷＤＣレ
ジスタ44、およびＷＣレジスタ45のすべてに値をロード
すべきときに表明される。のぞき見２入力32はＷＲＢＡ
レジスタ43、ＷＤＣレジスタ44、およびＷＣレジスタ45
に値をロードすべきときに表明される。のぞき見３入力
33は値をＷＣレジスタ45だけにロードすべきとき表明さ
れる。
械22からの出力を示す。制御信号29は、のぞき見１入力
31、のぞき見２入力32、のぞき見３入力33、および修飾
制御パラメータ（ＳＴＥＲＭ）入力34を含むように示し
てある。のぞき見１入力31は、ＷＥＢＡＬレジスタ41、
ＷＥＢＡＵレジスタ42、ＷＲＢＡレジスタ43、ＷＤＣレ
ジスタ44、およびＷＣレジスタ45のすべてに値をロード
すべきときに表明される。のぞき見２入力32はＷＲＢＡ
レジスタ43、ＷＤＣレジスタ44、およびＷＣレジスタ45
に値をロードすべきときに表明される。のぞき見３入力
33は値をＷＣレジスタ45だけにロードすべきとき表明さ
れる。
【００１５】ＳＴＥＲＭ入力34は、アドレス線Ａ19が表
明されてから表明される。命令／アドレスデコーダ21
は、アドレス線Ａ19が表明され、アドレス線Ａ17が表明
され、アドレス線Ａ18が表明されていないとき、のぞき
見１入力31を表明する。命令／アドレスデコーダ21は、
アドレス線Ａ19が表明され、アドレス線Ａ17が表明され
ず、アドレス線Ａ18が表明されるとき、のぞき見２入力
32を表明する。命令／アドレスデコーダ21は、アドレス
線Ａ19が表明され、アドレス線Ａ17が表明され、アドレ
ス線Ａ18が表明されるとき、のぞき見３入力33を表明す
る。図５でわかるように、制御信号26は、ＷＥＢＡＬ信
号36、ＷＥＢＡＵ信号37、ＷＲＢＡ信号38、ＷＤＣ信号
39、およびＷＣ信号40を含む。
明されてから表明される。命令／アドレスデコーダ21
は、アドレス線Ａ19が表明され、アドレス線Ａ17が表明
され、アドレス線Ａ18が表明されていないとき、のぞき
見１入力31を表明する。命令／アドレスデコーダ21は、
アドレス線Ａ19が表明され、アドレス線Ａ17が表明され
ず、アドレス線Ａ18が表明されるとき、のぞき見２入力
32を表明する。命令／アドレスデコーダ21は、アドレス
線Ａ19が表明され、アドレス線Ａ17が表明され、アドレ
ス線Ａ18が表明されるとき、のぞき見３入力33を表明す
る。図５でわかるように、制御信号26は、ＷＥＢＡＬ信
号36、ＷＥＢＡＵ信号37、ＷＲＢＡ信号38、ＷＤＣ信号
39、およびＷＣ信号40を含む。
【００１６】図６は、状態機械22に対する状態図を示
す。初期状態50では、状態機械22の出力は表明されな
い。初期状態50から、状態機械22は、三つの新しい状態
の一つに移動することができ、または初期状態50に留ま
ることができる。アドレスがアドレス線13に載せられる
と、最終的にＳＴＥＲＭ入力34が表明され（事象菱形61
で示してある）のぞき見１入力31が表明される（事象菱
形62で示してある）。こうして、ＷＥＢＡＬ状態51に入
る。ＳＴＥＲＭ入力34が表明されると、のぞき見１入力
31は表明されず、のぞき見２入力32が表明され（事象菱
形65で示してある）、ＷＲＢＡ状態53に入る。ＳＴＥＲ
Ｍ入力34が表明されると、のぞき見１入力31は表明され
ず、のぞき見２入力32は表明されず、のぞき見３入力33
が表明され（事象菱形68で示してある）、ＷＣ状態55に
入る。その他の場合には状態機械22は初期状態50に留ま
っている。
す。初期状態50では、状態機械22の出力は表明されな
い。初期状態50から、状態機械22は、三つの新しい状態
の一つに移動することができ、または初期状態50に留ま
ることができる。アドレスがアドレス線13に載せられる
と、最終的にＳＴＥＲＭ入力34が表明され（事象菱形61
で示してある）のぞき見１入力31が表明される（事象菱
形62で示してある）。こうして、ＷＥＢＡＬ状態51に入
る。ＳＴＥＲＭ入力34が表明されると、のぞき見１入力
31は表明されず、のぞき見２入力32が表明され（事象菱
形65で示してある）、ＷＲＢＡ状態53に入る。ＳＴＥＲ
Ｍ入力34が表明されると、のぞき見１入力31は表明され
ず、のぞき見２入力32は表明されず、のぞき見３入力33
が表明され（事象菱形68で示してある）、ＷＣ状態55に
入る。その他の場合には状態機械22は初期状態50に留ま
っている。
【００１７】ＷＥＢＡＬ状態51では、状態機械22はＷＥ
ＢＡＬ信号36を表明する。これによりＤＭＡレジスタ23
はデータ線12に載っているデータ語の下位16ビットをＷ
ＥＢＡＬレジスタ41にロードする。ＷＥＢＡＬ状態51か
ら、状態機械22は、新しいアドレスがアドレス線13に載
せられてＳＴＥＲＭ入力34が表明される（事象菱形63で
示してある）ことが帰結されると、ＷＥＢＡＵ状態52に
移動する。
ＢＡＬ信号36を表明する。これによりＤＭＡレジスタ23
はデータ線12に載っているデータ語の下位16ビットをＷ
ＥＢＡＬレジスタ41にロードする。ＷＥＢＡＬ状態51か
ら、状態機械22は、新しいアドレスがアドレス線13に載
せられてＳＴＥＲＭ入力34が表明される（事象菱形63で
示してある）ことが帰結されると、ＷＥＢＡＵ状態52に
移動する。
【００１８】ＷＥＢＡＵ状態52では、状態機械22はＷＥ
ＢＡＵ信号37を表明する。これによりＤＭＡレジスタ23
はデータ線12に載っているデータ語の下位16ビットをＷ
ＥＢＡＵレジスタ42にロードする。ＷＥＢＡＵ状態52か
ら、状態機械22は、新しいアドレスがアドレス線13に載
せられてＳＴＥＲＭ入力34が表明されることが帰結され
ていると（事象菱形64で示してある）、ＷＲＢＡ状態53
に移動する。
ＢＡＵ信号37を表明する。これによりＤＭＡレジスタ23
はデータ線12に載っているデータ語の下位16ビットをＷ
ＥＢＡＵレジスタ42にロードする。ＷＥＢＡＵ状態52か
ら、状態機械22は、新しいアドレスがアドレス線13に載
せられてＳＴＥＲＭ入力34が表明されることが帰結され
ていると（事象菱形64で示してある）、ＷＲＢＡ状態53
に移動する。
【００１９】ＷＲＢＡ状態53では、状態機械22はＷＲＢ
Ａ信号38を表明する。これによりＤＭＡレジスタ23はデ
ータ線12に載っているデータ語の下位16ビットをＷＲＢ
Ａレジスタ43にロードする。ＷＲＢＡ状態53から、状態
機械22は、新しいアドレスがアドレス線13に載せられて
ＳＴＥＲＭ入力34が表明されることが帰結される（事象
菱形66で示してある）と、ＷＤＣ状態54に移動する。
Ａ信号38を表明する。これによりＤＭＡレジスタ23はデ
ータ線12に載っているデータ語の下位16ビットをＷＲＢ
Ａレジスタ43にロードする。ＷＲＢＡ状態53から、状態
機械22は、新しいアドレスがアドレス線13に載せられて
ＳＴＥＲＭ入力34が表明されることが帰結される（事象
菱形66で示してある）と、ＷＤＣ状態54に移動する。
【００２０】ＷＤＣ状態54では、状態機械22は、ＷＤＣ
信号39を表明する。これによりＤＭＡレジスタ23はデー
タ線12に載っているデータ語の下位16ビットをＷＤＣレ
ジスタ44にロードする。ＷＤＣ状態54から、状態機械22
は、新しいアドレスがアドレス線13に載せられてＳＴＥ
ＲＭ入力34が表明されることが帰結されていれば（事象
菱形67に示してある）、ＷＣ状態55に移動する。
信号39を表明する。これによりＤＭＡレジスタ23はデー
タ線12に載っているデータ語の下位16ビットをＷＤＣレ
ジスタ44にロードする。ＷＤＣ状態54から、状態機械22
は、新しいアドレスがアドレス線13に載せられてＳＴＥ
ＲＭ入力34が表明されることが帰結されていれば（事象
菱形67に示してある）、ＷＣ状態55に移動する。
【００２１】ＷＣ状態55で、状態機械22はＷＣ信号40を
表明する。これにより、ＤＭＡレジスタ23はデータ線12
に載っているデータ語の下位16ビットをＷＣレジスタ45
にロードする。状態機械22は、のぞき見１入力31が表明
されたままであり（事象菱形69で示してある）、のぞき
見２入力32が表明されたままである（事象菱形70で示し
てある）か、またはのぞき見３入力33が表明されたまま
である（事象菱形71で示してある）限り、ＷＣ状態55に
留まる。その他の場合には、状態機械22は初期状態50に
戻る。
表明する。これにより、ＤＭＡレジスタ23はデータ線12
に載っているデータ語の下位16ビットをＷＣレジスタ45
にロードする。状態機械22は、のぞき見１入力31が表明
されたままであり（事象菱形69で示してある）、のぞき
見２入力32が表明されたままである（事象菱形70で示し
てある）か、またはのぞき見３入力33が表明されたまま
である（事象菱形71で示してある）限り、ＷＣ状態55に
留まる。その他の場合には、状態機械22は初期状態50に
戻る。
【００２２】表１に示す標本プログラムはＤＭＡ転送を
準備し、開始する。プログラムは命令のスクリプトとし
て局部メモリ10に格納されている。プロセッサ14がアド
レス線13およびデータ線12を使用してスクリプトを読取
るにつれて、ＤＭＡコプロセッサ11は、アドレス線13お
よびデータ線12の未使用値をのぞき見て、ＤＭＡ転送を
準備する。メモリ10からの二つの32ビット語にアクセス
するにはアドレス線13の一つだけのアドレスを使用す
る。ＤＭＡコプロセッサ11が行うのぞき見の目的では、
二つの32ビット語の各々のアクセスは、データ線12およ
びアドレス線13による別々のアクセスである。表１の中
の数は16進法で表わしてある。
準備し、開始する。プログラムは命令のスクリプトとし
て局部メモリ10に格納されている。プロセッサ14がアド
レス線13およびデータ線12を使用してスクリプトを読取
るにつれて、ＤＭＡコプロセッサ11は、アドレス線13お
よびデータ線12の未使用値をのぞき見て、ＤＭＡ転送を
準備する。メモリ10からの二つの32ビット語にアクセス
するにはアドレス線13の一つだけのアドレスを使用す
る。ＤＭＡコプロセッサ11が行うのぞき見の目的では、
二つの32ビット語の各々のアクセスは、データ線12およ
びアドレス線13による別々のアクセスである。表１の中
の数は16進法で表わしてある。
【００２３】
【表１】
【００２４】表１に示すように、局部メモリ10の中のメ
モリ位置 0000 0100 にはプロセッサ14に対する命令が
入っている。プロセッサ14がこのアドレスを表明する
と、プロセッサ14はデータ線12を通して32ビットの二つ
のデータ語を受取る。第１の32ビットのデータ語の始め
の16ビットにはマクロが呼出されていることを示すオペ
レーションコードが入っている。第２の32ビットのデー
タ語（000A 0400) はマクロの第１の命令のアドレスを
示す。次にプロセッサ14はこのアドレスに跳んでスクリ
プトの実行を続ける。
モリ位置 0000 0100 にはプロセッサ14に対する命令が
入っている。プロセッサ14がこのアドレスを表明する
と、プロセッサ14はデータ線12を通して32ビットの二つ
のデータ語を受取る。第１の32ビットのデータ語の始め
の16ビットにはマクロが呼出されていることを示すオペ
レーションコードが入っている。第２の32ビットのデー
タ語（000A 0400) はマクロの第１の命令のアドレスを
示す。次にプロセッサ14はこのアドレスに跳んでスクリ
プトの実行を続ける。
【００２５】プロセッサ14は、受取ったアドレス（000A
0400) をアドレス線13に載せる。アドレス線13の低位
の16ビットだけが局部メモリ10により使用されるので、
アクセスされる実際のアドレスは(0000 0400)である。
しかし、ＤＭＡコプロセッサ11の内部の命令／アドレス
デコーダ21は、アドレス線Ａ17が表明されており且つア
ドレス線Ａ19が表明されていることを検出する。命令／
アドレスデコーダ21は、それ故、のぞき見１入力31およ
びＳＴＥＲＭ入力34を表明する。プロセッサ14は第１の
データ語の始めの16ビットによるオペレーションコード
を無動作（ＮＯＰ）命令として復号する。プロセッサ14
は、それ故、第１のデータ語および第２のデータ語の残
りを無視する。しかし、ＤＭＡコプロセッサ11は、第１
のデータ語にあるデータの低位16ビット（1230）をＷＥ
ＢＡＬレジスタ41に置き、第２のデータ語にあるデータ
の低位16ビット（00EE）をＷＥＢＡＵレジスタ42に置
く。アドレス（0000 0400) で二つのデータ語を受取っ
てから、プロセッサ14はそのプログラムカウンタを（00
0A 0408）に進める。プロセッサ14は新しいアドレス（0
00A 0408）をアドレス線13に載せる。アドレス線13の低
位16ビットだけが局部メモリ10により使用されるので、
局部メモリ10の内部でアクセスされる実際のアドレスは
（0000 0408）である。ＤＭＡコプロセッサ11の内部の
命令／アドレスデコーダ21は再びアドレス線Ａ17が表明
され且つアドレス線Ａ19が表明されていることを検出す
る。命令／アドレスデコーダ21は、それ故、のぞき見１
入力31およびＳＴＥＲＭ入力34を表明する。プロセッサ
14は第１のデータ語の始めの16ビットによるオペレーシ
ョンコードをＮＯＰとして復号する。プロセッサ14は、
それ故、第１のデータ語および第２のデータ語の残りを
無視する。ＤＭＡコプロセッサ11は、しかし、第１のデ
ータ語のデータの低位16ビット（03C0）をＷＲＢＡレジ
スタ43に置き、第２のデータ語のデータの低位16ビット
（0200）をＷＤＣレジスタ44に置く。
0400) をアドレス線13に載せる。アドレス線13の低位
の16ビットだけが局部メモリ10により使用されるので、
アクセスされる実際のアドレスは(0000 0400)である。
しかし、ＤＭＡコプロセッサ11の内部の命令／アドレス
デコーダ21は、アドレス線Ａ17が表明されており且つア
ドレス線Ａ19が表明されていることを検出する。命令／
アドレスデコーダ21は、それ故、のぞき見１入力31およ
びＳＴＥＲＭ入力34を表明する。プロセッサ14は第１の
データ語の始めの16ビットによるオペレーションコード
を無動作（ＮＯＰ）命令として復号する。プロセッサ14
は、それ故、第１のデータ語および第２のデータ語の残
りを無視する。しかし、ＤＭＡコプロセッサ11は、第１
のデータ語にあるデータの低位16ビット（1230）をＷＥ
ＢＡＬレジスタ41に置き、第２のデータ語にあるデータ
の低位16ビット（00EE）をＷＥＢＡＵレジスタ42に置
く。アドレス（0000 0400) で二つのデータ語を受取っ
てから、プロセッサ14はそのプログラムカウンタを（00
0A 0408）に進める。プロセッサ14は新しいアドレス（0
00A 0408）をアドレス線13に載せる。アドレス線13の低
位16ビットだけが局部メモリ10により使用されるので、
局部メモリ10の内部でアクセスされる実際のアドレスは
（0000 0408）である。ＤＭＡコプロセッサ11の内部の
命令／アドレスデコーダ21は再びアドレス線Ａ17が表明
され且つアドレス線Ａ19が表明されていることを検出す
る。命令／アドレスデコーダ21は、それ故、のぞき見１
入力31およびＳＴＥＲＭ入力34を表明する。プロセッサ
14は第１のデータ語の始めの16ビットによるオペレーシ
ョンコードをＮＯＰとして復号する。プロセッサ14は、
それ故、第１のデータ語および第２のデータ語の残りを
無視する。ＤＭＡコプロセッサ11は、しかし、第１のデ
ータ語のデータの低位16ビット（03C0）をＷＲＢＡレジ
スタ43に置き、第２のデータ語のデータの低位16ビット
（0200）をＷＤＣレジスタ44に置く。
【００２６】アドレス（0000 0408）で二つのデータ語
を受取ってから、プロセッサ14は再びそのプログラムカ
ウンタを（000A 0410）に進める。プロセッサ14は、新
しいアドレス（000A 0410）をアドレス線13に載せる。
アドレス線13の低位16ビットだけが局部メモリ10により
使用されるので、局部メモリ10の内部でアクセスされる
実際のアドレスは（0000 0410）である。ＤＭＡコプロ
セッサ11の命令／アドレスデコーダ21は再びアドレス線
Ａ17が表明され且つアドレス線Ａ19が表明されているこ
とを検出する。命令／アドレスデコーダ21は、それ故、
のぞき見１入力31およびＳＴＥＲＭ入力34を表明する。
プロセッサ14は第１のデータ語の始めの16ビットによる
オペレーションコードをＲＥＴＵＲＮとして復号する。
プロセッサ14は、それ故、第１のデータ語および第２の
データ語の残りを無視する。しかし、ＤＭＡコプロセッ
サ11は第１のデータ語のデータの低位16ビット（4001）
をＷＣレジスタ45に置く。セットビットは、ＤＭＡコン
トローラ24に、アドレス線13およびデータ線12を使用す
る事からプロセッサ14をロックアウトし、ＤＭＡレジス
タ23にロードされている値により示されているＤＭＡト
ランザクションを行うよう命令する。ＤＭＡコントロー
ラ24はこれでＤＭＡトランザクションを完了する。ＤＭ
Ａトランザクションが完了すると、ＤＭＡコントローラ
はアドレス線13およびデータ線12を開放するので、プロ
セッサ14がこれらに再びアクセスすることができる。
を受取ってから、プロセッサ14は再びそのプログラムカ
ウンタを（000A 0410）に進める。プロセッサ14は、新
しいアドレス（000A 0410）をアドレス線13に載せる。
アドレス線13の低位16ビットだけが局部メモリ10により
使用されるので、局部メモリ10の内部でアクセスされる
実際のアドレスは（0000 0410）である。ＤＭＡコプロ
セッサ11の命令／アドレスデコーダ21は再びアドレス線
Ａ17が表明され且つアドレス線Ａ19が表明されているこ
とを検出する。命令／アドレスデコーダ21は、それ故、
のぞき見１入力31およびＳＴＥＲＭ入力34を表明する。
プロセッサ14は第１のデータ語の始めの16ビットによる
オペレーションコードをＲＥＴＵＲＮとして復号する。
プロセッサ14は、それ故、第１のデータ語および第２の
データ語の残りを無視する。しかし、ＤＭＡコプロセッ
サ11は第１のデータ語のデータの低位16ビット（4001）
をＷＣレジスタ45に置く。セットビットは、ＤＭＡコン
トローラ24に、アドレス線13およびデータ線12を使用す
る事からプロセッサ14をロックアウトし、ＤＭＡレジス
タ23にロードされている値により示されているＤＭＡト
ランザクションを行うよう命令する。ＤＭＡコントロー
ラ24はこれでＤＭＡトランザクションを完了する。ＤＭ
Ａトランザクションが完了すると、ＤＭＡコントローラ
はアドレス線13およびデータ線12を開放するので、プロ
セッサ14がこれらに再びアクセスすることができる。
【００２７】前述の説明は単に本発明の模範的方法およ
び実施例を開示し、説明したものである。当業者により
理解されるように、本発明は、その精神または不可欠な
特性から逸脱することなく他の特定の形態で具現するこ
とができる。したがって、本発明の開示は、本発明の範
囲を例示しようとするものであって、限定するつもりは
なく、本発明の範囲は「特許請求の範囲」に示してあ
る。
び実施例を開示し、説明したものである。当業者により
理解されるように、本発明は、その精神または不可欠な
特性から逸脱することなく他の特定の形態で具現するこ
とができる。したがって、本発明の開示は、本発明の範
囲を例示しようとするものであって、限定するつもりは
なく、本発明の範囲は「特許請求の範囲」に示してあ
る。
【００２８】
【発明の効果】本発明においては、以上のごとく構成し
たので、コプロセッシングを本来的には支持しないプロ
セッサをコプロセッシングシステムに適合させることが
できる。
たので、コプロセッシングを本来的には支持しないプロ
セッサをコプロセッシングシステムに適合させることが
できる。
【図１】Ｉ／Ｏ母線に接続されたホスト中央処理ユニッ
ト（ＣＰＵ）、ホストメモリ及び数個の入出力（Ｉ／
Ｏ）装置を示す。
ト（ＣＰＵ）、ホストメモリ及び数個の入出力（Ｉ／
Ｏ）装置を示す。
【図２】本発明の好適な実施例のＩ／Ｏ装置のブロック
図を示す。
図を示す。
【図３】本発明の好適な実施例のＤＭＡコプロセッサの
ブロック図を示す。
ブロック図を示す。
【図４】図３に示した本発明の好適な実施例のＤＭＡコ
プロセッサ内のレジスタを示す。
プロセッサ内のレジスタを示す。
【図５】図３に示した本発明の好適な実施例のＤＭＡコ
プロセッサ内の状態機械のブロック図を示す。
プロセッサ内の状態機械のブロック図を示す。
【図６】図５に示した本発明の好適な実施例の状態機械
の状態図を示す。
の状態図を示す。
１ ホストＣＰＵ ２ ホストメモリ ３，４，５ Ｉ／Ｏ装置 ６ Ｉ／Ｏ母線 10 局部メモリ 11 ＤＭＡコプロセッサ 14 プロセッサ 16 ポートインターフェース 21 命令アドレスデコーダ 22 状態機械 23 ＤＭＡレジスタ 24 ＤＭＡコントローラ 41 書込ＥＩＳＡベースアドレス下部レジスタ 42 書込みＥＩＳＡベースアドレス上部レジスタ 43 書込みＲＡＭベースアドレスレジスタ 44 書込みＤＭＡカウントレジスタ 45 書込み制御レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エリック・グレゴリー・タウシェック アメリカ合衆国カリフォルニア州95621 シトラス・ハイツ，オーク・ブランチ・ コート・6600 (56)参考文献 特開 昭60−160443（ＪＰ，Ａ)
Claims (10)
- 【請求項１】主プロセッサ（14）にインターフェースさ
れたメモリ(10)からの、その主プロセッサ(14)によりア
クセスされたデータからコプロセッサ(11)のためのパラ
メータを得る方法であって、 （ａ）前記主プロセッサ(14)が発生したアドレスを前記
コプロセッサ(11)によりモニタするステップと、 （ｂ）前記主プロセッサ(14)が発生したアドレス内で所
定の組合せを検出したとき、アドレスの少なくとも一部
によって前記メモリ（10）のメモリ位置が選択され、前
記主プロセッサ(14)によりアドレス指定され、前記メモ
リ（10）からの前記主プロセッサが使用しないデータの
一部に含まれるパラメータを前記コプロセッサ(11)が取
得するステップと、 からなる方法。 - 【請求項２】前記所定の組合せが前記メモリ(10)内のデ
ータをアドレス指定する必要のない少なくとも１つのメ
モリアドレス線によって表される、請求項１の方法。 - 【請求項３】ステップ（ｂ）において、前記アドレスに
よりアドレス指定された前記データが前記主プロセッサ
(14)により実行される命令であり、前記主プロセッサ(1
4)により使用されていない前記データの一部が、前記命
令の未使用フィールドである、請求項１または２の方
法。 - 【請求項４】前記コプロセッサ(11)がインターフェース
カード(3)とホストコンピュータ(1)との間でＤＭＡを行
うために使用され、前記パラメータがＤＭＡトランザク
ションを記述し、前記コプロセッサ(11)によりＤＭＡレ
ジスタ(41-45)にロードされる、請求項１から３の何れ
かの方法。 - 【請求項５】アドレス内の異なる所定の組合せは、前記
コプロセッサ（11）がアクセスするための異なる一連の
パラメータを示す、請求項１から４の何れかの方法。 - 【請求項６】主プロセッサ（14）にインターフェースさ
れたメモリ(10)からの、その主プロセッサ(14)によりア
クセスされたデータからパラメータを得るコプロセッサ
(11)であって、（ａ） 前記主プロセッサ(14)が発生したアドレスをモニ
タする、モニタ手段(21)と、（ｂ） 前記モニタ手段(21)に結合され、前記モニタ手段
(21)が前記主プロセッサ(14)が発生したアドレス内で所
定の組合せを検出したとき、アドレスの少なくとも一部
によって前記メモリ（10）のメモリ位置が選択され、前
記主プロセッサ(14)によりアドレス指定され、前記メモ
リからの前記主プロセッサ（14）が使用しないデータの
一部に含まれるパラメータを取得する、アクセス手段(2
2,23)とからなる、コプロセッサ(11)。 - 【請求項７】前記所定の組合せが前記メモリ(10)内のデ
ータをアドレス指定する必要のない少なくとも１つのメ
モリアドレス線によって表される、請求項６のコプロセ
ッサ(11)。 - 【請求項８】前記コプロセッサ(11)が、 前記メモリ(10)とホストコンピュータ(1)との間のＤＭ
Ａトランザクションを監督する、ＤＭＡコントローラ(2
4)をさらに含み、前記パラメータが前記ＤＭＡコントロ
ーラ(24)により行われるＤＭＡトランザクションを記述
する、請求項６または７のコプロセッサ(11)。 - 【請求項９】前記アクセス手段(22,23)が、 前記モニタ手段(21)に結合され、該モニタ手段(21)から
入力を受取る、状態機械(22)と、および前記ＤＭＡコン
トローラ(24)および前記状態機械(22)に結合される、Ｄ
ＭＡレジスタ(41-45)であって、前記状態機械(22)が前
記ＤＭＡレジスタ(41-45)に前記パラメータをロードす
るための制御信号を発生する、ＤＭＡレジスタ(41-45)
と、 からなる、請求項８のコプロセッサ(11)。 - 【請求項１０】アドレス内の異なる所定の組合せは、前
記コプロセッサ（11）がアクセスするための異なる一連
のパラメータを示す、請求項６から９の何れかのコプロ
セッサ(11)。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71744891A | 1991-06-19 | 1991-06-19 | |
| US717448 | 1991-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233287A JPH05233287A (ja) | 1993-09-10 |
| JP3301781B2 true JP3301781B2 (ja) | 2002-07-15 |
Family
ID=24882076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15837792A Expired - Fee Related JP3301781B2 (ja) | 1991-06-19 | 1992-06-18 | コプロセッシングを本来的には支持しないプロセッサに適合するコプロセッサ支持構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5485624A (ja) |
| EP (1) | EP0519348B1 (ja) |
| JP (1) | JP3301781B2 (ja) |
| DE (1) | DE69229657T2 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598579A (en) * | 1994-04-25 | 1997-01-28 | Compaq Computer Corporation | System fpr transferring data between two buses using control registers writable by host processor connected to system bus and local processor coupled to local bus |
| US5732279A (en) * | 1994-11-10 | 1998-03-24 | Brooktree Corporation | System and method for command processing or emulation in a computer system using interrupts, such as emulation of DMA commands using burst mode data transfer for sound or the like |
| US5590377A (en) * | 1995-06-07 | 1996-12-31 | Ast Research, Inc. | Automatic control of distributed DMAs in a PCI bus system supporting dual ISA buses |
| US5706514A (en) * | 1996-03-04 | 1998-01-06 | Compaq Computer Corporation | Distributed execution of mode mismatched commands in multiprocessor computer systems |
| US6185634B1 (en) * | 1996-09-27 | 2001-02-06 | Emc Corporation | Address triggered DMA controller with an indicative signal including circuitry for calculating a new trigger address value based on the sum of the current trigger address and the descriptor register data with a trigger address register |
| US6760833B1 (en) * | 1997-08-01 | 2004-07-06 | Micron Technology, Inc. | Split embedded DRAM processor |
| US6226738B1 (en) | 1997-08-01 | 2001-05-01 | Micron Technology, Inc. | Split embedded DRAM processor |
| US8489861B2 (en) * | 1997-12-23 | 2013-07-16 | Round Rock Research, Llc | Split embedded DRAM processor |
| US6026478A (en) * | 1997-08-01 | 2000-02-15 | Micron Technology, Inc. | Split embedded DRAM processor |
| US6658552B1 (en) * | 1998-10-23 | 2003-12-02 | Micron Technology, Inc. | Processing system with separate general purpose execution unit and data string manipulation unit |
| US6701405B1 (en) * | 1999-10-01 | 2004-03-02 | Hitachi, Ltd. | DMA handshake protocol |
| US6792513B2 (en) * | 1999-12-29 | 2004-09-14 | The Johns Hopkins University | System, method, and computer program product for high speed backplane messaging |
| AU2001257323A1 (en) * | 2000-04-27 | 2001-11-07 | Sun Microsystems, Inc. | Method and apparatus to improve context switch times in a computing system |
| US6829697B1 (en) * | 2000-09-06 | 2004-12-07 | International Business Machines Corporation | Multiple logical interfaces to a shared coprocessor resource |
| US8335855B2 (en) * | 2001-09-19 | 2012-12-18 | Jpmorgan Chase Bank, N.A. | System and method for portal infrastructure tracking |
| EP1278120A1 (de) * | 2001-07-18 | 2003-01-22 | Infineon Technologies AG | Controller und Verfahren zum Ansteuern einer zentralen Verarbeitungseinheit für eine Speicheradressierung |
| US6745315B2 (en) * | 2001-08-14 | 2004-06-01 | Motorola Inc. | Generation of address pattern through employment of one or more parameters to store information at parts of storage that are employable with multiprocessing |
| US7228401B2 (en) * | 2001-11-13 | 2007-06-05 | Freescale Semiconductor, Inc. | Interfacing a processor to a coprocessor in which the processor selectively broadcasts to or selectively alters an execution mode of the coprocessor |
| JP4224430B2 (ja) * | 2003-07-07 | 2009-02-12 | 株式会社ルネサステクノロジ | 情報処理装置 |
| US20050038946A1 (en) * | 2003-08-12 | 2005-02-17 | Tadpole Computer, Inc. | System and method using a high speed interface in a system having co-processors |
| JP2005202767A (ja) * | 2004-01-16 | 2005-07-28 | Toshiba Corp | プロセッサシステム、ｄｍａ制御回路、ｄｍａ制御方法、ｄｍａコントローラの制御方法、画像処理方法および画像処理回路 |
| US7937557B2 (en) | 2004-03-16 | 2011-05-03 | Vns Portfolio Llc | System and method for intercommunication between computers in an array |
| US8090916B2 (en) * | 2004-06-29 | 2012-01-03 | Macronix International Co., Ltd. | In-circuit programming architecture with processor and delegable flash controller |
| US7406559B2 (en) * | 2004-08-23 | 2008-07-29 | Macronix International Co., Ltd. | In-circuit programming architecture with processor, delegable flash controller, and code generator |
| US20060155974A1 (en) * | 2005-01-07 | 2006-07-13 | Moyer William C | Data processing system having flexible instruction capability and selection mechanism |
| US7904695B2 (en) * | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous power saving computer |
| US7966481B2 (en) | 2006-02-16 | 2011-06-21 | Vns Portfolio Llc | Computer system and method for executing port communications without interrupting the receiving computer |
| US7904615B2 (en) | 2006-02-16 | 2011-03-08 | Vns Portfolio Llc | Asynchronous computer communication |
| US7934075B2 (en) * | 2006-02-16 | 2011-04-26 | Vns Portfolio Llc | Method and apparatus for monitoring inputs to an asyncrhonous, homogenous, reconfigurable computer array |
| US7617383B2 (en) * | 2006-02-16 | 2009-11-10 | Vns Portfolio Llc | Circular register arrays of a computer |
| US7805590B2 (en) * | 2006-06-27 | 2010-09-28 | Freescale Semiconductor, Inc. | Coprocessor receiving target address to process a function and to send data transfer instructions to main processor for execution to preserve cache coherence |
| US7925862B2 (en) * | 2006-06-27 | 2011-04-12 | Freescale Semiconductor, Inc. | Coprocessor forwarding load and store instructions with displacement to main processor for cache coherent execution when program counter value falls within predetermined ranges |
| KR100781340B1 (ko) * | 2006-09-18 | 2007-11-30 | 삼성전자주식회사 | 사용자 정의 확장 연산을 처리하는 연산 시스템 및 방법 |
| US7689402B2 (en) * | 2006-11-17 | 2010-03-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and apparatus for retrieving application-specific code using memory access capabilities of a host processor |
| US7555637B2 (en) * | 2007-04-27 | 2009-06-30 | Vns Portfolio Llc | Multi-port read/write operations based on register bits set for indicating select ports and transfer directions |
| US8122229B2 (en) * | 2007-09-12 | 2012-02-21 | Convey Computer | Dispatch mechanism for dispatching instructions from a host processor to a co-processor |
| US8667254B1 (en) * | 2008-05-15 | 2014-03-04 | Xilinx, Inc. | Method and apparatus for processing data in an embedded system |
| US20100023730A1 (en) * | 2008-07-24 | 2010-01-28 | Vns Portfolio Llc | Circular Register Arrays of a Computer |
| EP2525286A1 (en) * | 2011-05-17 | 2012-11-21 | Nxp B.V. | Co-processor interface |
| EP4080354A1 (en) * | 2021-04-23 | 2022-10-26 | Nxp B.V. | Processor and instruction set |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371932A (en) * | 1979-07-30 | 1983-02-01 | International Business Machines Corp. | I/O Controller for transferring data between a host processor and multiple I/O units |
| AU556521B2 (en) * | 1981-06-11 | 1986-11-06 | Data General Corporation | Arithmetic unit |
| US5021991A (en) * | 1983-04-18 | 1991-06-04 | Motorola, Inc. | Coprocessor instruction format |
| US5165027A (en) * | 1986-01-24 | 1992-11-17 | Intel Corporation | Microprocessor breakpoint apparatus |
| US4672570A (en) * | 1986-09-05 | 1987-06-09 | The United States Of America As Represented By The Secretary Of The Air Force | Network interface module and method |
| GB2197506A (en) * | 1986-10-27 | 1988-05-18 | Burr Brown Ltd | Providing and handling break points in a software monitor |
| JPH0786870B2 (ja) * | 1988-04-15 | 1995-09-20 | 株式会社日立製作所 | コプロセツサのデータ転送制御方法およびその回路 |
| US5280613A (en) * | 1990-06-25 | 1994-01-18 | Hewlett-Packard Company | ANDF installer using the HPcode-Plus compiler intermediate language |
-
1992
- 1992-06-12 DE DE69229657T patent/DE69229657T2/de not_active Expired - Fee Related
- 1992-06-12 EP EP92109938A patent/EP0519348B1/en not_active Expired - Lifetime
- 1992-06-18 JP JP15837792A patent/JP3301781B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-01 US US08/269,970 patent/US5485624A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69229657T2 (de) | 1999-12-02 |
| EP0519348A2 (en) | 1992-12-23 |
| EP0519348A3 (ja) | 1994-05-04 |
| EP0519348B1 (en) | 1999-07-28 |
| DE69229657D1 (de) | 1999-09-02 |
| JPH05233287A (ja) | 1993-09-10 |
| US5485624A (en) | 1996-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3301781B2 (ja) | コプロセッシングを本来的には支持しないプロセッサに適合するコプロセッサ支持構造 | |
| EP1320800B1 (en) | Cpu accessing an extended register set in an extended register mode and corresponding method | |
| EP0776504B1 (en) | Integrated circuit with multiple functions sharing multiple internal signal buses for distributing bus access control and arbitration control | |
| US5826084A (en) | Microprocessor with circuits, systems, and methods for selectively bypassing external interrupts past the monitor program during virtual program operation | |
| JP3509067B2 (ja) | ストア命令転送方法およびプロセッサ | |
| JP2725450B2 (ja) | マイクロプロセッサ | |
| US4729094A (en) | Method and apparatus for coordinating execution of an instruction by a coprocessor | |
| US4715013A (en) | Coprocessor instruction format | |
| US5822779A (en) | Microprocessor-based data processing apparatus that commences a next overlapping cycle when a ready signal is detected not to be active | |
| AU681604B2 (en) | High speed programmable logic controller | |
| US6401197B1 (en) | Microprocessor and multiprocessor system | |
| JPH06187470A (ja) | データ・フロー・コントローラ | |
| US4731736A (en) | Method and apparatus for coordinating execution of an instruction by a selected coprocessor | |
| US5021991A (en) | Coprocessor instruction format | |
| EP0525831B1 (en) | Method and apparatus for enabling a processor to coordinate with a coprocessor in the execution of an instruction which is in the intruction stream of the processor. | |
| US4758950A (en) | Method and apparatus for selectively delaying an interrupt of a coprocessor | |
| US4821231A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| US4914578A (en) | Method and apparatus for interrupting a coprocessor | |
| US6014737A (en) | Method and system for allowing a processor to perform read bypassing while automatically maintaining input/output data integrity | |
| EP0139254A2 (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfer | |
| US20040268007A1 (en) | Data processing systems including high performance buses and interfaces, and associated communication methods | |
| EP0729604B1 (en) | Register status protection during read-modify-write operation | |
| JP3088129B2 (ja) | マイクロプロセッサ | |
| JPH02284258A (ja) | 機能ブロックプロセサ及びビットプロセサを具備する書込み可能論理制御器 | |
| EP0575171A2 (en) | Enhanced system management method and apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |