JP3333779B2 - 行列演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば行列同士の
かけ算等を行う行列演算装置に関するものである。行列
のかけ算をする際に用いる行列演算装置において、演算
器として１個の積和演算器をもつか、あるいは同時並列
動作する複数個の積和演算器をもち、１個または複数個
の積和演算器に対して効率的に必要な行列演算のための
データを入力できるようなレジスタ、またはメモリをも
つ行列演算装置に関するものである。

【０００２】

【従来の技術】行列のかけ算の場合、行列の項どうしの
乗算、加算が行列の項の総数に比べて多く行われる。こ
れは、かける際に左側にある行列の１行に入っている項
の数と、求める項の数とをかけた分だけ乗算の回数が多
くなり、かける際に左側にある行列の１行に入っている
項の数から１引いた項の数と、求める項の数とをかけた
分だけ加算の回数が多くなるためである。したがって、
従来このような行列のかけ算を高速に行う方法として、
乗算と加算の演算器を複数個持ち、複数の演算を同時に
行う並列演算の方法を用いて高速に処理させる、例え
ば、特開昭６３−８６０７９号公報のような方法があっ
た。

【０００３】また、行列のかけ算では、かける際に左側
にある行列の行の項に対して右側にある行列の列の項が
必要になり、行列の演算を進めていく際に行列の項を連
続して引き出して演算する場合には、データを並べ換え
ることが必要であったが、データを並べ換える操作を、
行および列変換用のメモリなどを用いて不要とする技術
はあった。例えば、特開平１−８２１７５号公報参照。

【０００４】

【発明が解決しようとする課題】しかしながら、演算器
で行列のかけ算を行う場合、乗算、加算を行う演算器に
対して行列の項を次々に与える必要があり、行列の項の
一部である行や列に対してデータを次々に与えることは
できたが、行列全体のデータを内部に持ち、次々に与え
るといった方法はとられていなかった。

【０００５】また、行や列に比べて大きな行列全体の項
のデータ量を取り込むためには、フリップフロップ等論
理回路を用いた記憶装置に比べて、メモリ等記憶の専用
回路を用いた記憶装置を用いる方が回路規模が少なくて
済み、効率が良いのであるが、従来では、ＦＩＦＯのよ
うにデータを入れた順番に使用するなど、パイプライン
のバッファ程度にしか利用されていなかった。

【０００６】したがって、本発明では、一つの演算器あ
るいは並列に動作させる複数の演算器に対して、行列演
算における必要なデータを全て同時に演算器に与えるよ
うにして演算処理を高速に行い、かつ行列全体の項のデ
ータを予め記憶手段に取り込むことにより、行列のデー
タを外部記憶装置から追加読み出しすることなしに行列
全体の演算を連続的に行うことを目的とする。

【０００７】

【課題を解決するための手段】請求項１記載の行列演算
装置は、入力される行列演算命令を解読して書き込み制
御信号，読み出し制御信号，選択制御信号および演算制
御信号を出力するデコーダと、外部記憶装置から読み出
される行列の項のデータをそれぞれ複数個ずつ記憶する
複数個の記憶手段と、書き込み制御信号を入力として書
き込み信号を複数個の記憶手段に与えることにより行列
の項のデータを複数個の記憶手段に書き込ませる書き込
み部と、読み出し制御信号を入力として読み出し信号を
複数個の記憶手段に与えることにより複数個の記憶手段
にそれぞれ記憶した行列の項のデータの中から複数個の
データを同時に読み出させる読み出し部と、演算制御信
号と複数個の演算用データを入力として行列演算を行い
演算結果を出力する演算器と、複数の記憶手段と演算器
の間に設けられて複数個のデータと選択制御信号を入力
として複数個の演算用データを演算器の複数の入力端に
選択的に与えるセレクタ部とを備えている。そして、複
数個の記憶手段に対して行列の項のデータを記憶してお
く際に、演算器での演算に必要な項のデータを同時に出
力できる個数に分割して記憶し、複数個の記憶手段から
演算器に対して、演算に必要な項のデータ全てを読み出
し制御信号に従って同時に出力するようにしている。

【０００８】ここで、行列を４行４列とし、記憶手段を
４個とし、行列演算に必要な行列の項のデータを４個に
分割して記憶手段に格納している。

【０００９】そして、第１から第４までの４個の記憶手
段に２つの行列の項のデータを格納するときに、１つ目
の行列の１行１列、１行３列、２行２列、２行４列、３
行１列、３行３列、４行２列、４行４列を第１の記憶手
段に、１つ目の行列の１行２列、１行４列、２行１列、
２行３列、３行２列、３行４列、４行１列、４行３列を
第２の記憶手段に、２つ目の行列の１行１列、１行３
列、２行２列、２行４列、３行１列、３行３列、４行２
列、４行４列を第３の記憶手段に、２つ目の行列の１行
２列、１行４列、２行１列、２行３列、３行２列、３行
４列、４行１列、４行３列を第４の記憶手段に格納して
いる。

【００１０】この構成によると、書き込み部は複数個の
記憶手段に行列のすべての項のデータを書き込み制御信
号に従って書き込み、読み出し部は、読み出し制御信号
に従って複数個の記憶手段から行列演算に必要な複数個
のデータを同時に読み出し、セレクタ部は、選択制御信
号に従って複数個のデータを選択して演算器に複数個の
演算用データを与える。また、記憶手段に対して行列の
項のデータを記憶させておく際に、演算器での演算に必
要な複数の項のデータを同時に出力できる個数に分割し
て記憶しているので、記憶手段から演算器に対して、演
算に必要な項のデータの全てを読み出し制御信号に従っ
て同時に出力することができ、また行列のかけ算を行う
内部の演算を連続して行う場合にも、行列の項のデータ
を演算器に対して連続して与え続けることができる。

【００１１】また、４行４列の行列同士のかけ算を行う
際に、行列の項のデータを適切に分配して記憶手段に格
納することにより、必要なデータを連続して同時に引き
出せる。

【００１２】請求項２記載の行列演算装置は、請求項１
記載の行列演算装置において、演算器を複数個設け、複
数個の演算器を並列動作可能としている。

【００１３】この構成によると、複数の演算器が並列に
動作するので、複数の演算を同時に行うことができ、行
列演算を高速に行うことができる。

【００１４】請求項３記載の行列演算装置は、入力され
る行列演算命令を解読して書き込み制御信号，読み出し
制御信号，選択制御信号および演算制御信号を出力する
デコーダと、外部記憶装置から読み出される行列の項の
データをそれぞれ複数個ずつ記憶する複数個の記憶手段
と、書き込み制御信号を入力として書き込み信号を複数
個の記憶手段に与えることにより行列の項のデータを複
数個の記憶手段に書き込ませる書き込み部と、読み出し
制御信号を入力として読み出し信号を複数個の記憶手段
に与えることにより複数個の記憶手段にそれぞれ記憶し
た行列の項のデータの中から複数個のデータを同時に読
み出させる読み出し部と、演算制御信号と複数個の演算
用データを入力として行列演算を行い演算結果を出力す
る演算器と、複数の記憶手段と演算器の間に設けられて
複数個のデータと選択制御信号を入力として複数個の演
算用データを演算器の複数の入力端に選択的に与えるセ
レクタ部とを備えている。そして、複数個の記憶手段に
対して行列の項のデータを記憶しておく際に、演算器で
の演算に必要な項のデータを同時に出力できる個数に分
割して記憶し、複数個の記憶手段から演算器に対して、
演算に必要な項のデータ全てを読み出し制御信号に従っ
て同時に出力するようにしている。

【００１５】ここで、行列を４行４列とし、記憶手段を
８個とし、行列演算に必要な行列の項のデータを８個に
分割して記憶手段に格納している。

【００１６】そして、第１から第８までの８個の記憶手
段に２つの行列の項のデータを格納するときに、１つ目
の行列の１行１列、２行４列、３行３列、４行２列を第
１の記憶手段に、１つ目の行列の１行２列、２行１列、
３行４列、４行３列を第２の記憶手段に、１つ目の行列
の１行３列、２行２列、３行１列、４行４列を第３の記
憶手段に、１つ目の行列の１行４列、２行３列、３行２
列、４行１列を第４の記憶手段に、２つ目の行列の１行
１列、２行４列、３行３列、４行２列を第５の記憶手段
に、２つ目の行列の１行２列、２行１列、３行４列、４
行３列を第６の記憶手段に、２つ目の行列の１行３列、
２行２列、３行１列、４行４列を第７の記憶手段に、２
つ目の行列の１行４列、２行３列、３行２列、４行１列
を第８の記憶手段に格納している。

【００１７】この構成によると、書き込み部は複数個の
記憶手段に行列のすべての項のデータを書き込み制御信
号に従って書き込み、読み出し部は、読み出し制御信号
に従って複数個の記憶手段から行列演算に必要な複数個
のデータを同時に読み出し、セレクタ部は、選択制御信
号に従って複数個のデータを選択して演算器に複数個の
演算用データを与える。また、記憶手段に対して行列の
項のデータを記憶させておく際に、演算器での演算に必
要な複数の項のデータを同時に出力できる個数に分割し
て記憶しているので、記憶手段から演算器に対して、演
算に必要な項のデータの全てを読み出し制御信号に従っ
て同時に出力することができ、また行列のかけ算を行う
内部の演算を連続して行う場合にも、行列の項のデータ
を演算器に対して連続して与え続けることができる。

【００１８】また、４行４列の行列同士のかけ算を行う
際に、行列の項のデータを適切に分配して記憶手段に格
納することにより、必要なデータを連続して同時に引き
出せる。

【００１９】請求項４記載の行列演算装置は、請求項３
記載の行列演算装置において、演算器を複数個設け、複
数個の演算器を並列動作可能としている。

【００２０】この構成によると、複数の演算器が並列に
動作するので、複数の演算を同時に行うことができ、行
列演算を高速に行うことができる。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１を用いて説明する。以下の説明では、演算器と
して、２個の乗算器と２つの乗算結果を加算する加算器
とからなる積和演算器を利用する場合の構成例について
説明している。

【００２２】図１において、１は命令である。２は入力
される命令１を解読して制御信号４を出力するデコーダ
である。この場合、制御信号４は、書き込み制御信号と
読み出し制御信号と選択制御信号と演算制御信号とに分
けられる。

【００２３】１９は積和演算器としての機能を有する演
算器である。２１は制御信号４（書き込み制御信号）を
入力として書き込み信号２２を出力する書き込み部、２
３は制御信号４（読み出し制御信号）を入力として読み
出し信号２４を出力する読み出し部である。

【００２４】３は演算に利用される行列の項のデータの
全てを記憶してある主記憶などの外部記憶装置である。
この外部記憶装置３のデータのバス幅は１項分である。

【００２５】６，７，８，９は外部記憶装置３からの１
項分ずつ出力されるデータ５を入力して、書き込み信号
２２に従ってデータを記憶する記憶手段となるマトリク
スデータ分割格納メモリである。このマトリクスデータ
分割格納メモリ６〜９は、読み出し部２３から与えられ
る、読み出し信号２４に従って、出力データ１０〜１３
をそれぞれ出力する。

【００２６】１４はマトリクスデータ分割格納メモリ６
〜９からの出力データ１０〜１３を入力とするセレクタ
部であり、このセレクタ部１４からは、演算器１９に必
要なデータとして、演算用データ１５，１６，１７，１
８を出力し、演算器１９へ与える。演算器１９は、それ
らのデータ１５〜１８を用いて制御信号４（演算制御信
号）に従って演算（積和演算）し、演算結果２０を出力
する。演算結果は書き込部２１にも入力され、制御信号
４（書き込み制御信号）に従ってマトリクスデータ分割
格納メモリ６，７，８，９のいずれかに格納される。

【００２７】ここで、具体的な行列演算の例として、２
個の行列α，βのかけ算を行う場合について説明する。
マトリクスデータ分割格納メモリ６，７，８，９には２
つの行列αおよび行列βのかけ算を行う際に用いる行列
α，βの項のデータを複数個ずつ格納する。そして、読
み出し部２３は、制御信号４（読み出し制御信号）を入
力してマトリクスデータ分割格納メモリ６，７，８，９
に格納された行列の項データから１回の積和演算に必要
な複数個のデータ１０，１１，１２，１３を同時に読み
出す。セレクタ部１４は、複数個のデータ１０，１１，
１２，１３と制御信号４（選択制御信号）を入力として
複数個の演算用データ１５，１６，１７，１８を演算器
１９に与える。そして、演算器１９は、複数個の演算用
データ１５，１６，１７，１８を入力し、演算結果２０
を出力し、また書き込み部２１へ与える。

【００２８】上記の行列演算装置を利用した演算の例と
して、行列αを行列βに左からかける場合を考える。行
列α内のデータは、（数１）で、行列β内のデータは、
（数２）からなるとする。

【００２９】

【数１】

【００３０】

【数２】

【００３１】まず、１行１列の項を求めるためには、ａ
×Ａ、ｂ×Ｅ、ｃ×Ｉ、ｄ×Ｍと、それらの加算が必要
となる。上述の演算器（積和演算器）１９では、２つの
乗算と乗算結果を加算することが同時に可能であるの
で、ａ×Ａ、ｂ×Ｅと、これらの結果を加算することが
１度でできる。次のサイクルでは、ｃ×Ｉ、ｄ×Ｍと、
これらの結果を加算し、最後のサイクルで全体を加算し
て１行１列の項の結果を求めることができる。

【００３２】その際、最初にａ，Ａ，ｂ，Ｅの４項が同
時に必要で、次にｃ，Ｉ，ｄ，Ｍの４項が同時に必要と
なる。最後のサイクルでは先に演算した結果の２項が同
時にあれば良い。以下、同様にして残りの行列演算を行
うことができる。

【００３３】上記のような行列の各項毎の演算を連続的
に行っていくためには、１サイクルあたり平均１０／３
（≒３．３）項が同時に必要となる。しかしながら、主
記憶などの外部記憶装置３からのデータは、１項分のバ
ス幅しかなく、同時に４項分のデータを入力することが
できない。したがって、予めマトリクスデータ分割格納
メモリ１０，１１，１２，１３に行列α，βの全ての項
のデータを演算に必要な項を同時に出力できるように分
配して格納しておく。

【００３４】上記の４行４列の行列α，βのかけ算を行
う場合において、４個のマトリクスデータ分割格納メモ
リ１０，１１，１２，１３には、例えば以下のように、
データを分配する。すなわち、１つ目の行列αの１行１
列、１行３列、２行２列、２行４列、３行１列、３行３
列、４行２列、４行４列の項のデータａ，ｃ，ｆ，ｈ，
ｉ，ｋ，ｎ，ｐをマトリクスデータ分割格納メモリ１０
に、１つ目の行列αの１行２列、１行４列、２行１列、
２行３列、３行２列、３行４列、４行１列、４行３列の
項のデータｂ，ｄ，ｅ，ｇ，ｊ，ｌ，ｍ，ｏをマトリク
スデータ分割格納メモリ１１に、２つ目の行列βの１行
１列、１行３列、２行２列、２行４列、３行１列、３行
３列、４行２列、４行４列の項のデータＡ，Ｃ，Ｆ，
Ｈ，Ｉ，Ｋ，Ｎ，Ｐをマトリクスデータ分割格納メモリ
１２に、２つ目の行列βの１行２列、１行４列、２行１
列、２行３列、３行２列、３行４列、４行１列、４行３
列の項のデータＢ，Ｄ，Ｅ，Ｇ，Ｊ，Ｌ，Ｍ，Ｏをマト
リクスデータ分割格納メモリ１３に格納する。

【００３５】上記のように、行列α，βの全ての項をマ
トリクスデータ分割格納メモリ１０〜１３に格納してお
くのは、１行２列、１行３列、…といった項を求める際
に、同じ項が必要になることが何度かあるため、前に利
用した項を再び利用したい場合に、外部記憶装置３から
再度読み出しをするのは、非効率であるからである。ま
た、行列α，βの全ての項を格納しておくことにより、
行列の右から掛けることや、左から掛けるといった場合
にも、いちいち内部に入った項の順番を入れ換えること
なしに、命令を変えるだけで対応可能である。

【００３６】この実施の形態の行列演算装置によると、
書き込み部２１は複数個のマトリクスデータ分割格納メ
モリ１０〜１３に行列の項のデータを制御信号４に従っ
て書き込み、読み出し部２３は、制御信号４に従って複
数個のマトリクスデータ分割格納メモリ１０〜１３から
行列演算に必要な複数個のデータを同時に読み出し、セ
レクタ部１４は、制御信号４に従って複数個のデータを
選択して演算器１９に複数個の演算用データ１５〜１８
を与え、マトリクスデータ分割格納メモリ１０〜１３に
対して行列の項のデータを記憶させておく際に、演算器
１９での演算に必要な複数の項のデータ１０〜１３を同
時に出力できる個数に分割して記憶しているので、マト
リクスデータ分割格納メモリ１０〜１３から演算器１９
に対して、演算に必要な項のデータの全てを制御信号４
に従って同時に出力することができ、また行列のかけ算
を行う内部の演算を連続して行っても、行列の項のデー
タを演算器に対して連続して与え続けることができる。
したがって、行列演算を高速に行うことができる。

【００３７】なお、上記の実施の形態では、積和演算を
行う演算器は１個設けているだけであったが、並列動作
する２個または４個の積和演算器を設けてもよく、演算
器の個数はそれらの個数に限定されることはなく、何個
でもよい。このように、演算器を多数並列的に設ける
と、複数の演算を同時に行うことができ、少ない演算サ
イクルで多くの演算を行うことができ、行列演算の高速
化を図ることができる。なお、その際に、演算器の個数
が増加すると、同時に出力すべきデータの個数が増える
ため、マトリクスデータ分割格納メモリの個数もそれに
合わせて増加させることが必要であり、マトリクスデー
タ分割格納メモリを８個にすることも可能であり、それ
以上に増加させることも可能である。

【００３８】ここで、マトリクスデータ分割格納メモリ
を８個にした場合において４行４列の行列α，βのかけ
算を行う場合を例にとると、８個のマトリクスデータ分
割格納メモリには、例えば以下のように、データを分配
する。すなわち、第１から第８までの８個のマトリクス
データ分割格納メモリに２つの行列の項のデータを格納
するときに、１つ目の行列αの１行１列、２行４列、３
行３列、４行２列の項のデータａ，ｈ，ｋ，ｎを第１の
マトリクスデータ分割格納メモリに、１つ目の行列αの
１行２列、２行１列、３行４列、４行３列の項のデータ
ｂ，ｅ，ｌ，ｏを第２のマトリクスデータ分割格納メモ
リに、１つ目の行列αの１行３列、２行２列、３行１
列、４行４列の項のデータｃ，ｆ，ｉ，ｐを第３のマト
リクスデータ分割格納メモリに、１つ目の行列αの１行
４列、２行３列、３行２列、４行１列の項のデータｄ，
ｇ，ｊ，ｍを第４のマトリクスデータ分割格納メモリ
に、２つ目の行列βの１行１列、２行４列、３行３列、
４行２列の項のデータＡ，Ｈ，Ｋ，Ｎを第５のマトリク
スデータ分割格納メモリに、２つ目の行列βの１行２
列、２行１列、３行４列、４行３列の項のデータＢ，
Ｅ，Ｌ，Ｏを第６のマトリクスデータ分割格納メモリ
に、２つ目の行列βの１行３列、２行２列、３行１列、
４行４列の項のデータＣ，Ｆ，Ｉ，Ｐを第７のマトリク
スデータ分割格納メモリに、２つ目の行列βの１行４
列、２行３列、３行２列のデータＤ，Ｇ，Ｊ，Ｍを第８
のマトリクスデータ分割格納メモリに格納する。

【００３９】そして、この８個のマトリクスデータ分割
格納メモリから読み出されるデータをもとに２個または
４個の演算器を用いて積和演算を行って、行列のかけ算
を行う。

【００４０】

【発明の効果】この発明の行列演算装置によると、行列
全体のデータを格納する記憶手段を有し、演算器の演算
に同時に必要なデータを同時に演算器に与えることがで
きるように、記憶手段を複数に分割して、さらに行列の
演算に同時に必要になるデータを別々の記憶手段に格納
しておくことにより、行列演算全体が終了するまで演算
器に連続して必要なデータを与えることが可能になり、
行列演算を高速に行うことができるという効果を奏す
る。

【００４１】また、演算器を複数個設けることにより、
複数の演算を同時に行うことが可能になり、演算の回数
を減少させることができ、演算をいっそう高速に行うこ
とができるという効果を奏する。

【００４２】また、特定の記憶手段に特定の行列の項を
格納しておくことにより、行列演算をする際に必要なデ
ータを連続して同時に引き出せ、また特定の記憶手段に
格納してあるので、同じ行列を利用して複数の演算をさ
せることができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態における行列演算装置の構
成を示すブロック図である。

【符号の説明】

１ 命令 ２ デコーダ ３ 外部記憶装置 ４ 制御信号 ５ データ ６ マトリクスデータ分割格納メモリ ７ マトリクスデータ分割格納メモリ ８ マトリクスデータ分割格納メモリ ９ マトリクスデータ分割格納メモリ １０ マトリクスデータ分割格納メモリ６の出力データ １１ マトリクスデータ分割格納メモリ７の出力データ １２ マトリクスデータ分割格納メモリ８の出力データ １３ マトリクスデータ分割格納メモリ９の出力データ １４ セレクタ部 １５ 演算用データ １６ 演算用データ １７ 演算用データ １８ 演算用データ １９ 演算器 ２０ 演算結果 ２１ 書き込み部 ２２ 書き込み信号 ２３ 読み出し部 ２４ 読み出し信号

フロントページの続き (56)参考文献 特開 昭54−120546（ＪＰ，Ａ) 特開 昭62−97060（ＪＰ，Ａ) 特開 平８−255151（ＪＰ，Ａ) 特開 平５−346935（ＪＰ，Ａ) 特開 平５−324700（ＪＰ，Ａ) 特開 平４−43461（ＪＰ，Ａ) 特開 平２−77967（ＪＰ，Ａ) 特開 昭60−101671（ＪＰ，Ａ) 特開 昭55−49763（ＪＰ，Ａ) 清木 泰，Ａ Ｓｐｅｃｉａｌ−Ｐｕ ｒｐｏｓｅ Ｃｏｍｐｕｔｅｒ ｆｏｒ Ｓｏｌｖｉｎｇ Ｄｅｎｓｅ Ｍａｔ ｒｉｘ Ｂａｓｅｄ ｏｎ Ｇａｕｓｓ ｉａｎ Ｅｌｉｍｉｎａｔｉｏｎ Ａｌ ｇｏｒｉｔｈｍ： ＧＥＮＥＲＡＬ，修 士学位論文、日本，東京大学大学院総合 文化研究科，1996年 ３月 清木 泰，他５名，密行列専用計算機 ＧＥＮＥＲＡＬ−１の開発，情報処理学 会研究報告，日本，社団法人情報処理学 会，1995年 ３月10日，第95巻，第29 号，（95−ＡＲＣ−111），ｐ．65−72 中西恒夫，他３名，ＤＰＧ：データ分 割グラフ，情報処理学会研究報告，日 本，社団法人情報処理学会，1994年 １ 月28日，第94巻，第13号，（94−ＡＲＣ −104，94−ＯＳ−62），ｐ．121−128 尾林善正，他４名，物理ＰＥのデータ 構造を併用した並列記述言語ＡＤＥＴＲ ＡＮのプログラミングとその実効性能, 情報処理学会研究報告，日本，社団法人 情報処理学会，1993年 ８月19日，第93 巻，第72号，（93−ＨＰＣ−48），ｐ. １−７ (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/10 - 17/18

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 入力される行列演算命令を解読して書き
   込み制御信号，読み出し制御信号，選択制御信号および
   演算制御信号を出力するデコーダと、外部記憶装置から
   読み出される行列の項のデータをそれぞれ複数個ずつ記
   憶する複数個の記憶手段と、前記書き込み制御信号を入
   力として書き込み信号を前記複数個の記憶手段に与える
   ことにより前記行列の項のデータを前記複数個の記憶手
   段に書き込ませる書き込み部と、前記読み出し制御信号
   を入力として読み出し信号を前記複数個の記憶手段に与
   えることにより前記複数個の記憶手段にそれぞれ記憶し
   た前記行列の項のデータの中から複数個のデータを同時
   に読み出させる読み出し部と、前記演算制御信号と複数
   個の演算用データを入力として行列演算を行い演算結果
   を出力する演算器と、前記複数の記憶手段と前記演算器
   の間に設けられて前記複数個のデータと前記選択制御信
   号を入力として前記複数個の演算用データを前記演算器
   の複数の入力端に選択的に与えるセレクタ部とを備え、 前記複数個の記憶手段に対して前記行列の項のデータを
   記憶しておく際に、前記演算器での演算に必要な項のデ
   ータを同時に出力できる個数に分割して記憶し、前記複
   数個の記憶手段から前記演算器に対して、演算に必要な
   項のデータ全てを前記読み出し制御信号に従って同時に
   出力するようにし、 前記行列を４行４列とし、前記記憶手段を４個とし、行
   列演算に必要な前記行列の項のデータを４個に分割して
   前記記憶手段に格納し、 第１から第４までの４個の前記記憶手段に２つの行列の
   項のデータを格納するときに、１つ目の行列の１行１
   列、１行３列、２行２列、２行４列、３行１列、３行３
   列、４行２列、４行４列を前記第１の記憶手段に、前記
   １つ目の行列の１行２列、１行４列、２行１列、２行３
   列、３行２列、３行４列、４行１列、４行３列を前記第
   ２の記憶手段に、２つ目の行列の１行１列、１行３列、
   ２行２列、２行４列、３行１列、３行３列、４行２列、
   ４行４列を前記第３の記憶手段に、前記２つ目の行列の
   １行２列、１行４列、２行１列、２行３列、３行２列、
   ３行４列、４行１列、４行３列を前記第４の記憶手段に
   格納したこと特徴とする行列演算装置。
2. 【請求項２】 演算器を複数個設け、複数個の演算器を
   並列動作可能とした請求項１記載の行列演算装置。
3. 【請求項３】 入力される行列演算命令を解読して書き
   込み制御信号，読み出し制御信号，選択制御信号および
   演算制御信号を出力するデコーダと、外部記憶装置から
   読み出される行列の項のデータをそれぞれ複数個ずつ記
   憶する複数個の記憶手段と、前記書き込み制御信号を入
   力として書き込み信号を前記複数個の記憶手段に与える
   ことにより前記行列の項のデータを前記複数個の記憶手
   段に書き込ませる書き込み部と、前記読み出し制御信号
   を入力として読み出し信号を前記複数個の記憶手段に与
   えることにより前記複数個の記憶手段にそれぞれ記憶し
   た前記行列の項のデータの中から複数個のデータを同時
   に読み出させる読み出し部と、前記演算制御信号と複数
   個の演算用データを入力として行列演算を行い演算結果
   を出力する演算器と、前記複数の記憶手段と前記演算器
   の間に設けられて前記複数個のデータと前記選択制御信
   号を入力として前記複数個の演算用データを前記演算器
   の複数の入力端に選択的に与えるセレクタ部とを備え、 前記複数個の記憶手段に対して前記行列の項のデータを
   記憶しておく際に、前記演算器での演算に必要な項のデ
   ータを同時に出力できる個数に分割して記憶し、前記複
   数個の記憶手段から前記演算器に対して、演算に必要な
   項のデータ全てを前記読み出し制御信号に従って同時に
   出力するようにし、 前記行列を４行４列とし、前記記憶手段を８個とし、行
   列演算に必要な前記行列の項のデータを８個に分割して
   前記記憶手段に格納し、 第１から第８までの８個の前記記憶手段に２つの行列の
   項のデータを格納するときに、１つ目の行列の１行１
   列、２行４列、３行３列、４行２列を前記第１の記憶手
   段に、前記１つ目の行列の１行２列、２行１列、３行４
   列、４行３列を前記第２の記憶手段に、前記１つ目の行
   列の１行３列、２行２列、３行１列、４行４列を前記第
   ３の記憶手段に、前記１つ目の行列の１行４列、２行３
   列、３行２列、４行１列を前記第４の記憶手段に、２つ
   目の行列の１行１列、２行４列、３行３列、４行２列を
   前記第５の記憶手段に、前記２つ目の行列の１行２列、
   ２行１列、３行４列、４行３列を前記第６の記憶手段
   に、前記２つ目の行列の１行３列、２行２列、３行１
   列、４行４列を前記第７の記憶手段に、前記２つ目の行
   列の１行４列、２行３列、３行２列、４行１列を前記第
   ８の記憶手段に格納したことを特徴とする行列演算装
   置。
4. 【請求項４】 演算器を複数個設け、複数個の演算器を
   並列動作可能とした請求項３記載の行列演算装置。