JP3341997B2

JP3341997B2 - システム・クロック信号の受信回路及び受信方法

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Publication number: JP3341997B2
Application number: JP10414599A
Authority: JP
Inventors: ノーマン・カール・ジェームズ
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Current assignee: International Business Machines Corp
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Filing date: 1999-04-12
Publication date: 2002-11-05
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路チップ上
でシステム・クロック信号を受信するクロック受信装置
回路に関するものである。本発明は、クロック受信装置
の構成において使用される差動増幅器とシステム・クロ
ック信号の受信方法とを包含する。

【０００２】

【従来の技術】集積回路システムでは、システムの種々
の構成要素を動作させかつ同期をとるために非常に複雑
なクロック信号が利用される。クロック信号は、システ
ム・クロックによって発生され、そのシステムに関連す
る種々のチップに分配される。システム・クロック信号
を受信した各チップでは、その信号を利用して次にチッ
プ内に分配される内部即ちオンチップのクロック信号が
生成される。

【０００３】システム内のいかなる点でもクロック信号
が、全く同じ基準信号を供給するのが理想的である。し
かし、集積回路システムの複雑さと規模のために、シス
テム内の様々な点のクロック信号の間で異なる様々の遅
延がシステム内に現れる。システム内の様々な点でのク
ロック信号間のこの遅延の差は、スキューまたはクロッ
ク・エラーと呼ばれるもので、システムのサイクル・タ
イムに直接的な不都合を与える。

【０００４】クロック・スキューまたはエラーの原因の
１つは、システムに含まれるチップ上でシステム・クロ
ック信号を受信する装置にある。２つの相補形の、即ち
差動のクロック信号を含むシステム・クロック信号が、
チップ上のクロック受信装置回路で受信され、このクロ
ック受信回路によって差動システム・クロック信号がシ
ングルエンド形クロック信号に変換される。クロック受
信装置回路からのシングルエンド形クロツク信号が位相
同期ループ回路の１つの入力に加えられる。位相同期ル
ープ回路の出力は、クロック分配装置すなわち回路網を
介してチップ上の種々の構成要素に分配される。クロッ
ク分配装置からの信号は、帰還されて位相同期ループ回
路に第２入力として加えられる。位相同期ループ回路
（phase-lock loop）は、クロック分配装置で分配され
たオンチップ・クロック信号とシステム・クロック信号
の周波数と位相が合うようにするために、受信装置で用
いられている。

【０００５】

【発明が解決しようとする課題】このシステム・クロッ
ク受信装置の構成における問題は、オンチップ・クロッ
ク分配装置からの位相同期ループ帰還経路で生じる遅延
と、システム・クロックと位相同期ループ回路の間の遅
延が異なることである。受信装置回路によって、システ
ム信号と位相同期ループ回路に第１入力として供給され
る信号との間にある遅延が生じる。スキューを減らすた
めには、位相同期ループ回路の帰還ループに全く同じ遅
延がなければならない。しかし、クロック受信装置回路
で導入される遅延と常に等しい位相同期ループ帰還経路
の遅延を正確に生成することが難しいことは、これまで
分かっていた。その理由の１つは、差動信号からシング
ルエンド信号への変換は、クロック受信装置回路では必
要とされるが、帰還経路で必要とされる機能ではないこ
とである。様々な回路素子を帰還ループに加えて、クロ
ック受信装置回路で導入される遅延に対応するように意
図的に遅延を導入することはできる。しかし、このよう
にして導入された素子は、種々の条件の下ではクロック
受信装置回路の素子とは異なる挙動を示す。従って、一
般には、これらの帰還ループに導入された回路素子によ
って発生する遅延は、クロック受信装置回路によって発
生する遅延とは異なっている。

【０００６】本発明の目的は、上記の問題及びシステム
・クロック受信装置の構成に関連するその他の問題を克
服するクロック受信装置システム及びクロック信号の受
信方法を提供することである。本発明の他の目的は、シ
ステムでの使用に供するクロック受信装置回路を提供す
ることである。

【０００７】

【課題を解決するための手段】本発明の目的は、回路構
成要素を変えることなく、差動増幅器としても、クロッ
ク受信装置ミラー回路としても動作可能なクロック受信
装置回路によって達成される。差動増幅器動作では、上
記の回路は、差動システム・クロック信号を受信する第
１入力と第２入力を有し、シングルエンドの出力を供給
する。クロック受信装置ミラーとして動作する際には、
上記の回路は、１つの入力を必要とし、単一のミラー・
クロック出力を生成する。差動増幅器の実装とクロック
受信装置ミラーの実装で回路構成要素は全く同じであ
る。

【０００８】本発明によるクロック受信装置システム
は、上記の単一の回路を差動増幅器の形態及びクロック
受信装置ミラーの形で使用する。上記回路の差動増幅器
の形態は、差動システム・クロック信号を受信して位相
同期ループ回路に第１入力として加えられるシングルエ
ンド・クロック受信装置出力を生成するクロック受信装
置として使用される。上記回路のミラー・クロック受信
装置の形態は、位相同期ループ帰還経路で使用される。
両方の回路は全く同じ構成要素を有するので、実質的に
同じ遅延を生じ、従って、システム・クロック信号と分
配されたオンチップ・クロック信号の間のスキューすな
わちクロック・エラーを減少させる。また、上記回路の
クロック受信装置すなわち差動増幅器の形態と上記回路
のクロック受信装置ミラー回路の形態は、同じ構成要素
を持つ上に、同じ配置を有し、チップ上で互いに隣接し
て設置されるので、両方の回路はプロセス条件を変える
ことで同じような影響を受ける。従って、各回路で生じ
る遅延はプロセス条件を変えることで変化するが、各回
路の遅延はプロセス条件の変化に応じて実質的に同じよ
うに変化する。

【０００９】本発明によるクロック受信装置回路は、入
力段、出力段及びバイアス段を含む。バイアス段は、入
力段に関連する出力段と電流源デバイスの両方で利用さ
れるバイアス信号を供給する。バイアス段の備える可変
な自己バイアスにより、上記回路は望ましい利得特性を
維持しながら非常に低い電源電圧レベルで動作可能であ
る。また、可変自己バイアスにより、上記回路の差動増
幅器の形態は広い範囲の入力信号レベルで動作可能であ
る。

【００１０】本発明による回路の入力段は、第１入力に
よって制御される第１相補形トランジスタ対を含む。ま
た、入力段は、第２入力によって制御される第２相補形
トランジスタ対を含む。差動増幅器動作においては、第
１入力と第２入力は差動システム・クロック信号を受信
するように接続されている。

【００１１】上記回路は、クロック受信装置ミラーとし
て動作するとき、入力段、出力段及びバイアス段を含め
て全く同じ構成要素を含んでいる。しかし、入力段の第
２相補形トランジスタ対は、入力信号で制御されず、そ
の代わりにバイアス段で供給されるバイアス信号で制御
される。

【００１２】本発明の重要な１態様は、クロック受信装
置回路とクロック受信装置ミラー回路が両方とも最高ト
ランジスタ３段の積重ねで実現されていることである。
積重ね高さは、電源電圧Ｖ_ddから接地までの経路にある
トランジスタの数を参照にする。本発明による回路は最
高トランジスタ３段の積重ねで使用されるので、その回
路は、トランジスタの積重ねが３段より多いときに許容
できる電源電圧レベルよりも低い電源電圧レベルで使用
できる。

【００１３】

【発明の実施の形態】図１は、本発明の原理を実施する
クロック受信装置システム１０を示す。クロック受信装
置システムは、集積回路チップ１２上に実装されてシス
テム・クロック信号を受信して、チップ上に実装される
種々の構成要素で使用されるオンチップのクロック信号
を生成するようになつている。

【００１４】クロック受信装置システム１０は、クロッ
ク受信装置回路１４、位相同期ループ回路１５及びクロ
ック受信装置ミラー回路１６を含む。クロック受信装置
回路１４は、差動増幅器を含み、第１及び第２の入力１
８と１９で、それぞれ差動システム・クロック信号を受
信し、シングルエンド・クロック受信装置出力を線２０
に生成するようになっている。クロック受信装置出力
は、位相同期ループ回路１５に１つの入力として加えら
れる。位相同期ループ回路１５からの位相同期クロック
出力２２は、クロック分配装置または回路網２５を介し
てチップ１２上の種々の構成要素に分配される。クロッ
ク分配装置２５から分配されたクロック信号は、位相同
期ループ回路１５の第２入力に帰還される。クロック受
信装置ミラー回路１６は、この帰還ループ中に置かれて
いる。

【００１５】本発明によれば、図２と図３に詳しく示さ
れているように、クロック受信装置回路１４とクロック
受信装置ミラー回路１６は、互いに対応する構成要素を
有している。即ち、クロック受信装置回路１４の各トラ
ンジスタに対応するトランジスタがクロック受信装置ミ
ラー回路１６に含まれている。

【００１６】図２に示すように、クロック受信装置回路
１４は差動増幅器を含み、その構成要素は、相補形の第
１及び第２の入力信号ＩＮとＩＮ＿を受信する第１の構
成で相互接続または構成されている。図３において、ク
ロック受信装置ミラー回路１６は、クロック受信装置回
路１４の構成要素に対応する構成要素を有する増幅器を
含んでいるが、単一入力ＰＬＬ＿だけを受信する第２の
構成で構成されている。回路１４と１６の両方におい
て、入力から出力までの応答時間は実質的に同じであ
る。

【００１７】本発明の好ましい形態では、各回路の構成
要素は実質的に全く同じやり方で配置される。即ち、回
路１４の各トランジスタの寸法及び材料は、回路１６の
対応するトランジスタの寸法及び材料と実質的に同じで
ある。その上、回路１４内における１つのトランジスタ
の回路１４のその他のトランジスタに対する物理的位置
は、回路１６内の対応するトランジスタの回路１６のそ
の他のトランジスタに対する物理的位置と実質的に同じ
である。また、２つの回路１４と１６は、チップ１２上
で互いに隣り合って配置することが好ましい。

【００１８】クロック受信装置回路１４とクロック受信
装置ミラー回路１６は、共に同じ構成要素から構成さ
れ、チップ上で近接して同じように置かれているので、
図１に示すように両回路は実質的に同じ遅延ｔ_dを生じ
る。すなわち、システム・クロック信号と位相同期ルー
プ回路１５の間でクロック受信装置回路１４によって生
じる遅延ｔ_dは、クロック分配装置２５と帰還経路を通
った位相同期ループ回路１５の入力の間でクロック受信
装置ミラー回路１６によって生じる遅延ｔ_dと実質的に
同じである。従って、クロック信号分配装置２５におけ
る信号は、ｔ₀におけるシステム・クロック信号と位相
と周波数が合っている。さらに、回路、配置、チップ上
の位置が類似していることによって、回路１４と１６は
プロセス条件に対して同じような反応を示す。従って、
プロセス条件の変化によってクロック受信装置回路１４
に生じる遅延ｔ_dの変化は、プロセス条件の変化による
クロック受信装置ミラー回路１６での遅延ｔ_dの変化と
同様である。

【００１９】図２について説明する。クロック受信装置
回路１４は入力段３０、バイアス段３１及び出力段３２
を含む。また、本発明の好ましい形態では、クロック受
信装置回路１４は、回路の出力を適当な状態に整えるバ
ッフア装置３３を含んでいる。入力段３０は、ＰＭＯＳ
トランジスタＴ１とＮＭＯＳトランジスタＴ３を有する
第１相補形ＭＯＳＦＥＴトランジスタ対を含む。トラン
ジスタＴ１とＴ３のゲートは、差動システム・クロック
信号の１つを受信するクロック受信装置回路の第１入力
ＩＮに接続されている。トランジスタＴ１とＴ３のドレ
インは、共に、バイアス段３１に含まれるバイアス設定
トランジスタＴ６の両端間に接続されている。

【００２０】また、入力段３０はＰＭＯＳトランジスタ
Ｔ２とＮＭＯＳトランジスタＴ４を有する第２相補形入
力トランジスタ対を含む。これらのトランジスタＴ２と
Ｔ４の両方のゲートは、第２入力ＩＮ＿に接続されてい
る。第２入力ＩＮ＿は、第１入力ＩＮの信号の補数を受
信するように接続されている。トランジスタＴ２とＴ４
のドレインは、共に出力段３２に含まれる出力設定トラ
ンジスタＴ９の両端間に接続されている。

【００２１】ＰＭＯＳトランジスタＱＰ１は、トランジ
スタＴ１及びＴ２を介して入力段３０を電源電圧Ｖ_ddに
接続する第１電流源トランジスタを有する。トランジス
タＱＰ１のゲートは、図２で「バイアス」と表示してあ
るバイアス・ノードに接続されている。ＮＭＯＳトラン
ジスタＱＮ１は第２電流源トランジスタを有する。トラ
ンジスタＱＮ１は、ＮＭＯＳトランジスタＴ３及びＴ４
を介して入力段３０を接地している。トランジスタＱＮ
１のゲートも上記のバイアス・ノードに接続されてい
る。バイアス段３１は、ＮＭＯＳバイアス設定トランジ
スタＴ６を含み、さらにＰＭＯＳトランジスタＴ５及び
ＮＭＯＳトランジスタＴ７を有する第１及び第２バイア
ス源トランジスタを含む。第１バイアス源トランジスタ
Ｔ５は電源電圧Ｖ_ddに接続され、一方第２バイアス源ト
ランジスタＴ７は接地されている。トランジスタＴ５、
Ｔ６及びＴ７のゲートは、それぞれバイアス・ノードに
接続されている。次に述べるように、バイアス・ノード
「バイアス」の電圧は、バイアス設定トランジスタＴ６
の両端間の電圧によって決定される。バイアス・ノード
「バイアス」は、第１バイアス源トランジスタＴ５を介
して電源電圧Ｖ_ddに接続されている。

【００２２】出力段３２は、ＮＭＯＳ出力設定トランジ
スタＴ９と、ＰＭＯＳトランジスタＴ８及びＮＭＯＳト
ランジスタＴ１０を有する第１及び第２出力源トランジ
スタを含む。第１出力源トランジスタＴ８は、電源電圧
Ｖ_ddに接続され、一方第２出力源トランジスタＴ１０は
接地されている。トランジスタＴ８及びＴ１０のドレイ
ンは、共に出力設定トランジスタＴ９の両端間に接続さ
れ、それらのゲートは両方ともバイアス・ノード「バイ
アス」に接続されている。出力設定トランジスタＴ９の
ゲートは、第１出力源トランジスタＴ８を介して電源電
圧Ｖ_ddに接続されている出力ノード３５に接続されてい
る。

【００２３】図２に図示する本発明の形態では、出力ノ
ード３５は、バッフア装置３３に含まれるＣＭＯＳイン
バータ３７の入力となる第１シングルエンド出力信号
「ｄｉｆｆ１」を供給する。インバータ３７は、ＰＭＯ
ＳトランジスタＢ１とＮＭＯＳトランジスタＢ２を含
み、それらのドレインは一緒に接続されて第２シングル
エンド出力「ｄｉｆｆ２」を第２ＣＭＯＳインバータ回
路３８に供給する。第２インバータ回路３８は、ＰＭＯ
ＳトランジスタＢ３とＮＭＯＳトランジスタＢ４を含
む。これらのトランジスタＢ３とＢ４のドレインは、一
緒に接続されてクロック受信装置出力ＯＵＴを供給す
る。

【００２４】クロツク受信装置回路１４の動作を、図２
を参照して説明する。差動システム・クロック信号が第
１及び第２入力ＩＮ及びＩＮ＿に加えられる。高電圧信
号がＩＮに加えられ、相補の低電圧信号がＩＮ＿に加え
られると、トランジスタＴ２は、トランジスタＴ１より
も導電性が高くなる状態にバイアスされる。好ましいシ
ステム・クロック信号の電圧レベルでは、トランジスタ
Ｔ３とＴ４は両方とも、ＩＮとＩＮ＿に加えられた信号
に応答して殆どドレイン電流を流さない。しかし、トラ
ンジスタＴ２の抵抗が小さくなることにより、出力段３
２のトランジスタＴ９とＴ１０の間のＩＮ＿Ｐと表示し
たノードでの電圧レベルが高くなる。同時に、トランジ
スタＴ１の抵抗が比較的高いために、ノードＩＮＰの
電圧は小さくなる。このノードＩＮＰの電圧の低下によ
り、バイアス・ノード「バイアス」の電圧が低下する。
ノードＩＮ＿Ｐの電圧が高くなり、バイアス・ノード
「バイアス」の電圧信号が小さくなることにより、出力
ノードに第１出力「ｄｉｆｆ１」を供給する出力ノード
３５の電圧信号は高くなる。この第１出力「ｄｉｆｆ
１」は、インバータ３７でバッファされ、反転されて第
２出力「ｄｉｆｆ２」を生成し、インバータ３８で再び
反転されてクロック受信装置出力ＯＵＴを発生する。イ
ンバータ３７と３８を含むバッフア装置３３は、クロッ
ク受信装置回路１４の動作には必ずしも必要ではなく、
バッフア装置なしでも回路は動作可能であり、その場合
には出力は出力ノード３５で取られることに留意する必
要がある。

【００２５】差動入力信号が第１と第２入力ＩＮとＩＮ
＿で逆になると、ＩＮ＿の信号は、ＩＮの電圧信号より
も相対的に高くなる。従って、この条件では、トランジ
スタＴ１がトランジスタＴ２よりも相対的に高導電性に
なる。この場合には、ノードのＩＮ＿Ｐの電圧が低下
し、一方ノードＩＮＰの電圧が、バイアス・ノード「バ
イアス」の電圧とともに高くなる。バイアス・ノードの
電圧信号が高くなること及びノードＩＮ＿Ｐの電圧が小
さくなることにより、出力ノード３５の電圧は低下し、
この電圧が二重のインバータ３７と３８を介してバッフ
アされ、クロック受信装置出力ＯＵＴに低クロック信号
を生成する。

【００２６】本発明による図２に図示されるクロック受
信装置回路１４は、従来の差動増幅器回路に優る幾つか
の利点がある。第１に、回路の最高積重ね高さが３段で
あり、このために回路はより低い電源電圧レベルＶ_ddで
動作可能になる。また、自己バイアス回路配置が入力段
３０に使用される入力トランジスタＴ１、Ｔ２、Ｔ３及
びＴ４の２つの相補形対と組み合わさっているので、回
路は広い範囲の入力信号電圧レベルで動作可能である。

【００２７】図２に示すクロック受信装置回路１４の第
１の利点は、構成要素を変えずに回路をわずかに変更す
るだけで図３に示すクロック受信装置ミラー回路１６を
作成することができることである。クロック受信装置ミ
ラー回路１６は、図２に示すクロック受信装置回路１４
で使用される構成要素と等しい構成要素を含む。しか
し、クロック受信装置ミラー回路１６は、ＰＬＬ＿で単
一の入力だけを受信してＰＬＬ＿ＯＵＴに単一出力を生
成するようになつている。図１に示すクロック受信装置
システム１０では、クロック受信装置ミラー回路１６
は、ＰＬＬ＿に入力として接続されるオンチップ・クロ
ック分配装置２５からのクロック信号とＰＬＬ＿ＯＵＴ
からのミラー・クロック出力を有する図３に示す回路を
含む。

【００２８】図２及び図３に示す２つの回路の構成要素
は、全く同じであるので、集積回路チップ（図１の１
２）上で同じ様に配置することができ、しかも、２つの
回路１４と１６は集積回路チップ１２上で互いに隣接し
て設置されているので、２つの回路はプロセス変化に対
して同じ様に反応する。従って、２つの回路１４と１６
によつて生じる遅延は、プロセス条件の広い範囲で非常
に似ている。この遅延が同じであることによって、シス
テム・クロック信号とオンチップ・クロック信号の間の
スキューすなわちクロック・エラーは減少する。

【００２９】図３に示すように、クロック受信装置ミラ
ー回路１６は、ミラー入力段５０、ミラー・バイアス段
５１及びミラー出力段５２を含む。電流源トランジスタ
ＱＰ２及びＱＮ２により、ミラー入力段５０の電流が供
給され、バッフア装置５３は、図２に示すバッフア装置
３３と同じように出力段の出力をバッフアする。

【００３０】クロック受信装置ミラー回路１６の入力段
５０は、ＰＭＯＳトランジスタＴ１１とＮＭＯＳトラン
ジスタＴ１３を有する相補形入力トランジスタ対を含
む。トランジスタＴ１１とＴ１３のゲートは、一緒にそ
の回路の入力ＰＬＬ＿に接続されている。トランジスタ
Ｔ１１とＴ１３のドレインは、共に、ミラー・バイアス
段５１のミラー・バイアス・トランジスタＴ１６の両端
間に接続されている。

【００３１】さらに、ミラー・クロック受信装置回路１
６の入力段５０は、ＰＭＯＳトランジスタＴ１２とＮＭ
ＯＳトランジスタＴ１４を有する第２相補形トランジス
タ対を含む。トランジスタＴ１２とＴ１４のゲートは、
一緒にミラー・バイアス・ノード「ｍバイアス」に接続
され、一方それらのドレインは、共に出力段５２のミラ
ー出力トランジスタＴ１９の両端間に接続されている。

【００３２】２つの電流源トランジスタＱＰ２及びＱＮ
２によって、クロック受信装置ミラー回路１６の入力段
５０の電流が供給される。第１電流源トランジスタＱＰ
２は、入力段５０のＰＭＯＳトランジスタＴ１１とＴ１
２を電源電圧Ｖ_ddに接続する。第２電流源トランジスタ
ＱＮ２は、入力段５０のＮＭＯＳトランジスタＴ１３と
Ｔ１４を接地する。

【００３３】ミラー・バイアス段５１は、ミラー・バイ
アスＮＭＯＳトランジスタＴ１６及びＰＭＯＳトランジ
スタＴ１５とＮＭＯＳトランジスタＴ１７を有する第１
及び第２バイアス源トランジスタを含む。第１バイアス
源トランジスタＴ１５は、バイアス段５１を電源電圧Ｖ
_ddに接続し、一方第２バイアス源トランジスタＴ１７は
バイアス段を接地する。トランジスタＴ１５、Ｔ１６及
びＴ１７のゲートは、ミラー・バイアス・ノード「ｍバ
イアス」に接続されている。

【００３４】ミラー出力段５２は、ミラー出力トランジ
スタＴ１９と第１及び第２ミラー出力源トランジスタＰ
ＭＯＳトランジスタＴ１８及びＮＭＯＳトランジスタＴ
２０を含む。第１ミラー出力源トランジスタＴ１８は出
力段５２を電源電圧Ｖ_ddに接続し、一方第２ミラー出力
源トランジスタＴ２０は出力段を接地する。その回路の
第１出力は、トランジスタＴ１８とＴ１９の間のミラー
出力ノード５５から取られる。ミラー出力ノード５５は
第１ミラー出力源トランジスタＴ１８を介して電源電圧
Ｖ_ddに接続されている。

【００３５】本発明の図示された形態においては、ミラ
ー出力ノード５５の第１出力は、第１ミラー・インバー
タ５７に入力として供給される。ミラー・インバータ５
７は、インバータを電源電圧Ｖ_ddに接続するＰＭＯＳト
ランジスタＢ１１とインバータを接地するＮＭＯＳトラ
ンジスタＢ１２を含む。ミラー・インバータ５７は、第
２インバータ５８に加えられる第２出力を生成する。第
２インバータ５８は、インバータを電源電圧Ｖ_ddに接続
するＰＭＯＳトランジスタＢ１３とインバータを接地す
るＮＭＯＳトランジスタＢ１４を含む。インバータ５８
の出力は、ミラー・クロック出力「ＰＬＬ＿ＯＵＴ」を
供給する。

【００３６】次に、図３を参照して、本発明によるクロ
ック受信装置ミラー回路１６の動作について述べる。図
１に示すクロツク分配装置２５から分配されるオンチッ
プのクロック信号などのシングルエンド形クロツク信号
が、ＰＬＬ＿のミラー入力に加えられたとき、信号の高
電圧状態により、トランジスタＴ１１は導電性が小さく
なり、ノードＩＮＰの電圧は低下する。ミラー・バイア
ス・ノード「ｍバイアス」の電圧は、ＩＮＰの電圧に追
随して、結果的にトランジスタＴ１２とＴ１８のドレイ
ン電流が大きくなる。トランジスタＴ１２とＴ１８のド
レイン電流が大きくなることにより、ＩＮ＿Ｐの電圧と
Ｔ１８とＴ１９の間のミラー出力ノード５５の電圧が大
きくなり、高クロック信号を生成する。この高クロック
信号は、バッフア装置５３でバッフアされて、ＰＬＬ＿
ＯＵＴにミラー・クロック出力を生成する。

【００３７】ＰＬＬ＿に加えられるクロック入力が低電
圧状態に移ると、トランジスタＴ１１のドレイン電流が
増加して、ノードＩＮＰの電圧は高くなる。バイアス・
ノード「ｍバイアス」の電圧は、ノードＩＮＰの電圧に
追従して増加する。このミラー・バイアス・ノード「ｍ
バイアス」の電圧の増加により、トランジスタＱＰ２、
トランジスタＴ１２及びトランジスタＴ１８のドレイン
電流が減少し、ミラー・出力ノード５５の電圧が低下す
る。このミラー・出力ノード５５の電圧信号の減少は低
クロック信号を表し、これはバッフア装置５３を通して
バッフアされ、ＰＬＬ＿ＯＵＴに低信号を発生する。

【００３８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３９】（１）（ａ）複数の構成要素を有し、第１
と第２のクロック入力とクロック受信装置出力を含む、
クロック受信装置回路と、（ｂ）第１入力、第２入力及
びクロック分配装置に接続された位相同期ループ出力を
有し、前記第１入力が前記クロック受信装置回路の前記
クロック受信装置出力に接続されている位相同期ループ
回路と、（ｃ）複数の構成要素を有するクロツク受信装
置ミラー回路とを含み、前記クロック受信装置ミラー回
路の前記構成要素の各々が前記クロック受信装置回路の
前記構成要素のそれぞれ１つに対応し、前記クロツク受
信装置ミラー回路がまた前記クロック分配装置から分配
されたクロック信号を受信するように接続されたミラー
回路入力を有し、さらに、前記位相同期ループ回路の前
記第２入力に接続されたミラー・クロック出力をも有す
るクロック受信装置システム。（２）（ａ）前記クロック受信装置回路の前記構成要素
が、前記クロック受信装置ミラー回路の前記構成要素と
実質的に同じ配置を有する上記（１）に記載のクロック
受信装置システム。（３）（ａ）前記クロック受信装置回路と前記クロック
受信装置ミラー回路が共に１つの集積回路チップ上に実
装され、前記集積回路チップ上で互いに隣接して配置さ
れている上記（２）に記載のクロツク受信装置システ
ム。（４）前記クロック受信装置回路が、（ａ）バイアス・
ノードでバイアス信号を供給するバイアス段と、（ｂ）
前記第１及び第２クロック入力に接続された入力段と、
（ｃ）前記バイアス・ノードと前記入力段とに接続され
た出力段とを含む上記（１）に記載のクロック受信装置
システム。（５）前記クロック受信装置ミラー回路が、（ａ）ミラ
ー・バイアス・ノードでミラー・バイアス信号を供給す
るミラー・バイアス段と、（ｂ）前記クロック分配装置
からの前記分配されたクロック信号を受信するように接
続され、また前記ミラー・バイアス・ノードに接続され
ているミラー入力段と、（ｃ）前記ミラー・バイアス・
ノードと前記ミラー入力段とに接続されているミラー出
力段とを含む上記（４）に記載のクロツク受信装置シス
テム。（６）さらに、（ａ）前記出力段と前記クロック受信装
置出力との間に接続された受信装置バッフアと、（ｂ）
前記ミラー出力段と前記ミラー・クロック出力との間に
接続されたミラー・バッフアとを含む上記（５）に記載
のクロック受信装置システム。（７）（ａ）前記クロック受信装置回路入力段が、第１
電流源トランジスタで電源電圧に接続され、第２電流源
トランジスタで接地され、第１相補形入力トランジスタ
対と第２相補形入力トランジスタ対を含み、前記第１入
力トランジスタ対はそれらのゲートが前記第１クロック
入力に接続され、それらのドレインが共に前記バイアス
段のバイアス設定トランジスタの両端間に結合され、前
記第２入力トランジスタ対はそれらのゲートが前記第２
入力に接続され、それらのドレインが共に前記出力段の
出力設定トランジスタの両端間に結合され、前記第１と
第２の電流源トランジスタはそれらのゲートが前記バイ
アス・ノードに接続されており、（ｂ）前記クロック受
信装置回路バイアス段が、前記バイアス設定トランジス
タと第１及び第２バイアス源トランジスタを含み、前記
第１及び第２バイアス源トランジスタが前記電源電圧と
前記接地の間に接続され、前記第１及び第２バイアス源
トランジスタのドレインが共に前記バイアス設定トラン
ジスタの両端間に接続され、前記バイアス設定トランジ
スタと前記第１及び第２バイアス源トランジスタの各々
はそれぞれのゲートが前記バイアス・ノードに接続され
ており、さらに前記バイアス・ノードが前記第１バイア
ス源トランジスタによって前記電源電圧に接続され、
（ｃ）前記クロック受信装置回路出力段が、前記出力設
定トランジスタと第１及び第２出力源トランジスタを含
み、前記第１及び第２出力源トランジスタが前記電源電
圧と前記接地の間に接続され、前記第１及び第２出力源
トランジスタのドレインが共に前記出力設定トランジス
タの両端間に接続され、前記第１及び第２出力源トラン
ジスタの各々はそれぞれのゲートが前記バイアス・ノー
ドに接続され、前記出力設定トランジスタはそのゲート
が前記第１出力源トランジスタを介して前記電源電圧に
接続された出力ノードに接続されている上記（５）に記
載のクロック受信装置システム。（８）（ａ）前記ミラー入力段が、第１ミラー電流源ト
ランジスタによって前記電源電圧に接続され、第２ミラ
ー電流源トランジスタによって前記接地され、第１相補
形ミラー入力トランジスタ対と第２相補形ミラー入力ト
ランジスタ対を含み、前記第１ミラー入力トランジスタ
対の各々は、そのそれぞれのゲートが前記クロック分配
装置からの前記分配されたクロック信号を受信するよう
に接続され、それらのドレインが共に前記ミラー・バイ
アス段のミラー・バイアス・トランジスタの両端間に接
続され、前記第２ミラー入力トランジスタ対の各々はそ
れぞれのゲートが前記ミラー・バイアス・ノードに接続
され、それらのドレインが共に前記ミラー出力段のミラ
ー出力トランジスタの両端間に接続され、前記第１及び
第２ミラー電流源トランジスタはそれらのゲートが前記
ミラー・バイアス・ノードに接続され、（ｂ）前記ミラ
ー・バイアス段が、前記ミラー・バイアス・トランジス
タと第１及び第２ミラー・バイアス源トランジスタを含
み、前記第１及び第２ミラー・バイアス源トランジスタ
が前記電源電圧と前記接地の間に接続され、前記第１及
び第２ミラー・バイアス源トランジスタのドレインが共
に前記ミラー・バイアス・トランジスタの両端間に接続
され、前記ミラー・バイアス・トランジスタと前記第１
及び第２ミラー・バイアス源トランジスタの各々はそれ
ぞれのゲートが前記ミラー・バイアス・ノードに接続さ
れ、前記ミラー・バイアス・ノードが前記第１ミラー・
バイアス源トランジスタによって前記電源電圧に接続さ
れ、（ｃ）前記ミラー出力段が、前記ミラー出力トラン
ジスタと第１及び第２ミラー出力源トランジスタを含
み、前記第１及び第２ミラー出力源トランジスタが前記
電源電圧と前記接地の間に接続され、前記第１及び第２
ミラー出力源トランジスタのドレインが共に前記ミラー
出力トランジスタの両端間に接続され、前記第１及び第
２ミラー出力源トランジスタの各々はそれぞれのゲート
が前記ミラー・バイアス・ノードに接続され、前記ミラ
ー出力トランジスタはそのゲートがミラー出力ノードに
接続され、前記ミラー出力ノードが前記第１出力源トラ
ンジスタを通して前記電源電圧に接続されている上記
（７）に記載のクロック受信装置システム。（９）相補形システム・クロック信号を受信する方法で
あって、（ａ）前記相補形システム・クロック信号をク
ロック受信装置回路でシングルエンド形クロック信号に
変換するステツプと、（ｂ）前記シングルエンド形クロ
ック信号を、前記クロック受信装置回路の構成要素に対
応する構成要素を有するクロック受信装置ミラー回路に
よって生成されるミラー・クロック信号と位相を同期さ
せるステップとを含む相補形システム・クロック信号の
受信方法。（１０）前記シングルエンド形クロック信号を前記ミラ
ー・クロック信号と位相同期させる前記ステップが、
（ａ）前記シングルエンド形クロック信号を位相同期ル
ープ回路の第１入力に加えるステップと、（ｂ）前記位
相同期ループ回路の出力をクロック分配装置に加えるス
テツプと、（ｃ）前記クロック分配装置のクロック信号
を前記クロック受信装置ミラー回路の入力に加えるステ
ップと、（ｄ）前記クロツク受信装置ミラー回路の出力
を前記位相同期ループ回路の第２入力に加えるステップ
とを含む上記（９）に記載の方法。（１１）（ａ）前記クロツク受信装置回路で前記相補形
システム・クロック信号を前記シングルエンド形クロッ
ク信号に変換する前記ステップが、前記ミラー・クロッ
ク信号を生成する前記クロック受信装置ミラー回路で使
用される前記回路構成要素と同一の回路構成要素を使用
して行われる上記（１０）に記載の方法。（１２）（ａ）受信装置入力段が第１電流源トランジス
タで電源電圧に接続され、第２電流源トランジスタで接
地され、第１相補形入力トランジスタ対と第２相補形入
力トランジスタ対を含み、前記第１入力トランジスタ対
の各々はそれぞれのゲートが第１受信装置回路入力に接
続され、それぞれのドレインが共にバイアス設定トラン
ジスタの両端間に接続されており、前記第２入力トラン
ジスタ対の各々はそれぞれのゲートが第２受信装置回路
入力に接続され、それらのドレインが共に出力設定トラ
ンジスタの両端間に接続され、前記第１及び第２電流源
トランジスタがそれらのゲートをバイアス・ノードに接
続され、（ｂ）バイアス段が前記バイアス設定トランジ
スタと第１及び第２バイアス源トランジスタを含み、前
記第１及び第２バイアス源トランジスタが前記電源電圧
と前記接地の間に接続され、前記第１及び第２バイアス
源トランジスタのドレインが共に前記バイアス設定トラ
ンジスタの両端間に接続され、前記バイアス設定トラン
ジスタと前記第１及び第２バイアス源トランジスタの各
々はそれぞれのゲートが前記バイアス・ノードに接続さ
れ、前記バイアス・ノードが前記第１バイアス源トラン
ジスタによって前記電源電圧に接続されており、（ｃ）
出力段が前記出力設定トランジスタと第１及び第２出力
源トランジスタを含み、前記第１及び第２出力源トラン
ジスタが前記電源電圧と前記接地の間に接続され、前記
第１及び第２出力源トランジスタのドレインが共に前記
出力設定トランジスタの両端間に接続され、前記第１及
び第２出力源トランジスタの各々はそのそれぞれのゲー
トが前記バイアス・ノードに接続され、前記出力設定ト
ランジスタはそのゲートが出力ノードに接続され、その
出力ノードが前記第１出力源トランジスタを介して前記
電源電圧に接続されているクロック受信装置回路。（１３）さらに、（ａ）前記出力ノードに接続され、前
記クロック受信装置回路の出力を含むバッフア出力を有
するバッフア装置を含む上記（１２）に記載のクロック
受信装置回路。（１４）前記バッフア装置が、（ａ）入力が前記出力ノ
ードに接続された第１インバータと、（ｂ）入力が前記
第１インバータの出力に接続され、前記バッフア出力を
含む出力を有する第２インバータとを含む上記（１３）
に記載のクロック受信装置回路。

【図面の簡単な説明】

【図１】本発明の原理を実施するクロック受信装置シス
テムを表す図である。

【図２】図１に示すクロック受信装置回路を説明する電
気回路図である。

【図３】図１に示すクロック受信装置ミラー回路を説明
する電気回路図である。

【符号の説明】

１０クロック受信装置システム１２集積回路チップ１４クロック受信装置回路１５位相同期ループ回路１６クロック受信装置ミラー回路１８第１入力１９第２入力２０クロック受信装置出力２２位相同期クロック出力２５クロック分配装置３０入力段３１バイアス段３２出力段３３バッフア装置３５出力ノード３７インバータ５０ミラー入力段５１ミラー・バイアス段５２ミラー出力段５３バッフア装置５５ミラー出力ノード５７第１ミラー・インバータ５８第２ミラー・インバータ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平11−202971（ＪＰ，Ａ) 特開平11−65698（ＪＰ，Ａ) 特開平10−301663（ＪＰ，Ａ) 特開平７−106958（ＪＰ，Ａ) 特開平６−266464（ＪＰ，Ａ) 特開平４−205326（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/10 H04L 7/00 H03K 19/0175

Claims

(57)【特許請求の範囲】

【請求項１】（ａ）複数の構成要素を有し、第１と第２
のクロック入力とクロック受信装置出力を含む、クロッ
ク受信装置回路と、（ｂ）第１入力、第２入力及びクロック分配装置に接続
された位相同期ループ出力を有し、前記第１入力が前記
クロック受信装置回路の前記クロック受信装置出力に接
続されている位相同期ループ回路と、（ｃ）複数の構成要素を有するクロツク受信装置ミラー
回路とを含み、前記クロック受信装置ミラー回路の前記
構成要素の各々が前記クロック受信装置回路の前記構成
要素のそれぞれ１つに対応し、前記クロツク受信装置ミ
ラー回路がまた前記クロック分配装置から分配されたク
ロック信号を受信するように接続されたミラー回路入力
を有し、さらに、前記位相同期ループ回路の前記第２入
力に接続されたミラー・クロック出力をも有するクロッ
ク受信装置システム。
【請求項２】（ａ）前記クロック受信装置回路と前記ク
ロック受信装置ミラー回路が共に１つの集積回路チップ
上に実装され、前記集積回路チップ上で互いに隣接して
配置されている請求項１に記載のクロツク受信装置シス
テム。
【請求項３】前記クロック受信装置回路が、（ａ）バイアス・ノードでバイアス信号を供給するバイ
アス段と、（ｂ）前記第１及び第２クロック入力に接続された入力
段と、（ｃ）前記バイアス・ノードと前記入力段とに接続され
た出力段とを含む請求項１に記載のクロック受信装置シ
ステム。
【請求項４】前記クロック受信装置ミラー回路が、（ａ）ミラー・バイアス・ノードでミラー・バイアス信
号を供給するミラー・バイアス段と、（ｂ）前記クロック分配装置からの前記分配されたクロ
ック信号を受信するように接続され、また前記ミラー・
バイアス・ノードに接続されているミラー入力段と、（ｃ）前記ミラー・バイアス・ノードと前記ミラー入力
段とに接続されているミラー出力段とを含む請求項３に
記載のクロツク受信装置システム。
【請求項５】さらに、（ａ）前記出力段と前記クロック
受信装置出力との間に接続された受信装置バッフアと、（ｂ）前記ミラー出力段と前記ミラー・クロック出力と
の間に接続されたミラー・バッフアとを含む請求項４に
記載のクロック受信装置システム。
【請求項６】（ａ）前記クロック受信装置回路入力段
が、第１電流源トランジスタで電源電圧に接続され、第
２電流源トランジスタで接地され、第１相補形入力トラ
ンジスタ対と第２相補形入力トランジスタ対を含み、前
記第１入力トランジスタ対はそれらのゲートが前記第１
クロック入力に接続され、それらのドレインが共に前記
バイアス段のバイアス設定トランジスタの両端間に結合
され、前記第２入力トランジスタ対はそれらのゲートが
前記第２クロック入力に接続され、それらのドレインが
共に前記出力段の出力設定トランジスタの両端間に結合
され、前記第１と第２の電流源トランジスタはそれらの
ゲートが前記バイアス・ノードに接続されており、（ｂ）前記クロック受信装置回路バイアス段が、前記バ
イアス設定トランジスタと第１及び第２バイアス源トラ
ンジスタを含み、前記第１及び第２バイアス源トランジ
スタが前記電源電圧と前記接地の間に接続され、前記第
１及び第２バイアス源トランジスタのドレインが共に前
記バイアス設定トランジスタの両端間に接続され、前記
バイアス設定トランジスタと前記第１及び第２バイアス
源トランジスタの各々はそれぞれのゲートが前記バイア
ス・ノードに接続されており、さらに前記バイアス・ノ
ードが前記第１バイアス源トランジスタによって前記電
源電圧に接続され、（ｃ）前記クロック受信装置回路出力段が、前記出力設
定トランジスタと第１及び第２出力源トランジスタを含
み、前記第１及び第２出力源トランジスタが前記電源電
圧と前記接地の間に接続され、前記第１及び第２出力源
トランジスタのドレインが共に前記出力設定トランジス
タの両端間に接続され、前記第１及び第２出力源トラン
ジスタの各々はそれぞれのゲートが前記バイアス・ノー
ドに接続され、前記出力設定トランジスタはそのゲート
が前記第１出力源トランジスタを介して前記電源電圧に
接続された出力ノードに接続されている請求項４に記載
のクロック受信装置システム。
【請求項７】（ａ）前記ミラー入力段が、第１ミラー電
流源トランジスタによって前記電源電圧に接続され、第
２ミラー電流源トランジスタによって前記接地され、第
１相補形ミラー入力トランジスタ対と第２相補形ミラー
入力トランジスタ対を含み、前記第１ミラー入力トラン
ジスタ対の各々は、そのそれぞれのゲートが前記クロッ
ク分配装置からの前記分配されたクロック信号を受信す
るように接続され、それらのドレインが共に前記ミラー
・バイアス段のミラー・バイアス・トランジスタの両端
間に接続され、前記第２ミラー入力トランジスタ対の各
々はそれぞれのゲートが前記ミラー・バイアス・ノード
に接続され、それらのドレインが共に前記ミラー出力段
のミラー出力トランジスタの両端間に接続され、前記第
１及び第２ミラー電流源トランジスタはそれらのゲート
が前記ミラー・バイアス・ノードに接続され、（ｂ）前記ミラー・バイアス段が、前記ミラー・バイア
ス・トランジスタと第１及び第２ミラー・バイアス源ト
ランジスタを含み、前記第１及び第２ミラー・バイアス
源トランジスタが前記電源電圧と前記接地の間に接続さ
れ、前記第１及び第２ミラー・バイアス源トランジスタ
のドレインが共に前記ミラー・バイアス・トランジスタ
の両端間に接続され、前記ミラー・バイアス・トランジ
スタと前記第１及び第２ミラー・バイアス源トランジス
タの各々はそれぞれのゲートが前記ミラー・バイアス・
ノードに接続され、前記ミラー・バイアス・ノードが前
記第１ミラー・バイアス源トランジスタによって前記電
源電圧に接続され、（ｃ）前記ミラー出力段が、前記ミラー出力トランジス
タと第１及び第２ミラー出力源トランジスタを含み、前
記第１及び第２ミラー出力源トランジスタが前記電源電
圧と前記接地の間に接続され、前記第１及び第２ミラー
出力源トランジスタのドレインが共に前記ミラー出力ト
ランジスタの両端間に接続され、前記第１及び第２ミラ
ー出力源トランジスタの各々はそれぞれのゲートが前記
ミラー・バイアス・ノードに接続され、前記ミラー出力
トランジスタはそのゲートがミラー出力ノードに接続さ
れ、前記ミラー出力ノードが前記第１出力源トランジス
タを通して前記電源電圧に接続されている請求項６に記
載のクロック受信装置システム。
【請求項８】相補形システム・クロック信号を受信する
方法であって、（ａ）前記相補形システム・クロック信号をクロック受
信装置回路でシングルエンド形クロック信号に変換する
ステツプと、（ｂ）前記シングルエンド形クロック信号を、前記クロ
ック受信装置回路の構成要素に対応する構成要素を有
し、前記クロック分配装置からのクロック信号を受信し
てクロック受信装置ミラー回路によって生成されるミラ
ー・クロック出力信号と位相を同期させるステップとを
含む相補形システム・クロック信号の受信方法。
【請求項９】前記シングルエンド形クロック信号を前記
ミラー・クロック出力信号と位相同期させる前記ステッ
プが、（ａ）前記シングルエンド形クロック信号を位相同期ル
ープ回路の第１入力に加えるステップと、（ｂ）前記位相同期ループ回路の出力をクロック分配装
置に加えるステツプと、（ｃ）前記クロック分配装置のクロック信号を前記クロ
ック受信装置ミラー回路の入力に加えるステップと、（ｄ）前記クロツク受信装置ミラー回路の出力を前記位
相同期ループ回路の第２入力に加えるステップとを含む
請求項８に記載の方法。
【請求項１０】（ａ）前記クロツク受信装置回路で前記
相補形システム・クロック信号を前記シングルエンド形
クロック信号に変換する前記ステップが、前記ミラー・
クロック出力信号を生成する前記クロック受信装置ミラ
ー回路で使用される前記回路構成要素と同一の回路構成
要素を使用して行われる請求項８に記載の方法。
【請求項１１】（ａ）受信装置入力段が第１電流源トラ
ンジスタで電源電圧に接続され、第２電流源トランジス
タで接地され、第１相補形入力トランジスタ対と第２相
補形入力トランジスタ対を含み、前記第１入力トランジ
スタ対の各々はそれぞれのゲートが第１受信装置回路入
力に接続され、それぞれのドレインが共にバイアス設定
トランジスタの両端間に接続されており、前記第２入力
トランジスタ対の各々はそれぞれのゲートが第２受信装
置回路入力に接続され、それらのドレインが共に出力設
定トランジスタの両端間に接続され、前記第１及び第２
電流源トランジスタがそれらのゲートをバイアス・ノー
ドに接続され、（ｂ）バイアス段が前記バイアス設定トランジスタと第
１及び第２バイアス源トランジスタを含み、前記第１及
び第２バイアス源トランジスタが前記電源電圧と前記接
地の間に接続され、前記第１及び第２バイアス源トラン
ジスタのドレインが共に前記バイアス設定トランジスタ
の両端間に接続され、前記バイアス設定トランジスタと
前記第１及び第２バイアス源トランジスタの各々はそれ
ぞれのゲートが前記バイアス・ノードに接続され、前記
バイアス・ノードが前記第１バイアス源トランジスタに
よって前記電源電圧に接続されており、（ｃ）出力段が前記出力設定トランジスタと第１及び第
２出力源トランジスタを含み、前記第１及び第２出力源
トランジスタが前記電源電圧と前記接地の間に接続さ
れ、前記第１及び第２出力源トランジスタのドレインが
共に前記出力設定トランジスタの両端間に接続され、前
記第１及び第２出力源トランジスタの各々はそのそれぞ
れのゲートが前記バイアス・ノードに接続され、前記出
力設定トランジスタはそのゲートが出力ノードに接続さ
れ、その出力ノードが前記第１出力源トランジスタを介
して前記電源電圧に接続されているクロック受信装置回
路。
【請求項１２】さらに、（ａ）前記出力ノードに接続さ
れ、前記クロック受信装置回路の出力を含むバッフア出
力を有するバッフア装置を含む請求項１１に記載のクロ
ック受信装置回路。
【請求項１３】前記バッフア装置が、（ａ）入力が前記出力ノードに接続された第１インバー
タと、（ｂ）入力が前記第１インバータの出力に接続され、前
記バッフア出力を含む出力を有する第２インバータとを
含む請求項１２に記載のクロック受信装置回路。