JP3348679B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、トランジスタ特性をアナログ的に測定可能
にする半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit capable of measuring transistor characteristics in an analog manner.
【0002】[0002]
【従来の技術】図2,図3は、半導体集積回路の従来例
を示す回路図である。2. Description of the Related Art FIGS. 2 and 3 are circuit diagrams showing a conventional example of a semiconductor integrated circuit.
【0003】まず、図2において、TGa,TGb,T
Gcは、トランスファーゲートを示し、T1=1、また
は、T1がオープン時には、トランスファーゲートTG
a,TGbが開いて、トランスファーゲートTGcが閉
じているため、通常の出力バッファの動作となる。ま
た、T1=0の時は、トランスファーゲートTGa,T
Gbが閉じていて、トランスファーゲートTGcが開い
ているため、出力バッファのレベルをテストモード設定
端子T2で設定して、出力バッファの出力電流を測定で
きる。First, in FIG. 2, TGa, TGb, TGa
Gc indicates a transfer gate, and when T1 = 1 or T1 is open, the transfer gate TG
Since a and TGb are open and the transfer gate TGc is closed, a normal output buffer operation is performed. When T1 = 0, the transfer gates TGa, TGa
Since Gb is closed and the transfer gate TGc is open, the output buffer level can be set at the test mode setting terminal T2 and the output current of the output buffer can be measured.
【0004】次に、図3は、図2のテストモード設定回
路のトランスファーゲートTGa,TGb,TGcの代
わりにクロックドインバータC1a〜C1dを用いて3
stバッファで実現したものである。この例も、通常の
動作時にはテストモード設定端子T1をオープンにし、
クロックドインバータC1a,C1bは閉じ、出力電流
測定の場合には、クロックドインバータC1a,C1b
を閉じ、クロックドインバータC1c,C1dを開いて
いた。FIG. 3 is a circuit diagram of the test mode setting circuit shown in FIG. 2 using clocked inverters C1a to C1d in place of the transfer gates TGa, TGb and TGc.
This is realized by the st buffer. Also in this example, the test mode setting terminal T1 is opened during normal operation,
The clocked inverters C1a and C1b are closed, and when measuring the output current, the clocked inverters C1a and C1b are closed.
Was closed, and the clocked inverters C1c and C1d were opened.
【0005】[0005]
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、出力バッファの電源,グランドを分離し
ていないため、逆側のトランジスタにも電流が流れ、n
チャネル(またはpチャネル)トランジスタのVds−I
ds測定を行うことができないという問題があった。In the above-described conventional semiconductor integrated circuit, since the power supply and the ground of the output buffer are not separated, a current also flows through the transistor on the opposite side, and n
Vds-I of channel (or p-channel) transistor
There was a problem that ds measurement could not be performed.
【0006】そこで、本発明の目的は、上記問題を解決
するために、出力バッファの電源・グランドを分離する
ことにより、トランジスタ特性をアナログ的に測定可能
にした半導体集積回路を提供することにある。It is an object of the present invention to provide a semiconductor integrated circuit in which transistor characteristics can be measured in an analog manner by separating a power supply and a ground of an output buffer in order to solve the above problem. .
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明は、チップ内部の内部論理回路と、内部論理
回路の内部出力端子からの信号を外部出力端子に出力す
る出力バッファとを備える半導体集積回路において、2
個備える内部出力端子のうちの一方の内部出力端子と出
力バッファの入力端との間に接続され、通常の出力モー
ドとテストモードにより切り替えられる第1のスリース
テートバッファと、他方の内部出力端子に接続され、通
常の出力モードとテストモードにより切り替えられる第
2のスリーステートバッファと、出力バッファの入力端
と第2のスリーステートバッファの出力端との間に接続
され、通常の出力モードとテストモードにより切り替え
られる切り換えスイッチとを備え、出力バッファの電源
およびグランドを、チップ内部の内部電源および内部グ
ランドと分離して出力バッファのトランジスタ特性をア
ナログ的に測定可能にしたことを特徴とする。In order to achieve the above object, the present invention provides an internal logic circuit inside a chip and an output buffer for outputting a signal from an internal output terminal of the internal logic circuit to an external output terminal. A semiconductor integrated circuit comprising:
A first three-state buffer connected between one of the internal output terminals provided and the input terminal of the output buffer and switched between a normal output mode and a test mode; A second three-state buffer connected between a normal output mode and a test mode, and connected between an input terminal of the output buffer and an output terminal of the second three-state buffer, the normal output mode and the test mode The power supply and the ground of the output buffer are separated from the internal power supply and the internal ground inside the chip so that the transistor characteristics of the output buffer can be measured in an analog manner.
【0008】また、第1および第2のスリーステートバ
ッファを導通状態にするときは、切り替えスイッチを非
導通状態とし、第1および第2のスリーステートバッフ
ァを非導通状態にするときは、切り替えスイッチを導通
状態とするのが好ましい。When the first and second three-state buffers are turned on, the changeover switch is turned off. When the first and second three-state buffers are turned off, the changeover switch is turned off. Are preferably in a conductive state.
【0009】また、出力バッファは、出力バッファの電
源とグランドとの間に直列に接続された第1のトランジ
スタと、第1のトランジスタと導電型の異なる第2のト
ランジスタとからなるのが好ましい。Preferably, the output buffer comprises a first transistor connected in series between the power supply of the output buffer and the ground, and a second transistor having a different conductivity type from the first transistor.
【0010】また、切り換えスイッチは、第3のトラン
ジスタと、第3のトランジスタと導電型の異なる第4の
トランジスタからなるのが好ましい。Preferably, the changeover switch includes a third transistor and a fourth transistor having a different conductivity type from the third transistor.
【0011】また、第1のトランジスタと第2のトラン
ジスタとの間に配置された第1のパッドと、第2のスリ
ーステートバッファの出力側に接続された第2のパッド
とを備えるのが好ましい。It is preferable that the semiconductor device further includes a first pad disposed between the first transistor and the second transistor, and a second pad connected to an output side of the second three-state buffer. .
【0012】[0012]
【0013】以上説明したように、本発明の半導体集積
回路は、特に、出力バッファにテスト回路を付加し、出
力バッファの電源・グランドを内部電源・グランドと分
離することにより、出力バッファのトランジスタ特性を
アナログ的に測定可能にすることを特徴とする。As described above, in the semiconductor integrated circuit of the present invention, in particular, the test circuit is added to the output buffer, and the power supply / ground of the output buffer is separated from the internal power supply / ground, so that the transistor characteristics of the output buffer are improved. Can be measured in an analog manner.
【0014】[0014]
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について詳細に説明する。Next, an embodiment of the present invention will be described in detail with reference to the drawings.
【0015】図1は、本発明の半導体集積回路の実施の
形態の構成を示す回路図である。この回路は、まず、チ
ップ内部の内部論理回路に接続され、内部出力端を2つ
有し、それぞれ出力モードを切り替える第1および第2
の3stバッファTB1,TB2があり、第1〜第4の
トランジスタTr1,Tr2,Tr3,Tr4を用いて
いる。トランジスタTr1とTr2との間には、パッド
A(第1のパッド)があり、3stバッファTB2側に
はパッドB(第2のパッド)がある。トランジスタTr
1側には専用電源(V),トランジスタTr2側には専
用グランド(G)を備えている。FIG. 1 is a circuit diagram showing a configuration of an embodiment of a semiconductor integrated circuit according to the present invention. This circuit is first connected to an internal logic circuit inside the chip, has two internal output terminals, and switches first and second output modes respectively.
3st buffers TB1 and TB2, and use first to fourth transistors Tr1, Tr2, Tr3 and Tr4. A pad A (first pad) is provided between the transistors Tr1 and Tr2, and a pad B (second pad) is provided on the third buffer TB2 side. Transistor Tr
A dedicated power supply (V) is provided on one side, and a dedicated ground (G) is provided on the transistor Tr2 side.
【0016】まず、TEST=0、すなわちテストを行
わない時には、3stバッファTB1,TB2は出力モ
ードとなり、トランジスタTr3,4はOFFとなり、
トランジスタTr1,2は通常の出力バッファの動作を
する。First, when TEST = 0, that is, when the test is not performed, the third buffers TB1 and TB2 enter the output mode, and the transistors Tr3 and Tr4 are turned off.
The transistors Tr1 and Tr2 operate as a normal output buffer.
【0017】また、TEST=1の時には、nチャネル
トランジスタの特性を測定、つまり、Tr2のVgs
(ゲート・ソース間電圧),Vds(ドレイン・ソース間
電圧)を任意に設定した時のIds(ドレイン・ソース間
電流)を測定したい場合、パッドA,Bに任意の電圧を
印加し、専用電源(V)の電圧をパッドAと同電位にす
れば、pチャネルトランジスタには電流が流れないた
め、パッドAに流れる電流を測定することにより可能で
ある。pチャネルトランジスタの場合も同様に、パッド
A,Bに任意の電圧を印加し、専用グランド(G)の電
圧をパッドAと同電位にすれば、nチャネルトランジス
タには電流が流れないため、パッドAに流れる電流を測
定することにより可能である。When TEST = 1, the characteristics of the n-channel transistor are measured, that is, Vgs of Tr2 is measured.
If you want to measure Ids (current between drain and source) when Vds (voltage between drain and source) and Vds (voltage between drain and source) are set arbitrarily, apply an arbitrary voltage to pads A and B, If the voltage of (V) is set to the same potential as that of the pad A, no current flows through the p-channel transistor. Therefore, it is possible to measure the current flowing through the pad A. Similarly, in the case of the p-channel transistor, if an arbitrary voltage is applied to the pads A and B and the voltage of the dedicated ground (G) is set to the same potential as the pad A, no current flows through the n-channel transistor. This is possible by measuring the current flowing through A.
【0018】以上のように、専用電源(V)または専用
グランド(G)の電圧をパッドAと同電位にすることに
より、トランジスタ特性をアナログ的に測定することが
可能になる。このように、本発明の半導体集積回路で
は、特に、出力バッファの電源・グランドを内部電源,
内部グランドと分離することにより、トランジスタ特性
をアナログ的に測定可能となる。As described above, by setting the voltage of the dedicated power supply (V) or the dedicated ground (G) to the same potential as that of the pad A, it becomes possible to measure the transistor characteristics in an analog manner. As described above, in the semiconductor integrated circuit of the present invention, in particular, the power supply / ground of the output buffer is connected to the internal power supply,
By separating from the internal ground, transistor characteristics can be measured in an analog manner.
【0019】[0019]
【発明の効果】以上説明したように、本発明の半導体集
積回路により、LSIテスタでアナログ的なトランジス
タ特性の測定が可能となるため、組立後のデバイスでも
開封せずにトランジスタ特性の測定が可能となるという
効果を奏する。As described above, since the semiconductor integrated circuit of the present invention enables analog transistor characteristics to be measured by an LSI tester, transistor characteristics can be measured without opening the device after assembly. This has the effect of becoming
【0020】また、全出力バッファに本テスト回路を付
加することにより、トランジスタ特性のチップ内・チッ
プ間のばらつきの測定が可能となるという効果を奏す
る。Further, by adding the present test circuit to all output buffers, there is an effect that it is possible to measure a variation in transistor characteristics within a chip or between chips.
【図1】本発明の実施の形態の構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing a configuration of an embodiment of the present invention.
【図2】従来例を示す回路図である。FIG. 2 is a circuit diagram showing a conventional example.
【図3】従来例を示す回路図である。FIG. 3 is a circuit diagram showing a conventional example.
Tr1 第1のトランジスタ Tr2 第2のトランジスタ Tr3 第3のトランジスタ Tr4 第4のトランジスタ TB1 第1の3stバッファ TB2 第2の3stバッファ V 専用電源 G 専用グランド Tr1 first transistor Tr2 second transistor Tr3 third transistor Tr4 fourth transistor TB1 first 3st buffer TB2 second 3st buffer V dedicated power supply G dedicated ground
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 31/28 - 31/3187 G01R 31/26 H01L 21/66,27/04 H03K 19/00 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) G01R 31/28-31/3187 G01R 31/26 H01L 21 / 66,27 / 04 H03K 19/00
Claims (5)
理回路の内部出力端子からの信号を外部出力端子に出力
する出力バッファとを備える半導体集積回路において、 2個備える前記内部出力端子のうちの一方の内部出力端
子と前記出力バッファの入力端との間に接続され、通常
の出力モードとテストモードにより切り替えられる第1
のスリーステートバッファと、 他方の前記内部出力端子に接続され、通常の出力モード
とテストモードにより切り替えられる第2のスリーステ
ートバッファと、 前記出力バッファの入力端と前記第2のスリーステート
バッファの出力端との間に接続され、通常の出力モード
とテストモードにより切り替えられる切り換えスイッチ
とを備え、 前記出力バッファの電源およびグランドを、チップ内部
の内部電源および内部グランドと分離して前記出力バッ
ファのトランジスタ特性をアナログ的に測定可能にした
ことを特徴とする半導体集積回路。1. A semiconductor integrated circuit comprising: an internal logic circuit inside a chip; and an output buffer for outputting a signal from an internal output terminal of the internal logic circuit to an external output terminal. Connected between one of the internal output terminals and the input terminal of the output buffer, and switched between a normal output mode and a test mode.
A two-state buffer connected to the other internal output terminal and switched between a normal output mode and a test mode; an input terminal of the output buffer and an output of the second three-state buffer A switch connected between the output buffer and a normal output mode and a test mode, wherein a power supply and a ground of the output buffer are separated from an internal power supply and an internal ground inside a chip, and a transistor of the output buffer is provided. A semiconductor integrated circuit characterized in that characteristics can be measured in an analog manner.
ファを導通状態にするときは、前記切り替えスイッチを
非導通状態とし、前記第1および第2のスリーステート
バッファを非導通状態にするときは、前記切り替えスイ
ッチを導通状態とすることを特徴とする請求項1に記載
の半導体集積回路。2. When the first and second three-state buffers are turned on, the changeover switch is turned off. When the first and second three-state buffers are turned off, the changeover switch is turned off. 2. The semiconductor integrated circuit according to claim 1, wherein said changeover switch is turned on.
電源とグランドとの間に直列に接続された第1のトラン
ジスタと、第1のトランジスタと導電型の異なる第2の
トランジスタとからなることを特徴とする請求項1また
は2に記載の半導体集積回路。3. An output buffer comprising: a first transistor connected in series between a power supply and a ground of the output buffer; and a second transistor having a different conductivity type from the first transistor. 3. The semiconductor integrated circuit according to claim 1, wherein:
スタと、第3のトランジスタと導電型の異なる第4のト
ランジスタからなることを特徴とする請求項1〜3のい
ずれかに記載の半導体集積回路。4. The semiconductor integrated circuit according to claim 1, wherein said changeover switch comprises a third transistor and a fourth transistor having a conductivity type different from that of said third transistor. .
ンジスタとの間に配置された第1のパッドと、前記第2
のスリーステートバッファの出力側に接続された第2の
パッドとを備えることを特徴とする請求項1〜4のいず
れかに記載の半導体集積回路。A first pad disposed between the first transistor and the second transistor; and a second pad disposed between the first transistor and the second transistor.
5. The semiconductor integrated circuit according to claim 1, further comprising a second pad connected to an output side of the three-state buffer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09483699A JP3348679B2 (en) | 1999-04-01 | 1999-04-01 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09483699A JP3348679B2 (en) | 1999-04-01 | 1999-04-01 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000292494A JP2000292494A (en) | 2000-10-20 |
| JP3348679B2 true JP3348679B2 (en) | 2002-11-20 |
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ID=14121140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP09483699A Expired - Fee Related JP3348679B2 (en) | 1999-04-01 | 1999-04-01 | Semiconductor integrated circuit |
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|---|---|
| JP (1) | JP3348679B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2968642B2 (en) | 1992-06-11 | 1999-10-25 | 山口日本電気株式会社 | Integrated circuit device |
-
1999
- 1999-04-01 JP JP09483699A patent/JP3348679B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2968642B2 (en) | 1992-06-11 | 1999-10-25 | 山口日本電気株式会社 | Integrated circuit device |
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