JP3355100B2 - 表示パネルの駆動装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絵素に非線形素子
を有する表示パネルの駆動装置に関し、特に、絵素の表
示状態を決定する選択期間を複数の期間に分割して駆動
する表示パネルの駆動装置に関するものである。

【０００２】

【従来の技術】近年、液晶表示装置は、例えば、ＡＶ
（ Audio Visual ）機器、あるいは、ＯＡ( Office Aut
omation ）機器など、様々な分野に用いられている。ロ
ーエンドの製品には、例えば、ＳＴＮ( Super Twisted
Nematic ）など、各絵素毎に、スイッチング素子を持た
ないパッシブタイプの液晶表示装置が搭載されるが、ハ
イエンドの製品には、各絵素毎にスイッチング素子を設
けたアクティブマトリクス駆動方式の液晶表示装置が搭
載されている。当該アクティブマトリクス駆動方式の液
晶表示装置は、色再現性、薄型化、軽量性、および低消
費電力という点において、ＣＲＴ（ Cathode-Ray-Tube
）を凌駕しており、現在、その用途は急速に拡大しつ
つある。

【０００３】上記液晶表示装置では、スイッチング素子
として、例えば、ＴＦＴ（ Thin-Film-Transistor ）で
代表される３端子素子や、ＭＩＭ（ Metal-Insulator-M
etal）で代表される２端子素子が使われている。ところ
が、ＴＦＴを製造する際には、６〜８回以上の薄膜成膜
工程およびフォトリソグラフ工程が必要になり、コスト
高になるという問題を有している。これに対して、スイ
ッチング素子として、ＭＩＭなどの２端子型非線形素子
を用いた液晶表示装置の場合、その製造工程において、
薄膜成膜工程およびフォトリソグラフ工程の数を約半分
に削減できる。これにより、ＴＦＴを用いた液晶表示装
置に比べて製造コスト面で優位性を有し、かつ、パッシ
ブタイプの液晶表示装置に比べて表示品位面で優位性を
有する液晶表示装置を実現できる。したがって、アクテ
ィブマトリクス駆動方式の液晶表示装置の中でも、特
に、２端子型非線形素子を用いた液晶表示装置は、急速
な普及が見込まれている。

【０００４】具体的には、２端子型非線形素子は、印加
電圧の増大に伴って、等価抵抗が小さくなる特性を有し
ている。したがって、図１５に示すように、印加電圧の
増大に伴って、当該２端子型非線形素子を流れる電流
は、急激に増大する。なお、電流−電圧特性は、原点に
対して略対称であるため、負の電圧を印加した場合の説
明は省略する。これにより、選択期間に絵素へ印加され
た電圧は、非選択期間においても保持される。この結
果、２端子型非線形素子を用いたアクティブマトリクス
型の液晶表示装置では、単純マトリクス型の液晶表示装
置と比較して高デューティの駆動が可能となる。

【０００５】さらに、上記アクティブマトリクス型の液
晶表示装置は、単純マトリクス型の液晶表示装置と同様
に、図１６に示す電圧を絵素に印加する電圧平均化法で
駆動できる。電圧平均化法では、絵素を点灯する場合、
図中、実線で示すように、絵素が表示を行う期間（後述
する選択期間）中、当該絵素へ高いレベルの電圧を印加
する。一方、消灯する場合は、破線で示すように、選択
期間中、低いレベルの電圧が印加される。選択期間にお
ける印加電圧の大小によって、絵素の表示状態を制御で
きるので、上記アクティブマトリクス型の液晶表示装置
において、高いコントラストおよび均一な表示が実現さ
れる。

【０００６】なお、液晶素子にＤＣ（直流）成分が蓄積
されると、信頼性が低下する。したがって、これを回避
するために、通常、フレーム毎、あるいは、複数フレー
ムや複数ライン毎に、印加電圧の極性を反転させてい
る。

【０００７】ここで、絵素の駆動回路も含めた従来の液
晶表示装置２０１全体について、図１７に基づき説明す
る。上記従来の液晶表示装置２０１において、表示パネ
ル２０３は、データ電極線Ｘ１〜Ｘｎと、各データ電極
線Ｘ１〜Ｘｎと互いに交差する走査電極線Ｙ１〜Ｙｍと
を備えており、各データ電極線Ｘｉと各走査電極線Ｙｊ
との間には、直列に接続された液晶素子および２端子型
非線形素子を有する絵素２０２…が配されている。

【０００８】一方、図示しない外部回路から、液晶表示
装置２０１の制御部２０６へ与えられる外部インターフ
ェース信号ＩＮには、通常、基準クロックＣＬＫに同期
して、各絵素２０２の表示状態を時分割で伝送するデー
タ信号ＤＡＴＡが含まれている。また、外部インターフ
ェース信号ＩＮは、１走査電極線Ｙｊ分のデータ信号Ｄ
ＡＴＡ毎に与えられる水平方向同期信号ＬＰと、１画面
（フレーム）毎に与えられる垂直方向同期信号ＦＰと、
例えば、１走査毎など、所定の周期で反転する交流化信
号Ｍとを含んでいる。なお、水平方向同期信号ＬＰの１
周期に基準クロックＣＬＫが何回印加されるかは、例え
ば、表示パネル２０３に設けられたデータ電極線Ｘｉの
数などによって変化するため、各液晶表示装置２０１毎
に異なっている。

【０００９】制御部２０６は、当該外部インターフェー
ス信号ＩＮに基づいて、各電極線ＸｉおよびＹｊの駆動
電圧やタイミングなどを示す制御信号を生成し、走査電
極駆動回路２０４およびデータ電極駆動回路２０５へ送
出する。これらの制御信号に基づいて、走査電極駆動回
路２０４は、各走査電極線Ｙｊを順次選択し、所定の電
圧を印加する。また、データ電極駆動回路２０５は、絵
素２０２…の表示データに応じて、各データ電極線Ｘ１
〜Ｘｎへ所定の電圧を印加する。

【００１０】ここで、あるデータ電極線Ｘ１と走査電極
線Ｙ１との交差点に設けられた絵素２０２に印加される
電圧について、図１８の（ａ）ないし（ｅ）に基づいて
簡単に説明する。

【００１１】図１８の（ａ）に示すように、水平方向同
期信号ＬＰは、１走査電極線Ｙｊ分のデータ信号ＤＡＴ
Ａ毎に印加されている。各水平方向同期信号ＬＰ間のう
ち、当該走査電極線Ｙ１に対応する期間が当該絵素２０
２の選択期間となる。

【００１２】非選択期間の間、走査電極駆動回路２０４
は、図１８の（ｂ）に示す交流化信号Ｍに応じて、図１
８の（ｃ）に示すように、電圧Ｖ₁ あるいはＶ₃ を当該
走査電極線Ｙ１へ印加している。一方、データ電極駆動
回路２０５は、図１８の（ｄ）に示すように、現在、選
択されている走査電極線Ｙｊと、当該データ電極線Ｘ１
とに接続された絵素２０２が点灯しているか否かによっ
て、当該データ電極線Ｘ１へ印加する電圧を選択する。
例えば、交流化信号Ｍがハイレベルの場合は、電圧Ｖ₀
あるいはＶ₂ が選択され、ローレベルの場合は、電圧Ｖ
₃ またはＶ₅ が選択される。これにより、非選択期間の
間、走査電極線Ｙ１とデータ電極線Ｘ１との間に設けら
れた絵素２０２に印加される電圧は、図１８の（ｅ）に
示すように、接地レベルＧＮＤから、電圧Ｖｂの幅内で
変化する。

【００１３】一方、選択期間中は、当該走査電極線Ｙ１
には、図１８の（ｃ）に示すように、交流化信号Ｍとは
逆に、電圧Ｖ₅ あるいはＶ₀ が印加される。この結果、
データ信号ＤＡＴＡが点灯を指示している場合、図１８
の（ｅ）に示すように、−Ｖ₀ あるいはＶ₀ の電圧が絵
素２０２に印加され、当該絵素２０２は、点灯する。同
様に、消灯を指示している場合、−Ｖ₂ あるいはＶ₂ の
印加電圧によって、絵素２０２は、非点灯（消灯）す
る。これにより、両駆動回路２０４・２０５は、各絵素
２０２を電圧平均化法にて駆動できる。

【００１４】ところが、上記構成の液晶表示装置２０１
の場合、残像（焼き付き）が発生しやすいという問題点
を有している。具体的には、例えば、液晶表示装置２０
１がノーマリーホワイトモード（液晶表示素子を点灯さ
せると、黒を表示するモード）の場合、表示パネル２０
３の表示パターンを変更して、図１９の（ａ）に示すよ
うに、表示パネル２０３の中央部Ｐ１に白を表示し、周
辺部Ｐ２に黒を表示している状態から、全画面に中間調
（灰色）を表示させようとすると、図１９の（ｂ）に示
すように、白を表示していた中央部Ｐ１と、黒を表示し
ていた周辺部Ｐ２とで表示差が発生する。すなわち、表
示パネル２０３の全画面は、均一にならず、前の表示パ
ターンが残ってしまう。

【００１５】この残像は、絵素２０２の２端子型非線形
素子における電圧依存型の電流−電圧特性のシフトに起
因している。具体的には、図１５に示すように、２端子
型非線形素子は、電圧を印加し続けると、図中、破線で
示すように、電流−電圧特性がシフトする。なお、実線
は、初期の電流−電圧特性を示している。これに伴っ
て、同一の絵素２０２に設けられた液晶素子において、
透過率（Ｔ）−電圧（Ｖ）特性は、図２０に示すよう
に、実線に示す特性から破線に示す特性へとシフトす
る。この結果、例えば、透過率が５０％になる電圧は、
Ｖ５０からＶ５０’へ、ΔＶだけ変化する。なお、ΔＶ
は、Ｖ５０’−Ｖ５０である。このシフト量ΔＶは、図
２１に示すように、電圧の印加時間によって変化する。
さらに、当該シフト量ΔＶは、印加電圧が大きくなるに
従って増加する。なお、図中、実線は、破線よりも大き
い電圧を印加した場合を示している。

【００１６】図１９の（ａ）に示すパターンを表示させ
た状態では、周辺部Ｐ２の絵素２０２には、中央部Ｐ１
に比べて高い電圧が印加されている。したがって、上記
シフト量ΔＶは、周辺部Ｐ２の方が大きくなる。この結
果、全画面を中間調の状態に切り換えると、周辺部Ｐ２
の透過率Ｔは、中央部Ｐ１に比べて高くなり、図１９の
（ｂ）に示すように、残像が発生する。

【００１７】この残像を軽減するために、例えば、特開
平８−２９７４８号公報に開示されているように、１つ
の選択期間を複数の期間に分割し、各分割期間毎に異な
ったレベルの電圧を液晶素子に印加する駆動方法が有効
であることが分かっている。

【００１８】

【発明が解決しようとする課題】しかしながら、上述し
たように、液晶表示装置２０１へ外部から印加される外
部インターフェース信号ＩＮには、１つの選択期間を複
数の分割期間に分割するための信号が含まれていない。
そこで、外部インターフェース信号ＩＮを変更して、各
分割期間を示す信号を液晶表示装置２０１へ印加する
か、あるいは、制御部２０６が新たに各分割期間を示す
タイミングを生成する必要がある。

【００１９】例えば、外部インターフェース信号ＩＮを
変更する場合には、液晶表示装置２０１へ、従来と異な
る信号を与えなければならない。したがって、例えば、
液晶表示装置２０１の表示データを送出する回路など、
外部の回路を変更する必要がある。この結果、選択期間
を分割しない液晶表示装置を、選択期間を分割する液晶
表示装置で置き換える際に、手間や費用がかかるという
問題を有している。

【００２０】一方、従来と同様の外部インターフェース
信号ＩＮに基づいて生成する場合、制御部２０６は、外
部インターフェース信号ＩＮの波形に合わせて、生成す
るタイミングを設定する必要がある。ところが、汎用品
としての液晶表示装置２０１の仕様としては、選択期間
内の基準クロック数が１種類には限定できないため、従
来は、１種類のみに限定した外部インターフェース信号
ＩＮの波形毎に、制御部２０６を用意するなどして、そ
れぞれのタイミングを生成している。

【００２１】ところで、液晶表示装置２０１を使用する
分野は、例えば、携帯型のコンピュータや、ＰＯＳ（ P
oint Of Sale）端末など、様々な分野があり、同一の液
晶表示装置２０１であっても、ユーザーが最終的に製品
化するセット仕様毎に異なる外部インターフェース信号
ＩＮの波形が液晶表示装置２０１に入力される。この場
合、外部インターフェース信号ＩＮの波形は、１選択期
間内の基準クロックＣＬＫの数などが互いに異なり、制
御部２０６が生成するタイミングも、それぞれ異なって
くる。したがって、ユーザーが要求する外部インターフ
ェース信号ＩＮ波形の種類に合わせて、極めて多種類の
制御部２０６を用意しなければならない。この結果、ユ
ーザーの要求仕様が異なる毎に、新たな制御部２０６を
設計する手間がかかると共に、ユーザー間で、制御部２
０６を共用できず、制御部２０６の製造管理や在庫管理
の点で大きな問題を抱えている。

【００２２】本発明は、上記の問題点を鑑みてなされた
ものであり、その目的は、従来と同様の外部インターフ
ェースを持ちながら、選択期間内の基準クロック信号の
数が互いに異なる表示パネルであっても、選択期間を所
望の数に分割可能な表示パネルの駆動回路を実現するこ
とにある。

【００２３】

【課題を解決するための手段】請求項１の発明に係る表
示パネルの駆動装置は、上記課題を解決するために、非
線形素子を有する絵素の表示状態を設定するための選択
期間を複数の期間に分割し、各分割期間毎に、互いに異
なる電圧を絵素へ印加する表示パネルの駆動装置におい
て、以下の手段を講じたことを特徴としている。

【００２４】すなわち、上記選択期間に同期し、かつ選
択期間よりも周期が短い基準クロックと、選択期間を示
す信号とに基づいて、以降の選択期間を分割するための
パラメータを算出するパラメータ算出手段と、上記パラ
メータを記憶する記憶手段と、上記パラメータに基づい
て、上記選択期間を示す信号および基準クロックから、
以降の選択期間を各分割期間へ分割するタイミング信号
を生成するタイミング生成手段とを備えている。

【００２５】さらに、上記パラメータ算出手段は、上記
分割期間の上記分割比に基づいた定数分だけ、上記基準
クロックを繰り返し数える第１カウンタと、当該第１カ
ウンタの繰り返し周期の数を数える第２カウンタとを有
し、上記記憶手段には、上記パラメータとして、上記第
２カウンタのカウント終了時における上記第１カウンタ
の第１カウント値を記憶する記憶領域と、選択期間内に
おける上記第２カウンタの第２カウント値を記憶する記
憶領域とが設けられていると共に、上記タイミング生成
手段は、上記第２カウント値に応じて、上記基準クロッ
クを繰り返し数える等分用カウンタと、各選択期間毎
に、上記第１カウント値に応じて、基準クロックを数え
る同期用カウンタと、当該等分用カウンタの繰り返しの
周期に応じて、上記タイミング信号を生成すると共に、
上記同期用カウンタが第１カウント値に応じて基準クロ
ックを数える期間だけ、タイミング信号を出力する時点
を調整する出力部とを備えている。

【００２６】上記構成において、タイミング生成手段が
タイミング信号を生成する前に、パラメータ算出手段
は、基準クロックに基づいて、当該表示パネル毎のパラ
メータを算出し、タイミング生成手段は、当該パラメー
タに基づいてタイミング信号を生成する。これにより、
１選択期間内の基準クロック数に関わらず、駆動装置
は、各選択期間を所望の分割比にて分割できる。したが
って、１選択期間内の基準クロック数が異なる外部イン
ターフェース信号を用いる、異なるユーザー間で駆動装
置を共用できる。

【００２７】また、基準クロックとして、例えば、表示
パネルの映像信号に同期した信号など、外部から表示パ
ネルへ与えられる信号を利用できる。したがって、例え
ば、映像信号を与える回路など、外部回路と駆動装置と
のインターフェースを、従来と同様に設定した場合であ
っても、選択期間を分割するための信号を新たに生成す
る必要がなくなる。この結果、上記外部回路とのインタ
ーフェースを従来と同様に保つことができ、選択期間を
分割しない駆動装置や分割比の異なる駆動装置間で、外
部回路を共用できる。加えて、ＰＬＬ（ Phase Locked
Loop）回路など、当該信号を生成する回路が不要とな
り、表示パネルの駆動装置の構成を簡単に することがで
きる。

【００２８】さらに、上記第１カウンタは、例えば、分
割比が整数で表現されている場合には、当該分割比の和
など、上記分割比に基づいた定数分だけ、基準クロック
を繰り返しカウントし、第２カウンタは、第１カウンタ
の繰り返し周期の数を数える。さらに、記憶手段は、選
択期間内における第２カウンタのカウント値を第２カウ
ント値として記憶する。これにより、記憶手段の所定の
記憶領域には、選択期間を上記定数に等分する際、等分
された期間毎の基準クロック数に応じた値が格納され
る。以下では、等分された期間を等分期間と称し、上記
定数を等分定数と称する。

【００２９】一方、タイミング生成手段において、等分
用カウンタは、例えば、上記第２カウント値までなど、
第２カウント値に基づいた数だけ、基準クロックを数え
る。これにより、等分用カウンタの繰り返しの周期は、
等分期間になる。さらに、出力部は、等分期間を組み合
わせて、タイミング信号を出力する。

【００３０】例えば、分割比が２：１：１の場合は、等
分定数は４となり、等分用カウンタが選択期間を４つの
等分期間に分割する。さらに、出力部が１番目と３番目
と４番目の等分期間の開始時点でタイミング信号を出力
する。これにより、所望の分割比を持ったタイミング信
号が得られる。

【００３１】これにより、１選択期間内の基準クロック
数に関わらず、駆動装置は、各選択期間を所望の分割比
にて分割できる。それゆえ、従来と同様の外部インター
フェースのまま、１選択期間内の基準クロック数が異な
るユーザー間で表示パネルの駆動装置を共用できる。

【００３２】ところで、選択期間を所望の分割比で分割
する際、選択期間内の基準クロック数を整数で分割でき
ない場合、第２カウント値は、等分期間内の基準クロッ
ク数を示す整数であるため、等分用カウンタの繰り返し
の周期の等分定数倍の期間と選択期間とが一致しなくな
る。

【００３３】ところが、上記構成では、選択期間毎に、
同期用カウンタが第１カウント値に応じて基準クロック
を数える。この期間は、上記誤差の期間と一致している
ので、当該期間だけ、タイミング信号を出力する時点を
調整することによって、上記誤差の発生を防止できる。
この結果、選択期間内の基準クロック数を整数で分割で
きない場合であっても、選択期間とタイミング信号との
同期を確実に取ることができる。

【００３４】また、請求項２の発明に係る表示パネルの
駆動装置は、上記課題を解決するために、外部インター
フェース信号に基づいて、各選択期間を複数の分割期間
に分割し、各分割期間を示すタイミング信号を生成する
タイミング生成回路が設けられた制御部を有し、上記タ
イミング生成回路は、水平方向同期信号と基準クロック
とに基づいて、上記各分割期間の分割比に基づいた定数
で上記選択期間を等分した時の誤差を示す第１カウント
値、および、等分された期間における基準クロックの数
を示す第２カウント値からなる初期パラメータを算出す
る初期パラメータ算出部と、上記両カウント値を保持す
るメモリと、上記メモリに保持された第２カウント値に
基づいて、等分された期間毎にパルス信号を発生する等
分期間生成部と、当該パルス信号に基づいて、各分割期
間を示すタイミング信号を生成するタイミング信号生成
部と、上記メモリに保持された第１カウント値に基づい
て、上記タイミング信号の発生を遅延または早めて、上
記選択期間と上記タイミング信号との同期を取る同期部
とを備えていることを特徴としている。

【００３５】ところで、当該タイミング生成回路を有す
る制御部が、例えば、絵素数の異なる他の表示パネルな
どに接続された場合、選択期間内における基準クロック
の数は変化する。ところが、初期パラメータ算出部は、
選択期間の開始時点から第１および第２カウント値を算
出し始め、メモリは、選択期間の終了時に、第１および
第２カウント値を記憶する。さらに、等分期間生成部
は、当該第２カウント値に基づいて、出力信号の繰り返
しの周期を設定するので、タイミング生成回路は 、何ら
支障なく、所定の分割比にて選択期間を分割できる。ま
た、同期部は、上記メモリに保持された第１カウント値
に基づいて、上記選択期間と上記タイミング信号との同
期を取る。この結果、例えば、絵素の数が異なる表示パ
ネル間など、１選択期間内の基準クロック数が異なる外
部インターフェース信号を用いる、異なるユーザー間で
タイミング生成回路を共用できる。

【００３６】

【発明の実施の形態】本発明の一実施形態について図１
ないし図１４に基づいて説明すると以下の通りである。
すなわち、図２に示すように、本実施形態に係る液晶表
示装置１は、データ電極線Ｘ１〜Ｘｎと、各データ電極
線Ｘ１〜Ｘｎと互いに交差して配される走査電極線Ｙ１
〜Ｙｍと、両電極線Ｘ１〜ＸｎおよびＹ１〜Ｙｍで区切
られた各領域内に設けられた絵素２…とを有する表示パ
ネル（液晶表示素子）３を備えている。図３に示すよう
に、各絵素２には、例えば、ＭＩＭ（ Metal-Insulator
-Metal）などの２端子型非線形素子２ａと、液晶素子２
ｂとが設けられている。両素子２ａ・２ｂは、互いに直
列に接続されていると共に、２端子型非線形素子２ａの
残余の電極は、対応する走査電極線Ｙｊに接続され、液
晶素子２ｂの残余の電極は、対応するデータ電極線Ｘｉ
に接続されている。

【００３７】また、液晶表示装置１には、表示パネル３
の各走査電極線Ｙ１〜Ｙｍを線順次で駆動する走査電極
駆動回路４と、各データ電極線Ｘ１〜Ｘｎに線順次で駆
動電圧を印加するデータ電極駆動回路５と、図示しない
外部回路から与えられる外部インターフェース信号ＩＮ
に基づいて、両駆動回路４・５を制御する制御部６とが
設けられている。なお、上記各回路４・５・６が特許請
求の範囲に記載の駆動装置に対応する。

【００３８】上記外部インターフェース信号ＩＮは、図
４に示すように、従来の液晶表示装置と同一の信号であ
る。具体的には、各絵素２の表示状態を示すデータ信号
ＤＡＴＡは、同一の走査電極線Ｙｊに接続された絵素２
…のデータ毎にまとめられ、基準クロックＣＬＫに同期
して、所定の順番かつ時分割で送出されている。１走査
電極線Ｙｊ分の伝送が終了すると、次の走査電極線Ｙｋ
が選択され、当該走査電極線Ｙｋのデータが送出され
る。各走査電極線Ｙｊのデータを所定の順番で送出する
ことによって、上記外部回路は、液晶表示装置１へ、表
示パネル３全体の表示状態を指定できる。

【００３９】また、１画面分のデータ信号ＤＡＴＡを送
出する度に、垂直方向同期信号ＦＰが印加され、１走査
電極線Ｙｊ分のデータ信号ＤＡＴＡが送出される度に、
水平方向同期信号ＬＰを印加する。これにより、各デー
タ信号ＤＡＴＡと、各絵素２とが１対１に対応付けられ
る。また、水平方向同期信号ＬＰが印加されている期間
の前後など、データ信号ＤＡＴＡが不安定な期間を除い
て、データイネーブル信号ＥＮＡＢが印加される。した
がって、液晶表示装置１は、データ信号ＤＡＴＡを確実
に取得できる。なお、上記各信号ＦＰ、ＬＰ、ＥＮＡ
Ｂ、およびＤＡＴＡは、基準クロックＣＬＫに同期して
変化する信号である。

【００４０】上記走査電極駆動回路４には、例えば、コ
ントローラ部、シフトレジスタ、アナログスイッチなど
から構成され、各走査電極線Ｙ１〜Ｙｍを駆動する走査
電極信号用のドライバＩＣ（ Integrated circuit ）４
ａと、当該ドライバＩＣ４ａへ駆動電圧を与える電圧切
り替え回路４ｂとが設けられている。当該電圧切り替え
回路４ｂは、制御部６の指示に従って、図示しない電源
回路から印加される複数レベルの電圧のうち、１つを選
択して、上記ドライバＩＣ４ａへ与える。これにより、
走査電極駆動回路４は、選択期間の間、選択されている
走査電極線Ｙｊへ、制御部６の指示に応じた駆動電圧を
印加できる。

【００４１】一方、データ電極駆動回路５は、各データ
電極線Ｘ１〜Ｘｎを駆動するデータ電極信号用のドライ
バＩＣ５ａと、上記電圧切り替え回路４ｂと同様に、当
該ドライバＩＣ５ａへ駆動電圧を与える電圧切り替え回
路５ｂとを備えている。上記ドライバＩＣ５ａは、例え
ば、コントローラ部、シフトレジスタ、ラッチ部、アナ
ログスイッチなどから構成されており、１走査電極線Ｙ
ｊ分のデータ信号ＤＡＴＡを保持できる。さらに、当該
走査電極線Ｙｊに対応する選択期間中、保持したデータ
信号ＤＡＴＡに基づいて、各データ電極線Ｘ１〜Ｘｎへ
駆動電圧を印加できる。

【００４２】また、制御部６は、上記外部インターフェ
ース信号ＩＮに基づいて、各選択期間を所望の分割比で
分割し、２つや３つなど複数の分割期間Ｔ１…を示す信
号を生成するタイミング生成回路１０を備えている。な
お、当該タイミング生成回路１０の構成、および動作に
ついては、後で詳細に説明する。

【００４３】各選択期間中、選択された走査電極線Ｙｊ
に接続された絵素２…には、データ電極線Ｘｉの駆動電
圧と、走査電極線Ｙｊの駆動電圧との差の電圧が印加さ
れる。当該絵素２において、図３に示す２端子型非線形
素子２ａは、印加電圧の増大に伴って等価抵抗が小さく
なるので、印加電圧の増大に従って、当該２端子型非線
形素子２ａを流れる電流が急激に増大し、印加電圧の減
少に伴って電流が減少する。この結果、選択期間に絵素
２へ印加された電圧は、非選択期間の間も保持される。
各絵素２では、液晶素子２ｂの透過率が両端電圧に応じ
て決まるので、選択期間の間、絵素２の透過率は、一定
に保たれる。

【００４４】また、両駆動回路４・５の電圧切り替え回
路４ｂ・５ｂは、タイミング生成回路１０の指示に従っ
て、各分割期間Ｔ１…毎に異なる電圧を各ドライバＩＣ
４ａ・５ａへ与える。各分割期間Ｔ１…の数および分割
比、並びに、各分割期間Ｔ１…毎に与えられる駆動電圧
のレベルは、上記２端子型非線形素子２ａにおいて、電
圧を印加し続けた場合に発生する電流−電圧特性のシフ
トを打ち消す値に設定されている。本実施形態では、例
えば、分割比を２：１：１に設定し、分割された３つの
期間を、それぞれＴ１・Ｔ２・Ｔ３と称する。これによ
り、当該シフトに起因する残像を打ち消して、高品位の
表示が得られる。

【００４５】各走査電極線Ｙｊ毎に、同様の動作を繰り
返すことによって、表示パネル３において、マトリクス
状に設けられた絵素２…全ての表示状態は決定される。
また、両駆動回路４・５は、フレーム毎、あるいは、複
数フレームや複数ライン毎に、駆動電圧の極性を判定さ
せている。この交流化によって、ＤＣ（直流）成分の蓄
積に起因する、液晶素子２ｂの信頼性の低下を防止でき
る。

【００４６】本実施形態に係るタイミング生成回路１０
は、選択期間に印加される基準クロックＣＬＫの数に関
わらず、所望の分割比にて、選択期間を分割できるよう
に構成されている。以下では、当該タイミング生成回路
１０の構成および動作について、詳細に説明する。

【００４７】本実施形態に係るタイミング生成回路１０
は、基準クロックＣＬＫに基づいて、分割比から求めら
れる所定の数に等分し、等分された期間に基づいて、各
分割期間を示すタイミングを生成する。なお、以下で
は、上記所定の数を等分定数と称し、等分された期間を
等分期間と称する。上記等分定数は、分割比を整数の表
記した場合、分割比の和によって算出でき、分割比が
１：１ならば２に設定される。また、分割比が２：１な
らば３、１：１：１の場合は、３に設定される。本実施
形態の場合は、上述したように、分割比が２：１：１に
設定されているので、各選択期間は、等分定数は、４で
あり、４つの等分期間に分割される。

【００４８】具体的には、図１に示すように、上記タイ
ミング生成回路１０は、水平方向同期信号ＬＰと基準ク
ロックＣＬＫとに基づいて、等分時の誤差を示すカウン
ト値Ｃ１、および、等分期間における基準クロックＣＬ
Ｋの数を示すカウント値Ｃ２からなる初期パラメータを
算出する初期パラメータ算出部（パラメータ算出手段）
１１と、両カウント値Ｃ１・Ｃ２を、カウント値Ｍ１・
Ｍ２として保持するメモリ（記憶手段）１２と、カウン
ト値Ｍ１に基づいて、等分時の誤差を調整する同期部１
３と、上記カウント値Ｍ２に基づいて、等分期間毎にパ
ルス信号ＳＩＧ４を発生する等分期間生成部１４と、当
該パルス信号ＳＩＧ４に基づいて、各分割期間Ｔ１・Ｔ
２・Ｔ３を示すタイミング信号Ｐ１・Ｐ２・Ｐ３を生成
するタイミング信号生成部１５とを備えている。これに
より、タイミング生成回路１０は、選択期間に印加され
る基準クロックＣＬＫの数に関わらず、所望の分割比に
て選択期間を分割できる。なお、上記同期部１３、等分
期間生成部１４およびタイミング信号生成部１５が、特
許請求の範囲に記載のタイミング生成手段に対応し、タ
イミング信号生成部１５は、さらに、出力部に対応して
いる。

【００４９】上記初期パラメータ算出部１１は、水平方
向同期信号ＬＰを交互に振り分けて、選択期間の開始お
よび終了を示す信号ＤＬＰ１およびＤＬＰ２を生成する
分別器２１と、開始信号ＤＬＰ１のタイミング毎に初期
化され、基準クロックＣＬＫの数を等分定数まで、繰り
返して数える第１カウンタ２２と、水平方向同期信号Ｌ
Ｐ毎に初期化され、第１カウンタ２２がオーバーフロー
してキャリー信号ＳＩＧ１を出力する度に、１つずつカ
ウントアップする第２カウンタ２３とを備えている。こ
れにより、終了信号ＤＬＰ２の時点において、第１カウ
ンタ２２のカウント値Ｃ１は、開始信号ＤＬＰ１から終
了信号ＤＬＰ２までの期間内、すなわち、選択期間内の
全基準クロックＣＬＫ数を等分定数で割ったときの余り
に相当する。同様に、第２カウンタ２３のカウント値Ｃ
２は、商に相当する。

【００５０】上記分別器２１は、例えば、図５に示すよ
うに、Ｄ型フリップフロップ回路（以下では、Ｄ−ＦＦ
回路と称する）４１を備えている。当該Ｄ−ＦＦ回路４
１のクロック端子ＣＫには、インバータ４２を介し、水
平方向同期信号ＬＰを反転した信号が印加されており、
入力端子Ｄには、インバータ４３を介し、Ｄ−ＦＦ回路
４１の出力Ｑが反転されて印加される。なお、Ｄ−ＦＦ
回路４１において、負論理のプリセット端子ＰＲＮおよ
びクリア端子ＣＲには、プリセットおよびクリアが行わ
れないように、電源電圧Ｖｃｃが印加されている（いず
れも図示せず）。また、Ｄ−ＦＦ回路４１の出力Ｑと、
インバータ４４によって生成された当該出力Ｑの反転信
号とは、それぞれ、ＡＮＤ回路４５ａ・４５ｂによっ
て、水平方向同期信号ＬＰとの論理積が演算され、開始
および終了信号ＤＬＰ１・ＤＬＰとして出力される。こ
れにより、分別器２１は、水平方向同期信号ＬＰを交互
に振り分けて、開始および終了信号ＤＬＰ１・ＤＬＰ２
を生成できる。

【００５１】また、上記第１カウンタ２２は、等分定数
まで、基準クロックＣＬＫを繰り返し数える４進カウン
タであり、例えば、図６に示すように、カウント値Ｃ１
の下位および上位ビットを出力する端子Ｑａ・Ｑｂと、
第１カウンタ２２がオーバーフローしたことを示すキャ
リー信号ＳＩＧ１を出力する端子Ｑｃとを備えている。
また、第１カウンタ２２には、各端子Ｑａ〜Ｑｃに出力
Ｑが接続された３つのＤ−ＦＦ回路５１ａ〜５１ｃが設
けられている。各Ｄ−ＦＦ回路５１ａ〜５１ｃのクロッ
ク端子ＣＫには、基準クロックＣＬＫを反転するインバ
ータ５２が接続されている。さらに、Ｄ−ＦＦ回路５１
ａの入力端子Ｄには、ＯＲ回路５３を介して、図１に示
す分別器２１から開始信号ＤＬＰ１が印加されている。
当該ＯＲ回路５３の他方の入力には、ＡＮＤ回路５４ａ
を介し、上記開始信号ＤＬＰ１を反転するインバータ５
５に接続されている。上記ＡＮＤ回路５４ａの他方入力
は、インバータ５６を介して、Ｄ−ＦＦ回路５１ａの出
力Ｑが接続される。また、Ｄ−ＦＦ回路５１ｂの入力Ｄ
には、ＡＮＤ回路５４ｂを介して、上記インバータ５５
が接続されている。当該ＡＮＤ回路５４ｂの他方の入力
は、Ｄ−ＦＦ回路５１ａおよび５１ｂの出力を排他的論
理和するＸＯＲ回路５７に接続される。さらに、Ｄ−Ｆ
Ｆ回路５１ｃの入力Ｄには、負論理入力かつ正論理出力
で、上記両Ｄ−ＦＦ回路５１ａ・５１ｂの入力Ｄを論理
積するＢＡＮＤ回路５８が接続されている。

【００５２】開始信号ＤＬＰ１が”Ｈ”レベルの場合、
ＯＲ回路５３の出力は、”Ｈ”レベルとなり、ＡＮＤ回
路５４ａ・５４ｂの出力は、”Ｌ”レベルとなる。した
がって、下位のＤ−ＦＦ回路５１ａには、”Ｈ”レベ
ル、上位のＤ−ＦＦ回路５１ｂには、”Ｌ”レベルが入
力される。したがって、基準クロックＣＬＫの立ち下が
りにて、両Ｄ−ＦＦ回路５１ａ・５１ｂの出力は、それ
ぞれ、”Ｈ”レベル、”Ｌ”レベルとなり、第１カウン
タ２２のカウント値Ｃ１は、”１”となる。なお、本実
施形態に係る第１カウンタ２２は、４進カウンタである
ため、初期化時において、Ｑａが”Ｈ”レベル、Ｑｂ
が”Ｌ”レベルに設定されるが、何進のカウンタであっ
ても、初期化時において、カウント値Ｃ１の最下位ビッ
トに対応する出力端子を”Ｈ”レベル、残余のビットに
対応する端子を”Ｌ”に設定すれば、カウント値Ｃ１
を”１”に初期化できるので、本実施形態と同様の効果
が得られる。

【００５３】これに対して、開始信号ＤＬＰ１が”Ｌ”
レベルの場合、両Ｄ−ＦＦ回路５１ａ・５１ｂの入力
は、それぞれ、インバータ５５あるいはＸＯＲ回路５７
の出力と等しくなる。したがって、第１カウンタ２２
は、基準クロックＣＬＫの立ち下がりにて、カウント値
Ｃ１を１ずつカウントアップする。また、Ｄ−ＦＦ回路
５１ｃの入力Ｄは、上記両Ｄ−ＦＦ回路５１ａ・５１ｂ
の入力Ｄが”Ｌ”レベルの場合のみ、”Ｈ”レベルにな
る。これにより、Ｄ−ＦＦ回路５１ｃは、カウント値Ｃ
１が”０”の場合のときのみ、”Ｈ”レベルのキャリー
信号ＳＩＧ１を端子Ｑｃより出力する。

【００５４】一方、図１に示す第２カウンタ２３は、８
ビットの２進カウンタである。ここで、第２カウンタ２
３のビット幅は、１選択期間中に、オーバーフローしな
い値に設定される。例えば、上記第１カウンタ２２が４
進カウンタで、１選択期間内に印加される基準クロック
ＣＬＫの最大値が９０１の場合、９０１／４＝２２５、
余り１となるので、第２カウンタ２３は、少なくとも、
２２５までの数値を数える必要がある。したがって、第
２カウンタ２３に要求されるビット幅は、８ビット以上
となる。この場合、第２カウンタ２３は、２５５まで数
えることができるので、１選択期間中に、１０２３個
（２５５×４＋３個）の基準クロックＣＬＫが印加され
た場合でも、第２カウンタ２３は、オーバーフローしな
い。

【００５５】上記第２カウンタ２３は、例えば、図７に
示すように、最下位ビットから順番に、カウント値Ｃ２
の各ビットに対応するＤ−ＦＦ回路６１ａ〜６１ｈを備
えている。各Ｄ−ＦＦ回路６１ａ〜６１ｈのクロック端
子ＣＫには、図１に示す第１カウンタ２２よりキャリー
信号ＳＩＧ１が入力され、負論理のプリセット端子ＰＲ
Ｎは、水平方向同期信号ＬＰを反転するインバータ６２
に接続されている。なお、以降では、Ｄ−ＦＦ回路６１
ａ〜６１ｈを総称する場合のように、各部材を区別しな
い場合には、例えば、Ｄ−ＦＦ回路６１のように、英小
文字を省略して参照する。また、各Ｄ−ＦＦ回路６１の
負論理のクリア端子ＣＲ（図示せず）には、電源電圧Ｖ
ｃｃが印加されている。

【００５６】最下位のＤ−ＦＦ回路６１ａの入力Ｄに
は、インバータ６３が接続されており、当該Ｄ−ＦＦ回
路６１ａの出力Ｑを反転した信号が印加される。また、
次段のＤ−ＦＦ回路６１ｂの入力Ｄは、前段のＤ−ＦＦ
回路６１ａの出力Ｑと自らの出力Ｑとを排他的論理和す
るＸＯＲ回路６４ｂに接続されている。さらに、３段目
では、ＡＮＤ回路６５ｃが、上記両Ｄ−ＦＦ回路６１ａ
・６１ｂの出力Ｑ・Ｑの論理積を出力し、ＸＯＲ回路６
４ｃは、当該ＡＮＤ回路回路６５ｃの出力と、Ｄ−ＦＦ
回路６１ｃの出力Ｑとの排他的論理和をＤ−ＦＦ回路６
１ｃの入力Ｄへ印加する。４段目以降では、ＡＮＤ回路
６５によって、前段のＡＮＤ回路６４の出力と前段のＤ
−ＦＦ回路６１の出力Ｑとが論理積される。加えて、当
該段のＤ−ＦＦ回路６１の入力Ｄには、ＸＯＲ回路６４
によって、上記ＡＮＤ回路６５の出力と当該段のＤ−Ｆ
Ｆ回路６１の出力Ｑとの排他的論理和が印加される。

【００５７】これにより、第２カウンタ２３は、水平方
向同期信号ＬＰが”Ｈ”の間、第１カウンタ２２のキャ
リー信号ＳＩＧ１に関わらず、カウント値Ｃ２として”
ＦＦｈ”を出力し、”Ｌ”レベルの間、キャリー信号Ｓ
ＩＧ１の立ち上がりにて、カウント値をカウントアップ
する。なお、以降では、カウント値を表記する際、最後
に付加されている記号”ｈ”は、当該カウント値が１６
進数で表記されていることを示している。

【００５８】一方、メモリ１２は、図１に示すように、
分別器２１が生成した信号ＤＬＰ２のタイミングで、１
０ビット幅のデータを記憶するラッチタイプのメモリで
ある。メモリ１２において、合計２ビットの入力端子Ｄ
０・Ｄ１は、第１カウンタ２２の出力端子Ｑａ・Ｑｂに
接続されており、残余の入力端子Ｄ２〜Ｄ９は、第２カ
ウンタ２３の出力端子Ｑａ〜Ｑｈに接続されている。当
該メモリ１２は、例えば、図８に示すように、各ビット
に対応して、Ｄ−ＦＦ回路（記憶領域）７１…が設けら
れている。各Ｄ−ＦＦ回路７１の入力Ｄは、上記入力端
子Ｄ０〜Ｄ９のうち、対応する端子に接続されており、
出力Ｑは、対応する出力端子Ｑ０〜Ｑ９に接続されてい
る。また、各Ｄ−ＦＦ回路７１のクロック端子ＣＫに
は、図１に示す分別器２１から、２選択期間毎に信号Ｄ
ＬＰ２が入力される。これにより、信号ＤＬＰ２が次に
印加されるまでの間、両カウンタ２２・２３のカウント
値を保持し、出力端子Ｑ０〜Ｑ９から出力できる。

【００５９】また、図１に示すように、同期部１３は、
水平方向同期信号ＬＰの立ち上がりにて、メモリ１２か
ら第１カウンタ２２のカウント値を読み込み、クロック
端子ＣＫの立ち上がりにて、カウント値が”０”になる
までカウントダウンする第３カウンタ（同期用カウン
タ）２４と、第３カウンタ２４のクロック端子ＣＫへ基
準クロックＣＬＫを反転して印加するインバータ２５
と、上記第３カウンタ２４が出力するカウント値Ｑａお
よびＱｂを論理和するＯＲ回路２６と、基準クロックＣ
ＬＫの立ち上がりにて、ＯＲ回路２６の出力をＤラッチ
するＤ−ＦＦ回路２７とを備えている。

【００６０】上記第３カウンタ２４は、２ビットのダウ
ンカウンタであり、例えば、図９に示すように、カウン
ト値の下位ビットＱａを出力するＤ−ＦＦ回路８１ａ
と、上位ビットＱｂを出力するＤ−ＦＦ回路８１ｂとを
備えている。両Ｄ−ＦＦ回路８１ａ・８１ｂのクロック
端子ＣＫ・ＣＫには、上記インバータ２５を介して、基
準クロックＣＬＫが印加される。また、第３カウンタ２
４は、上記Ｄ−ＦＦ回路８１ａに対応して、水平方向同
期信号ＬＰを反転するインバータ８２が入力の１つに接
続された３入力のＡＮＤ回路８３ａと、水平方向同期信
号ＬＰが入力の１つに、そのまま印加される２入力のＡ
ＮＤ回路８４ａと、両ＡＮＤ回路８３ａ・８４ａの出力
の論理和をＤ−ＦＦ回路８１ａへ印加するＯＲ回路８５
ａとを備えている。ＡＮＤ回路８３ａの残余の入力に
は、Ｄ−ＦＦ回路８１ａの出力Ｑを反転するインバータ
８６と、Ｄ−ＦＦ回路８１ｂの出力Ｑとが接続されてい
る。また、ＡＮＤ回路８４ａの他方の入力は、入力端子
Ａに接続される。

【００６１】同様にして、第３カウンタ２４には、Ｄ−
ＦＦ回路８１ｂに対応するＡＮＤ回路８３ｂ・８４ｂお
よびＯＲ回路８５ｂが設けられている。ただし、Ｄ−Ｆ
Ｆ回路８１ａの場合と異なり、ＡＮＤ回路８３ｂの入力
には、両Ｄ−ＦＦ回路８１ａ・８１ｂの出力Ｑ・Ｑが、
そのまま印加され、ＡＮＤ回路８４ｂの入力には、入力
端子Ｂが接続されている。両ＡＮＤ回路８３ｂ・８４ｂ
の他の入力は、上記両ＡＮＤ回路８３ａ・８４ａと同様
に、水平方向同期信号ＬＰなどが接続されている。

【００６２】水平方向同期信号ＬＰが”Ｈ”レベルの場
合、３入力のＡＮＤ回路８３ａ・８３ｂの出力は、常
に”Ｌ”レベルになる。一方、２入力のＡＮＤ回路８４
ａ・８４ｂの出力は、入力端子Ａ・Ｂのレベルになる。
したがって、第３カウンタ２４は、基準クロックＣＬＫ
の立ち下がりにおいて、図１に示すメモリ１２が上記両
入力Ａ・Ｂに印加しているカウント値を読み込む。

【００６３】これに対して、水平方向同期信号ＬＰが”
Ｌ”レベルの場合、２入力のＡＮＤ回路８４ａ・８４ｂ
の出力は、常に”Ｌ”レベルとなる。したがって、第３
カウンタ２４は、基準クロックＣＬＫの立ち下がりに
て、現在のカウント値を１つずつカウントダウンする。
さらに、カウント値が”０”になると、３入力のＡＮＤ
回路８３ａ・８３ｂの出力は、常に”Ｌ”レベルとなる
ので、第３カウンタ２４は、基準クロックＣＬＫの立ち
下がりにて、カウント値”０”を再び出力する。

【００６４】さらに、図１に示すように、ＯＲ回路２７
は、第３カウンタ２４のカウント値が”０”ではない
間、”Ｈ”レベルの信号を出力し、Ｄ−ＦＦ回路２７
は、基準クロックＣＬＫの立ち上がり時点で、当該信号
をＤラッチする。これにより、遅延回路１３は、第１カ
ウンタ２２のカウント値の分、基準クロックＣＬＫを数
えている間、”Ｈ”レベルとなる信号ＳＩＧ２を出力で
きる。

【００６５】一方、等分期間生成部１４は、ＮＯＲ回路
２８が出力する読み込み信号ＳＩＧ３に基づいて、メモ
リ１２からカウント値Ｍ２を読み込むと共に、基準クロ
ックＣＬＫの立ち下がりにてカウントダウンした結果、
カウント値が”０”に到達した場合に、”Ｈ”レベルの
信号Ｑ０を出力する第４カウンタ（等分用カウンタ）２
９と、当該第４カウンタ２９のクロック端子へ、基準ク
ロックＣＬＫを反転して印加するインバータ３０と、基
準クロックＣＬＫの立ち上がり時に上記出力信号Ｑ０を
Ｄラッチして、等分期間の終了を示す信号ＳＩＧ４を出
力するＤ−ＦＦ回路３１とを備えている。

【００６６】上記ＮＯＲ回路２８は、同期部１３の出力
信号ＳＩＧ２と、水平方向同期信号ＬＰと、上記出力信
号ＳＩＧ４とに対して、論理和の否定を演算する。した
がって、ＮＯＲ回路２８は、水平方向同期信号ＬＰが印
加されている間、同期部１３の出力信号ＳＩＧ２が等分
期間生成部１４の停止を指示している間、あるいは、等
分期間生成部１４が等分期間の終了を示す信号ＳＩＧ４
を出力している間の何れの期間であっても、第４カウン
タ２９へ、”Ｌ”レベルの信号ＳＩＧ３を印加して、カ
ウント値Ｍ２の読み込みを指示できる。

【００６７】また、第４カウンタ２９は、例えば、図１
０に示すように、カウント値の各ビットに対応して、最
下位から順番にＤ−ＦＦ回路９１ａないし９１ｈを備え
ている。これらＤ−ＦＦ回路９１…のクロック端子ＣＫ
には、インバータ３０によって反転された基準クロック
ＣＬＫが印加されている。なお、各Ｄ−ＦＦ回路９１の
負論理のプリセット端子ＰＲＮおよびクリアー端子ＣＬ
ＲＮには、電源電圧Ｖｃｃが印加されている（図示せ
ず）。

【００６８】また、第４カウンタ２９には、最下位のＤ
−ＦＦ回路９１ａに対応して、負論理の読み込み信号Ｌ
ＤＮが、そのまま入力の一方に印加されるＡＮＤ回路９
２ａと、インバータ９３によって反転された上記読み込
み信号ＳＩＧ３が入力の一方に印加されるＡＮＤ回路９
４ａと、両ＡＮＤ回路９２ａ・９４ａの出力の論理和を
算出して、Ｄ−ＦＦ回路９１ａの入力Ｄに印加するＯＲ
回路９５ａが設けられている。同様にして、次段以降の
Ｄ−ＦＦ回路９１ｂ〜９１ｈに対応して、それぞれ、両
ＡＮＤ回路９２ｂ〜９２ｈ・９４ｂ〜９４ｈ、並びにＯ
Ｒ回路９５ｂ〜９５ｈが設けられている。上記インバー
タ９３に接続されたＡＮＤ回路９４…の他方入力は、そ
れぞれ、図１に示すメモリ１２から、カウント値を読み
込むための入力端子Ａ〜Ｈが接続される。

【００６９】一方、最下位のＡＮＤ回路９２ａの他方入
力は、Ｄ−ＦＦ回路９１ａの主力Ｑを反転するインバー
タ９６に接続されている。さらに、２段目のＡＮＤ回路
９２ｂの他方入力には、Ｄ−ＦＦ回路９１ａおよび９１
ｂの出力Ｑ・Ｑに対して、排他的論理和の否定演算を行
うＸＮＯＲ回路９７ｂが接続されている。加えて、３段
目において、ＯＲ回路９８ｃは、上記両Ｄ−ＦＦ回路９
１ａ・９２ｂの出力Ｑ・Ｑを論理和して、ＸＮＯＲ回路
９７ｃは、当該ＯＲ回路９８ｃの出力と、当該段のＤ−
ＦＦ回路９１ｃの出力Ｑとが接続されている。次段以降
では、前段のＯＲ回路９８およびＤ−ＦＦ回路９１が当
該段のＯＲ回路９８に入力され、ＸＮＯＲ回路９７の入
力には、当該段のＯＲ回路９８およびＤ−ＦＦ回路９１
が接続される。

【００７０】さらに、第４カウンタ２９は、８入力のＢ
ＡＮＤ回路９９を備えている。当該ＢＡＮＤ回路９８
は、各負論理入力が、Ｄ−ＦＦ回路９１ａ〜９１ｈの出
力Ｑにそれぞれ接続されており、正論理の論理積を出力
する。

【００７１】図１に示すＮＯＲ回路２８が、”Ｌ”レベ
ルの読み込み信号ＳＩＧ３を、負論理の読み込み端子Ｌ
ＤＮへ印加している場合、上記第４カウンタ２９は、基
準クロックＣＬＫの立ち下がりにて、図１に示すメモリ
１２から、各Ｄ−ＦＦ回路９１ａないし９１ｈへカウン
ト値を読み込む。これに対して、上記読み込み信号ＳＩ
Ｇ３が”Ｈ”レベルの場合、第４カウンタ２９は、基準
クロックＣＬＫの立ち下がりにて、カウント値を１つず
つカウントダウンする。カウント値が”０”になった場
合、上記ＢＡＮＤ回路９８の入力は、全て”Ｌ”レベル
となる。したがって、第４カウンタ２９は、カウント値
が”０”の場合にのみ、”Ｈ”レベルの信号Ｑ０を出力
する。

【００７２】図１に示すように、Ｄ−ＦＦ回路３１は、
基準クロックＣＬＫの立ち上がりにて、当該信号ＱＯを
Ｄラッチして、各等分期間の終了を示す信号ＳＩＧ４を
生成する。さらに、信号ＳＩＧ４は、ＮＯＲ回路２８を
介して、読み込み信号ＳＩＧ３として、第４カウンタ２
９に伝えられる。当該第４カウンタ２９は、読み込み信
号ＳＩＧ３が入力されると、メモリ１２よりカウント値
Ｍ２を読み出して、再度カウントダウンを開始する。な
お、上記ＮＯＲ回路２８には、同期部１３の出力信号Ｓ
ＩＧ２、および水平方向同期信号ＬＰも印加されている
ので、第４カウンタ２９は、両信号ＳＩＧ２・ＬＰが印
加されている間、カウントダウンを開始しない。これに
より、等分期間生成部１４は、等分期間毎に、信号ＳＩ
Ｇ４を生成できる。

【００７３】さらに、タイミング信号生成部１５は、上
記信号ＳＩＧ４のパルス数をカウントする第５カウンタ
３２と、１基準クロックＣＬＫ分だけ、当該信号ＳＩＧ
４を遅延させるＤ−ＦＦ回路３３と、遅延させた信号Ｓ
ＩＧ５および第５カウンタ２７のカウント値に基づい
て、各分割期間Ｔ１・Ｔ２・Ｔ３を示すタイミング信号
Ｐ１・Ｐ２・Ｐ３を生成する出力部３４とを備えてい
る。

【００７４】第５カウンタ３２は、０クリアが可能な２
ビット幅の２進カウンタであり、例えば、図１１に示す
ように、カウント値の下位ビットＱａおよび上位ビット
Ｑｂに対応して、Ｄ−ＦＦ回路１０１ａ・１０１ｂを備
えている。両Ｄ−ＦＦ回路１０１ａ・１０１ｂにおい
て、クロック端子ＣＫには、図１に示す等分期間生成部
１４から、信号ＳＩＧ４が印加される。また、負論理の
クリア端子ＣＬＲＮは、水平方向同期信号ＬＰを反転す
るインバータ１０２に接続されている。なお、負論理の
プリセット端子ＰＲＮには、電源電圧Ｖｃｃが印加され
ている（図示せず）。上記Ｄ−ＦＦ回路１０１ａの入力
Ｄは、当該Ｄ−ＦＦ回路１０１ａの出力Ｑを反転するイ
ンバータ１０３に接続されている。一方、Ｄ−ＦＦ回路
１０１ｂの入力Ｄは、両Ｄ−ＦＦ回路１０１ａ・１０１
ｂの出力Ｑ・Ｑの排他的論理和を算出するＸＯＲ回路１
０４が接続されている。これにより、第５カウンタ３２
は、水平方向同期信号ＬＰが”Ｈ”レベルの場合、カウ
ント値Ｃ５が強制的に”０”にセットされ、”Ｌ”レベ
ルに場合は、上記信号ＳＩＧ４の立ち上がりにて、カウ
ント値Ｃ５を１ずつカウントアップできる。したがっ
て、第５カウンタ３２のカウント値Ｃ５は、現在の等分
期間が、当該選択期間において、何番目であるかを示し
ている。

【００７５】一方、図１に示すように、Ｄ−ＦＦ回路３
３は、基準クロックＣＬＫの立ち上がりにて、上記信号
ＳＩＧ４をＤラッチして、信号ＳＩＧ５を生成する。こ
れにより、当該信号ＳＩＧ５は、上記信号ＳＩＧ４と比
較して、１基準クロックＣＬＫ分だけ遅延する。なお、
Ｄ−ＦＦ回路３３において、負論理のプリセット端子Ｐ
ＲＮおよびクリア端子ＣＲＮには、電源電圧Ｖｃｃが印
加されている（図示せず）。

【００７６】また、出力部３４は、各タイミング信号Ｐ
１・Ｐ２・Ｐ３を出力する３入力のＡＮＤ回路３５ａ・
３５ｂ・３５ｃを備えている。各ＡＮＤ回路３５ａ〜３
５ｃの入力の１つには、上記信号ＳＩＧ５が印加されて
いる。一方、他の１つには、上記第５カウンタ３２のカ
ウント値の下位ビットＱａが、インバータ３６ａを介し
て、あるいは、そのまま入力される。残余の１つには、
同様に、上記カウント値の上記ビットＱｂが、インバー
タ３６ｂを介して、あるいは、そのまま印加されてい
る。

【００７７】各ＡＮＤ回路３５ａ〜３５ｃの入力にイン
バータ３６ａ・３６ｂが接続されるか否かは、分割期間
Ｔ１・Ｔ２・Ｔ３の分割比に合わせて設定されている。
本実施形態では、上記分割比が２：１：１に設定されて
いるので、インバー３６ａには、ＡＮＤ回路３５ａ・３
５ｂが接続され、インバータ３６ｂには、ＡＮＤ回路３
５ａが接続される。なお、その他の入力には、第５カウ
ンタ３２のカウント値Ｑａ・Ｑｂがそのまま印加され
る。

【００７８】上記構成のタイミング生成回路１０各部の
動作を、図１２ないし図１４に示すタイミングチャート
に基づいて説明すると、以下の通りである。なお、本実
施形態に係るタイミング生成回路１０は、１選択期間に
印加される基準クロックＣＬＫの数に関わらず、選択期
間を所望の分割比にて分割できるが、以下では、説明の
便宜上、水平方向同期信号ＬＰの周期毎に、１７個の基
準クロックＣＬＫが印加されている場合について説明す
る。

【００７９】また、各水平方向同期信号ＬＰの間は、走
査電極線Ｙ１〜Ｙｍのうちの何れかが選択されており、
タイミング生成回路１０は、当該選択期間を分割して、
タイミング信号Ｐ１・Ｐ２・Ｐ３を生成する。したがっ
て、以降では、何れの走査電極線Ｙ１〜Ｙｍが選択され
ているかを特に区別せず、ある水平方向同期信号ＬＰか
ら次の水平方向同期信号ＬＰまでの期間を、単に選択期
間と称する。

【００８０】図１２に示すように、初期パラメータ算出
部１１において、分別器２１は、水平方向同期信号ＬＰ
を交互に振り分けて、開始信号ＤＬＰ１および終了信号
ＤＬＰ２を生成する。したがって、上記開始信号ＤＬＰ
１は、ある選択期間の開始を示しており、終了信号ＤＬ
Ｐ２は、当該選択期間の終了を示している。

【００８１】分別器２１が”Ｈ”レベルの開始信号ＤＬ
Ｐ１を出力している間、第１カウンタ２２は、基準クロ
ックＣＬＫの立ち下がりにて、カウント値Ｃ１を”０”
に設定する。また、この期間中は、水平方向同期信号Ｌ
Ｐも”Ｈ”レベルなので、第２カウンタ２３は、カウン
ト値Ｃ２を”ＦＦｈ”に設定する。

【００８２】開始信号ＤＬＰ１が”Ｌ”レベルになる
と、第１カウンタ２２は、基準クロックＣＬＫの立ち下
がり毎に、１ずつカウント値Ｃ１を増加させる。本実施
形態では、分割期間Ｔ１・Ｔ２・Ｔ３の分割比が２：
１：１に設定されており、等分定数は、４である。した
がって、第１カウンタ２２は、カウント値Ｃ１が３を越
えると、カウント値Ｃ１を”０”に設定し、第２カウン
タ２３へキャリー信号ＳＩＧ１を出力する。この結果、
図１２に示すように、第１カウンタ２２のカウント値Ｃ
１は、１・２・３・０・１…のように変化する。当該カ
ウント値Ｃ１は、開始信号ＤＬＰ１から現時点までに入
力された基準クロックＣＬＫの数を、等分定数で割った
ときの余りに相当する。

【００８３】一方、第２カウンタ２３は、水平方向同期
信号ＬＰが”Ｌ”レベルの期間、上記キャリー信号ＳＩ
Ｇ１をカウントする。したがって、第２カウンタ２３の
カウント値Ｃ２は、”ＦＦｈ”から始まって、上記カウ
ント値Ｃ１が”０”となる毎に、”００ｈ”、”０１
ｈ”、”０２ｈ”、”０３ｈ”のように、基準クロック
ＣＬＫの４倍の周期で増加する。当該カウント値Ｃ２
は、開始信号ＤＬＰ１から現時点までに入力された基準
クロックＣＬＫの数を、等分定数で割ったときの商に相
当する。

【００８４】次の水平方向同期信号ＬＰが印加される
と、分別器２１は、終了信号ＤＬＰ２を出力し、メモリ
１２は、終了信号ＤＬＰ２の立ち上がりにて、上記両カ
ウント値Ｃ１・Ｃ２を記憶する。図１２では、各水平方
向同期信号ＬＰ毎に、１７個の基準クロックＣＬＫが印
加される場合を示しているので、終了信号ＤＬＰ２の立
ち上がり時点において、上記両カウンタ２２・２３のカ
ウント値Ｃ１・Ｃ２は、”１”および”０３ｈ”であ
る。この結果、メモリ１２が記憶するカウント値Ｍ１・
Ｍ２は、”１”および”０３ｈ”となる。

【００８５】これらの値Ｍ１・Ｍ２は、１選択期間内に
印加される基準クロックＣＬＫの数を等分定数で割った
ときの余りおよび商（この場合は、１７／４＝４、余り
１）に対応している。したがって、カウント値Ｍ２は、
各等分期間毎の基準クロックＣＬＫ数を示しており、カ
ウント値Ｍ１は、選択期間において、等分定数個の等分
期間以外の期間の長さを示している。

【００８６】メモリ１２以降に設けられた、同期部１３
および等分期間生成部１４は、上記カウント値Ｍ１・Ｍ
２に基づいて、各選択期間を所定の等分定数で等分する
信号ＳＩＧ３を生成する。具体的には、図１３に示すよ
うに、水平方向同期信号ＬＰが”Ｈ”レベルの場合、同
期部１３の第３カウンタ２４は、メモリ１２から、基準
クロックＣＬＫの立ち下がりにて、カウント値Ｍ１を読
み込む。この場合、メモリ１２は、カウント値Ｍ１とし
て”１”を記憶しているので、第３カウンタ２４のカウ
ント値Ｃ３は、”１”となる。一方、水平方向同期信号
ＬＰが”Ｈ”レベルなので、等分期間生成部１４におい
て、ＮＯＲ回路２８は、”Ｌ”レベルの信号ＳＩＧ３を
出力する。これにより、第４カウンタ２９は、上記メモ
リ１２から、基準クロックＣＬＫの立ち下がりにて、カ
ウント値Ｍ２を読み込む。第４カウンタ２９のカウント
値Ｃ４は、この場合、”０３ｈ”に初期化される。

【００８７】続いて、水平方向同期信号ＬＰが”Ｌ”レ
ベルになると、同期部１３において、第３カウンタ２４
は、基準クロックＣＬＫの立ち下がりにて、カウント値
Ｃ３を１ずつカウントする。したがって、第３カウンタ
２４のカウント値Ｃ３は、”１”、”０”と減少する。
さらに、ＯＲ回路２６は、カウント値Ｃ３が”０”では
ない間、”Ｈ”レベルの信号をＤ−ＦＦ回路２７へ印加
し、Ｄ−ＦＦ回路２７は、基準クロックＣＬＫの立ち上
がりで当該信号をＤラッチする。この結果、同期部１３
は、水平方向同期信号ＬＰが”Ｌ”レベルになってか
ら、メモリ１２に記憶されたカウント値Ｍ１だけ、基準
クロックＣＬＫを数えるまでの期間（この場合は、１回
分）、”Ｈ”レベルの信号ＳＩＧ２を出力する。

【００８８】これにより、等分期間生成部１４におい
て、ＮＯＲ回路２８は、この期間の間も”Ｌ”レベルの
信号ＳＩＧ３を第４カウンタ２９へ印加する。したがっ
て、この期間中、第４カウンタ２９のカウント値Ｃ４
は、”０３ｈ”のまま維持される。また、第４カウンタ
２９のカウント値Ｃ４が”００ｈ”に到達していないの
で、等分期間生成部１４は、”Ｌ”レベルの信号ＳＩＧ
４を出力し続けている。

【００８９】上記期間が経過すると、第３カウンタ２４
のカウント値Ｃ３が”０”となるので、同期部１３の出
力信号ＳＩＧ２は、”Ｌ”レベルに変化する。この時点
では、等分期間生成部１４の出力信号ＳＩＧ４、および
水平方向同期信号ＬＰも、”Ｌ”レベルに保たれてい
る。したがって、ＮＯＲ回路２８の出力信号ＳＩＧ２
は、”Ｈ”に変化し、第４カウンタ２９は、次の基準ク
ロックＣＬＫの立ち下がりから、カウント値Ｃ４を１つ
ずつカウントダウンし始める。

【００９０】基準クロックＣＬＫの立ち下がり毎に、第
４カウンタ２９のカウント値Ｃ４は、”０３ｈ”、”０
２ｈ”…と減少し、カウント値Ｃ４が”００ｈ”に到達
すると、第４カウンタ２９は、”Ｈ”レベルの信号を出
力し、等分期間生成部１４は、基準クロックＣＬＫの次
の立ち上がりから１周期分、”Ｈ”レベルの出力信号Ｓ
ＩＧ４を出力する。さらに、出力信号ＳＩＧ４が”Ｈ”
レベルの間、ＮＯＲ回路２８は、第４カウンタ２９
へ、”Ｌ”レベルの信号ＳＩＧ３を印加する。これによ
り、第４カウンタ２９のカウント値Ｃ４は、メモリ１２
に記憶しているカウント値Ｍ１に初期化される。一方、
次に水平方向同期信号ＬＰが印加されるまでの間、第３
カウンタ２４のカウント値Ｃ３が、”０”に保たれるの
で、上記同期部１３の出力信号ＳＩＧ２は、”Ｌ”レベ
ルのまま保たれている。したがって、出力信号ＳＩＧ４
が”Ｌ”レベルになると、第４カウンタ２９には、”
Ｈ”レベルの読み込み信号ＳＩＧ３が印加される。

【００９１】これにより、次の水平方向同期信号ＬＰが
印加されるまでの間、第４カウンタ２９のカウント値Ｃ
４は、”００ｈ”に到達する毎に、メモリ１２に記憶す
るカウント値Ｍ２毎に初期化され、等分期間生成部１４
は、当該カウント値Ｍ２に応じた一定の周期で、出力信
号ＳＩＧ４を出力する。なお、この場合は、カウント値
Ｍ２が”０３ｈ”なので、出力信号ＳＩＧ４の周期は、
基準クロックＣＬＫの４倍の周期になる。

【００９２】一方、図１に示す第５カウンタ３２は、図
１４に示すように、水平方向同期信号ＬＰが”Ｈ”レベ
ルの間、”０”に初期化されており、上記等分期間生成
部１４から、出力信号ＳＩＧ４が印加される度にカウン
ト値Ｃ５を１つずつ増加させている。当該カウント値Ｃ
５は、現選択期間において、上記出力信号ＳＩＧ４が何
回印加されたか、すなわち、現時点が何番目の等分期間
にあるかを示している。また、Ｄ−ＦＦ回路３３は、基
準クロックＣＬＫの立ち上がりにて、出力信号ＳＩＧ４
をＤラッチして、タイミング信号Ｐ１・Ｐ２・Ｐ３を生
成する際に、基準となるパルス信号ＳＩＧ５を生成す
る。

【００９３】出力部３４において、カウント値Ｃ５が”
０”の間、第５カウンタ３２の出力信号Ｑａ・Ｑｂの双
方は、それぞれ”Ｌ”レベルである。これにより、ＡＮ
Ｄ回路３５ａの入力のうち、両出力Ｑａ・Ｑｂに対応す
る入力は、何れも”Ｈ”レベルとなる。したがって、こ
の期間中、タイミング信号Ｐ１は、上記パルス信号ＳＩ
Ｇ５のタイミングで出力される。一方、カウント値Ｃ５
が”０”の間、残余のＡＮＤ回路３５ｂ・３５ｃの入力
のうちの１つは、常に”Ｌ”レベルとなっている。した
がって、タイミング信号Ｐ２・Ｐ３は、上記パルス信号
ＳＩＧ５に関わらず、”Ｌ”レベルに保たれている。

【００９４】また、カウント値Ｃ５が”１”の間は、各
ＡＮＤ回路３５ａ〜３５ｃの入力の１つは、常に”Ｌ”
レベルとなっているので、各タイミング信号Ｐ１・Ｐ２
・Ｐ３は、常に”Ｌ”レベルに保たれている。同様にし
て、カウント値Ｃ５が”２”の間は、タイミング信号Ｐ
２のみがパルス信号ＳＩＧ５に応じて変化し、カウント
値Ｃ５が”３”の間は、タイミング信号Ｐ３のみがパル
ス信号ＳＩＧ５に応じて変化する。

【００９５】上述したように、等分期間生成部１４がパ
ルス信号ＳＩＧ５を印加する周期は一定であり、選択期
間中に印加される数は、等分定数に設定される。したが
って、タイミング信号生成部１５は、選択期間を２：
１：１の分割比に分割したタイミングでタイミング信号
Ｐ１・Ｐ２・Ｐ３を出力できる。

【００９６】図１２に示すように、初期パラメータ算出
部１１は、選択期間の開始を示す信号ＤＬＰ１が印加さ
れる毎に、カウント値Ｃ１・Ｃ２の算出を開始し、メモ
リ１２は、選択期間の終了を示す信号ＤＬＰ２が印加さ
れる毎に、両カウント値Ｃ１・Ｃ２をＭ１・Ｍ２として
記憶する。一方、図１３および図１４に示すように、水
平方向同期信号ＬＰが印加される毎に、第３ないし第５
カウンタ２３・２９・３２が初期化されるので、同期部
１３、等分期間生成部１４、およびタイミング信号生成
部１５は、同様の動作を繰り返す。したがって、以降の
選択期間において、タイミング生成回路１０は、基準ク
ロックＣＬＫの周期と選択期間と比率に関わらず、各選
択期間を所定の分割比を持った分割期間Ｔ１・Ｔ２・Ｔ
３に分割できる。

【００９７】ところで、当該タイミング生成回路１０を
有する制御部６が、例えば、絵素数の異なる他の表示パ
ネル３などに接続された場合、選択期間内における基準
クロックＣＬＫの数は変化する。ところが、初期パラメ
ータ算出部１１は、この場合も同様に、選択期間の開始
時点からカウント値Ｃ１・Ｃ２を算出し始め、メモリ１
２は、選択期間の終了時に、カウント値Ｍ１・Ｍ２を記
憶する。例えば、基準クロックＣＬＫの数が９０１個の
場合は、９０１＝４×２２５＋１だから、メモリ１２に
は、カウント値Ｍ１として、”１”が格納され、カウン
ト値Ｍ２として、”Ｅ０ｈ（２２４）”が格納される。
等分期間生成部１４は、当該カウント値Ｍ２に基づい
て、出力信号ＳＩＧ４の周期を設定するので、タイミン
グ生成回路１０は、何ら支障なく、所定の分割比にて選
択期間を分割できる。また、カウント値Ｍ２に基づい
て、等分期間を生成した場合、４つの等分期間の合計
は、基準クロックＣＬＫで９００個分となり、選択期間
との間に、基準クロックＣＬＫで１つ分の誤差が発生す
る。ところが、同期部１３は、水平方向同期信号ＬＰが
立ち下がってから、当該カウント値Ｍ１（”１”）の分
だけ、基準クロックＣＬＫを数えるまでの間、等分期間
生成部１４の動作を停止させる。この結果、最初の等分
期間は、上記誤差の分だけ延長され、最後の分割期間Ｔ
３の終了時点、すなわち、次の選択期間において、最初
の分割期間Ｔ１の開始時点は、選択期間の開始時点と正
確に一致する。

【００９８】以上のように、本実施形態に係るタイミン
グ生成回路１０は、図３に示す２端子型非線形素子２ａ
を有する絵素２へ電圧を印加するタイミングを生成する
回路であって、図１に示すように、上記選択期間に同期
し、かつ選択期間よりも周期が短い基準クロックＣＬＫ
と、選択期間を示す水平方向同期信号ＬＰとに基づい
て、以降の選択期間を分割するためのパラメータを算出
する初期パラメータ算出部１１と、当該パラメータを記
憶するメモリ１２と、上記パラメータに基づいて、上記
基準クロックＣＬＫから、以降の選択期間を各分割期間
へ分割するタイミング信号Ｐ１・Ｐ２・Ｐ３を生成する
同期部１３、等分期間生成部１４およびタイミング信号
生成部１５とを備えている。

【００９９】上記構成において、タイミング信号生成部
１５がタイミング信号を生成する前に、初期パラメータ
算出部１１は、基準クロックＣＬＫに基づいて、当該表
示パネル３毎のパラメータを算出し、同期部１３、等分
期間生成部１４およびタイミング信号生成部１５は、当
該パラメータに基づいてタイミング信号Ｐ１・Ｐ２・Ｐ
３を生成する。これにより、１選択期間内の基準クロッ
ク数に関わらず、タイミング生成回路１０は、各選択期
間を所望の分割比にて分割でき、表示パネル３の残像な
どを軽減できる。この結果、例えば、絵素２の数が異な
る表示パネル３間など、１選択期間内の基準クロック数
が異なる外部インターフェース信号ＩＮを用いる、異な
るユーザー間でタイミング生成回路１０を共用できる。

【０１００】また、基準クロックＣＬＫとして、例え
ば、データ信号ＤＡＴＡに同期した信号など、外部から
液晶表示素子へ与えられる信号を利用できる。したがっ
て、例えば、データ信号ＤＡＴＡを与える回路など、外
部回路とタイミング生成回路１０とのインターフェース
を、従来と同様に設定した場合であっても、選択期間を
分割するための信号を新たに生成する必要がなくなる。
この結果、上記外部インターフェース信号ＩＮを従来と
同様に設定でき、選択期間を分割しない駆動装置や分割
比の異なる駆動装置間で、外部回路を共用できる。加え
て、ＰＬＬ（ Phase Locked Loop）回路など、当該信号
を生成する回路が不要となり、タイミング生成回路１０
の構成を簡単にすることができる。

【０１０１】さらに、上記構成に加えて、本実施形態に
係る初期パラメータ算出部１１は、等分定数分だけ、上
記基準クロックＣＬＫを繰り返し数える第１カウンタ２
２と、当該第１カウンタ２２の周期数を数える第２カウ
ンタ２３とを有し、上記メモリ１２には、上記パラメー
タとして、選択期間内における上記第２カウンタ２２の
カウント値Ｃ２を、カウント値Ｍ２として記憶する記憶
領域が設けられている。また、上記カウント値Ｍ２に応
じて、上記基準クロックＣＬＫを繰り返し数える第４カ
ウンタ２９と、当該第４カウンタ２９の周期に応じて、
上記タイミング信号Ｐ１・Ｐ２・Ｐ３を生成するタイミ
ング信号生成部１５とを備えている。これにより、メモ
リ１２には、等分期間毎の基準クロック数に応じたカウ
ント値Ｍ２が格納される。

【０１０２】一方、第４カウンタ２９は、例えば、上記
カウント値Ｍ２までなど、カウント値Ｃ２に基づいた数
だけ、基準クロックＣＬＫを数える。これにより、第４
カウンタ２９の周期は、等分期間になる。さらに、タイ
ミング信号生成部１５は、等分期間を組み合わせて、タ
イミング信号Ｐ１・Ｐ２・Ｐ３を出力する。

【０１０３】これにより、１選択期間内の基準クロック
数に関わらず、タイミング生成回路１０は、各選択期間
を所望の分割比にて分割できる。それゆえ、従来と同様
の外部インターフェース信号ＩＮを用いて、基準クロッ
クＣＬＫの周期と選択期間との比率が異なる表示パネル
３間でタイミング生成回路１０を共用できる。

【０１０４】ところで、選択期間を所望の分割比で分割
する際、選択期間内の基準クロック数を整数で分割でき
ない場合に誤差が発生する。具体的には、上記カウント
値Ｍ２は、等分期間内の基準クロック数を示す整数なの
で、第４カウンタ２９の周期の等分定数倍の期間と選択
期間とが一致しなくなる。

【０１０５】これに対して、本実施形態に係るタイミン
グ生成回路１０は、上記構成に加えて、メモリ１２は、
上記第２カウンタ２３のカウント終了時における上記第
１カウンタ２２のカウント値Ｃ１をカウント値Ｍ１とし
て記憶すると共に、同期部１３には、各選択期間毎に、
上記カウント値Ｍ１に応じて、基準クロックＣＬＫを数
える第４カウンタを備えている。

【０１０６】上記カウント値Ｍ１は、選択期間内の基準
クロック数を等分定数で割ったときの余りを示してい
る。したがって、第３カウンタ２４がカウントする期間
だけ、例えば、等分期間生成部１４の動作を停止させる
などして、タイミング信号Ｐ１・Ｐ２・Ｐ３を出力する
時点を調整することによって、上記誤差の発生を防止で
きる。この結果、選択期間内の基準クロック数を整数で
分割できない場合であっても、選択期間とタイミング信
号Ｐ１・Ｐ２・Ｐ３との同期を確実に取ることができ
る。

【０１０７】なお、本実施形態では、カウント値Ｍ２
が、選択期間内の基準クロック数を等分定数で割ったと
きの商を示しており、小数点以下が切り捨てられてい
る。この結果、等分期間の等分定数倍の期間よりも選択
期間の方が長くなる。したがって、上記同期部１３は、
タイミング信号Ｐ１・Ｐ２・Ｐ３の発生を遅延させてい
るが、これに限るものではない。例えば、小数点以下を
切り上げた場合には、選択期間の方が短くなるので、メ
モリ１２に記憶されたカウント値Ｍ１が示す期間だけ、
等分期間のうちの１つを短くするなどして、タイミング
信号Ｐ１・Ｐ２・Ｐ３の発生を早くしてもよい。また、
水平方向同期信号ＬＰの印加時点などで、第４カウンタ
２９のカウント値を調整するなどして、タイミング信号
Ｐ１・Ｐ２・Ｐ３と選択期間との同期を取ってもよい。
いずれの場合でも、選択期間との同期を取ることができ
るので、本実施形態と同様の効果が得られる。ただし、
これらの場合は、ある等分期間において、第４カウンタ
２９のカウント値を少なく設定する必要があるので、本
実施形態の構成に比べて回路が複雑になる。

【０１０８】また、本実施形態では、第１ないし第５カ
ウンタ２２・２３・２４・２９・３２において、カウン
ト可能な最大値は、それぞれ、４、２５６、４、２５
６、４に設定されているが、これに限るものではない。
第１、第３および第５カウンタの最大値は、等分定数と
同一であればよい。また、第２および第４カウンタ２３
・２９の最大値は、上述したように、選択期間に印加さ
れる基準クロックＣＬＫの最大値に合わせて設定されて
いれば、本実施形態と同様の効果が得られる。

【０１０９】さらに、本実施形態では、各カウンタ２２
・２３・２４・２９・３２は、バイナリカウンタであ
り、各カウント値を、２進数表記で１ずつ増加あるいは
減少しているが、これに限らず、例えば、グレイコード
などでもよい。カウントアップ、カウントダウン、並び
に、初期値との一致／不一致が一意に定義可能であると
共に、第１および第３カウンタ２３・２４が同じコード
であり、第２および第４カウンタ２３・２９が同じコー
ドであれば、本実施形態と同様の効果が得られる。

【０１１０】

【発明の効果】請求項１の発明に係る表示パネルの駆動
装置は、以上のように、選択期間に同期し、かつ選択期
間よりも周期が短い基準クロックと、選択期間を示す信
号とに基づいて、以降の選択期間を分割するためのパラ
メータを算出するパラメータ算出手段と、上記パラメー
タを記憶する記憶手段と、上記パラメータに基づいて、
上記選択期間を示す信号および基準クロックから、以降
の選択期間を各分割期間へ分割するタイミング信号を生
成するタイミング生成手段とを備え、上記パラメータ算
出手段は、上記分割期間の分割比に基づいた定数分だ
け、上記基準クロックを繰り返し数える第１カウンタ
と、当該第１カウンタの繰り返し周期の数を数える第２
カウンタとを有し、上記記憶手段には、上記パラメータ
として、上記第２カウンタのカウント終了時における上
記第１カウンタの第１カウント値を記憶する記憶領域
と、選択期間内における上記第２カウンタの第２カウン
ト値を記憶する記憶領域とが設けられていると共に、上
記タイミング生成手段は、上記第２カウント値に応じ
て、上記基準クロックを繰り返し数える等分用カウンタ
と、各選択期間毎に、上記第１カウント値に応じて、基
準クロックを数える同期用カウンタと、当該等分用カウ
ンタの繰り返しの周期に応じて、上記タイミング信号を
生成すると共に、上記同期用カウンタが第１カウント値
に応じて基準クロックを数える期間だけ、タイミング信
号を出力する時点を調整する出力部とを備えている構成
である。

【０１１１】上記構成において、タイミング生成手段が
タイミング信号を生成する前に、パラメータ算出手段
は、基準クロックに基づいて、当該表示パネル毎のパラ
メータを算出し、タイミング生成手段は、当該パラメー
タに基づいてタイミング信号を生成する。これにより、
１選択期間内の基準クロック数に関わらず、駆動装置
は、各選択期間を所望の分割比にて分割でき、表示パネ
ルの残像などを軽減できる。この結果、従来と同様の外
部インターフェースのまま、１選択期間内の基準クロッ
ク数が異なるユーザー間で表示パネルの駆動装置を共用
できるという効果を奏する。

【０１１２】さらに、上記構成では、選択期間毎に、同
期用カウンタが第１カウント値に応じて基準クロックを
数える。この期間は、上記誤差の期間と一致しているの
で、当該期間だけ、タイミング信号を出力する時点を調
整することによって、選択期間内の基準クロック数を整
数で分割できない場合であっても、選択期間とタイミン
グ信号との同期を確実に取ることができるという効果を
奏する。

【０１１３】請求項２の発明に係る表示パネルの駆動装
置は、以上のように、外部インターフェース信号に基づ
いて、各選択期間を複数の分割期間に分割し、各分割期
間を示すタイミング信号を生成するタイミング生成回路
が設けられた制御部を有し、上記タイミング生成回路
は、水平方向同期信号と基準クロックとに基づいて、上
記各分割期間の分割比に基づいた定数で上記選択期間を
等分した時の誤差を示す第１カウント値、および、等分
された期間における基準クロックの数を示す第２カウン
ト値からなる初期パラメータを算出する初期パラメータ
算出部と、上記両カウント値を保持するメモリと、上記
メモリに保持された第２カウント値に基づいて、等分さ
れた期間毎にパルス信号を発生する等分期間生成部と、
当該パルス信号に基づいて、各分割期間を示すタイミン
グ信号を生成するタイミング信号生成部と、上記メモリ
に保持された第１カウント値に基づいて、上記タイミン
グ信号の発生を遅延または早めて、等分時の誤差を調整
し、上記選択期間と上記タイミング信号との同期を取る
同期部とを備えている構成である。

【０１１４】それゆえ、選択期間とタイミング信号との
同期を取ることができると共に、１選択期間内の基準ク
ロック数が異なる外部インターフェース信号を用いる、
異なるユーザー間でタイミング生成回路を共用できると
いう効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すものであり、液晶表
示装置において、駆動タイミングを生成するタイミング
生成回路の要部を示すブロック図である。

【図２】上記液晶表示装置全体の要部を示すブロック図
である。

【図３】上記液晶表示装置において、絵素の要部構成を
示す回路図である。

【図４】上記液晶表示装置において、外部から供給され
る信号の一例を示す波形図である。

【図５】上記タイミング生成回路において、水平方向同
期信号を分別する分別器の要部構成を示す回路図であ
る。

【図６】上記タイミング生成回路において、基準クロッ
クを等分定数まで繰り返しカウントする第１カウンタの
要部構成を示す回路図である。

【図７】上記タイミング生成回路において、１選択期間
における上記第１カウンタの周期数をカウントする第２
カウンタの要部構成を示す回路図である。

【図８】上記タイミング生成回路において、上記第１お
よび第２カウンタのカウント値を保持するメモリの要部
構成を示す回路図である。

【図９】上記タイミング生成回路において、上記メモリ
が保持する第１カウンタのカウント値だけ、基準クロッ
クを数える第３カウンタの要部構成を示す回路図であ
る。

【図１０】上記タイミング生成回路において、上記メモ
リが保持する第２カウンタのカウント値だけ、基準クロ
ックを数える第４カウンタの要部構成を示す回路図であ
る。

【図１１】上記タイミング生成回路において、当該選択
期間における上記第４カウンタの周期数をカウントす
る、第５カウンタの要部構成を示す回路図である。

【図１２】上記タイミング生成回路において、各選択期
間における初期パラメータ算出部の動作を示すタイミン
グチャートである。

【図１３】上記タイミング生成回路において、各選択期
間における同期部および等分期間生成部の動作を示すタ
イミングチャートである。

【図１４】上記タイミング生成回路において、各選択期
間におけるタイミング信号生成部の動作を示すタイミン
グチャートである。

【図１５】従来例を示すものであり、液晶表示装置の絵
素において、スイッチング素子として用いられる２端子
型非線形素子の電流−電圧特性を示すグラフである。

【図１６】電圧平均化法で駆動する場合において、上記
絵素への印加電圧を示す波形図である。

【図１７】上記液晶表示装置全体の要部構成を示すブロ
ック図である。

【図１８】上記液晶表示装置において、ある絵素に印加
される電圧を示す波形図である。

【図１９】上記液晶表示装置において発生する残像現象
を示すものであり、（ａ）は、元の画像、（ｂ）は、残
像が発生した画像を示す説明図である。

【図２０】上記液晶表示装置の絵素において、液晶素子
の透過率−電圧特性を示すグラフである。

【図２１】上記液晶表示装置において、液晶素子の透過
率が５０％となる電圧のシフト量を示すものであり、互
いに異なる電圧を絵素に印加した場合におけるシフト量
と印加時間との関係を示すグラフである。

【符号の説明】

２ 絵素 ２ａ ２端子型非線形素子（非線形素子） ３ 表示パネル ４ 走査電極駆動回路（駆動装置） ５ データ電極駆動回路（駆動装置） ６ 制御部（駆動装置） １１ 初期パラメータ算出部（パラメータ算出手段） １２ メモリ（記憶手段） １３ 同期部（タイミング生成手段） １４ 等分期間生成部（タイミング生成手段） １５ タイミング信号生成部（タイミング生成手段；
出力部） ２２ 第１カウンタ ２３ 第２カウンタ ２４ 第３カウンタ（同期用カウンタ） ２９ 第４カウンタ（等分用カウンタ） ７１ Ｄ−ＦＦ回路（記憶領域）

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】非線形素子を有する絵素の表示状態を設定
   するための選択期間を複数の期間に分割し、各分割期間
   毎に、互いに異なる電圧を絵素へ印加する表示パネルの
   駆動装置において、 上記選択期間に同期し、かつ選択期間よりも周期が短い
   基準クロックと、選択期間を示す信号とに基づいて、以
   降の選択期間を分割するためのパラメータを算出するパ
   ラメータ算出手段と、 上記パラメータを記憶する記憶手段と、 上記パラメータに基づいて、上記選択期間を示す信号お
   よび基準クロックから、以降の選択期間を各分割期間へ
   分割するタイミング信号を生成するタイミング生成手段
   とを備え、 上記パラメータ算出手段は、上記分割期間の分割比に基
   づいた定数分だけ、上記基準クロックを繰り返し数える
   第１カウンタと、当該第１カウンタの繰り返し周期の数
   を数える第２カウンタとを有し、 上記記憶手段には、上記パラメータとして、上記第２カ
   ウンタのカウント終了時における上記第１カウンタの第
   １カウント値を記憶する記憶領域と、選択期間内におけ
   る上記第２カウンタの第２カウント値を記憶する記憶領
   域とが設けられていると共に、 上記タイミング生成手段は、上記第２カウント値に応じ
   て、上記基準クロックを繰り返し数える等分用カウンタ
   と、 各選択期間毎に、上記第１カウント値に応じて、基準ク
   ロックを数える同期用カウンタと、 当該等分用カウンタの繰り返しの周期に応じて、上記タ
   イミング信号を生成すると共に、上記同期用カウンタが
   第１カウント値に応じて基準クロックを数える期間だ
   け、タイミング信号を出力する時点を調整する出力部と
   を備えていることを特徴とする表示パネルの駆動装置。
2. 【請求項２】外部インターフェース信号に基づいて、各
   選択期間を複数の分割期間に分割し、各分割期間を示す
   タイミング信号を生成するタイミング生成回路が設けら
   れた制御部を有し、 上記タイミング生成回路は、水平方向同期信号と基準ク
   ロックとに基づいて、上記各分割期間の分割比に基づい
   た定数で上記選択期間を等分した時の誤差を示す第１カ
   ウント値、および、等分された期間における基準クロッ
   クの数を示す第２カウント値からなる初期パラメータを
   算出する初期パラメータ算出部と、 上記両カウント値を保持するメモリと、 上記メモリに保持された第２カウント値に基づいて、等
   分された期間毎にパルス信号を発生する等分期間生成部
   と、 当該パルス信号に基づいて、各分割期間を示すタイミン
   グ信号を生成するタイミング信号生成部と、 上記メモリに保持された第１カウント値に基づいて、上
   記タイミング信号の発生を遅延または早めて、上記選択
   期間と上記タイミング信号との同期を取る同期部とを備
   えていることを特徴とする表示パネルの駆動装置。