JP3358722B2 - エンコーダマトリックス回路 - Google Patents
エンコーダマトリックス回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、温度計コードをバ
イナリーコードに変換するエンコーダマトリックス回路
に係り、より詳細には、エンコーダマトリックス回路の
低消費電力化やノイズ対策化に関するものである。
イナリーコードに変換するエンコーダマトリックス回路
に係り、より詳細には、エンコーダマトリックス回路の
低消費電力化やノイズ対策化に関するものである。
【０００２】
【従来の技術】ＡＤコンバータでは、複数のコンパレー
タからの比較出力に基づいた温度計コード列をバイナリ
ーコード列やグレイコード列に変換するために、エンコ
ーダマトリックス回路が用いられている。
タからの比較出力に基づいた温度計コード列をバイナリ
ーコード列やグレイコード列に変換するために、エンコ
ーダマトリックス回路が用いられている。
【０００３】図６（ａ）及び（ｂ）は、第１従来例のエ
ンコーダマトリックス回路の回路図及びタイムチャート
である。同図（ａ）に示すように、このエンコーダマト
リックス回路は、温度計コード列から８進コード列に変
換するコレクション部１０１、及び、８進コード列から
３ビットバイナリーコード列に変換するマトリックス部
１０４で構成される。マトリックス部１０４には、コー
ド変換制御信号１によって制御されるリセット期間とコ
ード出力期間とがあり、リセット期間では、ダイナミッ
ク動作ライン８〜１０と電源ラインとが導通し、コード
出力期間では、ディスチャージ動作ライン１１〜１３と
グランドラインとが導通する。ｎチャネル型トランジス
タ２９〜４０は、ゲートに入力する８進コード列に基づ
くスイッチ制御信号２２〜２８がハイレベルになると、
対応するダイナミック動作ライン８〜１０とディスチャ
ージ動作ライン１１〜１３とを導通させる。
ンコーダマトリックス回路の回路図及びタイムチャート
である。同図（ａ）に示すように、このエンコーダマト
リックス回路は、温度計コード列から８進コード列に変
換するコレクション部１０１、及び、８進コード列から
３ビットバイナリーコード列に変換するマトリックス部
１０４で構成される。マトリックス部１０４には、コー
ド変換制御信号１によって制御されるリセット期間とコ
ード出力期間とがあり、リセット期間では、ダイナミッ
ク動作ライン８〜１０と電源ラインとが導通し、コード
出力期間では、ディスチャージ動作ライン１１〜１３と
グランドラインとが導通する。ｎチャネル型トランジス
タ２９〜４０は、ゲートに入力する８進コード列に基づ
くスイッチ制御信号２２〜２８がハイレベルになると、
対応するダイナミック動作ライン８〜１０とディスチャ
ージ動作ライン１１〜１３とを導通させる。
【０００４】上記エンコーダマトリックス回路では、ダ
イナミック動作ライン８〜１０が、リセット期間でハイ
レベルに充電され、コード出力期間でローレベルに放電
されるか否かで決定される論理を有し、インバータ４１
〜４３が、３ビットバイナリーコード列としてバイナリ
ーコード信号Ｄ０〜Ｄ２を出力する。
イナミック動作ライン８〜１０が、リセット期間でハイ
レベルに充電され、コード出力期間でローレベルに放電
されるか否かで決定される論理を有し、インバータ４１
〜４３が、３ビットバイナリーコード列としてバイナリ
ーコード信号Ｄ０〜Ｄ２を出力する。
【０００５】図６と図７を参照して、ダイナミック動作
ライン９及びディスチャージ動作ライン１２の電位レベ
ルの変化について説明する。図７（ａ）〜（ｄ）は、夫
々、図６（ｂ）に例示した条件下にあるダイナミック動
作ライン９の動作を示している。同図の接続回路では、
オン状態のトランジスタを実線で、オフ状態のトランジ
スタを破線で、表現している。
ライン９及びディスチャージ動作ライン１２の電位レベ
ルの変化について説明する。図７（ａ）〜（ｄ）は、夫
々、図６（ｂ）に例示した条件下にあるダイナミック動
作ライン９の動作を示している。同図の接続回路では、
オン状態のトランジスタを実線で、オフ状態のトランジ
スタを破線で、表現している。
【０００６】図７（ａ）のコード列Ｅのリセット期間で
は、ダイナミック動作ライン９及びディスチャージ動作
ライン１２は高電圧電源ラインの電位ＶＣＣになる。図
７（ｂ）のコード列Ｅのコード出力期間では、ダイナミ
ック動作ライン９及びディスチャージ動作ライン１２は
低電圧電源ライン（グランドライン）のグランド電位に
なる。図７（ｃ）のコード列Ｄのリセット期間では、ダ
イナミック動作ライン９が電位ＶＣＣになり、図７
（ｄ）のコード列Ｄのコード出力期間では、ディスチャ
ージ動作ライン１２がグランド電位になる。
は、ダイナミック動作ライン９及びディスチャージ動作
ライン１２は高電圧電源ラインの電位ＶＣＣになる。図
７（ｂ）のコード列Ｅのコード出力期間では、ダイナミ
ック動作ライン９及びディスチャージ動作ライン１２は
低電圧電源ライン（グランドライン）のグランド電位に
なる。図７（ｃ）のコード列Ｄのリセット期間では、ダ
イナミック動作ライン９が電位ＶＣＣになり、図７
（ｄ）のコード列Ｄのコード出力期間では、ディスチャ
ージ動作ライン１２がグランド電位になる。
【０００７】図６のエンコーダマトリックス回路では、
図７（ｃ）のリセット期間で、ディスチャージ動作ライ
ン１２が高インピーダンス状態となり、図７（ｄ）のコ
ード出力期間で、ダイナミック動作ライン９が高インピ
ーダンス状態となるので、ライン上の電位が不安定とな
り誤動作の原因になるという問題があった。
図７（ｃ）のリセット期間で、ディスチャージ動作ライ
ン１２が高インピーダンス状態となり、図７（ｄ）のコ
ード出力期間で、ダイナミック動作ライン９が高インピ
ーダンス状態となるので、ライン上の電位が不安定とな
り誤動作の原因になるという問題があった。
【０００８】図８（ａ）及び（ｂ）は夫々、高インピー
ダンス状態となるラインを有しない第２従来例のエンコ
ーダマトリックス回路の回路図及びタイムチャートであ
る。この従来例は、文献“Ｐｏｗｅｒ−Ｅｆｆｉｃｉｅ
ｎｔＭｅｔａｓｔａｂｉｌｉｔｙＥｒｒｏｒＲｅｄｕｃ
ｔｉｏｎｉｎＣＭＯＳＦｌａｓｈＡ／ＤＣｏｎｖｅｒｔ
ｅｒｓ”，ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−Ｓ
ｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．３１，Ｎｏ．８，
ｐｐ．１１３２−１１４０に記載されている。コード変
換制御信号１によって制御されるリセット期間及びコー
ド出力期間がない点が、先の従来例と異なる。
ダンス状態となるラインを有しない第２従来例のエンコ
ーダマトリックス回路の回路図及びタイムチャートであ
る。この従来例は、文献“Ｐｏｗｅｒ−Ｅｆｆｉｃｉｅ
ｎｔＭｅｔａｓｔａｂｉｌｉｔｙＥｒｒｏｒＲｅｄｕｃ
ｔｉｏｎｉｎＣＭＯＳＦｌａｓｈＡ／ＤＣｏｎｖｅｒｔ
ｅｒｓ”，ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−Ｓ
ｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．３１，Ｎｏ．８，
ｐｐ．１１３２−１１４０に記載されている。コード変
換制御信号１によって制御されるリセット期間及びコー
ド出力期間がない点が、先の従来例と異なる。
【０００９】このエンコーダマトリックス回路は、温度
計コード列から８進コード列に変換するコレクション部
１０１、及び、８進コード列から３ビットバイナリーコ
ード列に変換するマトリックス部１０５で構成される。
マトリックス部１０５では、ダイナミック動作ライン８
〜１０が、ｎチャネル型トランジスタ２〜４のオン抵抗
Ｒ２〜Ｒ４を介して電源ラインに接続され、ディスチャ
ージ動作ライン１１〜１３は、グランドラインに直接に
接続される。
計コード列から８進コード列に変換するコレクション部
１０１、及び、８進コード列から３ビットバイナリーコ
ード列に変換するマトリックス部１０５で構成される。
マトリックス部１０５では、ダイナミック動作ライン８
〜１０が、ｎチャネル型トランジスタ２〜４のオン抵抗
Ｒ２〜Ｒ４を介して電源ラインに接続され、ディスチャ
ージ動作ライン１１〜１３は、グランドラインに直接に
接続される。
【００１０】ダイナミック動作ライン８〜１０が、ディ
スチャージ動作ライン１１〜１３と導通するか否かで決
定される論理を有し、インバータ４１〜４３が、これを
３ビットのバイナリーコード列を有するバイナリーコー
ド信号Ｄ０〜Ｄ２として出力する。
スチャージ動作ライン１１〜１３と導通するか否かで決
定される論理を有し、インバータ４１〜４３が、これを
３ビットのバイナリーコード列を有するバイナリーコー
ド信号Ｄ０〜Ｄ２として出力する。
【００１１】図９（ａ）及び（ｂ）は、図８（ｂ）に例
示した条件下にあるダイナミック動作ライン９の動作を
示している。図９（ａ）のコード列Ｅのコード出力期間
では、ダイナミック動作ライン９はローレベルである電
位Ｖ１ａになり、ディスチャージ動作ライン１２はグラ
ンド電位になる。なお、電位Ｖ１ａは、Ｒ３４×ＶＣＣ
／（Ｒ３＋Ｒ３４）であり、オン抵抗Ｒ３はオン抵抗Ｒ
３４より大きい。図９（ｂ）のコード列Ｄのコード出力
期間では、ダイナミック動作ライン９は電源電位ＶＣＣ
になり、ディスチャージ動作ライン１２はグランド電位
になる。
示した条件下にあるダイナミック動作ライン９の動作を
示している。図９（ａ）のコード列Ｅのコード出力期間
では、ダイナミック動作ライン９はローレベルである電
位Ｖ１ａになり、ディスチャージ動作ライン１２はグラ
ンド電位になる。なお、電位Ｖ１ａは、Ｒ３４×ＶＣＣ
／（Ｒ３＋Ｒ３４）であり、オン抵抗Ｒ３はオン抵抗Ｒ
３４より大きい。図９（ｂ）のコード列Ｄのコード出力
期間では、ダイナミック動作ライン９は電源電位ＶＣＣ
になり、ディスチャージ動作ライン１２はグランド電位
になる。
【００１２】
【発明が解決しようとする課題】上記第２の従来例のエ
ンコーダマトリックス回路では、図９（ａ）のコード出
力期間では、電源ラインとグランドラインとの間にオン
抵抗Ｒ３及びＲ３４が直列に接続されており、ダイナミ
ック動作ライン９とディスチャージ動作ライン１２との
間には、大きさがＶＣＣ／（Ｒ３＋Ｒ３４）である定常
的な電流が流れる。このため、第１の従来例のようなダ
イナミック動作ラインやディスチャージ動作ラインが高
インピーダンス状態となって不安定となる欠点はない
が、この電流のために回路の消費電力が大きくなるとい
う別の欠点がある。
ンコーダマトリックス回路では、図９（ａ）のコード出
力期間では、電源ラインとグランドラインとの間にオン
抵抗Ｒ３及びＲ３４が直列に接続されており、ダイナミ
ック動作ライン９とディスチャージ動作ライン１２との
間には、大きさがＶＣＣ／（Ｒ３＋Ｒ３４）である定常
的な電流が流れる。このため、第１の従来例のようなダ
イナミック動作ラインやディスチャージ動作ラインが高
インピーダンス状態となって不安定となる欠点はない
が、この電流のために回路の消費電力が大きくなるとい
う別の欠点がある。
【００１３】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、回路
の消費電力が少なくノイズ対策がなされたエンコーダマ
トリックス回路を提供することを目的とする。
する問題点を解決するためになされたものであり、回路
の消費電力が少なくノイズ対策がなされたエンコーダマ
トリックス回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のエンコーダマトリックス回路は、温度計コ
ード列が入力し２n進コード列を出力するコレクション
部と、前記２n進コード列が入力しｎビットバイナリコ
ードを出力するマトリックス部とを有し、前記マトリッ
クス部が、前記コレクション部の出力ビット数に対応す
る数の入力ラインと、前記バイナリコードのビット数に
対応する数のダイナミック動作ライン及びディスチャー
ジ動作ラインの対と、対応する前記入力ラインがゲート
に入力し、対応する前記ダイナミック動作ラインと前記
ディスチャージ動作ラインとを導通させる複数の第１ト
ランジスタと、前記ダイナミック動作ラインに対応して
配設され、対応するダイナミック動作ラインが入力に接
続されるインバータとを備え、前記ダイナミック動作ラ
インが第１の電源に接続され且つ前記２n進コード列の
入力に対応して前記第１トランジスタが前記ダイナミッ
ク動作ラインと対応するディスチャージ動作ラインとを
導通させるリセット期間と、前記ディスチャージ動作ラ
インが第２の電源に接続され且つ前記２n進コード列の
入力に対応して前記第１トランジスタが前記ダイナミッ
ク動作ラインと対応するディスチャージ動作ラインとを
導通させるコード出力期間とを有し、前記インバータの
出力から前記ｎビットバイナリコードを出力する型式の
エンコーダマトリックス回路において、各ダイナミック
動作ライン及びディスチャージ動作ラインの対に対応し
て配設され、ゲートが対応するダイナミック動作ライン
に、ソースが前記第２の電源に、ドレインが対応するデ
ィスチャージ動作ラインに夫々接続される第２トランジ
スタを備えることを特徴とする。
め、本発明のエンコーダマトリックス回路は、温度計コ
ード列が入力し２n進コード列を出力するコレクション
部と、前記２n進コード列が入力しｎビットバイナリコ
ードを出力するマトリックス部とを有し、前記マトリッ
クス部が、前記コレクション部の出力ビット数に対応す
る数の入力ラインと、前記バイナリコードのビット数に
対応する数のダイナミック動作ライン及びディスチャー
ジ動作ラインの対と、対応する前記入力ラインがゲート
に入力し、対応する前記ダイナミック動作ラインと前記
ディスチャージ動作ラインとを導通させる複数の第１ト
ランジスタと、前記ダイナミック動作ラインに対応して
配設され、対応するダイナミック動作ラインが入力に接
続されるインバータとを備え、前記ダイナミック動作ラ
インが第１の電源に接続され且つ前記２n進コード列の
入力に対応して前記第１トランジスタが前記ダイナミッ
ク動作ラインと対応するディスチャージ動作ラインとを
導通させるリセット期間と、前記ディスチャージ動作ラ
インが第２の電源に接続され且つ前記２n進コード列の
入力に対応して前記第１トランジスタが前記ダイナミッ
ク動作ラインと対応するディスチャージ動作ラインとを
導通させるコード出力期間とを有し、前記インバータの
出力から前記ｎビットバイナリコードを出力する型式の
エンコーダマトリックス回路において、各ダイナミック
動作ライン及びディスチャージ動作ラインの対に対応し
て配設され、ゲートが対応するダイナミック動作ライン
に、ソースが前記第２の電源に、ドレインが対応するデ
ィスチャージ動作ラインに夫々接続される第２トランジ
スタを備えることを特徴とする。
【００１５】また、本発明のエンコーダマトリックス回
路では、温度計コード列が入力し２ n進コード列を出力
するコレクション部と、前記２n進コード列が入力しｎ
ビットバイナリコードを出力するマトリックス部とを有
し、前記マトリックス部が、前記コレクション部の出力
ビット数に対応する数の入力ラインと、前記バイナリコ
ードのビット数に対応する数のダイナミック動作ライン
及びディスチャージ動作ラインの対と、対応する前記入
力ラインがゲートに入力し、対応する前記ダイナミック
動作ラインと前記ディスチャージ動作ラインとを導通さ
せる複数の第１トランジスタと、前記ダイナミック動作
ラインに対応して配設され、対応するダイナミック動作
ラインが入力に接続されるインバータとを備え、前記ダ
イナミック動作ラインが第１の電源に接続され且つ前記
２n進コード列の入力に対応して前記第１トランジスタ
が前記ダイナミック動作ラインと対応するディスチャー
ジ動作ラインとを導通させるリセット期間と、前記ディ
スチャージラインが第２の電源に接続され且つ前記２n
進コード列の入力に対応して前記第１トランジスタが前
記ダイナミック動作ラインと対応するディスチャージ動
作ラインとを導通させるコード出力期間とを有し、前記
インバータの出力から前記ｎビットバイナリコードを出
力する型式のエンコーダマトリックス回路において、前
記ディスチャージ動作ラインに対応して配設され、前記
２n進コード列の入力に応答し、前記ダイナミック動作
ラインと導通しない前記ディスチャージ動作ラインを選
択的に前記第２の電源に導通する電位保持回路を備える
ことを特徴とする。
路では、温度計コード列が入力し２ n進コード列を出力
するコレクション部と、前記２n進コード列が入力しｎ
ビットバイナリコードを出力するマトリックス部とを有
し、前記マトリックス部が、前記コレクション部の出力
ビット数に対応する数の入力ラインと、前記バイナリコ
ードのビット数に対応する数のダイナミック動作ライン
及びディスチャージ動作ラインの対と、対応する前記入
力ラインがゲートに入力し、対応する前記ダイナミック
動作ラインと前記ディスチャージ動作ラインとを導通さ
せる複数の第１トランジスタと、前記ダイナミック動作
ラインに対応して配設され、対応するダイナミック動作
ラインが入力に接続されるインバータとを備え、前記ダ
イナミック動作ラインが第１の電源に接続され且つ前記
２n進コード列の入力に対応して前記第１トランジスタ
が前記ダイナミック動作ラインと対応するディスチャー
ジ動作ラインとを導通させるリセット期間と、前記ディ
スチャージラインが第２の電源に接続され且つ前記２n
進コード列の入力に対応して前記第１トランジスタが前
記ダイナミック動作ラインと対応するディスチャージ動
作ラインとを導通させるコード出力期間とを有し、前記
インバータの出力から前記ｎビットバイナリコードを出
力する型式のエンコーダマトリックス回路において、前
記ディスチャージ動作ラインに対応して配設され、前記
２n進コード列の入力に応答し、前記ダイナミック動作
ラインと導通しない前記ディスチャージ動作ラインを選
択的に前記第２の電源に導通する電位保持回路を備える
ことを特徴とする。
【００１６】本発明のエンコーダマトリックス回路は、
ディスチャージ動作ラインが高インピーダンスとなる状
態がないので、ノイズによる誤動作が抑えられると共
に、ダイナミック動作ラインとディスチャージ動作ライ
ンとの間に定常的な電流が流れないので、回路の消費電
力も抑えることができる。
ディスチャージ動作ラインが高インピーダンスとなる状
態がないので、ノイズによる誤動作が抑えられると共
に、ダイナミック動作ラインとディスチャージ動作ライ
ンとの間に定常的な電流が流れないので、回路の消費電
力も抑えることができる。
【００１７】本発明のエンコーダマトリックス回路で
は、前記インバータに対応して配設され、ゲートが該イ
ンバータの出力に、ソースが前記第１の電源に、ドレイ
ンが前記インバータの入力に夫々接続される第３トラン
ジスタを更に備えることが好ましい。
は、前記インバータに対応して配設され、ゲートが該イ
ンバータの出力に、ソースが前記第１の電源に、ドレイ
ンが前記インバータの入力に夫々接続される第３トラン
ジスタを更に備えることが好ましい。
【００１８】この場合、ダイナミック動作ラインが高イ
ンピーダンスとなる状態がないので、ノイズによる誤動
作を更に抑えることができる。
ンピーダンスとなる状態がないので、ノイズによる誤動
作を更に抑えることができる。
【００１９】
【発明の実施の形態】まず、エンコーダマトリックス回
路の動作の説明に先立って、エンコーダマトリックス回
路が取り扱う温度計コード列、８進コード列、及び、３
ビットバイナリーコード列について説明する。図３は、
各コード列の対応を示す表である。各コード列は、コー
ド列Ａからコード列Ｈまでの８種類がある。
路の動作の説明に先立って、エンコーダマトリックス回
路が取り扱う温度計コード列、８進コード列、及び、３
ビットバイナリーコード列について説明する。図３は、
各コード列の対応を示す表である。各コード列は、コー
ド列Ａからコード列Ｈまでの８種類がある。
【００２０】温度計コード列は、夫々が７ビットのコー
ドからなり、最大コードを有するコードＡは全てのビッ
トが“１”であり、次に大きなコードＢはコードＡのＭ
ＳＢの“１”が“０”に置き変わったコード列を有し、
以下、次に小さなコードに行くに従って順位の高いビッ
トが“１”から“０”に置き変わった構造である。最小
コードを有するコードＨは全てのビットが“０”であ
る。つまり、このコード列では、ビット“０”の上位桁
に“１”、及び、“１”の下位桁に“０”の数字が並ば
ないコード列である。８進コード列は、７つのビットの
内いずれか１つのビットのみが“１”であるコード列で
ある。３ビットバイナリーコード列は、２進数表現され
た３ビットのコード列である。
ドからなり、最大コードを有するコードＡは全てのビッ
トが“１”であり、次に大きなコードＢはコードＡのＭ
ＳＢの“１”が“０”に置き変わったコード列を有し、
以下、次に小さなコードに行くに従って順位の高いビッ
トが“１”から“０”に置き変わった構造である。最小
コードを有するコードＨは全てのビットが“０”であ
る。つまり、このコード列では、ビット“０”の上位桁
に“１”、及び、“１”の下位桁に“０”の数字が並ば
ないコード列である。８進コード列は、７つのビットの
内いずれか１つのビットのみが“１”であるコード列で
ある。３ビットバイナリーコード列は、２進数表現され
た３ビットのコード列である。
【００２１】以下、本発明のエンコーダマトリックス回
路について図面を参照して説明する。図１（ａ）及び
（ｂ）夫々は、本発明の第１実施形態例のエンコーダマ
トリックス回路の回路図及びタイムチャートである。同
図（ａ）に示すように、このエンコーダマトリックス回
路は、温度計コード列から８進コード列に変換するコレ
クション部１０１、及び、８進コード列から３ビットバ
イナリーコード列に変換するマトリックス部１０２で構
成される。
路について図面を参照して説明する。図１（ａ）及び
（ｂ）夫々は、本発明の第１実施形態例のエンコーダマ
トリックス回路の回路図及びタイムチャートである。同
図（ａ）に示すように、このエンコーダマトリックス回
路は、温度計コード列から８進コード列に変換するコレ
クション部１０１、及び、８進コード列から３ビットバ
イナリーコード列に変換するマトリックス部１０２で構
成される。
【００２２】コレクション部１０１は、温度計コード列
の各ビットに対応して配設される３入力ＡＮＤゲート７
１〜７７、及び、温度計コード列のＬＳＢを除く各ビッ
トが入力される６個のインバータ６１〜６６を有する。
図中ＡＮＤゲート７１がＬＳＢに対応し、ＡＮＤゲート
７７がＭＳＢに対応する。全ての各ビットに対応する３
入力ＡＮＤゲート７１〜７７は夫々、第２入力に対応す
る各ビットの温度計型コード信号１４〜２０を入力す
る。ＭＳＢを除く各ビットに対応する３入力ＡＮＤゲー
ト７１〜７６は夫々、第１入力にインバータ６１〜６６
を介して、対応する各ビットより一つ上位の温度計型コ
ード信号１５〜２０を入力する。ＭＳＢのビットに対応
する３入力ＡＮＤゲート７７は、第１入力を３入力ＡＮ
Ｄゲート７６の第３入力に接続する。ＬＳＢを除く各ビ
ットに対応する３入力ＡＮＤゲート７２〜７７は夫々、
第３入力に対応する各ビットより一つ下位の温度計型コ
ード信号１４〜１９を入力する。ＬＳＢのビットに対応
する３入力ＡＮＤゲート７１は、第３入力を３入力ＡＮ
Ｄゲート７２の第１入力に接続する。
の各ビットに対応して配設される３入力ＡＮＤゲート７
１〜７７、及び、温度計コード列のＬＳＢを除く各ビッ
トが入力される６個のインバータ６１〜６６を有する。
図中ＡＮＤゲート７１がＬＳＢに対応し、ＡＮＤゲート
７７がＭＳＢに対応する。全ての各ビットに対応する３
入力ＡＮＤゲート７１〜７７は夫々、第２入力に対応す
る各ビットの温度計型コード信号１４〜２０を入力す
る。ＭＳＢを除く各ビットに対応する３入力ＡＮＤゲー
ト７１〜７６は夫々、第１入力にインバータ６１〜６６
を介して、対応する各ビットより一つ上位の温度計型コ
ード信号１５〜２０を入力する。ＭＳＢのビットに対応
する３入力ＡＮＤゲート７７は、第１入力を３入力ＡＮ
Ｄゲート７６の第３入力に接続する。ＬＳＢを除く各ビ
ットに対応する３入力ＡＮＤゲート７２〜７７は夫々、
第３入力に対応する各ビットより一つ下位の温度計型コ
ード信号１４〜１９を入力する。ＬＳＢのビットに対応
する３入力ＡＮＤゲート７１は、第３入力を３入力ＡＮ
Ｄゲート７２の第１入力に接続する。
【００２３】マトリックス部１０２は、３ビットバイナ
リコードの各ビットに対応するダイナミック動作ライン
（出力ライン）８〜１０と、この出力ラインと対を成す
ディスチャージ動作ライン１１〜１３とを有する。ま
た、ＡＮＤゲートの各出力がゲートに接続されるｎチャ
ネル型トランジスタ２９〜４０と、対応する出力ライン
がゲートに接続されるｎチャネル型トランジスタ４７〜
４９と、対応するインバータの各出力がゲートに接続さ
れるｐチャネル型トランジスタ４４〜４６と、コード変
換信号１がゲートに入力されるｎチャネル型トランジス
タ２〜４、及び、ｐチャネル型トランジスタ５〜７とを
有する。
リコードの各ビットに対応するダイナミック動作ライン
（出力ライン）８〜１０と、この出力ラインと対を成す
ディスチャージ動作ライン１１〜１３とを有する。ま
た、ＡＮＤゲートの各出力がゲートに接続されるｎチャ
ネル型トランジスタ２９〜４０と、対応する出力ライン
がゲートに接続されるｎチャネル型トランジスタ４７〜
４９と、対応するインバータの各出力がゲートに接続さ
れるｐチャネル型トランジスタ４４〜４６と、コード変
換信号１がゲートに入力されるｎチャネル型トランジス
タ２〜４、及び、ｐチャネル型トランジスタ５〜７とを
有する。
【００２４】ダイナミック動作ライン８〜１０は夫々、
一端がコード変換信号１がゲートに入力されるｎチャネ
ル型トランジスタ２〜４を介して電源ラインに接続さ
れ、他端がインバータ４１〜４３の入力及びｐチャネル
型トランジスタ４４〜４６のドレインに接続され、ｐチ
ャネル型トランジスタのソースは電源ラインに接続さ
れ、ゲートはインバータ４１〜４３の出力に接続され、
インバータの出力がバイナリーコード信号Ｄ０〜Ｄ２を
構成する。ディスチャージ動作ライン１１〜１３は夫
々、コード変換信号１がゲートに入力されるｐチャネル
型トランジスタ５〜７を介して一端がグランドラインに
接続され、ゲートがダイナミック動作ライン８〜１０に
接続されるｎチャネル型トランジスタ４７〜４９を介し
て他端がグランドラインに接続される。
一端がコード変換信号１がゲートに入力されるｎチャネ
ル型トランジスタ２〜４を介して電源ラインに接続さ
れ、他端がインバータ４１〜４３の入力及びｐチャネル
型トランジスタ４４〜４６のドレインに接続され、ｐチ
ャネル型トランジスタのソースは電源ラインに接続さ
れ、ゲートはインバータ４１〜４３の出力に接続され、
インバータの出力がバイナリーコード信号Ｄ０〜Ｄ２を
構成する。ディスチャージ動作ライン１１〜１３は夫
々、コード変換信号１がゲートに入力されるｐチャネル
型トランジスタ５〜７を介して一端がグランドラインに
接続され、ゲートがダイナミック動作ライン８〜１０に
接続されるｎチャネル型トランジスタ４７〜４９を介し
て他端がグランドラインに接続される。
【００２５】ダイナミック動作ライン８とディスチャー
ジ動作ライン１１との間には、スイッチ制御信号２２が
ゲートに入力するｎチャネル型トランジスタ２９、スイ
ッチ制御信号２４がゲートに入力するｎチャネル型トラ
ンジスタ３０、スイッチ制御信号２６がゲートに入力す
るｎチャネル型トランジスタ３１、及び、スイッチ制御
信号２８がゲートに入力するｎチャネル型トランジスタ
３２が並列に接続される。ダイナミック動作ライン９と
ディスチャージ動作ライン１２との間には、スイッチ制
御信号２３がゲートに入力するｎチャネル型トランジス
タ３３、スイッチ制御信号２４がゲートに入力するｎチ
ャネル型トランジスタ３４、スイッチ制御信号２７がゲ
ートに入力するｎチャネル型トランジスタ３５、及び、
スイッチ制御信号２８がゲートに入力するｎチャネル型
トランジスタ３６が並列に接続される。ダイナミック動
作ライン１０とディスチャージ動作ライン１３との間に
は、スイッチ制御信号２５がゲートに入力するｎチャネ
ル型トランジスタ３７、スイッチ制御信号２６がゲート
に入力するｎチャネル型トランジスタ３８、スイッチ制
御信号２７がゲートに入力するｎチャネル型トランジス
タ３９、及び、スイッチ制御信号２８がゲートに入力す
るｎチャネル型トランジスタ４０が並列に接続される。
ジ動作ライン１１との間には、スイッチ制御信号２２が
ゲートに入力するｎチャネル型トランジスタ２９、スイ
ッチ制御信号２４がゲートに入力するｎチャネル型トラ
ンジスタ３０、スイッチ制御信号２６がゲートに入力す
るｎチャネル型トランジスタ３１、及び、スイッチ制御
信号２８がゲートに入力するｎチャネル型トランジスタ
３２が並列に接続される。ダイナミック動作ライン９と
ディスチャージ動作ライン１２との間には、スイッチ制
御信号２３がゲートに入力するｎチャネル型トランジス
タ３３、スイッチ制御信号２４がゲートに入力するｎチ
ャネル型トランジスタ３４、スイッチ制御信号２７がゲ
ートに入力するｎチャネル型トランジスタ３５、及び、
スイッチ制御信号２８がゲートに入力するｎチャネル型
トランジスタ３６が並列に接続される。ダイナミック動
作ライン１０とディスチャージ動作ライン１３との間に
は、スイッチ制御信号２５がゲートに入力するｎチャネ
ル型トランジスタ３７、スイッチ制御信号２６がゲート
に入力するｎチャネル型トランジスタ３８、スイッチ制
御信号２７がゲートに入力するｎチャネル型トランジス
タ３９、及び、スイッチ制御信号２８がゲートに入力す
るｎチャネル型トランジスタ４０が並列に接続される。
【００２６】同図（ｂ）に示すように、マトリックス部
１０２では、コード変換制御信号１がハイレベルである
リセット期間とローレベルであるコード出力期間とがあ
る。マトリックス部１０２は、リセット期間に、ダイナ
ミック動作ライン８〜１０が電源ラインに導通して、ハ
イレベルに充電される。マトリックス部１０２は、スイ
ッチ制御信号２２〜２８に基づいた論理でダイナミック
動作ライン８〜１０とディスチャージ動作ライン１１〜
１３とを導通させ、コード出力期間に導通していれば、
ダイナミック動作ライン８〜１０を放電してローレベル
にする。
１０２では、コード変換制御信号１がハイレベルである
リセット期間とローレベルであるコード出力期間とがあ
る。マトリックス部１０２は、リセット期間に、ダイナ
ミック動作ライン８〜１０が電源ラインに導通して、ハ
イレベルに充電される。マトリックス部１０２は、スイ
ッチ制御信号２２〜２８に基づいた論理でダイナミック
動作ライン８〜１０とディスチャージ動作ライン１１〜
１３とを導通させ、コード出力期間に導通していれば、
ダイナミック動作ライン８〜１０を放電してローレベル
にする。
【００２７】図１と図２を参照して、ダイナミック動作
ライン９及びディスチャージ動作ライン１２の電位レベ
ルの変化について説明する。図２（ａ）〜（ｄ）は、夫
々、図１（ｂ）に例示した条件下にあるダイナミック動
作ライン９の動作を示している。図２の等価回路図中の
抵抗は、接続回路図中の対応する（添字の番号が等し
い）トランジスタのオン抵抗を表わしている。トランジ
スタ４４〜４９のオン抵抗の値は、他のトランジスタと
比べて数倍以上大きいオン抵抗の値を持つように設計さ
れている。
ライン９及びディスチャージ動作ライン１２の電位レベ
ルの変化について説明する。図２（ａ）〜（ｄ）は、夫
々、図１（ｂ）に例示した条件下にあるダイナミック動
作ライン９の動作を示している。図２の等価回路図中の
抵抗は、接続回路図中の対応する（添字の番号が等し
い）トランジスタのオン抵抗を表わしている。トランジ
スタ４４〜４９のオン抵抗の値は、他のトランジスタと
比べて数倍以上大きいオン抵抗の値を持つように設計さ
れている。
【００２８】電源ラインとグランドラインとの間は、電
位差ＶＣＣに維持されている。図２（ａ）に示すよう
に、コード列Ｅのリセット期間に、ダイナミック動作ラ
イン９の電位Ｖ１ａは、（Ｒ３４＋Ｒ４８）×ＶＣＣ／
（（（Ｒ３×Ｒ４５）／（Ｒ３＋Ｒ４５））＋Ｒ３４＋
Ｒ４８）であり、Ｒ３４とＲ４８の直列抵抗分はＲ３と
Ｒ４５の並列抵抗分より大きいので、インバータ４２の
しきい値電圧より高いハイレベルになる。ディスチャー
ジ動作ライン１２の電位Ｖ２ａは、Ｒ４８×ＶＣＣ／
（（（Ｒ３×Ｒ４５）／（Ｒ３＋Ｒ４５））＋Ｒ３４＋
Ｒ４８）になる。ダイナミック動作ライン９とディスチ
ャージ動作ライン１２との間を流れる電流（以下、ライ
ン間電流と呼ぶ）は、（Ｖ１ａ−Ｖ２ａ）／Ｒ３４の電
流値が定常的に流れるが、オン抵抗Ｒ４８が他の抵抗よ
り数倍大きな抵抗値を有しているので、この電流値は比
較的小さくなる。
位差ＶＣＣに維持されている。図２（ａ）に示すよう
に、コード列Ｅのリセット期間に、ダイナミック動作ラ
イン９の電位Ｖ１ａは、（Ｒ３４＋Ｒ４８）×ＶＣＣ／
（（（Ｒ３×Ｒ４５）／（Ｒ３＋Ｒ４５））＋Ｒ３４＋
Ｒ４８）であり、Ｒ３４とＲ４８の直列抵抗分はＲ３と
Ｒ４５の並列抵抗分より大きいので、インバータ４２の
しきい値電圧より高いハイレベルになる。ディスチャー
ジ動作ライン１２の電位Ｖ２ａは、Ｒ４８×ＶＣＣ／
（（（Ｒ３×Ｒ４５）／（Ｒ３＋Ｒ４５））＋Ｒ３４＋
Ｒ４８）になる。ダイナミック動作ライン９とディスチ
ャージ動作ライン１２との間を流れる電流（以下、ライ
ン間電流と呼ぶ）は、（Ｖ１ａ−Ｖ２ａ）／Ｒ３４の電
流値が定常的に流れるが、オン抵抗Ｒ４８が他の抵抗よ
り数倍大きな抵抗値を有しているので、この電流値は比
較的小さくなる。
【００２９】同図（ｂ）に示すように、コード列Ｅのコ
ード出力期間に、ダイナミック動作ライン９の電位Ｖ１
ｂは、（Ｒ３４＋（（Ｒ６×Ｒ４８）／（Ｒ６＋Ｒ４
８）））×ＶＣＣ／（Ｒ４５＋Ｒ３４＋（（Ｒ６×Ｒ４
８）／（Ｒ６＋Ｒ４８）））であり、Ｒ４５の抵抗分は
Ｒ３４とＲ６とＲ４８からなる抵抗分より大きいので、
インバータ４２のしきい値電圧より低いローレベルにな
る。更に、ダイナミック動作ライン９の電位Ｖ１ｂは、
ｐチャネル型トランジスタ４５がオフしオン抵抗Ｒ４５
の値が増加するので、グランドラインの電位ＧＮＤに近
づいていく。ディスチャージ動作ライン１２の電位Ｖ２
ｂは、（（Ｒ６×Ｒ４８）／（Ｒ６＋Ｒ４８））×ＶＣ
Ｃ／（Ｒ４５＋Ｒ３４＋（（Ｒ６×Ｒ４８）／（Ｒ６＋
Ｒ４８）））であり、ダイナミック動作ライン９と同様
の理由で、グランドラインの電位ＧＮＤに近づいてい
く。ライン間電流は、（Ｖ１ｂ−Ｖ２ｂ）／Ｒ３４の電
流値が過渡的に流れる。
ード出力期間に、ダイナミック動作ライン９の電位Ｖ１
ｂは、（Ｒ３４＋（（Ｒ６×Ｒ４８）／（Ｒ６＋Ｒ４
８）））×ＶＣＣ／（Ｒ４５＋Ｒ３４＋（（Ｒ６×Ｒ４
８）／（Ｒ６＋Ｒ４８）））であり、Ｒ４５の抵抗分は
Ｒ３４とＲ６とＲ４８からなる抵抗分より大きいので、
インバータ４２のしきい値電圧より低いローレベルにな
る。更に、ダイナミック動作ライン９の電位Ｖ１ｂは、
ｐチャネル型トランジスタ４５がオフしオン抵抗Ｒ４５
の値が増加するので、グランドラインの電位ＧＮＤに近
づいていく。ディスチャージ動作ライン１２の電位Ｖ２
ｂは、（（Ｒ６×Ｒ４８）／（Ｒ６＋Ｒ４８））×ＶＣ
Ｃ／（Ｒ４５＋Ｒ３４＋（（Ｒ６×Ｒ４８）／（Ｒ６＋
Ｒ４８）））であり、ダイナミック動作ライン９と同様
の理由で、グランドラインの電位ＧＮＤに近づいてい
く。ライン間電流は、（Ｖ１ｂ−Ｖ２ｂ）／Ｒ３４の電
流値が過渡的に流れる。
【００３０】同図（ｃ）に示すように、コード列Ｄのリ
セット期間に、ダイナミック動作ライン９の電位は、ハ
イレベルである電源ラインの電位ＶＣＣとなる。ディス
チャージ動作ライン１２の電位は、ローレベルであるグ
ランド電位となる。両ライン間が高インピーダンスとな
るので、ライン間電流は流れない。
セット期間に、ダイナミック動作ライン９の電位は、ハ
イレベルである電源ラインの電位ＶＣＣとなる。ディス
チャージ動作ライン１２の電位は、ローレベルであるグ
ランド電位となる。両ライン間が高インピーダンスとな
るので、ライン間電流は流れない。
【００３１】同図（ｄ）に示すように、コード列Ｄのコ
ード出力期間に、ダイナミック動作ライン９の電位は、
ハイレベルである電源ラインの電位ＶＣＣとなる。ディ
スチャージ動作ライン１２の電位は、ローレベルである
グランド電位となる。両ライン間が高インピーダンスと
なるので、ライン間電流は流れない。
ード出力期間に、ダイナミック動作ライン９の電位は、
ハイレベルである電源ラインの電位ＶＣＣとなる。ディ
スチャージ動作ライン１２の電位は、ローレベルである
グランド電位となる。両ライン間が高インピーダンスと
なるので、ライン間電流は流れない。
【００３２】上記実施形態例によれば、ダイナミック動
作ライン及びディスチャージ動作ラインが高インピーダ
ンスとならないので、ノイズによる誤動作を抑えること
ができる。
作ライン及びディスチャージ動作ラインが高インピーダ
ンスとならないので、ノイズによる誤動作を抑えること
ができる。
【００３３】図４（ａ）及び（ｂ）は、本発明の第２実
施形態例のエンコーダマトリックス回路の回路図であ
り、同図（ｃ）は、タイムチャートである。本実施形態
例のエンコーダマトリックス回路では、リセット期間の
ディスチャージ動作ラインがグランドラインと導通する
条件が、ダイナミック動作ラインの電位に基づく論理で
はなくスイッチ制御信号に基づく論理である点におい
て、先の実施形態例とは異なる。
施形態例のエンコーダマトリックス回路の回路図であ
り、同図（ｃ）は、タイムチャートである。本実施形態
例のエンコーダマトリックス回路では、リセット期間の
ディスチャージ動作ラインがグランドラインと導通する
条件が、ダイナミック動作ラインの電位に基づく論理で
はなくスイッチ制御信号に基づく論理である点におい
て、先の実施形態例とは異なる。
【００３４】同図（ａ）に示すように、マトリックス部
１０３は、ディスチャージ動作ライン電位保持回路５０
〜５２を有する。同図（ｂ）に示すように、ディスチャ
ージ動作ライン電位保持回路５０は、４入力ＮＯＲゲー
ト５６、及び、ｎチャネル型トランジスタ５３で構成さ
れる。４入力ＮＯＲゲート５６は、第１入力にスイッチ
制御信号２２を、第２入力にスイッチ制御信号２４を、
第３入力にスイッチ制御信号２６を、第４入力にスイッ
チ制御信号２８を入力する。ｎチャネル型トランジスタ
５３は、ゲートが４入力ＮＯＲゲート５６の出力に接続
され、ディスチャージ動作ライン１１とグランドライン
との間に接続される。ディスチャージ動作ライン電位保
持回路５１は、４入力ＮＯＲゲート５７、及び、ｎチャ
ネル型トランジスタ５４で構成される。４入力ＮＯＲゲ
ート５７は、第１入力にスイッチ制御信号２３が、第２
入力にスイッチ制御信号２４が、第３入力にスイッチ制
御信号２７が、第４入力にスイッチ制御信号２８が入力
する。ｎチャネル型トランジスタ５４は、ゲートが４入
力ＮＯＲゲート５７の出力に接続され、ディスチャージ
動作ライン１２とグランドラインとの間に接続される。
ディスチャージ動作ライン電位保持回路５２は、４入力
ＮＯＲゲート５８、及び、ｎチャネル型トランジスタ５
５で構成される。４入力ＮＯＲゲート５８は、第１入力
にスイッチ制御信号２５が、第２入力にスイッチ制御信
号２６が、第３入力にスイッチ制御信号２７が、第４入
力にスイッチ制御信号２８が入力する。ｎチャネル型ト
ランジスタ５５は、ゲートが４入力ＮＯＲゲート５８の
出力に接続され、ディスチャージ動作ライン１３とグラ
ンドラインとの間に接続される。
１０３は、ディスチャージ動作ライン電位保持回路５０
〜５２を有する。同図（ｂ）に示すように、ディスチャ
ージ動作ライン電位保持回路５０は、４入力ＮＯＲゲー
ト５６、及び、ｎチャネル型トランジスタ５３で構成さ
れる。４入力ＮＯＲゲート５６は、第１入力にスイッチ
制御信号２２を、第２入力にスイッチ制御信号２４を、
第３入力にスイッチ制御信号２６を、第４入力にスイッ
チ制御信号２８を入力する。ｎチャネル型トランジスタ
５３は、ゲートが４入力ＮＯＲゲート５６の出力に接続
され、ディスチャージ動作ライン１１とグランドライン
との間に接続される。ディスチャージ動作ライン電位保
持回路５１は、４入力ＮＯＲゲート５７、及び、ｎチャ
ネル型トランジスタ５４で構成される。４入力ＮＯＲゲ
ート５７は、第１入力にスイッチ制御信号２３が、第２
入力にスイッチ制御信号２４が、第３入力にスイッチ制
御信号２７が、第４入力にスイッチ制御信号２８が入力
する。ｎチャネル型トランジスタ５４は、ゲートが４入
力ＮＯＲゲート５７の出力に接続され、ディスチャージ
動作ライン１２とグランドラインとの間に接続される。
ディスチャージ動作ライン電位保持回路５２は、４入力
ＮＯＲゲート５８、及び、ｎチャネル型トランジスタ５
５で構成される。４入力ＮＯＲゲート５８は、第１入力
にスイッチ制御信号２５が、第２入力にスイッチ制御信
号２６が、第３入力にスイッチ制御信号２７が、第４入
力にスイッチ制御信号２８が入力する。ｎチャネル型ト
ランジスタ５５は、ゲートが４入力ＮＯＲゲート５８の
出力に接続され、ディスチャージ動作ライン１３とグラ
ンドラインとの間に接続される。
【００３５】図４と図５を参照して、ダイナミック動作
ライン９及びディスチャージ動作ライン１２の電位レベ
ルの変化について説明する。図５（ａ）〜（ｄ）は、夫
々、図４（ｃ）に例示した条件下にあるダイナミック動
作ライン９の動作を示している。
ライン９及びディスチャージ動作ライン１２の電位レベ
ルの変化について説明する。図５（ａ）〜（ｄ）は、夫
々、図４（ｃ）に例示した条件下にあるダイナミック動
作ライン９の動作を示している。
【００３６】図５（ａ）に示すように、コード列Ｅのリ
セット期間に、ダイナミック動作ライン９及びディスチ
ャージ動作ライン１２の電位は、ハイレベルである電源
ラインの電位ＶＣＣになる。両ライン間が同電位となる
ので、ライン間電流は流れない。
セット期間に、ダイナミック動作ライン９及びディスチ
ャージ動作ライン１２の電位は、ハイレベルである電源
ラインの電位ＶＣＣになる。両ライン間が同電位となる
ので、ライン間電流は流れない。
【００３７】同図（ｂ）に示すように、コード列Ｅのコ
ード出力期間に、ダイナミック動作ライン９の電位Ｖ１
ｂは、（Ｒ３４＋Ｒ６）×ＶＣＣ／（Ｒ４５＋Ｒ３４＋
Ｒ６）であり、Ｒ４５の抵抗分はＲ３４とＲ６との直列
抵抗分より大きいので、インバータ４２のしきい値電圧
より低いローレベルになる。更に、ダイナミック動作ラ
イン９の電位Ｖ１ｂは、ｐチャネル型トランジスタ４５
がオフしオン抵抗Ｒ４５の値が増加するので、グランド
電位に近づいていく。ディスチャージ動作ライン１２の
電位Ｖ２ｂは、Ｒ６×ＶＣＣ／（Ｒ４５＋Ｒ３４＋Ｒ
６）であり、ダイナミック動作ライン９と同様の理由
で、グランド電位に近づいていく。ライン間電流は、
（Ｖ１ｂ−Ｖ２ｂ）／Ｒ３４の電流値が過渡的に流れ
る。
ード出力期間に、ダイナミック動作ライン９の電位Ｖ１
ｂは、（Ｒ３４＋Ｒ６）×ＶＣＣ／（Ｒ４５＋Ｒ３４＋
Ｒ６）であり、Ｒ４５の抵抗分はＲ３４とＲ６との直列
抵抗分より大きいので、インバータ４２のしきい値電圧
より低いローレベルになる。更に、ダイナミック動作ラ
イン９の電位Ｖ１ｂは、ｐチャネル型トランジスタ４５
がオフしオン抵抗Ｒ４５の値が増加するので、グランド
電位に近づいていく。ディスチャージ動作ライン１２の
電位Ｖ２ｂは、Ｒ６×ＶＣＣ／（Ｒ４５＋Ｒ３４＋Ｒ
６）であり、ダイナミック動作ライン９と同様の理由
で、グランド電位に近づいていく。ライン間電流は、
（Ｖ１ｂ−Ｖ２ｂ）／Ｒ３４の電流値が過渡的に流れ
る。
【００３８】同図（ｃ）及び（ｄ）に示すコード列Ｄに
おける状態は、図２（ｃ）及び（ｄ）に示すコード列Ｄ
における状態と、同様な結果になる。コード出力期間及
びリセット期間に、ダイナミック動作ライン９の電位
は、電源ラインの電位ＶＣＣとなる。ディスチャージ動
作ライン１２の電位は、グランド電位となる。両ライン
間が高インピーダンスとなるので、ライン間電流は流れ
ない。
おける状態は、図２（ｃ）及び（ｄ）に示すコード列Ｄ
における状態と、同様な結果になる。コード出力期間及
びリセット期間に、ダイナミック動作ライン９の電位
は、電源ラインの電位ＶＣＣとなる。ディスチャージ動
作ライン１２の電位は、グランド電位となる。両ライン
間が高インピーダンスとなるので、ライン間電流は流れ
ない。
【００３９】上記実施形態例によれば、ダイナミック動
作ラインと導通するディスチャージ動作ラインは、リセ
ット期間の際にグランドラインと導通しない論理を採用
することで、ノイズによる誤動作を抑え且つ消費電力を
少なくすることできる。
作ラインと導通するディスチャージ動作ラインは、リセ
ット期間の際にグランドラインと導通しない論理を採用
することで、ノイズによる誤動作を抑え且つ消費電力を
少なくすることできる。
【００４０】なお、本発明のエンコーダマトリックス回
路の実施形態例では、８進コード列を取り扱う場合だけ
を説明したが、それ以外の２n進コード列を取り扱う場
合についても容易に適用することが可能である。
路の実施形態例では、８進コード列を取り扱う場合だけ
を説明したが、それ以外の２n進コード列を取り扱う場
合についても容易に適用することが可能である。
【００４１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のエンコーダマトリックス回
路は、上記実施形態例の構成にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
したエンコーダマトリックス回路も、本発明の範囲に含
まれる。
づいて説明したが、本発明のエンコーダマトリックス回
路は、上記実施形態例の構成にのみ限定されるものでな
く、上記実施形態例の構成から種々の修正及び変更を施
したエンコーダマトリックス回路も、本発明の範囲に含
まれる。
【００４２】
【発明の効果】以上説明したように、本発明のエンコー
ダマトリックス回路では、回路の消費電力が少なくノイ
ズ対策がなされたエンコーダマトリックス回路を提供で
きるので、ＡＤコンバータ等への利用が容易になる。
ダマトリックス回路では、回路の消費電力が少なくノイ
ズ対策がなされたエンコーダマトリックス回路を提供で
きるので、ＡＤコンバータ等への利用が容易になる。
【図１】（ａ）及び（ｂ）は、本発明の第１実施形態例
のエンコーダマトリックス回路の回路図及びタイムチャ
ートである。
のエンコーダマトリックス回路の回路図及びタイムチャ
ートである。
【図２】（ａ）〜（ｄ）は、夫々、図１（ｂ）に例示し
た条件下にあるダイナミック動作ライン９の動作を示し
ている。
た条件下にあるダイナミック動作ライン９の動作を示し
ている。
【図３】各コード列の対応を示す表である。
【図４】（ａ）及び（ｂ）は、本発明の第２実施形態例
のエンコーダマトリックス回路の回路図であり、同図
（ｃ）は、タイムチャートである。
のエンコーダマトリックス回路の回路図であり、同図
（ｃ）は、タイムチャートである。
【図５】（ａ）〜（ｄ）は、夫々、図４（ｃ）に例示し
た条件下にあるダイナミック動作ライン９の動作を示し
ている。
た条件下にあるダイナミック動作ライン９の動作を示し
ている。
【図６】（ａ）及び（ｂ）は、第１従来例のエンコーダ
マトリックス回路の回路図及びタイムチャートである。
マトリックス回路の回路図及びタイムチャートである。
【図７】（ａ）〜（ｄ）は、夫々、図６（ｂ）に例示し
た条件下にあるダイナミック動作ライン９の動作を示し
ている。
た条件下にあるダイナミック動作ライン９の動作を示し
ている。
【図８】（ａ）及び（ｂ）は、高インピーダンス状態と
なるラインを有しない第２従来例のエンコーダマトリッ
クス回路の回路図及びタイムチャートである。
なるラインを有しない第２従来例のエンコーダマトリッ
クス回路の回路図及びタイムチャートである。
【図９】（ａ）及び（ｂ）は、図８（ｂ）に例示した条
件下にあるダイナミック動作ライン９の動作を示してい
る。
件下にあるダイナミック動作ライン９の動作を示してい
る。
１ コード変換制御信号 ２２〜２８ スイッチ制御信号 １４〜２０ 温度計型コード信号 Ｄ０〜Ｄ２ バイナリーコード信号 ８〜１０ ダイナミック動作ライン １１〜１３ ディスチャージ動作ライン ２〜４，２９〜４０，４７〜４９，５３〜５５ ｎチャ
ネル型トランジスタ ５〜７，４４〜４６ ｐチャネル型トランジスタ ４１〜４３，６１〜６６ インバータ ７１〜７７ ３入力ＡＮＤゲート ５０〜５２ ディスチャージ動作ライン電位保持回路 ５６〜５８ ４入力ＮＯＲゲート １０１ コレクション部 １０２〜１０５ マトリックス部
ネル型トランジスタ ５〜７，４４〜４６ ｐチャネル型トランジスタ ４１〜４３，６１〜６６ インバータ ７１〜７７ ３入力ＡＮＤゲート ５０〜５２ ディスチャージ動作ライン電位保持回路 ５６〜５８ ４入力ＮＯＲゲート １０１ コレクション部 １０２〜１０５ マトリックス部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/16 H03K 17/00 H03M 1/12
Claims (4)
- 【請求項１】 温度計コード列が入力し２n進コード列
を出力するコレクション部と、前記２n進コード列が入
力しｎビットバイナリコードを出力するマトリックス部
とを有し、前記マトリックス部が、前記コレクション部
の出力ビット数に対応する数の入力ラインと、前記バイ
ナリコードのビット数に対応する数のダイナミック動作
ライン及びディスチャージ動作ラインの対と、対応する
前記入力ラインがゲートに入力し、対応する前記ダイナ
ミック動作ラインと前記ディスチャージ動作ラインとを
導通させる複数の第１トランジスタと、前記ダイナミッ
ク動作ラインに対応して配設され、対応するダイナミッ
ク動作ラインが入力に接続されるインバータとを備え、
前記ダイナミック動作ラインが第１の電源に接続され且
つ前記２n進コード列の入力に対応して前記第１トラン
ジスタが前記ダイナミック動作ラインと対応するディス
チャージ動作ラインとを導通させるリセット期間と、前
記ディスチャージ動作ラインが第２の電源に接続され且
つ前記２n進コード列の入力に対応して前記第１トラン
ジスタが前記ダイナミック動作ラインと対応するディス
チャージ動作ラインとを導通させるコード出力期間とを
有し、前記インバータの出力から前記ｎビットバイナリ
コードを出力する型式のエンコーダマトリックス回路に
おいて、 各ダイナミック動作ライン及びディスチャージ動作ライ
ンの対に対応して配設され、ゲートが対応するダイナミ
ック動作ラインに、ソースが前記第２の電源に、ドレイ
ンが対応するディスチャージ動作ラインに夫々接続され
る第２トランジスタを備えることを特徴とするエンコー
ダマトリックス回路。 - 【請求項２】 前記インバータに対応して配設され、ゲ
ートが該インバータの出力に、ソースが前記第１の電源
に、ドレインが前記インバータの入力に夫々接続される
第３トランジスタを更に備える、請求項１に記載のエン
コーダマトリックス回路。 - 【請求項３】 温度計コード列が入力し２n進コード列
を出力するコレクション部と、前記２n進コード列が入
力しｎビットバイナリコードを出力するマトリックス部
とを有し、前記マトリックス部が、前記コレクション部
の出力ビット数に対応する数の入力ラインと、前記バイ
ナリコードのビット数に対応する数のダイナミック動作
ライン及びディスチャージ動作ラインの対と、対応する
前記入力ラインがゲートに入力し、対応する前記ダイナ
ミック動作ラインと前記ディスチャージ動作ラインとを
導通させる複数の第１トランジスタと、前記ダイナミッ
ク動作ラインに対応して配設され、対応するダイナミッ
ク動作ラインが入力に接続されるインバータとを備え、
前記ダイナミック動作ラインが第１の電源に接続され且
つ前記２n進コード列の入力に対応して前記第１トラン
ジスタが前記ダイナミック動作ラインと対応するディス
チャージ動作ラインとを導通させるリセット期間と、前
記ディスチャージラインが第２の電源に接続され且つ前
記２n進コード列の入力に対応して前記第１トランジス
タが前記ダイナミック動作ラインと対応するディスチャ
ージ動作ラインとを導通させるコード出力期間とを有
し、前記インバータの出力から前記ｎビットバイナリコ
ードを出力する型式のエンコーダマトリックス回路にお
いて、 前記ディスチャージ動作ラインに対応して配設され、前
記２n進コード列の入力に応答し、前記ダイナミック動
作ラインと導通しない前記ディスチャージ動作ラインを
選択的に前記第２の電源に導通する電位保持回路を備え
ることを特徴とするエンコーダマトリックス回路。 - 【請求項４】 前記インバータに対応して配設され、ゲ
ートが該インバータの出力に、ソースが前記第１の電源
に、ドレインが前記インバータの入力に夫々接続される
第３トランジスタを更に備える、請求項３に記載のエン
コーダマトリックス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20431699A JP3358722B2 (ja) | 1999-07-19 | 1999-07-19 | エンコーダマトリックス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20431699A JP3358722B2 (ja) | 1999-07-19 | 1999-07-19 | エンコーダマトリックス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036411A JP2001036411A (ja) | 2001-02-09 |
| JP3358722B2 true JP3358722B2 (ja) | 2002-12-24 |
Family
ID=16488472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20431699A Expired - Fee Related JP3358722B2 (ja) | 1999-07-19 | 1999-07-19 | エンコーダマトリックス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3358722B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4842989B2 (ja) * | 2008-03-28 | 2011-12-21 | 株式会社アドバンテスト | プライオリティエンコーダならびにそれを利用した時間デジタル変換器、試験装置 |
-
1999
- 1999-07-19 JP JP20431699A patent/JP3358722B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001036411A (ja) | 2001-02-09 |
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