JP3361067B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3361067B2 JP3361067B2 JP36278898A JP36278898A JP3361067B2 JP 3361067 B2 JP3361067 B2 JP 3361067B2 JP 36278898 A JP36278898 A JP 36278898A JP 36278898 A JP36278898 A JP 36278898A JP 3361067 B2 JP3361067 B2 JP 3361067B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- gate
- gates
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0151—Manufacturing their isolation regions
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタを有する半導体装置の製造方法に関する。
スタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来よりＭＯＳ型トランジスタにおいて
は、ゲート電極及びソース・ドレイン拡散層の抵抗を低
減するために、セルファラインシリサイデーション技術
によりゲート電極及びソース・ドレイン拡散層上に珪化
金属化合物が形成されている。
は、ゲート電極及びソース・ドレイン拡散層の抵抗を低
減するために、セルファラインシリサイデーション技術
によりゲート電極及びソース・ドレイン拡散層上に珪化
金属化合物が形成されている。
【０００３】図６に示すように、Ｐ型のシリコン基板１
１は、例えばメモリセルが形成される領域Ａと、例えば
周辺回路が形成される領域Ｂとを有している。このシリ
コン基板１１の領域Ａ内には選択的にディープトレンチ
型のキャパシタ１２が形成される。このキャパシタ１２
はトレンチ１２ａの周辺にキャパシタ絶縁膜１３が形成
され、トレンチ１２ａの内部にストレージノード１２ｂ
を形成する、例えばポリシリコンが充填されている。ま
た、シリコン基板１１内には例えばシリコン酸化膜から
なるＳＴＩ（Shallow Trench Isolation）構造の素子分
離領域１４が形成される。
１は、例えばメモリセルが形成される領域Ａと、例えば
周辺回路が形成される領域Ｂとを有している。このシリ
コン基板１１の領域Ａ内には選択的にディープトレンチ
型のキャパシタ１２が形成される。このキャパシタ１２
はトレンチ１２ａの周辺にキャパシタ絶縁膜１３が形成
され、トレンチ１２ａの内部にストレージノード１２ｂ
を形成する、例えばポリシリコンが充填されている。ま
た、シリコン基板１１内には例えばシリコン酸化膜から
なるＳＴＩ（Shallow Trench Isolation）構造の素子分
離領域１４が形成される。
【０００４】次に、シリコン基板１１上にゲート酸化膜
１５が形成され、このゲート酸化膜１５上にポリシリコ
ンからなるゲート１６ａ、１６ｂ、１６ｃ、１６ｄが選
択的に形成される。この際、領域Ａに形成されたゲート
の相互間隔をＳ３、領域Ｂに形成されたゲートの相互間
隔をＳ４とする。また、このゲート１６ａ、１６ｂ、１
６ｃ、１６ｄ表面にはシリコン酸化膜１７が形成され
る。
１５が形成され、このゲート酸化膜１５上にポリシリコ
ンからなるゲート１６ａ、１６ｂ、１６ｃ、１６ｄが選
択的に形成される。この際、領域Ａに形成されたゲート
の相互間隔をＳ３、領域Ｂに形成されたゲートの相互間
隔をＳ４とする。また、このゲート１６ａ、１６ｂ、１
６ｃ、１６ｄ表面にはシリコン酸化膜１７が形成され
る。
【０００５】次に、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄと自己整合的にイオン注入及び拡散が行われ、ソー
ス・ドレイン領域に低不純物濃度のＮ型拡散層１８ａ、
１８ｂが形成される。ここで、拡散層１８ｃはキャパシ
タ１２の電荷を読み出す領域であり、例えば、ストレー
ジノード１２ｂから不純物を外方拡散したり、別途不純
物をイオン注入して形成される。
６ｄと自己整合的にイオン注入及び拡散が行われ、ソー
ス・ドレイン領域に低不純物濃度のＮ型拡散層１８ａ、
１８ｂが形成される。ここで、拡散層１８ｃはキャパシ
タ１２の電荷を読み出す領域であり、例えば、ストレー
ジノード１２ｂから不純物を外方拡散したり、別途不純
物をイオン注入して形成される。
【０００６】次に、図７に示すように、全面に厚さＴが
例えば０．０７μｍの例えばシリコン窒化膜のような絶
縁膜１９が形成される。
例えば０．０７μｍの例えばシリコン窒化膜のような絶
縁膜１９が形成される。
【０００７】更に、図８に示すように、異方性エッチン
グ技術により、ゲート１６ａ、１６ｂ、１６ｃ、１６ｄ
の各側壁部分に絶縁膜１９が残るように絶縁膜１９が選
択的に除去され、ゲート側壁絶縁膜１９ａが形成され
る。
グ技術により、ゲート１６ａ、１６ｂ、１６ｃ、１６ｄ
の各側壁部分に絶縁膜１９が残るように絶縁膜１９が選
択的に除去され、ゲート側壁絶縁膜１９ａが形成され
る。
【０００８】次に、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄ及びゲート側壁絶縁膜１９ａと自己整合的にイオン
注入及び拡散が行われ、拡散層１８ａ、１８ｂの不純物
濃度よりも高不純物濃度のＮ型拡散層２０が形成され、
ＬＤＤ（Lightly DopedDrain）構造のＭＯＳ型トランジ
スタが形成される。
６ｄ及びゲート側壁絶縁膜１９ａと自己整合的にイオン
注入及び拡散が行われ、拡散層１８ａ、１８ｂの不純物
濃度よりも高不純物濃度のＮ型拡散層２０が形成され、
ＬＤＤ（Lightly DopedDrain）構造のＭＯＳ型トランジ
スタが形成される。
【０００９】次に、ウエットエッチングにより拡散層２
０、及びゲート１６ａ、１６ｂ、１６ｃ、１６ｄ上のゲ
ート酸化膜１５が除去される。その後、全面に金属膜と
して例えばコバルト薄膜が形成される。次に、シリコン
と化学的反応が起こる温度までアニールすることによ
り、シリコンを含有するゲート１６ａ、１６ｂ、１６
ｃ、１６ｄ及びシリコン基板１１とコバルト薄膜とが接
している領域ではコバルトとシリコンが反応し、図９に
示すように、コバルトシリサイド膜２１ａ、２１ｂ、２
１ｃが形成される。この際、絶縁膜でシリコンが覆われ
ているゲート側壁絶縁膜１９ａ上にコバルトシリサイド
膜は形成されない。
０、及びゲート１６ａ、１６ｂ、１６ｃ、１６ｄ上のゲ
ート酸化膜１５が除去される。その後、全面に金属膜と
して例えばコバルト薄膜が形成される。次に、シリコン
と化学的反応が起こる温度までアニールすることによ
り、シリコンを含有するゲート１６ａ、１６ｂ、１６
ｃ、１６ｄ及びシリコン基板１１とコバルト薄膜とが接
している領域ではコバルトとシリコンが反応し、図９に
示すように、コバルトシリサイド膜２１ａ、２１ｂ、２
１ｃが形成される。この際、絶縁膜でシリコンが覆われ
ているゲート側壁絶縁膜１９ａ上にコバルトシリサイド
膜は形成されない。
【００１０】この後、図９に示すように、エッチング技
術によりコバルトシリサイド膜２１ａ、２１ｂ、２１ｃ
以外の未反応のコバルト薄膜が選択的に除去される。こ
のように、領域Ａ及び領域Ｂにおいても拡散層領域上に
コバルトシリサイド膜２１ｂ、２１ｃが形成される。
術によりコバルトシリサイド膜２１ａ、２１ｂ、２１ｃ
以外の未反応のコバルト薄膜が選択的に除去される。こ
のように、領域Ａ及び領域Ｂにおいても拡散層領域上に
コバルトシリサイド膜２１ｂ、２１ｃが形成される。
【００１１】
【発明が解決しようとする課題】ところで、拡散層領域
上にコバルトシリサイド膜２１ｂ、２１ｃのような珪化
金属化合物を形成することは、拡散層領域の導電領域の
抵抗値を低下させ、信号処理を高速化することを目的と
している。
上にコバルトシリサイド膜２１ｂ、２１ｃのような珪化
金属化合物を形成することは、拡散層領域の導電領域の
抵抗値を低下させ、信号処理を高速化することを目的と
している。
【００１２】ところが、拡散層領域の上面に珪化金属化
合物を形成すると、ＰＮ接合のリーク電流が増加すると
いう問題点がある。そのため、キャパシタ１２の電荷が
読み出される拡散層１８ａ上に珪化金属化合物が形成さ
れると、キャパシタ１２の電荷保持特性が劣化する。従
って、拡散層１８ａ上には、コバルトシリサイド膜２１
ｃが形成されない方が望ましい。
合物を形成すると、ＰＮ接合のリーク電流が増加すると
いう問題点がある。そのため、キャパシタ１２の電荷が
読み出される拡散層１８ａ上に珪化金属化合物が形成さ
れると、キャパシタ１２の電荷保持特性が劣化する。従
って、拡散層１８ａ上には、コバルトシリサイド膜２１
ｃが形成されない方が望ましい。
【００１３】つまり、領域Ａにおいてはキャパシタ１２
の電荷保持特性を向上させるためにリーク電流を抑える
ことが重要となり、また、領域Ｂにおいては抵抗を抑え
高速動作を可能とする必要がある。従って、このような
場合、領域Ａのリーク電流を抑えたい部分の拡散層領域
上にはコバルトシリサイド膜を形成しない方が望まし
い。
の電荷保持特性を向上させるためにリーク電流を抑える
ことが重要となり、また、領域Ｂにおいては抵抗を抑え
高速動作を可能とする必要がある。従って、このような
場合、領域Ａのリーク電流を抑えたい部分の拡散層領域
上にはコバルトシリサイド膜を形成しない方が望まし
い。
【００１４】しかし、上記従来の製造方法では、ゲート
の相互間隔Ｓ３、Ｓ４が（Ｓ３、Ｓ４）＞２×Ｔ（Ｔ：
シリコン窒化膜１９の膜厚）の箇所では、拡散層領域上
にコバルトシリサイド膜が形成される。従って、コバル
トシリサイド膜が形成されない領域をシリコン窒化膜１
９の膜厚Ｔと独立に拡散層上に設けることができなかっ
た。
の相互間隔Ｓ３、Ｓ４が（Ｓ３、Ｓ４）＞２×Ｔ（Ｔ：
シリコン窒化膜１９の膜厚）の箇所では、拡散層領域上
にコバルトシリサイド膜が形成される。従って、コバル
トシリサイド膜が形成されない領域をシリコン窒化膜１
９の膜厚Ｔと独立に拡散層上に設けることができなかっ
た。
【００１５】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、珪化金属化合
物の影響で発生するＰＮ接合リーク電流を抑えることが
でき、かつ信号処理の高速性を確保することができる半
導体装置の製造方法を提供することにある。
たものであり、その目的とするところは、珪化金属化合
物の影響で発生するＰＮ接合リーク電流を抑えることが
でき、かつ信号処理の高速性を確保することができる半
導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１７】本発明の半導体装置は、半導体基板上に形
成され、第１の相互間隔を有する複数の第１のゲート
と、前記半導体基板上に形成され、前記第１の相互間隔
より広い第２の相互間隔を有する複数の第２のゲート
と、前記第１のゲートの側壁に形成され、前記第１のゲ
ート相互間を埋める第１の側壁絶縁膜と、前記第２のゲ
ートの側壁に互いに離れて形成された第２の側壁絶縁膜
と、前記第１の側壁絶縁膜下の前記半導体基板表面に形
成された第１の拡散層と、前記第２の側壁絶縁膜相互間
の前記半導体基板表面に形成された第２の拡散層と、前
記第２の拡散層上に形成された第１の珪化金属化合物
と、前記第１、第２のゲート上に形成され、前記第１の
珪化金属化合物と同一材料からなる第２の珪化金属化合
物とを有する。
成され、第１の相互間隔を有する複数の第１のゲート
と、前記半導体基板上に形成され、前記第１の相互間隔
より広い第２の相互間隔を有する複数の第２のゲート
と、前記第１のゲートの側壁に形成され、前記第１のゲ
ート相互間を埋める第１の側壁絶縁膜と、前記第２のゲ
ートの側壁に互いに離れて形成された第２の側壁絶縁膜
と、前記第１の側壁絶縁膜下の前記半導体基板表面に形
成された第１の拡散層と、前記第２の側壁絶縁膜相互間
の前記半導体基板表面に形成された第２の拡散層と、前
記第２の拡散層上に形成された第１の珪化金属化合物
と、前記第１、第２のゲート上に形成され、前記第１の
珪化金属化合物と同一材料からなる第２の珪化金属化合
物とを有する。
【００１８】前記第２の拡散層は、前記第１の拡散層よ
りも高濃度である。
りも高濃度である。
【００１９】
【００２０】前記第１のゲートの相互間隔をＳ１、前記
第２のゲートの相互間隔をＳ２、前記第１及び第２の側
壁絶縁膜となる絶縁膜の堆積時の膜厚をＴ１とした時、
Ｓ１＜２×Ｔ１＜Ｓ２の関係を満たす。
第２のゲートの相互間隔をＳ２、前記第１及び第２の側
壁絶縁膜となる絶縁膜の堆積時の膜厚をＴ１とした時、
Ｓ１＜２×Ｔ１＜Ｓ２の関係を満たす。
【００２１】前記半導体基板内にはキャパシタが形成さ
れ、このキャパシタは前記第１の拡散層に接続される。
れ、このキャパシタは前記第１の拡散層に接続される。
【００２２】本発明の半導体装置の製造方法は、半導体
基板上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に第１の相互間隔を有する複数の第１のゲートと
前記第１の相互間隔より広い第２の相互間隔を有する複
数の第２のゲートを選択的に形成する工程と、前記第
１、第２のゲートをマスクとして前記半導体基板表面に
第１の拡散層を形成する工程と、全面に第１の膜厚の絶
縁膜を堆積する工程と、前記絶縁膜を等方性エッチング
により前記第１の膜厚よりも薄い第２の膜厚までエッチ
ングする工程と、前記絶縁膜をエッチングして前記第１
のゲートの側壁に前記半導体基板表面を覆う第１の側壁
絶縁膜を形成し、かつ前記第２のゲートの側壁に前記半
導体基板表面を露出して第２の側壁絶縁膜を形成する工
程と、前記第１、第２のゲート及び第１、第２の側壁絶
縁膜をマスクとして前記半導体基板表面に不純物を導入
し、前記第１の拡散層よりも高濃度の第２の拡散層を形
成する工程とを具備する。
基板上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に第１の相互間隔を有する複数の第１のゲートと
前記第１の相互間隔より広い第２の相互間隔を有する複
数の第２のゲートを選択的に形成する工程と、前記第
１、第２のゲートをマスクとして前記半導体基板表面に
第１の拡散層を形成する工程と、全面に第１の膜厚の絶
縁膜を堆積する工程と、前記絶縁膜を等方性エッチング
により前記第１の膜厚よりも薄い第２の膜厚までエッチ
ングする工程と、前記絶縁膜をエッチングして前記第１
のゲートの側壁に前記半導体基板表面を覆う第１の側壁
絶縁膜を形成し、かつ前記第２のゲートの側壁に前記半
導体基板表面を露出して第２の側壁絶縁膜を形成する工
程と、前記第１、第２のゲート及び第１、第２の側壁絶
縁膜をマスクとして前記半導体基板表面に不純物を導入
し、前記第１の拡散層よりも高濃度の第２の拡散層を形
成する工程とを具備する。
【００２３】前記第２の側壁絶縁膜を形成する工程にお
けるエッチングは、異方性エッチングである。
けるエッチングは、異方性エッチングである。
【００２４】前記第１の拡散層よりも高濃度の前記第２
の拡散層を形成する工程の後に、前記第２の側壁絶縁膜
相互間の前記第２の拡散層及び前記第１、第２のゲート
上に珪化金属化合物を形成する工程を具備する。
の拡散層を形成する工程の後に、前記第２の側壁絶縁膜
相互間の前記第２の拡散層及び前記第１、第２のゲート
上に珪化金属化合物を形成する工程を具備する。
【００２５】前記第１のゲートの相互間隔をＳ１、前記
第２のゲートの相互間隔をＳ２、前記絶縁膜の前記第１
の膜厚をＴ１とした時、Ｓ１＜２×Ｔ１＜Ｓ２の関係を
満たすように形成されている。
第２のゲートの相互間隔をＳ２、前記絶縁膜の前記第１
の膜厚をＴ１とした時、Ｓ１＜２×Ｔ１＜Ｓ２の関係を
満たすように形成されている。
【００２６】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２７】図１に示すように、１つの半導体装置にＰ
Ｎ接合のリーク電流を特に抑制したい領域Ａと、従来通
りの拡散層構造及び拡散層部の導電領域の抵抗値を得た
い領域Ｂが存在し、領域Ａ、Ｂには後述する複数のゲー
ト配線が平行に配置されている。ここで、領域Ａは例え
ばメモリセルが形成される領域に相当し、領域Ｂは高速
な信号処理が要求される周辺回路領域に相当する。
Ｎ接合のリーク電流を特に抑制したい領域Ａと、従来通
りの拡散層構造及び拡散層部の導電領域の抵抗値を得た
い領域Ｂが存在し、領域Ａ、Ｂには後述する複数のゲー
ト配線が平行に配置されている。ここで、領域Ａは例え
ばメモリセルが形成される領域に相当し、領域Ｂは高速
な信号処理が要求される周辺回路領域に相当する。
【００２８】まず、シリコン基板１１の領域Ａ内には選
択的にディープトレンチ型のキャパシタ１２が形成され
る。このキャパシタ１２はトレンチ１２ａの周辺にキャ
パシタ絶縁膜１３が形成され、トレンチ１２ａの内部に
ストレージノード１２ｂを形成する、例えばポリシリコ
ンが充填されている。また、シリコン基板１１内には例
えばシリコン酸化膜からなるＳＴＩ（Shallow Trench I
solation）構造の素子分離領域１４が形成される。
択的にディープトレンチ型のキャパシタ１２が形成され
る。このキャパシタ１２はトレンチ１２ａの周辺にキャ
パシタ絶縁膜１３が形成され、トレンチ１２ａの内部に
ストレージノード１２ｂを形成する、例えばポリシリコ
ンが充填されている。また、シリコン基板１１内には例
えばシリコン酸化膜からなるＳＴＩ（Shallow Trench I
solation）構造の素子分離領域１４が形成される。
【００２９】次に、シリコン基板１１上にゲート酸化膜
１５が形成され、このゲート酸化膜１５上にポリシリコ
ンからなるゲート１６ａ、１６ｂ、１６ｃ、１６ｄが選
択的に形成される。この際、領域Ａにおける隣り合うゲ
ート１６ａ、１６ｂ間の距離の最大値Ｓ１は例えば０．
２５μｍ、領域Ｂにおける隣り合うゲート１６ｃ、１６
ｄ間の最小値Ｓ２は例えば０．２８μｍであり、例えば
図示せぬ領域Ａのゲートと領域Ｂのゲートの相互間隔も
Ｓ２とされている。その後、ゲート１６ａ、１６ｂ、１
６ｃ、１６ｄの表面にシリコン酸化膜１７が形成され
る。
１５が形成され、このゲート酸化膜１５上にポリシリコ
ンからなるゲート１６ａ、１６ｂ、１６ｃ、１６ｄが選
択的に形成される。この際、領域Ａにおける隣り合うゲ
ート１６ａ、１６ｂ間の距離の最大値Ｓ１は例えば０．
２５μｍ、領域Ｂにおける隣り合うゲート１６ｃ、１６
ｄ間の最小値Ｓ２は例えば０．２８μｍであり、例えば
図示せぬ領域Ａのゲートと領域Ｂのゲートの相互間隔も
Ｓ２とされている。その後、ゲート１６ａ、１６ｂ、１
６ｃ、１６ｄの表面にシリコン酸化膜１７が形成され
る。
【００３０】次に、ソース・ドレイン領域にゲート１６
ａ、１６ｂ、１６ｃ、１６ｄと自己整合的にイオン注入
及び拡散が行われ、低不純物濃度のＮ型拡散層１８ａ、
１８ｂが形成される。ここで、拡散層１８ｃはキャパシ
タ１２の電荷を読み出す領域であり、例えば、ストレー
ジノード１２ｂから不純物を外方拡散したり、別途不純
物をイオン注入して形成される。
ａ、１６ｂ、１６ｃ、１６ｄと自己整合的にイオン注入
及び拡散が行われ、低不純物濃度のＮ型拡散層１８ａ、
１８ｂが形成される。ここで、拡散層１８ｃはキャパシ
タ１２の電荷を読み出す領域であり、例えば、ストレー
ジノード１２ｂから不純物を外方拡散したり、別途不純
物をイオン注入して形成される。
【００３１】次に、図２に示すように、全面に例えばシ
リコン窒化膜のような絶縁膜１９が形成される。この絶
縁膜１９の膜厚Ｔ１は例えば０．１３５μｍである。こ
の絶縁膜１９の厚さＴ１と、ゲート間隔Ｓ１、Ｓ２には
式（１）に示す関係がある。
リコン窒化膜のような絶縁膜１９が形成される。この絶
縁膜１９の膜厚Ｔ１は例えば０．１３５μｍである。こ
の絶縁膜１９の厚さＴ１と、ゲート間隔Ｓ１、Ｓ２には
式（１）に示す関係がある。
【００３２】Ｓ１＜２×Ｔ１＜Ｓ２…（１）
次に、図３に示すように、絶縁膜１９は例えばウエット
エッチングのような等方性エッチングによりエッチング
され、その厚さＴ２が０．０７μｍとされる。この際、
絶縁膜１９の厚さＴ２は一例であり、ＭＯＳトランジス
タの性能が要求を満たすような厚さに形成されればよ
い。
エッチングのような等方性エッチングによりエッチング
され、その厚さＴ２が０．０７μｍとされる。この際、
絶縁膜１９の厚さＴ２は一例であり、ＭＯＳトランジス
タの性能が要求を満たすような厚さに形成されればよ
い。
【００３３】次に、図４に示すように、例えばＲＩＥ等
の異方性エッチング技術により、ゲート１６ａ、１６
ｂ、１６ｃ、１６ｄの各側壁部分に絶縁膜１９が残るよ
うに絶縁膜１９が選択的に除去され、ゲート側壁絶縁膜
１９ａ、１９ｂが形成される。この際、領域Ａのゲート
１６ａとゲート１６ｂのように相互間隔が狭い部分は絶
縁膜１９が多く残るため、ゲート酸化膜１５が露出され
ずにゲート側壁絶縁膜１９ｂが形成される。また、領域
Ｂのゲート１６ｃとゲート１６ｄのように相互間隔が広
い領域はゲート酸化膜１５が露出されてゲート側壁絶縁
膜１９ａが形成される。
の異方性エッチング技術により、ゲート１６ａ、１６
ｂ、１６ｃ、１６ｄの各側壁部分に絶縁膜１９が残るよ
うに絶縁膜１９が選択的に除去され、ゲート側壁絶縁膜
１９ａ、１９ｂが形成される。この際、領域Ａのゲート
１６ａとゲート１６ｂのように相互間隔が狭い部分は絶
縁膜１９が多く残るため、ゲート酸化膜１５が露出され
ずにゲート側壁絶縁膜１９ｂが形成される。また、領域
Ｂのゲート１６ｃとゲート１６ｄのように相互間隔が広
い領域はゲート酸化膜１５が露出されてゲート側壁絶縁
膜１９ａが形成される。
【００３４】次に、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄ及びゲート側壁絶縁膜１９ａをマスクとして高濃度
の不純物イオンが注入され、この後、注入された不純物
が拡散される。従って、拡散層１８ｂの不純物濃度より
も高不純物濃度のＮ型拡散層２０が形成され、ＬＤＤ構
造のＭＯＳ型トランジスタが形成される。
６ｄ及びゲート側壁絶縁膜１９ａをマスクとして高濃度
の不純物イオンが注入され、この後、注入された不純物
が拡散される。従って、拡散層１８ｂの不純物濃度より
も高不純物濃度のＮ型拡散層２０が形成され、ＬＤＤ構
造のＭＯＳ型トランジスタが形成される。
【００３５】次に、図５に示すように、全面に金属膜と
して例えばコバルト薄膜が形成される。ここで、金属膜
はコバルトに限定されず、例えばチタン等でもよい。そ
の後、シリコンと化学的反応が起こる温度までアニール
することにより、コバルト薄膜とシリコンを含有するゲ
ート１６ａ、１６ｂ、１６ｃ、１６ｄ及びシリコン基板
１１と接している領域ではコバルトとシリコンが反応
し、コバルトシリサイド膜２１ａ、２１ｂが自己整合的
に形成される。この際、絶縁膜で覆われるゲート１６
ａ、１６ｂの相互間、及びゲート側壁絶縁膜１９ａ、１
９ｂ上にコバルトシリサイド膜は形成されない。
して例えばコバルト薄膜が形成される。ここで、金属膜
はコバルトに限定されず、例えばチタン等でもよい。そ
の後、シリコンと化学的反応が起こる温度までアニール
することにより、コバルト薄膜とシリコンを含有するゲ
ート１６ａ、１６ｂ、１６ｃ、１６ｄ及びシリコン基板
１１と接している領域ではコバルトとシリコンが反応
し、コバルトシリサイド膜２１ａ、２１ｂが自己整合的
に形成される。この際、絶縁膜で覆われるゲート１６
ａ、１６ｂの相互間、及びゲート側壁絶縁膜１９ａ、１
９ｂ上にコバルトシリサイド膜は形成されない。
【００３６】その後、エッチング技術により未反応のコ
バルト薄膜が選択的に除去される。これより、領域Ａの
ゲート相互間隔の狭い部分にはコバルトシリサイド膜が
形成されず、領域Ａ及び領域Ｂのゲートの相互間隔が広
い部分にコバルトシリサイド膜が形成されたＭＯＳトラ
ンジスタが形成される。また、領域Ａにおいては、コバ
ルトシリサイド膜が形成された部分に例えばビット線が
接続される。
バルト薄膜が選択的に除去される。これより、領域Ａの
ゲート相互間隔の狭い部分にはコバルトシリサイド膜が
形成されず、領域Ａ及び領域Ｂのゲートの相互間隔が広
い部分にコバルトシリサイド膜が形成されたＭＯＳトラ
ンジスタが形成される。また、領域Ａにおいては、コバ
ルトシリサイド膜が形成された部分に例えばビット線が
接続される。
【００３７】上記実施形態によれば、領域Ａでは拡散層
上にシリサイド膜が形成されないため、リーク電流を低
く抑えることができる。従って、キャパシタの電荷保持
特性が改善できる。一方、領域Ｂでは従来例と同じ構造
に形成できるため、拡散層の構造及び拡散層部の導電領
域の抵抗値も従来通りのものが得られる。従って、領域
Ｂにおいては従来通り抵抗を抑えることにより信号処理
の高速性を確保することができる。
上にシリサイド膜が形成されないため、リーク電流を低
く抑えることができる。従って、キャパシタの電荷保持
特性が改善できる。一方、領域Ｂでは従来例と同じ構造
に形成できるため、拡散層の構造及び拡散層部の導電領
域の抵抗値も従来通りのものが得られる。従って、領域
Ｂにおいては従来通り抵抗を抑えることにより信号処理
の高速性を確保することができる。
【００３８】また、領域Ａのシリサイドを形成しない領
域を自己整合的に形成できるため、例えば、シリサイド
膜を形成しない領域を予め覆うような工程を省くことが
できる。従って、工程数の増加を抑えることができる。
域を自己整合的に形成できるため、例えば、シリサイド
膜を形成しない領域を予め覆うような工程を省くことが
できる。従って、工程数の増加を抑えることができる。
【００３９】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００４０】
【発明の効果】以上説明したように本発明によれば、珪
化金属化合物の影響で発生するＰＮ接合リーク電流を抑
えることができ、かつ信号処理の高速性を確保すること
ができる半導体装置の製造方法を提供できる。
化金属化合物の影響で発生するＰＮ接合リーク電流を抑
えることができ、かつ信号処理の高速性を確保すること
ができる半導体装置の製造方法を提供できる。
【図１】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図２】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図３】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図４】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図５】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図６】従来技術による半導体装置の製造工程の断面
図。
図。
【図７】従来技術による半導体装置の製造工程の断面
図。
図。
【図８】従来技術による半導体装置の製造工程の断面
図。
図。
【図９】従来技術による半導体装置の製造工程の断面
図。
図。
１１…シリコン基板、
１２…キャパシタ、
１２ａ…トレンチ、
１２ｂ…ストレージノード、
１３…絶縁膜、
１４…素子分離領域、
１５…ゲート酸化膜、
１６ａ、１６ｂ、１６ｃ、１６ｄ…ゲート、
１７…シリコン酸化膜、
１８ａ、１８ｂ、１８ｃ…拡散層（低濃度）、
１９…絶縁膜、
１９ａ、１９ｂ…ゲート側壁絶縁膜、
２０…拡散層（高濃度）、
２１ａ、２１ｂ…コバルトシリサイド膜。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 成瀬 宏
神奈川県横浜市磯子区新杉田町８番地
株式会社東芝横浜事業所内
(72)発明者 国分 弘一
神奈川県横浜市磯子区新杉田町８番地
株式会社東芝横浜事業所内
(72)発明者 桜井 正臣
神奈川県横浜市磯子区新杉田町８番地
株式会社東芝横浜事業所内
(56)参考文献 特開 平10−223849（ＪＰ，Ａ)
特開 平９−232427（ＪＰ，Ａ)
特開 平10−74894（ＪＰ，Ａ)
特開 平５−136368（ＪＰ，Ａ)
特開 平１−191473（ＪＰ，Ａ)
特開2000−68472（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/085 - 27/092
H01L 21/8234 - 21/8238
H01L 27/108
H01L 21/302
H01L 21/28 - 21/288
Claims (5)
- 【請求項１】 半導体基板上にゲート酸化膜を形成する
工程と、 前記ゲート酸化膜上に第１の相互間隔を有する複数の第
１のゲートと前記第１の相互間隔より広い第２の相互間
隔を有する複数の第２のゲートを選択的に形成する工程
と、 前記第１、第２のゲートをマスクとして前記半導体基板
表面に第１の拡散層を形成する工程と、 全面に第１の膜厚の絶縁膜を堆積する工程と、 前記絶縁膜を等方性エッチングにより前記第１の膜厚よ
りも薄い第２の膜厚までエッチングする工程と、 前記絶縁膜をエッチングして前記第１のゲートの側壁に
前記半導体基板表面を覆う第１の側壁絶縁膜を形成し、
かつ前記第２のゲートの側壁に前記半導体基板表面を露
出して第２の側壁絶縁膜を形成する工程と、 前記第１、第２のゲート及び第１、第２の側壁絶縁膜を
マスクとして前記半導体基板表面に不純物を導入し、前
記第１の拡散層よりも高濃度の第２の拡散層を形成する
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第２の側壁絶縁膜を形成する工程に
おけるエッチングは、異方性エッチングであることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の拡散層よりも高濃度の前記第
２の拡散層を形成する工程の後に、前記第２の側壁絶縁
膜相互間の前記第２の拡散層及び前記第１、第２のゲー
ト上に珪化金属化合物を形成する工程を具備することを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１のゲートの相互間隔をＳ１、前
記第２のゲートの相互間隔をＳ２、前記絶縁膜の前記第
１の膜厚をＴ１とした時、Ｓ１＜２×Ｔ１＜Ｓ２の関係
を満たすように形成されていることを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項５】 前記珪化金属化合物は、前記第２の拡散
層及び前記第１、第２のゲート上に同一材料で同時に形
成されることを特徴とする請求項３記載の半導体装置の
製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36278898A JP3361067B2 (ja) | 1998-12-21 | 1998-12-21 | 半導体装置の製造方法 |
| TW088122035A TW429411B (en) | 1998-12-21 | 1999-12-15 | Semiconductor device and its manufacture |
| US09/467,078 US6339237B1 (en) | 1998-12-21 | 1999-12-20 | Semiconductor device having a memory cell region and peripheral circuit region and method of manufacturing the same |
| KR1019990059311A KR100320778B1 (ko) | 1998-12-21 | 1999-12-20 | 반도체장치 및 그 제조방법 |
| US09/817,275 US6551882B2 (en) | 1998-12-21 | 2001-03-27 | Semiconductor device manufacturing method permitting suppression of leak current through the PN junction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36278898A JP3361067B2 (ja) | 1998-12-21 | 1998-12-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000188337A JP2000188337A (ja) | 2000-07-04 |
| JP3361067B2 true JP3361067B2 (ja) | 2003-01-07 |
Family
ID=18477731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36278898A Expired - Fee Related JP3361067B2 (ja) | 1998-12-21 | 1998-12-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3361067B2 (ja) |
| KR (1) | KR100320778B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5519724B2 (ja) * | 2001-07-17 | 2014-06-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100443241B1 (ko) * | 2001-12-24 | 2004-08-04 | 주식회사 하이닉스반도체 | 마스크 롬 소자의 제조 방법 |
| KR100529391B1 (ko) | 2002-12-26 | 2005-11-17 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 제조 방법 |
| KR100947566B1 (ko) * | 2002-12-30 | 2010-03-15 | 매그나칩 반도체 유한회사 | 마스크롬 셀 트랜지스터 제조 방법 |
| KR100720484B1 (ko) | 2005-12-16 | 2007-05-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구조 및 그 제조 방법 |
| US10164049B2 (en) | 2014-10-06 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and formation method of semiconductor device with gate stack |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6469055A (en) * | 1987-09-10 | 1989-03-15 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPH03248462A (ja) * | 1990-02-26 | 1991-11-06 | Nec Corp | Ｍｏｓ半導体装置の製造方法 |
| JP2643907B2 (ja) * | 1995-05-12 | 1997-08-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0964195A (ja) * | 1995-08-22 | 1997-03-07 | Sony Corp | 電界効果型半導体装置の製造方法 |
| JP3390319B2 (ja) * | 1997-02-03 | 2003-03-24 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1998
- 1998-12-21 JP JP36278898A patent/JP3361067B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-20 KR KR1019990059311A patent/KR100320778B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000188337A (ja) | 2000-07-04 |
| KR20000048262A (ko) | 2000-07-25 |
| KR100320778B1 (ko) | 2002-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6037222A (en) | Method for fabricating a dual-gate dielectric module for memory embedded logic using salicide technology and polycide technology | |
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US4523213A (en) | MOS Semiconductor device and method of manufacturing the same | |
| US6017801A (en) | Method for fabricating field effect transistor | |
| JP3745392B2 (ja) | 半導体装置 | |
| US5674760A (en) | Method of forming isolation regions in a MOS transistor device | |
| KR100195209B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| JP3246442B2 (ja) | 半導体装置の製造方法 | |
| US5106774A (en) | Method of making trench type dynamic random access memory device | |
| JP2009246383A (ja) | 半導体装置 | |
| JPH0821694B2 (ja) | 超高集積半導体メモリ装置の製造方法 | |
| JP2984990B2 (ja) | 半導体素子の製造方法 | |
| JP3144000B2 (ja) | 半導体装置およびその製造方法 | |
| US6551882B2 (en) | Semiconductor device manufacturing method permitting suppression of leak current through the PN junction | |
| US5504024A (en) | Method for fabricating MOS transistors | |
| JP3361067B2 (ja) | 半導体装置の製造方法 | |
| US20060014351A1 (en) | Low leakage MOS transistor | |
| US20050142785A1 (en) | Method of fabricating semiconductor device | |
| JPH0712058B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000188378A (ja) | 半導体装置及びその製造方法 | |
| US7358575B2 (en) | Method of fabricating SRAM device | |
| JPH07283329A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3526090B2 (ja) | 半導体装置の製造方法 | |
| US6514807B1 (en) | Method for fabricating semiconductor device applied system on chip | |
| JP2000200903A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081018 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081018 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091018 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101018 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111018 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111018 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121018 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |