JP3365480B2 - 半導体集積回路のテスト回路およびテスト方法と半導体装置 - Google Patents
半導体集積回路のテスト回路およびテスト方法と半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
動作テストを行うための半導体集積回路のテスト回路お
よび方法に関する。
動作テストを行うための半導体集積回路のテスト回路お
よび方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体集積回路の試験方法と
しては、被試験デバイスであるＬＳＩにＬＳＩテスタか
らテストパターンを入力し、そのＬＳＩから出力される
出力データと予め準備していた期待値とを比較してその
ＬＳＩが正常に動作しているかどうかを判定する方法が
一般的である。このため、ＬＳＩテスタの動作周波数
は、被試験デバイスであるＬＳＩの動作周波数より高速
であるか少なくとも等しくなければならない。
しては、被試験デバイスであるＬＳＩにＬＳＩテスタか
らテストパターンを入力し、そのＬＳＩから出力される
出力データと予め準備していた期待値とを比較してその
ＬＳＩが正常に動作しているかどうかを判定する方法が
一般的である。このため、ＬＳＩテスタの動作周波数
は、被試験デバイスであるＬＳＩの動作周波数より高速
であるか少なくとも等しくなければならない。
【０００３】しかし、一般的なＬＳＩテスタでは動作周
波数があまり高くないため、近年開発された動作周波数
の高いＬＳＩのテストを行うことができない場合があ
る。特にＬＳＩの最高速試験を行う場合に問題となる。
波数があまり高くないため、近年開発された動作周波数
の高いＬＳＩのテストを行うことができない場合があ
る。特にＬＳＩの最高速試験を行う場合に問題となる。
【０００４】このような問題を解決するために、例えば
特開平８−６２２９７号公報には、互いに時間的に重な
り合わないｎ相のクロック信号を合成し、周波数の高い
単相のクロック信号を生成し半導体集積回路のテストを
行うテスト回路が記載されている。
特開平８−６２２９７号公報には、互いに時間的に重な
り合わないｎ相のクロック信号を合成し、周波数の高い
単相のクロック信号を生成し半導体集積回路のテストを
行うテスト回路が記載されている。
【０００５】この従来の半導体集積回路のテスト方法を
図５を用いて説明する。
図５を用いて説明する。
【０００６】この半導体集積回路のテスト方法は、ディ
ジタル信号処理ＬＳＩ５１の中に設けられている信号処
理回路２の動作確認を、ＬＳＩテスタ装置３を用いて行
うものである。
ジタル信号処理ＬＳＩ５１の中に設けられている信号処
理回路２の動作確認を、ＬＳＩテスタ装置３を用いて行
うものである。
【０００７】ここで、半導体集積回路のテスト回路とは
ディジタル信号処理ＬＳＩ５１の内部に設けられ信号処
理回路２の動作テストを行うための回路を示していて、
図５においてはフリップフロップ回路４、５を示してい
る。
ディジタル信号処理ＬＳＩ５１の内部に設けられ信号処
理回路２の動作テストを行うための回路を示していて、
図５においてはフリップフロップ回路４、５を示してい
る。
【０００８】ここで、通常ＬＳＩは複数の入力を有して
いるが、ここでは説明を簡単にするためディジタル信号
処理ＬＳＩ５１の入力は１つしかないものとして説明す
る。
いるが、ここでは説明を簡単にするためディジタル信号
処理ＬＳＩ５１の入力は１つしかないものとして説明す
る。
【０００９】ＬＳＩテスタ装置３は、ＬＳＩテスタ１０
と、パターン発生回路８と、スイッチ回路６、７と、論
理和回路９とから構成されている。
と、パターン発生回路８と、スイッチ回路６、７と、論
理和回路９とから構成されている。
【００１０】ＬＳＩテスタ１０は、位相のそれぞれ異な
るクロック信号Ｃ1、Ｃ2を出力するとともに、クロック
信号Ｃ1に同期したテストパターンデータＰ1と、クロッ
ク信号Ｃ2に同期したテストパターンデータＰ2を出力す
る。そして、出力したテストパターンデータＰ1、Ｐ2か
ら求められる期待値とディジタル信号処理ＬＳＩ５１か
ら出力されたデバイス出力データ１３とを比較し、ディ
ジタル信号処理ＬＳＩ５１の動作確認を行う。また、Ｌ
ＳＩテスタ１０は、信号処理回路２の動作周波数がＬＳ
Ｉテスタ１０の最高動作周波数以下である通常の試験を
行う場合にはテストモード制御信号１４をインアクティ
ブとし、最高速試験等のように信号処理回路２の動作周
波数がＬＳＩテスタの最高動作周波数以上である試験を
行う場合にテストモード制御信号１４をアクティブとす
る。
るクロック信号Ｃ1、Ｃ2を出力するとともに、クロック
信号Ｃ1に同期したテストパターンデータＰ1と、クロッ
ク信号Ｃ2に同期したテストパターンデータＰ2を出力す
る。そして、出力したテストパターンデータＰ1、Ｐ2か
ら求められる期待値とディジタル信号処理ＬＳＩ５１か
ら出力されたデバイス出力データ１３とを比較し、ディ
ジタル信号処理ＬＳＩ５１の動作確認を行う。また、Ｌ
ＳＩテスタ１０は、信号処理回路２の動作周波数がＬＳ
Ｉテスタ１０の最高動作周波数以下である通常の試験を
行う場合にはテストモード制御信号１４をインアクティ
ブとし、最高速試験等のように信号処理回路２の動作周
波数がＬＳＩテスタの最高動作周波数以上である試験を
行う場合にテストモード制御信号１４をアクティブとす
る。
【００１１】論理和回路９は、クロック信号Ｃ1、Ｃ2の
論理和を演算し、その演算結果を出力する。
論理和を演算し、その演算結果を出力する。
【００１２】スイッチ回路７は、テストモード制御信号
１４がアクティブの場合は論理和回路９の出力信号をテ
ストクロック信号１２として出力し、テストモード制御
信号１４がインアクティブの場合はクロック信号Ｃ1を
テストクロック信号１２として出力する。
１４がアクティブの場合は論理和回路９の出力信号をテ
ストクロック信号１２として出力し、テストモード制御
信号１４がインアクティブの場合はクロック信号Ｃ1を
テストクロック信号１２として出力する。
【００１３】パターン発生回路８は、テストパターンデ
ータＰ1とテストパターンデータＰ2との間である論理演
算を行い、周期が半分となった信号を出力する。ここで
は、説明を簡単にするため、ある論理演算として排他的
論理和を用いた場合について説明する。
ータＰ1とテストパターンデータＰ2との間である論理演
算を行い、周期が半分となった信号を出力する。ここで
は、説明を簡単にするため、ある論理演算として排他的
論理和を用いた場合について説明する。
【００１４】スイッチ回路６は、テストモード制御信号
１４がアクティブの場合はパターン発生回路８の出力信
号をテストパターンデータ１１として出力し、テストモ
ード制御信号１４がインアクティブの場合はテストパタ
ーンデータＰ1をテストパターンデータ１１として出力
する。
１４がアクティブの場合はパターン発生回路８の出力信
号をテストパターンデータ１１として出力し、テストモ
ード制御信号１４がインアクティブの場合はテストパタ
ーンデータＰ1をテストパターンデータ１１として出力
する。
【００１５】ディジタル信号処理ＬＳＩ５１は、信号処
理回路２と、フリップフロップ回路４、５を有してい
る。
理回路２と、フリップフロップ回路４、５を有してい
る。
【００１６】信号処理回路２は、入力された信号に対し
てある演算または処理を行い出力する回路である。
てある演算または処理を行い出力する回路である。
【００１７】フリップフロップ回路４は、テストクロッ
ク信号１２をクロックとして使用して動作し、テストパ
ターンデータ１１を一旦保持してから信号処理回路２に
入力する。
ク信号１２をクロックとして使用して動作し、テストパ
ターンデータ１１を一旦保持してから信号処理回路２に
入力する。
【００１８】フリップフロップ回路５は、テストクロッ
ク信号１２をクロックとして使用して動作し、信号処理
回路２からの出力信号を一旦保持してからデバイス出力
データ１３として出力する。
ク信号１２をクロックとして使用して動作し、信号処理
回路２からの出力信号を一旦保持してからデバイス出力
データ１３として出力する。
【００１９】次に、この従来の半導体集積回路のテスト
回路の動作について図５を参照して説明する。
回路の動作について図５を参照して説明する。
【００２０】先ず、試験される信号処理回路２の動作周
波数がＬＳＩテスタ１０の最高動作周波数以内である試
験を行う場合について説明する。
波数がＬＳＩテスタ１０の最高動作周波数以内である試
験を行う場合について説明する。
【００２１】この場合はＬＳＩテスタ１０は、テストモ
ード制御信号１４をインアクティブとする。そのため、
クロック信号Ｃ1がスイッチ回路７からテストクロック
信号１２として出力される。また、テストパターンデー
タＰ1がスイッチ回路６からテストパターンデータ１１
として出力される。
ード制御信号１４をインアクティブとする。そのため、
クロック信号Ｃ1がスイッチ回路７からテストクロック
信号１２として出力される。また、テストパターンデー
タＰ1がスイッチ回路６からテストパターンデータ１１
として出力される。
【００２２】そのため、信号処理回路２は、ＬＳＩテス
タ１０の有する動作周波数での動作テストが行われる。
タ１０の有する動作周波数での動作テストが行われる。
【００２３】次に、試験される信号処理回路２の動作周
波数がＬＳＩテスタ１０の最高動作周波数以上である試
験を行う場合について説明する。
波数がＬＳＩテスタ１０の最高動作周波数以上である試
験を行う場合について説明する。
【００２４】この場合はＬＳＩテスタ１０は、テストモ
ード制御信号１４をアクティブとする。そのため、論理
和回路９からの出力信号がスイッチ回路７からテストク
ロック信号１２として出力される。このテストクロック
信号１２は、位相の異なるクロック信号Ｃ1、Ｃ2の論理
和演算の演算結果であるためクロック周波数は２倍にな
っている。また、テストモード制御信号１４がアクティ
ブなことによりパターン発生回路８からの出力信号がス
イッチ回路６からテストパターンデータ１１として出力
される。このテストパターンデータ１１は、位相の異な
るテストパターンデータＰ1、Ｐ2の演算結果であるため
周期が半分となった信号になっている。
ード制御信号１４をアクティブとする。そのため、論理
和回路９からの出力信号がスイッチ回路７からテストク
ロック信号１２として出力される。このテストクロック
信号１２は、位相の異なるクロック信号Ｃ1、Ｃ2の論理
和演算の演算結果であるためクロック周波数は２倍にな
っている。また、テストモード制御信号１４がアクティ
ブなことによりパターン発生回路８からの出力信号がス
イッチ回路６からテストパターンデータ１１として出力
される。このテストパターンデータ１１は、位相の異な
るテストパターンデータＰ1、Ｐ2の演算結果であるため
周期が半分となった信号になっている。
【００２５】そのため、信号処理回路２は、ＬＳＩテス
タ１０の有する動作周波数の２倍の動作周波数での動作
テストが行なわれる。しかし、フリップフロップ回路５
から出力されるデバイス出力データ１３は、ＬＳＩテス
タ１０の動作周波数の２倍の周波数の信号となっている
ためそのままではＬＳＩテスタ１０はそのデータ内容を
読み込むことができない。このため、ＬＳＩテスタ１０
は、同一の試験を２回繰り返して行い、一回の試験毎に
読み込むタイミングを変更してデバイス出力データ１３
を読み込むような方法をとらなければならない。
タ１０の有する動作周波数の２倍の動作周波数での動作
テストが行なわれる。しかし、フリップフロップ回路５
から出力されるデバイス出力データ１３は、ＬＳＩテス
タ１０の動作周波数の２倍の周波数の信号となっている
ためそのままではＬＳＩテスタ１０はそのデータ内容を
読み込むことができない。このため、ＬＳＩテスタ１０
は、同一の試験を２回繰り返して行い、一回の試験毎に
読み込むタイミングを変更してデバイス出力データ１３
を読み込むような方法をとらなければならない。
【００２６】しかし、この従来の半導体集積回路のテス
ト回路を用いた場合では、同一の試験を２回行わなけれ
ばならず試験に要する時間が長くなるという問題点があ
る。更に、被試験デバイスの動作周波数が高くなり３
相、４相の信号を用いた場合には、３倍、４倍の試験時
間が必要となってしまう。
ト回路を用いた場合では、同一の試験を２回行わなけれ
ばならず試験に要する時間が長くなるという問題点があ
る。更に、被試験デバイスの動作周波数が高くなり３
相、４相の信号を用いた場合には、３倍、４倍の試験時
間が必要となってしまう。
【００２７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路のテスト回路では、動作周波数がＬＳＩテスタ
の最高動作周波数以上である試験を行う場合、試験時間
が長くなってしまうという問題点があった。
集積回路のテスト回路では、動作周波数がＬＳＩテスタ
の最高動作周波数以上である試験を行う場合、試験時間
が長くなってしまうという問題点があった。
【００２８】本発明の目的は、試験時間を長くすること
なく動作周波数がＬＳＩテスタの最高動作周波数以上で
ある半導体集積回路の試験を行うことができる半導体集
積回路のテスト回路を提供することである。
なく動作周波数がＬＳＩテスタの最高動作周波数以上で
ある半導体集積回路の試験を行うことができる半導体集
積回路のテスト回路を提供することである。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路のテスト回路は、テストパ
ターンデータを半導体集積回路に入力し、前記半導体集
積回路から出力される出力データを予め準備していた期
待値と比較することにより前記半導体集積回路の動作テ
ストを行う半導体集積回路のテスト回路において、前記
半導体集積回路から出力された前記出力データを、連続
したデータの時間的に前後に位置するデータどうしを演
算することにより、前記出力データのデータ数よりも少
ないデータ数に圧縮して出力するデータ圧縮回路を有す
ることを特徴とする。
に、本発明の半導体集積回路のテスト回路は、テストパ
ターンデータを半導体集積回路に入力し、前記半導体集
積回路から出力される出力データを予め準備していた期
待値と比較することにより前記半導体集積回路の動作テ
ストを行う半導体集積回路のテスト回路において、前記
半導体集積回路から出力された前記出力データを、連続
したデータの時間的に前後に位置するデータどうしを演
算することにより、前記出力データのデータ数よりも少
ないデータ数に圧縮して出力するデータ圧縮回路を有す
ることを特徴とする。
【００３０】本発明は、半導体集積回路から出力された
ＬＳＩテスタの最高動作周波数以上の周波数の出力デー
タをデータ圧縮回路により圧縮して周波数を低くして出
力するようにしたものである。
ＬＳＩテスタの最高動作周波数以上の周波数の出力デー
タをデータ圧縮回路により圧縮して周波数を低くして出
力するようにしたものである。
【００３１】したがって、動作周波数がＬＳＩテスタの
最高動作周波数以上である半導体集積回路の試験を、試
験時間を長くすることなく動作周波数の低い半導体集積
回路のテスト回路により行うことができる。
最高動作周波数以上である半導体集積回路の試験を、試
験時間を長くすることなく動作周波数の低い半導体集積
回路のテスト回路により行うことができる。
【００３２】本発明の実施態様によれば、前記データ圧
縮回路が、前記半導体集積回路が動作の基準としている
テストクロック信号を一定の分周値で分周して分周クロ
ック信号として出力する分周回路と、前記分周クロック
信号をクロックとして使用して動作し、前記出力データ
を一旦保持してから出力するフリップフロップ回路と、
前記出力データと前記フリップフロップ回路からの出力
との間の論理演算を行う論理回路とから構成される。
縮回路が、前記半導体集積回路が動作の基準としている
テストクロック信号を一定の分周値で分周して分周クロ
ック信号として出力する分周回路と、前記分周クロック
信号をクロックとして使用して動作し、前記出力データ
を一旦保持してから出力するフリップフロップ回路と、
前記出力データと前記フリップフロップ回路からの出力
との間の論理演算を行う論理回路とから構成される。
【００３３】本発明は、半導体集積回路から出力された
出力データを一旦フリップフロップ回路により保持し、
そのフリップフロップが保持している値と次の出力デー
タとを論理回路で演算して出力するようにしたものであ
る。
出力データを一旦フリップフロップ回路により保持し、
そのフリップフロップが保持している値と次の出力デー
タとを論理回路で演算して出力するようにしたものであ
る。
【００３４】したがって、半導体集積回路から出力され
た出力データが、時間的に前後に位置する２つのデータ
が１つのデータとして出力されるため、出力データの周
波数の半分の動作周波数で動作するテスト回路による動
作試験を行うことができる。
た出力データが、時間的に前後に位置する２つのデータ
が１つのデータとして出力されるため、出力データの周
波数の半分の動作周波数で動作するテスト回路による動
作試験を行うことができる。
【００３５】また、本発明の他の実施態様によれば、前
記論理回路が、排他的論理和回路である。
記論理回路が、排他的論理和回路である。
【００３６】また、本発明の他の実施態様によれば、前
記データ圧縮回路が、前記テストクロック信号をクロッ
クとして使用して動作し、前記出力データを一旦保持し
てから出力する第１のフリップフロップ回路と、前記テ
ストクロック信号をクロックとして使用して動作し、前
記第１のフリップフロップ回路からの出力信号を一旦保
持してから出力する第２のフリップフロップ回路と、前
記出力データと第１のフリップフロップ回路からの出力
信号との論理演算を行い該演算結果を出力する第１の論
理回路と、前記出力データと前記第２のフリップフロッ
プ回路からの出力信号との論理演算を行い該演算結果を
出力する第２の論理回路と、前記第１の論理回路からの
出力信号と前記第２の論理回路からの出力信号との論理
演算を行い該演算結果を出力する第３の論理回路とから
構成される。
記データ圧縮回路が、前記テストクロック信号をクロッ
クとして使用して動作し、前記出力データを一旦保持し
てから出力する第１のフリップフロップ回路と、前記テ
ストクロック信号をクロックとして使用して動作し、前
記第１のフリップフロップ回路からの出力信号を一旦保
持してから出力する第２のフリップフロップ回路と、前
記出力データと第１のフリップフロップ回路からの出力
信号との論理演算を行い該演算結果を出力する第１の論
理回路と、前記出力データと前記第２のフリップフロッ
プ回路からの出力信号との論理演算を行い該演算結果を
出力する第２の論理回路と、前記第１の論理回路からの
出力信号と前記第２の論理回路からの出力信号との論理
演算を行い該演算結果を出力する第３の論理回路とから
構成される。
【００３７】本発明の実施態様によれば、前記第１の論
理回路、前記第２の論理回路および前記第３の論理回路
が、排他的論理和回路である。
理回路、前記第２の論理回路および前記第３の論理回路
が、排他的論理和回路である。
【００３８】また、本発明の他の実施態様によれば、前
記データ圧縮回路が、前記半導体集積回路が動作の基準
としているテストクロック信号を一定の分周値で分周し
て分周クロック信号として出力する分周回路と、前記分
周クロック信号をクロックとして使用して動作し、複数
の前記出力データをそれぞれ一旦保持してから出力する
複数のフリップフロップ回路と、複数の前記出力データ
と複数の前記フリップフロップ回路からの出力データと
を加算して該演算結果を出力する全加算器とから構成さ
れる。
記データ圧縮回路が、前記半導体集積回路が動作の基準
としているテストクロック信号を一定の分周値で分周し
て分周クロック信号として出力する分周回路と、前記分
周クロック信号をクロックとして使用して動作し、複数
の前記出力データをそれぞれ一旦保持してから出力する
複数のフリップフロップ回路と、複数の前記出力データ
と複数の前記フリップフロップ回路からの出力データと
を加算して該演算結果を出力する全加算器とから構成さ
れる。
【００３９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００４０】（第１の実施形態）図１は本発明の第１の
実施形態の半導体集積回路のテスト方法を説明するため
の図である。図５中と同番号は同じ構成要素を示す。
実施形態の半導体集積回路のテスト方法を説明するため
の図である。図５中と同番号は同じ構成要素を示す。
【００４１】本実施形態の半導体集積回路のテスト方法
は、ディジタル信号処理ＬＳＩ１の中に設けられている
信号処理回路２の動作確認を、ＬＳＩテスト装置３を用
いて行うものである。
は、ディジタル信号処理ＬＳＩ１の中に設けられている
信号処理回路２の動作確認を、ＬＳＩテスト装置３を用
いて行うものである。
【００４２】ディジタル信号処理ＬＳＩ１は、図５のデ
ィジタル信号処理ＬＳＩ５１に対して、データ圧縮回路
１５を設けたものである。
ィジタル信号処理ＬＳＩ５１に対して、データ圧縮回路
１５を設けたものである。
【００４３】ここで、半導体集積回路のテスト回路とは
ディジタル信号処理ＬＳＩ１の内部に設けられ信号処理
回路２の動作テストを行うための回路を示していて、図
１においてはフリップフロップ回路４、５とデータ圧縮
回路１５を示している。
ディジタル信号処理ＬＳＩ１の内部に設けられ信号処理
回路２の動作テストを行うための回路を示していて、図
１においてはフリップフロップ回路４、５とデータ圧縮
回路１５を示している。
【００４４】データ圧縮回路１５は、分周回路２０と、
フリップフロップ回路２１と、論理回路２２と、スイッ
チ回路２３とから構成されている。
フリップフロップ回路２１と、論理回路２２と、スイッ
チ回路２３とから構成されている。
【００４５】分周回路２０は、テストクロック信号１２
を１／２分周して１／２分周クロック信号２４として出
力する。
を１／２分周して１／２分周クロック信号２４として出
力する。
【００４６】フリップフロップ回路２１は、１／２分周
クロック信号２４をクロックとして使用して動作し、フ
リップフロップ回路５から出力された出力データＤ1を
一旦保持してから出力データＤ2として出力する。
クロック信号２４をクロックとして使用して動作し、フ
リップフロップ回路５から出力された出力データＤ1を
一旦保持してから出力データＤ2として出力する。
【００４７】論理回路２２は、出力データＤ1と出力デ
ータＤ2との間の論理演算を行い出力データＤ3として出
力する。
ータＤ2との間の論理演算を行い出力データＤ3として出
力する。
【００４８】本実施形態では、説明を簡単にするためこ
の論理演算には排他的論理和を用いた場合について説明
するが、本発明はこれに限定されるものではなく他の論
理を有する論理演算を用いてもよい。
の論理演算には排他的論理和を用いた場合について説明
するが、本発明はこれに限定されるものではなく他の論
理を有する論理演算を用いてもよい。
【００４９】スイッチ回路２３は、テストモード制御信
号１４がインアクティブの場合は出力データＤ1をデバ
イス出力データ１３として出力し、テストモード制御信
号１４がアクティブの場合は出力データＤ3をデバイス
出力データ１３として出力する。
号１４がインアクティブの場合は出力データＤ1をデバ
イス出力データ１３として出力し、テストモード制御信
号１４がアクティブの場合は出力データＤ3をデバイス
出力データ１３として出力する。
【００５０】次に、本実施形態の動作について図１およ
び図２を参照して説明する。
び図２を参照して説明する。
【００５１】先ず、試験される信号処理回路２の動作周
波数がＬＳＩテスタ１０の最高動作周波数以内である通
常の試験を行う場合について説明する。
波数がＬＳＩテスタ１０の最高動作周波数以内である通
常の試験を行う場合について説明する。
【００５２】この場合にはＬＳＩテスタ１０は、テスト
モード制御信号１４をインアクティブとする。そのた
め、クロック信号Ｃ1がスイッチ回路７からテストクロ
ック信号１２として出力される。また、テストパターン
データＰ1がスイッチ回路６からテストパターンデータ
１１として出力される。そして、試験結果である信号処
理回路２からの出力信号は、フリップフロップ回路５を
介して出力データＤ1としてデータ圧縮回路１５に入力
される。そして、テストモード制御信号１４がインアク
ティブのため、出力データＤ1はスイッチ回路２３から
デバイス出力データ１３として出力される。
モード制御信号１４をインアクティブとする。そのた
め、クロック信号Ｃ1がスイッチ回路７からテストクロ
ック信号１２として出力される。また、テストパターン
データＰ1がスイッチ回路６からテストパターンデータ
１１として出力される。そして、試験結果である信号処
理回路２からの出力信号は、フリップフロップ回路５を
介して出力データＤ1としてデータ圧縮回路１５に入力
される。そして、テストモード制御信号１４がインアク
ティブのため、出力データＤ1はスイッチ回路２３から
デバイス出力データ１３として出力される。
【００５３】このことにより、信号処理回路２に対して
は、上述のようにしてＬＳＩテスタ１０の最大動作周波
数迄のテストが行われる。ここまでの動作は従来の半導
体集積回路のテスト回路の動作と同様である。
は、上述のようにしてＬＳＩテスタ１０の最大動作周波
数迄のテストが行われる。ここまでの動作は従来の半導
体集積回路のテスト回路の動作と同様である。
【００５４】次に、試験される信号処理回路２の動作周
波数がＬＳＩテスタ１０の最高動作周波数以上である試
験を行う場合について説明する。
波数がＬＳＩテスタ１０の最高動作周波数以上である試
験を行う場合について説明する。
【００５５】この場合にはＬＳＩテスタ１０は、テスト
モード制御信号１４をアクティブとする。そのため、論
理和回路９からの出力信号がスイッチ回路７からテスト
クロック信号１２として出力される。このテストクロッ
ク信号１２は、位相の異なるクロック信号Ｃ1、Ｃ2の論
理和演算の演算結果であるためクロック周波数はＬＳＩ
テスタ１０の動作周波数の２倍になっている。また、テ
ストモード制御信号１４がアクティブなことによりパタ
ーン発生回路８からの出力信号がスイッチ回路６からテ
ストパターンデータ１１として出力される。このテスト
パターンデータ１１は、位相の異なるテストパターンデ
ータＰ1、Ｐ2の演算結果であるため周期が半分となった
信号になっている。これらの信号の様子を図２のタイミ
ングチャートに示す。
モード制御信号１４をアクティブとする。そのため、論
理和回路９からの出力信号がスイッチ回路７からテスト
クロック信号１２として出力される。このテストクロッ
ク信号１２は、位相の異なるクロック信号Ｃ1、Ｃ2の論
理和演算の演算結果であるためクロック周波数はＬＳＩ
テスタ１０の動作周波数の２倍になっている。また、テ
ストモード制御信号１４がアクティブなことによりパタ
ーン発生回路８からの出力信号がスイッチ回路６からテ
ストパターンデータ１１として出力される。このテスト
パターンデータ１１は、位相の異なるテストパターンデ
ータＰ1、Ｐ2の演算結果であるため周期が半分となった
信号になっている。これらの信号の様子を図２のタイミ
ングチャートに示す。
【００５６】そして、このことにより信号処理回路２
は、クロック信号Ｃ1、Ｃ2の周波数の２倍の動作周波数
での動作テストが行われ、試験結果をフリップフロップ
回路５を介して出力データＤ1としてデータ圧縮回路１
５に入力する。
は、クロック信号Ｃ1、Ｃ2の周波数の２倍の動作周波数
での動作テストが行われ、試験結果をフリップフロップ
回路５を介して出力データＤ1としてデータ圧縮回路１
５に入力する。
【００５７】データ圧縮回路１５では、図２に示される
ように、分周回路２０はテストクロック信号１２を１／
２分周して１／２分周クロック信号２４として出力す
る。そして、論理回路２２では、出力データＤ1と出力
データＤ2との排他的論理和演算が行われ出力データＤ3
として出力される。そして、テストモード制御信号１４
がアクティブなためスイッチ回路２３は出力データＤ3
をデバイス出力データ１３として出力する。この様子を
図２のタイミングチャートに示す。
ように、分周回路２０はテストクロック信号１２を１／
２分周して１／２分周クロック信号２４として出力す
る。そして、論理回路２２では、出力データＤ1と出力
データＤ2との排他的論理和演算が行われ出力データＤ3
として出力される。そして、テストモード制御信号１４
がアクティブなためスイッチ回路２３は出力データＤ3
をデバイス出力データ１３として出力する。この様子を
図２のタイミングチャートに示す。
【００５８】この図２において、出力データＤ1の連続
するデータに・・（ｎ−１）、（ｎ）、（ｎ＋１）、
（ｎ＋２）、・・のような順番を付して説明する。ここ
で、例えば出力データＤ1が（ｎ−１）番目のデータの
時に、出力データＤ2は（ｎ−２）番目のデータとなっ
ているため、デバイス出力データ１３は（ｎ−２）・
（ｎ−１）で現されるデータとなっている。
するデータに・・（ｎ−１）、（ｎ）、（ｎ＋１）、
（ｎ＋２）、・・のような順番を付して説明する。ここ
で、例えば出力データＤ1が（ｎ−１）番目のデータの
時に、出力データＤ2は（ｎ−２）番目のデータとなっ
ているため、デバイス出力データ１３は（ｎ−２）・
（ｎ−１）で現されるデータとなっている。
【００５９】ここで（ｎ−２）・（ｎ−１）とは（ｎ−
２）番目のデータと（ｎ−１）番目のデータとの論理演
算結果を示している。本実施形態では、この論理演算に
は排他的論理和を用いているため実際には（ｎ−２）番
目のデータと（ｎ−１）番目のデータとの排他的論理和
演算の結果を示している。
２）番目のデータと（ｎ−１）番目のデータとの論理演
算結果を示している。本実施形態では、この論理演算に
は排他的論理和を用いているため実際には（ｎ−２）番
目のデータと（ｎ−１）番目のデータとの排他的論理和
演算の結果を示している。
【００６０】そして、ＬＳＩテスタ１０内では、図２に
示されるテスタストロボが発生するタイミングでデータ
の読み込みが行われる。テスタストロボとは、ＬＳＩテ
スタ１０の内部で発生される信号で、データを読み込む
タイミングを示している。
示されるテスタストロボが発生するタイミングでデータ
の読み込みが行われる。テスタストロボとは、ＬＳＩテ
スタ１０の内部で発生される信号で、データを読み込む
タイミングを示している。
【００６１】ＬＳＩテスタ装置３から出力されるテスト
パターンデータ１１に対する信号処理回路２の正しい出
力は予め分かっているため、その正しい予測結果のデー
タを期待値として用意しておき、その期待値をＬＳＩテ
スタ１０に与えてその期待値データと読み込んだデバイ
ス出力データ１３を比較することにより信号処理回路２
の動作確認を行うことができる。
パターンデータ１１に対する信号処理回路２の正しい出
力は予め分かっているため、その正しい予測結果のデー
タを期待値として用意しておき、その期待値をＬＳＩテ
スタ１０に与えてその期待値データと読み込んだデバイ
ス出力データ１３を比較することにより信号処理回路２
の動作確認を行うことができる。
【００６２】本実施形態を用いた動作試験では、信号処
理回路２にテストパターンデータ１１を送出する時はＬ
ＳＩテスタ１０が出力するクロック信号Ｃ1、Ｃ2から高
速なクロックを生成して用い、一方信号処理回路２から
の出力データＤ3は、出力データＤ1、Ｄ2を合成して生
成することにより、出力データＤ3はＬＳＩテスタ１０
自身のクロック周波数で戻される。このように、２つの
出力データＤ1、Ｄ2を１つのデータにまとめることによ
り出力データＤ3の動作周波数を低くするようにしてい
るが、元のデータが連続してエラーにならない限り発生
したエラーを検出することができる。そして、エラーが
連続して発生する確率は非常に低いため、連続したデー
タの論理演算結果を判定してエラーを検出することによ
り実際上の問題は発生しない。
理回路２にテストパターンデータ１１を送出する時はＬ
ＳＩテスタ１０が出力するクロック信号Ｃ1、Ｃ2から高
速なクロックを生成して用い、一方信号処理回路２から
の出力データＤ3は、出力データＤ1、Ｄ2を合成して生
成することにより、出力データＤ3はＬＳＩテスタ１０
自身のクロック周波数で戻される。このように、２つの
出力データＤ1、Ｄ2を１つのデータにまとめることによ
り出力データＤ3の動作周波数を低くするようにしてい
るが、元のデータが連続してエラーにならない限り発生
したエラーを検出することができる。そして、エラーが
連続して発生する確率は非常に低いため、連続したデー
タの論理演算結果を判定してエラーを検出することによ
り実際上の問題は発生しない。
【００６３】上記で説明したように、本実施形態の半導
体集積回路のテスト回路では、同一の試験を繰り返し行
うことなく、ＬＳＩテスタ１０の最高動作周波数の２倍
の周波数迄の周波数で動作する信号処理回路２の試験を
行うことができる。
体集積回路のテスト回路では、同一の試験を繰り返し行
うことなく、ＬＳＩテスタ１０の最高動作周波数の２倍
の周波数迄の周波数で動作する信号処理回路２の試験を
行うことができる。
【００６４】（第２の実施形態）次に、本発明の第２の
実施形態の半導体集積回路のテスト回路について説明す
る。図１中と同番号は同じ構成要素を示す。
実施形態の半導体集積回路のテスト回路について説明す
る。図１中と同番号は同じ構成要素を示す。
【００６５】本実施形態は、図１の上記第１の実施形態
においてデータ圧縮回路１５を、データ圧縮回路３５に
置き換えたものである。図３にデータ圧縮回路３５のブ
ロック図を示す。
においてデータ圧縮回路１５を、データ圧縮回路３５に
置き換えたものである。図３にデータ圧縮回路３５のブ
ロック図を示す。
【００６６】データ圧縮回路は３５は、排他的論理和回
路３１〜３３と、フリップフロップ回路２１、３４と、
スイッチ回路２３とから構成されている。
路３１〜３３と、フリップフロップ回路２１、３４と、
スイッチ回路２３とから構成されている。
【００６７】フリップフロップ回路２１は、テストクロ
ック信号１２をクロックとして使用して動作し、フリッ
プフロップ回路５から出力された出力データＤ1を一旦
保持してから出力する。
ック信号１２をクロックとして使用して動作し、フリッ
プフロップ回路５から出力された出力データＤ1を一旦
保持してから出力する。
【００６８】フリップフロップ回路３４は、テストクロ
ック信号１２をクロックとして使用して動作し、フリッ
プフロップ回路２１からの出力信号を一旦保持してから
出力する。
ック信号１２をクロックとして使用して動作し、フリッ
プフロップ回路２１からの出力信号を一旦保持してから
出力する。
【００６９】排他的論理和回路３１は、出力データＤ1
とフリップフロップ回路２１からの出力信号の排他的論
理和演算を行いその演算結果を出力する。
とフリップフロップ回路２１からの出力信号の排他的論
理和演算を行いその演算結果を出力する。
【００７０】排他的論理和回路３２は、出力データＤ1
とフリップフロップ回路３４からの出力信号の排他的論
理和演算を行いその演算結果を出力する。
とフリップフロップ回路３４からの出力信号の排他的論
理和演算を行いその演算結果を出力する。
【００７１】排他的論理和回路３３は、排他的論理和回
路３１からの出力信号と排他的論理和回路３２からの出
力信号の排他的論理和演算を行いその演算結果を出力す
る。
路３１からの出力信号と排他的論理和回路３２からの出
力信号の排他的論理和演算を行いその演算結果を出力す
る。
【００７２】スイッチ回路２３は、テストモード制御信
号１４がインアクティブの場合は出力データＤ1をデバ
イス出力データ１３として出力し、テストモード制御信
号１４がアクティブの場合は排他的論理和回路３３から
の出力信号をデバイス出力データ１３として出力する。
号１４がインアクティブの場合は出力データＤ1をデバ
イス出力データ１３として出力し、テストモード制御信
号１４がアクティブの場合は排他的論理和回路３３から
の出力信号をデバイス出力データ１３として出力する。
【００７３】次に、本実施形態の動作について図３を参
照して説明する。
照して説明する。
【００７４】ここで、例えば出力データＤ1に（ｎ）、
（ｎ＋１）、（ｎ＋２）というデータが連続して入力さ
れたとする。この場合、データＤ1が（ｎ）というデー
タであるタイミングでは、フリップフロップ回路２１か
らの出力信号は（ｎ＋１）、フリップフロップ回路３４
からの出力信号は（ｎ＋２）というデータとなってい
る。そのため、排他的論理和回路３１からは（ｎ）・
（ｎ＋１）という論理のデータが出力され、排他的論理
和回路３２からは（ｎ）・（ｎ＋２）という論理のデー
タが出力される。そのため、排他的論理和回路３３から
は（（ｎ）・（ｎ＋１））・（（ｎ）・（ｎ＋２））と
いう論理のデータが出力される。
（ｎ＋１）、（ｎ＋２）というデータが連続して入力さ
れたとする。この場合、データＤ1が（ｎ）というデー
タであるタイミングでは、フリップフロップ回路２１か
らの出力信号は（ｎ＋１）、フリップフロップ回路３４
からの出力信号は（ｎ＋２）というデータとなってい
る。そのため、排他的論理和回路３１からは（ｎ）・
（ｎ＋１）という論理のデータが出力され、排他的論理
和回路３２からは（ｎ）・（ｎ＋２）という論理のデー
タが出力される。そのため、排他的論理和回路３３から
は（（ｎ）・（ｎ＋１））・（（ｎ）・（ｎ＋２））と
いう論理のデータが出力される。
【００７５】ここで、（ｎ）・（ｎ＋１）とは（ｎ）と
いうデータと（ｎ＋１）というデータの排他的論理和演
算を行った結果を示している。
いうデータと（ｎ＋１）というデータの排他的論理和演
算を行った結果を示している。
【００７６】そして、ＬＳＩテスタ１０はこのデータを
１つおきに読み込み予め準備していた期待値との比較を
行う。
１つおきに読み込み予め準備していた期待値との比較を
行う。
【００７７】例えば上記で説明した例の場合を用いる
と、ＬＳＩテスタ１０は、（（ｎ）・（ｎ＋１））・
（（ｎ）・（ｎ＋２））のデータの次は、（（ｎ＋２）
・（ｎ＋３））・（（ｎ＋２）・（ｎ＋４））という論
理のデータを読み込むことになる。
と、ＬＳＩテスタ１０は、（（ｎ）・（ｎ＋１））・
（（ｎ）・（ｎ＋２））のデータの次は、（（ｎ＋２）
・（ｎ＋３））・（（ｎ＋２）・（ｎ＋４））という論
理のデータを読み込むことになる。
【００７８】このような方法により本実施形態では、信
号処理回路２からの出力データ（ｎ）、（ｎ＋１）、
（ｎ＋２）、（ｎ＋３）、（ｎ＋４）、・・のどれかに
エラーが発生していれば、ＬＳＩテスタ１０によりその
エラーを検出することができる。
号処理回路２からの出力データ（ｎ）、（ｎ＋１）、
（ｎ＋２）、（ｎ＋３）、（ｎ＋４）、・・のどれかに
エラーが発生していれば、ＬＳＩテスタ１０によりその
エラーを検出することができる。
【００７９】本実施形態では、排他的論理和回路３１〜
３３を用いて出力データＤ1のデータ圧縮を行ったが、
本発明はこれに限定されるものではなく排他的論理和回
路３１〜３３の代わりに他の論理を有する論理回路を用
いても同様な効果を得られるものである。
３３を用いて出力データＤ1のデータ圧縮を行ったが、
本発明はこれに限定されるものではなく排他的論理和回
路３１〜３３の代わりに他の論理を有する論理回路を用
いても同様な効果を得られるものである。
【００８０】（第３の実施形態）次に、本発明の第３の
実施形態について図４を用いて説明する。図１中と同番
号は同じ構成要素を示す。
実施形態について図４を用いて説明する。図１中と同番
号は同じ構成要素を示す。
【００８１】本実施形態は、４つのデータ圧縮回路１５
を、図４に示すデータ圧縮回路４５に置き換えたもので
ある。但し、本実施形態では、動作試験を行う動作周波
数を切り替える機能を有していないため、テストモード
制御信号１４による切替は行われない。
を、図４に示すデータ圧縮回路４５に置き換えたもので
ある。但し、本実施形態では、動作試験を行う動作周波
数を切り替える機能を有していないため、テストモード
制御信号１４による切替は行われない。
【００８２】データ圧縮回路４５は、分周回路２０と、
フリップフロップ回路２６〜２９と、全加算器３６とか
ら構成されている。
フリップフロップ回路２６〜２９と、全加算器３６とか
ら構成されている。
【００８３】フリップフロップ回路２６〜２９は、１／
２分周クロック信号２４をクロックとして使用して動作
し、それぞれ出力データ４０1〜４０4を一旦保持してか
ら出力する。
２分周クロック信号２４をクロックとして使用して動作
し、それぞれ出力データ４０1〜４０4を一旦保持してか
ら出力する。
【００８４】全加算器３６は、４ビットのデータである
出力データ４０1〜４０4と、フリップフロップ回路２６
〜２９から出力された４ビットの信号を加算し、その結
果を５ビットのデータであるデバイス出力データ４１1
〜４１5として出力する。
出力データ４０1〜４０4と、フリップフロップ回路２６
〜２９から出力された４ビットの信号を加算し、その結
果を５ビットのデータであるデバイス出力データ４１1
〜４１5として出力する。
【００８５】そして、ＬＳＩテスタ１０では、上記第２
の実施形態の場合と同様にそれらのデータを１つおきに
読み込み予め準備していた期待値との比較を行う。この
ことにより、本実施形態では、４ビットの全加算器を用
いて説明したが、本発明はこれに限定されるものではな
く、ｎ（ｎは正の整数）ビットの全加算器を用いた場合
にも適用することができるものである。
の実施形態の場合と同様にそれらのデータを１つおきに
読み込み予め準備していた期待値との比較を行う。この
ことにより、本実施形態では、４ビットの全加算器を用
いて説明したが、本発明はこれに限定されるものではな
く、ｎ（ｎは正の整数）ビットの全加算器を用いた場合
にも適用することができるものである。
【００８６】上記第１から第３の実施形態ではデータ圧
縮回路を半導体集積回路に設けているが、本発明はこれ
に限定されるものではなくデータ圧縮回路をＬＳＩテス
タ装置に設けるようにしてもよい。
縮回路を半導体集積回路に設けているが、本発明はこれ
に限定されるものではなくデータ圧縮回路をＬＳＩテス
タ装置に設けるようにしてもよい。
【００８７】また、上記第１および第２の実施形態で
は、スイッチ回路２３により出力する信号を切替えるこ
とによりＬＳＩテスタ１０の最高動作周波数以上の動作
周波数を必要とする試験とそうでない試験とを切替て行
うことができるようにしていたが、スイッチ回路２３を
設けずに常にＬＳＩテスタの最高動作周波数以上の動作
周波数での試験が行えるようにしてもよい。
は、スイッチ回路２３により出力する信号を切替えるこ
とによりＬＳＩテスタ１０の最高動作周波数以上の動作
周波数を必要とする試験とそうでない試験とを切替て行
うことができるようにしていたが、スイッチ回路２３を
設けずに常にＬＳＩテスタの最高動作周波数以上の動作
周波数での試験が行えるようにしてもよい。
【００８８】また、上記第１から第３の実施形態におい
て２相のクロック信号を用いて単相のクロック信号を生
成した場合について説明しているが、本発明はこれに限
定されるものではなく３相、４相、…ｎ相（ｎは正の整
数）のクロック信号を用いて単相のクロック信号を生成
する場合にも適用することができるものである。この場
合には、ｎ相のクロック信号を用いて周波数がｎ倍であ
る単相のテストクロック信号生成し、そのテストクロッ
ク信号を入力することにより半導体集積回路の動作テス
トを行い、半導体集積回路から出力された出力データを
ｎ個のデータを１つのデータに圧縮することによりその
周波数を１／ｎとして期待値との比較を行うようにす
る。
て２相のクロック信号を用いて単相のクロック信号を生
成した場合について説明しているが、本発明はこれに限
定されるものではなく３相、４相、…ｎ相（ｎは正の整
数）のクロック信号を用いて単相のクロック信号を生成
する場合にも適用することができるものである。この場
合には、ｎ相のクロック信号を用いて周波数がｎ倍であ
る単相のテストクロック信号生成し、そのテストクロッ
ク信号を入力することにより半導体集積回路の動作テス
トを行い、半導体集積回路から出力された出力データを
ｎ個のデータを１つのデータに圧縮することによりその
周波数を１／ｎとして期待値との比較を行うようにす
る。
【００８９】
【発明の効果】以上説明したように、本発明は、試験時
間を長くすることなく動作周波数がＬＳＩテスタの最高
動作周波数以上である半導体集積回路の試験を行うこと
ができるという効果を有する。
間を長くすることなく動作周波数がＬＳＩテスタの最高
動作周波数以上である半導体集積回路の試験を行うこと
ができるという効果を有する。
【図１】本発明の第１の実施形態の半導体集積回路のテ
スト方法を説明するための図である。
スト方法を説明するための図である。
【図２】図１の半導体集積回路のテスト回路の動作を説
明するための各種信号のタイミングチャートである。
明するための各種信号のタイミングチャートである。
【図３】本発明の第２の実施形態におけるデータ圧縮回
路３５の構成を示したブロック図である。
路３５の構成を示したブロック図である。
【図４】本発明の第３の実施形態におけるデータ圧縮回
路４５の構成を示したブロック図である。
路４５の構成を示したブロック図である。
【図５】従来の半導体集積回路のテスト方法を説明する
ための図である。
ための図である。
１ ディジタル信号処理ＬＳＩ
２ 信号処理回路
３ ＬＳＩテスタ装置
４、５ フリップフロップ回路（Ｆ／Ｆ）
６、７ スイッチ回路（ＳＷ）
８ パターン発生回路
９ 論理和回路
１０ ＬＳＩテスタ
１１ テストパターンデータ
１２ テストクロック信号
１３ デバイス出力データ
１４ テストモード制御信号
１５ データ圧縮回路
２０ 分周回路
２１ フリップフロップ回路（Ｆ／Ｆ）
２２ 論理回路
２３ スイッチ回路（ＳＷ）
２４ １／２分周クロック信号
２６〜２９ フリップフロップ回路（Ｆ／Ｆ）
３１〜３３ 排他的論理和回路
３４ フリップフロップ回路（Ｆ／Ｆ）
３５ データ圧縮回路
３６ 全加算器
４０1〜４０4 出力データ
４１1〜４１5 デバイス出力データ
４５ データ圧縮回路
５１ ディジタル信号処理ＬＳＩ
Ｐ1、Ｐ2 テストパターンデータ
Ｃ1、Ｃ2 クロック信号
Ｄ1、Ｄ2、Ｄ3 出力データ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
H01L 27/04
Claims (11)
- 【請求項１】 テストパターンデータを半導体集積回路
に入力し、前記半導体集積回路から出力される出力デー
タを予め準備していた期待値と比較することにより前記
半導体集積回路の動作テストを行う半導体集積回路のテ
スト回路において、前記半導体集積回路が動作の基準としているテストクロ
ック信号を一定の分周値で分周して分周クロック信号と
して出力する分周回路と、前記分周クロック信号をクロ
ックとして使用して動作し、前記出力データを一旦保持
してから出力するフリップフロップ回路と、前記出力デ
ータと前記フリップフロップ回路からの出力との間の論
理演算を行う論理回路とから構成され、 前記半導体集積
回路から出力される前記出力データを、連続したデータ
の時間的に前後に位置するデータどうしを演算すること
により、前記出力データのデータ数よりも少ないデータ
数に圧縮して出力するデータ圧縮回路を有することを特
徴とする半導体集積回路のテスト回路。 - 【請求項２】 前記論理回路が、排他的論理和回路であ
る請求項１記載の半導体集積回路のテスト回路。 - 【請求項３】 テストパターンデータを半導体集積回路
に入力し、前記半導体集積回路から出力される出力デー
タを予め準備していた期待値と比較することにより前記
半導体集積回路の動作テストを行う半導体集積回路のテ
スト回路において、 前記テストクロック信号をクロックとして使用して動作
し、前記出力データを一旦保持してから出力する第１の
フリップフロップ回路と、前記テストクロック信号をク
ロックとして使用して動作し、前記第１のフリップフロ
ップ回路からの出力信号を一旦保持してから出力する第
２のフリップフロップ回路と、前記出力データと第１の
フリップフロップ回路からの出力信号との論理演算を行
い該演算結果を出力する第１の論理回路と、前記出力デ
ータと前記第２のフリップフロップ回路からの出力信号
との論理演算を行い該演算結果を出力する第２の論理回
路と、前記第１の論理回路からの出力信号と前記第２の
論理回路からの出力信号との論理演算を行い該演算結果
を出力する第３の論理回路とから構成され、前記半導体
集積回路から出力される前記出力データを、連続したデ
ータの時間的に前後に位置するデータどうしを演算する
ことにより、前記出力データのデータ数よりも少ないデ
ータ数に圧縮して出力するデータ圧縮回路を有すること
を特徴とする半導体集積回路のテスト回路。 - 【請求項４】 前記第１の論理回路、前記第２の論理回
路および前記第３の論理回路が、排他的論理和回路であ
る請求項３記載の半導体集積回路のテスト回路。 - 【請求項５】 テストパターンデータを半導体集積回路
に入力し、前記半導体集積回路から出力される出力デー
タを予め準備していた期待値と比較することにより前記
半導体集積回路の動作テストを行う半導体集積回路のテ
スト回路において、 前記半導体集積回路が動作の基準としているテストクロ
ック信号を一定の分周値で分周して分周クロック信号と
して出力する分周回路と、前記分周クロック信号をクロ
ックとして使用して動作し、複数の前記出力データをそ
れぞれ一旦保持してから出力する複数のフリップフロッ
プ回路と、複数の前記出力データと複数の前記フリップ
フロップ回路からの出力データとを加算して該演算結果
を出力する全加算器とから構成され、前記半導体集積回
路から出力される前記出力データを、連続したデータの
時間的に前後に位置するデータどうしを演算することに
より、前記出力データのデータ数よりも少ないデータ数
に圧縮して出力するデータ圧縮回路を有することを特徴
とする半導体集積回路のテスト回路。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体集積回路のテスト回路を有する半導体装置。 - 【請求項７】 前記データ圧縮回路がＬＳＩテスタ装置
に組み込まれている請求項１乃至５のいずれか１項に記
載の半導体集積回路のテスト回路。 - 【請求項８】 テストパターンデータを半導体集積回路
に入力し、前記半導体集積回路から出力される出力デー
タを予め準備していた期待値と比較することにより前記
半導体集積回路の動作テストを行う半導体集積回路のテ
スト方法において、 前記出力データの連続したデータのうち、時間的に並ん
でいる３つの第１、第２および第３のデータを用いて、 前記第１のデータと前記第２のデータの論理演算を行い
該演算結果を第４のデータとし、 前記第１のデータと前記第３のデータの論理演算を行い
該演算結果を第５のデータとし、 前記第４のデータと前記第５のデータの論理演算を行う
ことにより、前記半導体集積回路から出力される前記出
力データを、前記出力データのデータ数よりも少ないデ
ータ数に圧縮して出力することを特徴とする半導体集積
回路のテスト方法。 - 【請求項９】 前記論理演算が、排他的論理和演算であ
る請求項８記載の半導体集積回路のテスト方法。 - 【請求項１０】 テストパターンデータを半導体集積回
路に入力し、前記半導体集積回路から出力される出力デ
ータを予め準備していた期待値と比較することにより前
記半導体集積回路の動作テストを行う半導体集積回路の
テスト方法において、 ある時間における複数の前記出力データと、前記ある時
間と前記半導体集積回路が動作の基準としているテスト
クロック信号の１周期分の時間だけ異なる時間における
複数の前記出力データとを全加算器を用いて加算するこ
とにより、前記半導体集積回路から出力される前記出力
データを、前記出力データのデータ数よりも少ないデー
タ数に圧縮して出力することを特徴とする半導体集積回
路のテスト方法。 - 【請求項１１】 位相の異なるｎ個（ｎは正の整数）の
クロック信号を用いて周波数がｎ倍であるテストクロッ
ク信号と前記テストクロック信号に対応したテストパタ
ーンデータを生成し、 前記テストクロック信号および前記テストパターンデー
タを入力することにより半導体集積回路の動作テストを
行い、 前記半導体集積回路から出力される出力データを、時間
的に前後に位置するｎ個のデータを１つのデータに圧縮
することにより前記出力データの周波数を１／ｎとして
から予め準備していた期待値と比較することがことによ
り前記半導体集積回路の動作テストを行う半導体集積回
路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26238597A JP3365480B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体集積回路のテスト回路およびテスト方法と半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26238597A JP3365480B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体集積回路のテスト回路およびテスト方法と半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11101855A JPH11101855A (ja) | 1999-04-13 |
| JP3365480B2 true JP3365480B2 (ja) | 2003-01-14 |
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ID=17375030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26238597A Expired - Fee Related JP3365480B2 (ja) | 1997-09-26 | 1997-09-26 | 半導体集積回路のテスト回路およびテスト方法と半導体装置 |
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| JP (1) | JP3365480B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4975203B2 (ja) | 2000-01-20 | 2012-07-11 | 富士通セミコンダクター株式会社 | 半導体装置 |
| KR100812739B1 (ko) | 2006-08-16 | 2008-03-12 | 삼성전기주식회사 | 통신모듈 검사장치 및 방법 |
-
1997
- 1997-09-26 JP JP26238597A patent/JP3365480B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11101855A (ja) | 1999-04-13 |
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