JP3365984B2 - Ｍｏｓゲートデバイスおよびその製造プロセス - Google Patents
Ｍｏｓゲートデバイスおよびその製造プロセスInfo
- Publication number
- JP3365984B2 JP3365984B2 JP29301599A JP29301599A JP3365984B2 JP 3365984 B2 JP3365984 B2 JP 3365984B2 JP 29301599 A JP29301599 A JP 29301599A JP 29301599 A JP29301599 A JP 29301599A JP 3365984 B2 JP3365984 B2 JP 3365984B2
- Authority
- JP
- Japan
- Prior art keywords
- depth
- trench
- trenches
- region
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳゲート半導体
デバイスに関し、より詳細には、トレンチ（trench；溝
埋め込み部）の幾何的形態および遠隔コンタクト構造を
有するデバイスに関する。本出願は、１９９８年１０月
１４日に出願された「MOSGATED DEVICE WITH TRENCH ST
RUCTURE AND REMOTE CONTACT AND PROCESS FOR ITS MAN
UFACTURE（トレンチ構造と遠隔コンタクトを有するＭＯ
Ｓゲートデバイスおよびその製造プロセス）」という発
明の名称の関連する米国特許仮出願第６０／１０４，１
４８号に対する優先権を主張するものである。
デバイスに関し、より詳細には、トレンチ（trench；溝
埋め込み部）の幾何的形態および遠隔コンタクト構造を
有するデバイスに関する。本出願は、１９９８年１０月
１４日に出願された「MOSGATED DEVICE WITH TRENCH ST
RUCTURE AND REMOTE CONTACT AND PROCESS FOR ITS MAN
UFACTURE（トレンチ構造と遠隔コンタクトを有するＭＯ
Ｓゲートデバイスおよびその製造プロセス）」という発
明の名称の関連する米国特許仮出願第６０／１０４，１
４８号に対する優先権を主張するものである。
【０００２】
【従来の技術】ＭＯＳゲートデバイスはよく知られてお
り、平面（プレイナ）チャネル形状またはトレンチチャ
ネル形状を有する。
り、平面（プレイナ）チャネル形状またはトレンチチャ
ネル形状を有する。
【０００３】平面形状型では、一定間隔をおいて配置さ
れたチャネル領域がチップ表面に拡散され、ＭＯＳゲー
トが互いに同一平面上にある反転可能な（invertible）
チャネル領域を覆っている。このような構造はブレーク
ダウン電圧の広い範囲にわたって有用である。（なお、
その反転可能なチャネル領域はＭＯＳＦＥＴやＩＧＢＴ
のチャネル領域の部分であり、ゲートに電荷を与えるこ
とで濃度タイプが変る。この領域はゲート酸化層の下の
ＭＯＳＦＥＴベースあるいはチャネルの一部分で、ＭＯ
ＳＦＥＴの基本的なスイッチ動作を引き起こす。）トレ
ンチ形状型では、反転可能なチャネル領域が、シリコン
表面にエッチングされたＵ字形トレンチの垂直な壁に沿
って形成される。それぞれ独立したトレンチユニットに
対してソースコンタクトがチャネル領域およびソース領
域に接続される。トレンチデバイスは比較的低いブレー
クダウン電圧（絶縁破壊電圧）の定格、例えば約１００
ボルト以下で使用されることが好ましい。
れたチャネル領域がチップ表面に拡散され、ＭＯＳゲー
トが互いに同一平面上にある反転可能な（invertible）
チャネル領域を覆っている。このような構造はブレーク
ダウン電圧の広い範囲にわたって有用である。（なお、
その反転可能なチャネル領域はＭＯＳＦＥＴやＩＧＢＴ
のチャネル領域の部分であり、ゲートに電荷を与えるこ
とで濃度タイプが変る。この領域はゲート酸化層の下の
ＭＯＳＦＥＴベースあるいはチャネルの一部分で、ＭＯ
ＳＦＥＴの基本的なスイッチ動作を引き起こす。）トレ
ンチ形状型では、反転可能なチャネル領域が、シリコン
表面にエッチングされたＵ字形トレンチの垂直な壁に沿
って形成される。それぞれ独立したトレンチユニットに
対してソースコンタクトがチャネル領域およびソース領
域に接続される。トレンチデバイスは比較的低いブレー
クダウン電圧（絶縁破壊電圧）の定格、例えば約１００
ボルト以下で使用されることが好ましい。
【０００４】平面形状デバイスとトレンチ形状デバイス
の両方を、ある間隔をおいて配置された多角形の配列ま
たは一定間隔をおいて配置されたストライプの配列のチ
ャネル領域で形成できる。
の両方を、ある間隔をおいて配置された多角形の配列ま
たは一定間隔をおいて配置されたストライプの配列のチ
ャネル領域で形成できる。
【０００５】トレンチ形状デバイスは、平面デバイスよ
りもゲートとドレインの間のキャパシタンスが本質的に
小さく、したがって電荷ＱGDが平面デバイスよりも少な
い。ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）の重
要な性能指数（figure of merit）はＱGDとオン抵抗Ｒ
DSONの積であるので、トレンチデバイスは、ラップトッ
プコンピュータのような携帯可能な電子機器に電池から
電力を供給する低電圧電源で使用されるＭＯＳＦＥＴの
ような最小のスイッチング損失を要請される低電圧の用
途でしばしば望ましいとされる。
りもゲートとドレインの間のキャパシタンスが本質的に
小さく、したがって電荷ＱGDが平面デバイスよりも少な
い。ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）の重
要な性能指数（figure of merit）はＱGDとオン抵抗Ｒ
DSONの積であるので、トレンチデバイスは、ラップトッ
プコンピュータのような携帯可能な電子機器に電池から
電力を供給する低電圧電源で使用されるＭＯＳＦＥＴの
ような最小のスイッチング損失を要請される低電圧の用
途でしばしば望ましいとされる。
【０００６】トレンチデバイスの形状では、ＲDSONを最
小にするための最高のトレンチ密度にすることができな
かった。したがって、トレンチデバイスではＱGDは小さ
いが、ＲDSONも小さくするために複雑な製造プロセスが
必要とされている。
小にするための最高のトレンチ密度にすることができな
かった。したがって、トレンチデバイスではＱGDは小さ
いが、ＲDSONも小さくするために複雑な製造プロセスが
必要とされている。
【０００７】
【発明が解決しようとする課題】したがって、最小のＱ
GDとＲDSONを有し、廉価であって信頼できる製造技術が
可能なＭＯＳＦＥＴ等のトレンチ形状のＭＯＳゲートデ
バイスを提供することが望ましい。
GDとＲDSONを有し、廉価であって信頼できる製造技術が
可能なＭＯＳＦＥＴ等のトレンチ形状のＭＯＳゲートデ
バイスを提供することが望ましい。
【０００８】更に、発明が解決しようとする課題につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【０００９】図１は、参照して本明細書に合体される
Ｕ．Ｓ．Patent（米国特許）第５，７３１，６０４号の
開示に従ってつくられたパワーＭＯＳＦＥＴの単一パワ
ーＭＯＳＦＥＴのセル３０を断面図で示す。
Ｕ．Ｓ．Patent（米国特許）第５，７３１，６０４号の
開示に従ってつくられたパワーＭＯＳＦＥＴの単一パワ
ーＭＯＳＦＥＴのセル３０を断面図で示す。
【００１０】セル３０は一定間隔をおいて配置された非
常に多数の多角形平面セル（polygonal planar cells）
の一つであり、そのそれぞれのセルがエピタキシャルで
形成された低抵抗率の基板３２にＰ型チャネル拡散領域
３１（ベース領域と呼ばれることもある）を含む。チャ
ネル領域３１はＰ+拡散３３およびＮ+ソース拡散３４受
ける。ソース領域３４の上部表面での外縁部とＰ領域３
１の周辺に向かう拡張部の間の領域によって、平面反転
可能チャネル領域３５が画定される。チャネル領域３５
はゲート絶縁層を画定する二酸化シリコンの層３６で覆
われ、そのゲート絶縁層が導電性ポリシリコン層３７で
覆われているが、この導電性ポリシリコン層３７は時に
はゲートポリ（gate poly）と呼ばれる導電性ゲート電
極である。ポリシリコン層３７は連続するアルミニウム
ソース電極３８から絶縁層３９によって絶縁され、その
絶縁層３９は、通例は低温堆積酸化物層（deposited lo
wtemperature oxide）またはＬＴＯ（low temperature
oxide：低温酸化物）層である。他の絶縁材料を使用す
ることができる。図示されていないドレイン電極はＮエ
ピタキシャル層３２を支える厚さ３７５ミクロンのＮ++
基板（図示しない）の底部に取付けられる。シリコン３
２にエッチングされた開口４０内で、ソース電極３８が
Ｎ+ソース領域３４とＰ+領域３３の両方に接触すること
に注目されたい。
常に多数の多角形平面セル（polygonal planar cells）
の一つであり、そのそれぞれのセルがエピタキシャルで
形成された低抵抗率の基板３２にＰ型チャネル拡散領域
３１（ベース領域と呼ばれることもある）を含む。チャ
ネル領域３１はＰ+拡散３３およびＮ+ソース拡散３４受
ける。ソース領域３４の上部表面での外縁部とＰ領域３
１の周辺に向かう拡張部の間の領域によって、平面反転
可能チャネル領域３５が画定される。チャネル領域３５
はゲート絶縁層を画定する二酸化シリコンの層３６で覆
われ、そのゲート絶縁層が導電性ポリシリコン層３７で
覆われているが、この導電性ポリシリコン層３７は時に
はゲートポリ（gate poly）と呼ばれる導電性ゲート電
極である。ポリシリコン層３７は連続するアルミニウム
ソース電極３８から絶縁層３９によって絶縁され、その
絶縁層３９は、通例は低温堆積酸化物層（deposited lo
wtemperature oxide）またはＬＴＯ（low temperature
oxide：低温酸化物）層である。他の絶縁材料を使用す
ることができる。図示されていないドレイン電極はＮエ
ピタキシャル層３２を支える厚さ３７５ミクロンのＮ++
基板（図示しない）の底部に取付けられる。シリコン３
２にエッチングされた開口４０内で、ソース電極３８が
Ｎ+ソース領域３４とＰ+領域３３の両方に接触すること
に注目されたい。
【００１１】図１に示されたセル構造を使用し、約４０
ボルト以下のブレークダウン電圧、例えば２４ボルトの
ＶDSに耐えるように設計され、１０ボルトのゲート３７
とソース３８の間の電圧ＶGSでターンオンする代表的な
デバイスでは、ソース拡散３４は約０．４ミクロンの深
さであり、Ｐベ−ス３１は約１．９ミクロンの深さであ
る。ゲート３７とドレイン３２の間のキャパシタンス
は、図１のような平面設計では比較的大きく、したがっ
て電荷ＱGDは大きく、例えば約１２．３よりも大きい。
したがって、約９．３ミリオームのオン抵抗を減少した
平面セル型設計（planar cellular design）では、性能
指数すなわちＲDSON×ＱGDは約１１５（ｍΩｎｃ）であ
る。
ボルト以下のブレークダウン電圧、例えば２４ボルトの
ＶDSに耐えるように設計され、１０ボルトのゲート３７
とソース３８の間の電圧ＶGSでターンオンする代表的な
デバイスでは、ソース拡散３４は約０．４ミクロンの深
さであり、Ｐベ−ス３１は約１．９ミクロンの深さであ
る。ゲート３７とドレイン３２の間のキャパシタンス
は、図１のような平面設計では比較的大きく、したがっ
て電荷ＱGDは大きく、例えば約１２．３よりも大きい。
したがって、約９．３ミリオームのオン抵抗を減少した
平面セル型設計（planar cellular design）では、性能
指数すなわちＲDSON×ＱGDは約１１５（ｍΩｎｃ）であ
る。
【００１２】図２は、図１のセル構成に似た他のセル構
成を示し、同じ数字は同じ構造を示す。図２のデバイス
は、コンタクト開口４０を画定するためにフォトリソグ
ラフィ工程ではなくて、ＬＴＯ３９の側面絶縁スペーサ
絶縁体５０を使用することだけが図１のものと基本的に
異なっている。上記の図１に与えられる同じ逆電圧およ
びゲート電圧に対して、０．１ミクロンのソース深さお
よび１．５ミクロンのベース深さを使用することで、そ
のようなデバイスの性能指数は約１２８（ｍΩｎｃ）を
超える。
成を示し、同じ数字は同じ構造を示す。図２のデバイス
は、コンタクト開口４０を画定するためにフォトリソグ
ラフィ工程ではなくて、ＬＴＯ３９の側面絶縁スペーサ
絶縁体５０を使用することだけが図１のものと基本的に
異なっている。上記の図１に与えられる同じ逆電圧およ
びゲート電圧に対して、０．１ミクロンのソース深さお
よび１．５ミクロンのベース深さを使用することで、そ
のようなデバイスの性能指数は約１２８（ｍΩｎｃ）を
超える。
【００１３】特に、スイッチング損失をできるだけ減ら
さなければならない比較的高い周波数の用途で使用され
る低電圧デバイスに対しては、この大きな性能指数を減
少することが望ましい。ストライプ（縞）状トレンチの
設計でトレンチの深さおよびＰベースの深さを注意深く
最適化することで、性能指数を減少させることができ
る。
さなければならない比較的高い周波数の用途で使用され
る低電圧デバイスに対しては、この大きな性能指数を減
少することが望ましい。ストライプ（縞）状トレンチの
設計でトレンチの深さおよびＰベースの深さを注意深く
最適化することで、性能指数を減少させることができ
る。
【００１４】図３は、複数の並列なトレンチを有するＮ
-エピタキシャル基板５１を有する公知のトレンチデバ
イスの断面を図示し、ここでは、その中の２つのトレン
チ５２と５３が示され、これらはＰ型チャネル５４に形
成されている。Ｎ+ソース領域５５〜５６は、トレンチ
５２について示されるように、トレンチの長さに沿って
延びる。そしてトレンチ５２と５３はそれぞれゲート酸
化物５７と５８に沿って並び、それぞれポリシリコン細
片（ストリップ、条片）５９と６０で満たされている。
細片５９と６０はシリコン５１の最上面で必ず中断され
るが、図示されていないが、チップ（die）のどこか他
の領域で一緒に接続され、共通ゲート電極６１に接続さ
れている。ポリシリコン細片５９および６０の最上部と
ソース領域５５および５６の部分はアルミニウムソース
電極６２からＬＴＯ細片６３および６４で絶縁されてい
る。
-エピタキシャル基板５１を有する公知のトレンチデバ
イスの断面を図示し、ここでは、その中の２つのトレン
チ５２と５３が示され、これらはＰ型チャネル５４に形
成されている。Ｎ+ソース領域５５〜５６は、トレンチ
５２について示されるように、トレンチの長さに沿って
延びる。そしてトレンチ５２と５３はそれぞれゲート酸
化物５７と５８に沿って並び、それぞれポリシリコン細
片（ストリップ、条片）５９と６０で満たされている。
細片５９と６０はシリコン５１の最上面で必ず中断され
るが、図示されていないが、チップ（die）のどこか他
の領域で一緒に接続され、共通ゲート電極６１に接続さ
れている。ポリシリコン細片５９および６０の最上部と
ソース領域５５および５６の部分はアルミニウムソース
電極６２からＬＴＯ細片６３および６４で絶縁されてい
る。
【００１５】図３の構造のトレンチ構造では、反転可能
なチャネルがトレンチ５２および５３の上下方向の壁に
沿って並んでＰ材料に形成され、ソース５５〜５６から
Ｎ領域５１に延在している。その構造は低いＲDSONを持
つので、低電圧、例えば約４０ボルトよりも低い電圧で
の使用を目的としたパワーＭＯＳゲートデバイスの好ま
しい構造であると考えられていた。
なチャネルがトレンチ５２および５３の上下方向の壁に
沿って並んでＰ材料に形成され、ソース５５〜５６から
Ｎ領域５１に延在している。その構造は低いＲDSONを持
つので、低電圧、例えば約４０ボルトよりも低い電圧で
の使用を目的としたパワーＭＯＳゲートデバイスの好ま
しい構造であると考えられていた。
【００１６】本発明は、簡略化された製造方法、およ
び、公知のデバイスに比べて性能指数が減少しコストが
削減された低電圧デバイスを提供するＱGDおよびＲDSON
のような変量について改良されたバランスを与えるトレ
ンチ型デバイスの新規な設計を提供する。
び、公知のデバイスに比べて性能指数が減少しコストが
削減された低電圧デバイスを提供するＱGDおよびＲDSON
のような変量について改良されたバランスを与えるトレ
ンチ型デバイスの新規な設計を提供する。
【００１７】
【課題を解決するための手段】本発明では、ソース領域
およびチャネル領域のコンタクトをトレンチ区域から遠
く離すと共に、複数の隣接したトレンチに共通なポリシ
リコン層を使用することでＱGDとＲDSONの両方が非常に
小さくなる新規なトレンチ構造と製造プロセスが提供さ
れる。この結果、トレンチをより接近して配置すること
ができ、単位面積当たりの総チャネル幅を増すことがで
きる。また、独特のトレンチのメサ（mesa）高さを使用
すること、およびトレンチの壁に沿う反転可能なチャネ
ルの底を画定するＰ／Ｎ接合に対してトレンチの底を調
整することによって、ＱGDも減少する。より詳細には、
約１．８ミクロンのトレンチの深さ（または、メサの高
さ）が使用され、トレンチの底が約０．２ミクロンから
０．２５ミクロンだけＰ／Ｎ接合に入り込んでいる。
およびチャネル領域のコンタクトをトレンチ区域から遠
く離すと共に、複数の隣接したトレンチに共通なポリシ
リコン層を使用することでＱGDとＲDSONの両方が非常に
小さくなる新規なトレンチ構造と製造プロセスが提供さ
れる。この結果、トレンチをより接近して配置すること
ができ、単位面積当たりの総チャネル幅を増すことがで
きる。また、独特のトレンチのメサ（mesa）高さを使用
すること、およびトレンチの壁に沿う反転可能なチャネ
ルの底を画定するＰ／Ｎ接合に対してトレンチの底を調
整することによって、ＱGDも減少する。より詳細には、
約１．８ミクロンのトレンチの深さ（または、メサの高
さ）が使用され、トレンチの底が約０．２ミクロンから
０．２５ミクロンだけＰ／Ｎ接合に入り込んでいる。
【００１８】また、この新規なトレンチ構造は約２０ミ
クロンよりも短い長さと約０．６ミクロンの幅を有する
ことが好ましい。トレンチは、約０．６ミクロンよりも
大きな間隔の平行な同一の広がりを持つグループで配列
される。トレンチは、デバイスのゲートとして機能する
共通のポリシリコン層で満たされる。それぞれの平行な
トレンチの組みは、隣接する組みから、トレンチに対し
直角に続いているトレンチされない細長い場所であるス
トリップ（細長い小片）だけ間隔をあけて配置されてい
る。ソース／ベースコンタクトは、トレンチ構造から遠
く離れて、このストリップに形成されるが、それぞれの
トレンチのチャネル領域およびソース領域に接続されて
いる。
クロンよりも短い長さと約０．６ミクロンの幅を有する
ことが好ましい。トレンチは、約０．６ミクロンよりも
大きな間隔の平行な同一の広がりを持つグループで配列
される。トレンチは、デバイスのゲートとして機能する
共通のポリシリコン層で満たされる。それぞれの平行な
トレンチの組みは、隣接する組みから、トレンチに対し
直角に続いているトレンチされない細長い場所であるス
トリップ（細長い小片）だけ間隔をあけて配置されてい
る。ソース／ベースコンタクトは、トレンチ構造から遠
く離れて、このストリップに形成されるが、それぞれの
トレンチのチャネル領域およびソース領域に接続されて
いる。
【００１９】ソース領域にだけコンタクトを形成するこ
とによって、双方向に導電性のあるデバイスを形成する
ことができる。
とによって、双方向に導電性のあるデバイスを形成する
ことができる。
【００２０】この新規なデバイスは、マスクの数および
きわどい（critical）マスク合せの数が減少して簡略化
された製造プロセスに役立ち、最小の性能指数を有す
る。
きわどい（critical）マスク合せの数が減少して簡略化
された製造プロセスに役立ち、最小の性能指数を有す
る。
【００２１】
【発明の実施の形態】本発明の新規なデバイスの構造は
図４から図９に示され、その構造の一つの製造プロセス
が図１０から図１５に示される。
図４から図９に示され、その構造の一つの製造プロセス
が図１０から図１５に示される。
【００２２】最初に図４を参照すると、ここには本発明
の構造を含む代表的なチップ（die）７０の上面図が示
されている。チップ７０は、幅１０２ミル（２．５９ミ
リメートル）で長さ１５７ミル（３．９９ミリメート
ル）（ＳＯ８型パッケージに適合する最も大きなサイ
ズ）であるが、このチップは任意の所望の寸法でもよ
い。チップは、後で説明するように、一番上のソース電
極７１、ポリシリコンゲートが接続されているゲートパ
ッド７２を有し、図５に示される底部ドレイン電極７３
を有する。
の構造を含む代表的なチップ（die）７０の上面図が示
されている。チップ７０は、幅１０２ミル（２．５９ミ
リメートル）で長さ１５７ミル（３．９９ミリメート
ル）（ＳＯ８型パッケージに適合する最も大きなサイ
ズ）であるが、このチップは任意の所望の寸法でもよ
い。チップは、後で説明するように、一番上のソース電
極７１、ポリシリコンゲートが接続されているゲートパ
ッド７２を有し、図５に示される底部ドレイン電極７３
を有する。
【００２３】図４のチップのアクティブトレンチ領域の
円「Ａ」内に示された小さな部分が図５と図７に詳細に
示されている。図４のチップの終端の円「Ｂ」内に示さ
れた小さな部分が図８と図９にさらに詳細に示されてい
る。終端の領域を減らし、ゲートパッド７２（６ミル×
６ミル）（０．１５ミリメートル×０．１５ミリメート
ル）を小さくし、約３．１ミル（０．０７８ミリメート
ル）の小さなストリート幅（street）（ウェーハ内でチ
ップが切り離されるところ）を使用して、説明されるデ
バイスではアクティブ領域の利用率が向上しほぼ８４％
であることに留意されたい。ゲートバス（母線、複数）
（図示されていない）がトレンチの方向に平行に延び
て、制限されない電流が流れるようにし、図４のチップ
でゲート抵抗（約２．５オーム）を減少させている。
円「Ａ」内に示された小さな部分が図５と図７に詳細に
示されている。図４のチップの終端の円「Ｂ」内に示さ
れた小さな部分が図８と図９にさらに詳細に示されてい
る。終端の領域を減らし、ゲートパッド７２（６ミル×
６ミル）（０．１５ミリメートル×０．１５ミリメート
ル）を小さくし、約３．１ミル（０．０７８ミリメート
ル）の小さなストリート幅（street）（ウェーハ内でチ
ップが切り離されるところ）を使用して、説明されるデ
バイスではアクティブ領域の利用率が向上しほぼ８４％
であることに留意されたい。ゲートバス（母線、複数）
（図示されていない）がトレンチの方向に平行に延び
て、制限されない電流が流れるようにし、図４のチップ
でゲート抵抗（約２．５オーム）を減少させている。
【００２４】図５、図６および図７に示されているアク
ティブ領域「Ａ」は、垂直導型デバイスを示し、ドレイ
ンコンタクト７３が接続されたＮ+本体８０、およびそ
こに受容されたＮ-のエピタキシャル堆積接合型受容層
（junction receiving layer）８１とを有する。Ｐ型
チャネル拡散８２がＮ-基板層８１の上部平面から第１
の深さまで、例えば１．５から１．６ミクロンまで形成
される。浅いＮ+ソース領域８３が領域８１の上部面か
ら第２の深さまで、例えば０．３から０．４Åまで形成
される。
ティブ領域「Ａ」は、垂直導型デバイスを示し、ドレイ
ンコンタクト７３が接続されたＮ+本体８０、およびそ
こに受容されたＮ-のエピタキシャル堆積接合型受容層
（junction receiving layer）８１とを有する。Ｐ型
チャネル拡散８２がＮ-基板層８１の上部平面から第１
の深さまで、例えば１．５から１．６ミクロンまで形成
される。浅いＮ+ソース領域８３が領域８１の上部面か
ら第２の深さまで、例えば０．３から０．４Åまで形成
される。
【００２５】平行な同一の広がりを持つトレンチ８５の
複数の列が、Ｐ拡散８２の深さよりも深い、好ましくは
０．２から０．２５ミクロンだけ深い第３の深さまで基
板８１の表面にエッチングされる。このようにして、平
行なトレンチ８５は約１．８ミクロンの深さがあり、図
示されているようにソース層８３およびチャネル層８２
を通り抜けて切り開かれている。図６は、中央のトレン
チされていない領域８８で隔てられたトレンチ８５の第
１と第２の列８６と８７を含むときのシリコン表面を示
し、その中央のトレンチされていない領域８８は、後で
説明されるが、トレンチの非常に狭い高密度な間隔を可
能にする、デバイスの遠隔ソース／チャネルコンタクト
が収容される領域である。
複数の列が、Ｐ拡散８２の深さよりも深い、好ましくは
０．２から０．２５ミクロンだけ深い第３の深さまで基
板８１の表面にエッチングされる。このようにして、平
行なトレンチ８５は約１．８ミクロンの深さがあり、図
示されているようにソース層８３およびチャネル層８２
を通り抜けて切り開かれている。図６は、中央のトレン
チされていない領域８８で隔てられたトレンチ８５の第
１と第２の列８６と８７を含むときのシリコン表面を示
し、その中央のトレンチされていない領域８８は、後で
説明されるが、トレンチの非常に狭い高密度な間隔を可
能にする、デバイスの遠隔ソース／チャネルコンタクト
が収容される領域である。
【００２６】本発明の好ましい実施形態では、トレンチ
８５は約０．６ミクロンの幅と約５〜８ミクロンの長さ
を有する。トレンチの間隔は約０．６ミクロン以上でな
ければならない。
８５は約０．６ミクロンの幅と約５〜８ミクロンの長さ
を有する。トレンチの間隔は約０．６ミクロン以上でな
ければならない。
【００２７】列８６と８７間のスペース８８は、アクテ
ィブトレンチ領域を保全するために出来るだけ小さくな
ければならない。
ィブトレンチ領域を保全するために出来るだけ小さくな
ければならない。
【００２８】それぞれのトレンチ８５の内側に沿って３
００から５００Åの厚さの成長した二酸化シリコンゲー
ト絶縁層９０が並んでいる。そして、トレンチに並んだ
ゲート酸化物のそれぞれの内側には、デバイスのゲート
として機能する導電性ポリシリコン層９５が満たされ
る。ポリシリコン層９５は隔離されているが、それぞれ
のトレンチ８５の間の基板の上面を横切って連続して延
在していることに注意する必要がある。このことは、図
３に示されているような従来技術のデバイスの旧来型の
ポリシリコンゲート構造と対照されるべきものであり、
図３の旧来型のポリシリコンゲート構造では、各「セ
ル」のポリシリコン細片が隣接するポリシリコン細片か
らソースコンタクト構造によって分離されている。本発
明の重要な特徴によれば、図５の隣接するセルは、互い
により近づき、より高密度に実装され（単位面積当たり
のチャネル幅を大きくしている）、トレンチから横の方
にかけ離れた場所にソースコンタクトがつくられてい
る。
００から５００Åの厚さの成長した二酸化シリコンゲー
ト絶縁層９０が並んでいる。そして、トレンチに並んだ
ゲート酸化物のそれぞれの内側には、デバイスのゲート
として機能する導電性ポリシリコン層９５が満たされ
る。ポリシリコン層９５は隔離されているが、それぞれ
のトレンチ８５の間の基板の上面を横切って連続して延
在していることに注意する必要がある。このことは、図
３に示されているような従来技術のデバイスの旧来型の
ポリシリコンゲート構造と対照されるべきものであり、
図３の旧来型のポリシリコンゲート構造では、各「セ
ル」のポリシリコン細片が隣接するポリシリコン細片か
らソースコンタクト構造によって分離されている。本発
明の重要な特徴によれば、図５の隣接するセルは、互い
により近づき、より高密度に実装され（単位面積当たり
のチャネル幅を大きくしている）、トレンチから横の方
にかけ離れた場所にソースコンタクトがつくられてい
る。
【００２９】次に、ポリシリコン層の上部表面は、ポリ
シリコンゲート電極層９５をソース電極７１から絶縁す
るために、ＴＥＯＳ（テトラエトキシ・シラン）絶縁層
９６または他の適当な絶縁層で覆われる。
シリコンゲート電極層９５をソース電極７１から絶縁す
るために、ＴＥＯＳ（テトラエトキシ・シラン）絶縁層
９６または他の適当な絶縁層で覆われる。
【００３０】トレンチの端部からかけ離れたソース／チ
ャネル領域にコンタクトをつくるために、図６と図７に
模式的に示されているように、米国特許第５，７３１，
６０４号に開示されたコンタクト構造を使用してもよ
い。したがって、複数の開口が領域８８に形成され、そ
れが、図６で列８８に沿って離れた位置にあるソース領
域８３およびチャネル領域８２に対してアルミニウムソ
ース電極７１のコンタクトを可能にする長方形のコンタ
クト窓１０１ａ、１０２ａを取囲む多角形（長方形）の
エッチングされたフレーム１０１と１０２として示され
ている。浅いシリコンのトレンチ１０１ｂ、１０２ｂが
コンタクト窓の中にエッチングされて、コンタクトのた
めのＰベース８２を露出させる。これらのコンタクト領
域は互いから任意の所望の間隔をもつことができ、この
ソースコンタクトに必要とされる幅範囲を減少するため
にトレンチの延びる方向で短いことが好ましい。好まし
い実施形態では、そのコンタクトはトレンチの延びる方
向に直角な方向のピッチが約４．８ミクロンである。次
に、これらのコンタクトはそれぞれの浅いトレンチの最
上部で浅いソース８３に接続されることで、ポリシリコ
ン９５に加えられる適当な電圧でそれぞれのトレンチの
外側に隣接するチャネルが反転される時に、図５のソー
ス７１とドレイン７３の間に電流が流れるようにしてい
る。電流はトレンチの間のソース領域８３を通って水平
方向に流れ、次にチャネル８２（図５）を通ってドレイ
ン７２に垂直方向に流れる。
ャネル領域にコンタクトをつくるために、図６と図７に
模式的に示されているように、米国特許第５，７３１，
６０４号に開示されたコンタクト構造を使用してもよ
い。したがって、複数の開口が領域８８に形成され、そ
れが、図６で列８８に沿って離れた位置にあるソース領
域８３およびチャネル領域８２に対してアルミニウムソ
ース電極７１のコンタクトを可能にする長方形のコンタ
クト窓１０１ａ、１０２ａを取囲む多角形（長方形）の
エッチングされたフレーム１０１と１０２として示され
ている。浅いシリコンのトレンチ１０１ｂ、１０２ｂが
コンタクト窓の中にエッチングされて、コンタクトのた
めのＰベース８２を露出させる。これらのコンタクト領
域は互いから任意の所望の間隔をもつことができ、この
ソースコンタクトに必要とされる幅範囲を減少するため
にトレンチの延びる方向で短いことが好ましい。好まし
い実施形態では、そのコンタクトはトレンチの延びる方
向に直角な方向のピッチが約４．８ミクロンである。次
に、これらのコンタクトはそれぞれの浅いトレンチの最
上部で浅いソース８３に接続されることで、ポリシリコ
ン９５に加えられる適当な電圧でそれぞれのトレンチの
外側に隣接するチャネルが反転される時に、図５のソー
ス７１とドレイン７３の間に電流が流れるようにしてい
る。電流はトレンチの間のソース領域８３を通って水平
方向に流れ、次にチャネル８２（図５）を通ってドレイ
ン７２に垂直方向に流れる。
【００３１】本発明は、この点に関してＮチャネルデバ
イスで図示されていることに注意されたい。明らかなこ
とであるが、全ての導電型を反対にすることで、Ｐチャ
ネルデバイスを形成することができる。
イスで図示されていることに注意されたい。明らかなこ
とであるが、全ての導電型を反対にすることで、Ｐチャ
ネルデバイスを形成することができる。
【００３２】図８と図９は、図４のチップに使用するこ
とができる終端構造を概略的に図示する。このように、
ポリシリコンフィールドプレート１１０（ポリシリコン
層９５の延長部分で画定される）、ポリシリコン層９５
のギャップ１１１、および同様にポリシリコン層９５の
伸長で画定されるＥＱＲ（equipotential ring:等電位
リング）１１２を含む小面積の終端が使用され得る。
とができる終端構造を概略的に図示する。このように、
ポリシリコンフィールドプレート１１０（ポリシリコン
層９５の延長部分で画定される）、ポリシリコン層９５
のギャップ１１１、および同様にポリシリコン層９５の
伸長で画定されるＥＱＲ（equipotential ring:等電位
リング）１１２を含む小面積の終端が使用され得る。
【００３３】次に、図４から図９のトレンチＭＯＳゲー
トデバイスを製造するための新規なプロセスを説明す
る。作るべきデバイスは、３０ボルトの電圧を定格とす
るパワーＭＯＳＦＥＴであり、１０２×１５７ミル
（２．５９×３．９９ミリメートル）のチップサイズを
有する。図４から図９でチップの要素を表した数字が図
１０から図１５で同じ部分を識別するために使用され
る。
トデバイスを製造するための新規なプロセスを説明す
る。作るべきデバイスは、３０ボルトの電圧を定格とす
るパワーＭＯＳＦＥＴであり、１０２×１５７ミル
（２．５９×３．９９ミリメートル）のチップサイズを
有する。図４から図９でチップの要素を表した数字が図
１０から図１５で同じ部分を識別するために使用され
る。
【００３４】プロセスの第１のステップ（工程）は、厚
さ３７５ミクロンで抵抗率０．００３ΩｃｍのＮ+本体
８０を有するシリコンウェーハを選ぶことである。図１
０に示されているように、ウェーハの上部表面にＮ-エ
ピタキシャル層８１が成長する。層８１はリンのドープ
が行われ、５ミクロンの厚さであり、３０ボルトデバイ
スのために０．２Ωｃｍの抵抗率を有する。最初に、フ
ィールド酸化膜１１５が、１０５０ＥＣ（℃）の水蒸気
の酸化ステップで層８１の頭部に７５００Åの厚さに成
長する。次に、マスクのステップが行われて終端領域の
フィールド酸化物をマスクし、適当なエッチングと剥離
のステップでデバイスのアクティブ領域を開口する。
さ３７５ミクロンで抵抗率０．００３ΩｃｍのＮ+本体
８０を有するシリコンウェーハを選ぶことである。図１
０に示されているように、ウェーハの上部表面にＮ-エ
ピタキシャル層８１が成長する。層８１はリンのドープ
が行われ、５ミクロンの厚さであり、３０ボルトデバイ
スのために０．２Ωｃｍの抵抗率を有する。最初に、フ
ィールド酸化膜１１５が、１０５０ＥＣ（℃）の水蒸気
の酸化ステップで層８１の頭部に７５００Åの厚さに成
長する。次に、マスクのステップが行われて終端領域の
フィールド酸化物をマスクし、適当なエッチングと剥離
のステップでデバイスのアクティブ領域を開口する。
【００３５】その後で、図１１に示されているように、
Ｐ領域８２を形成するためにボロン注入が行われる。ボ
ロン注入ドーズ量は１２０ｋＶで７Ｅ１３（７×１
０13）である。ボロンは、次に、１１７５ＥＣ（℃）で
３０分間のドライブ（不純物拡散）で１．５から１．６
ミクロンの深さまでドライブ（不純物拡散）される。次
に、５０ｋＶで１Ｅ１６（１×１０16）のドーズ量の砒
素注入を使用して、ソース領域８３が形成される。これ
に続いて、注入されたものをプリアニール（preannea
l）するために窒素中で９００ＥＣ（℃）で３０分間加
熱し、次に、酸化膜層１２０を約２０００Åの厚さまで
成長させるために、水蒸気中で１０分間９００ＥＣ
（℃）で加熱する。
Ｐ領域８２を形成するためにボロン注入が行われる。ボ
ロン注入ドーズ量は１２０ｋＶで７Ｅ１３（７×１
０13）である。ボロンは、次に、１１７５ＥＣ（℃）で
３０分間のドライブ（不純物拡散）で１．５から１．６
ミクロンの深さまでドライブ（不純物拡散）される。次
に、５０ｋＶで１Ｅ１６（１×１０16）のドーズ量の砒
素注入を使用して、ソース領域８３が形成される。これ
に続いて、注入されたものをプリアニール（preannea
l）するために窒素中で９００ＥＣ（℃）で３０分間加
熱し、次に、酸化膜層１２０を約２０００Åの厚さまで
成長させるために、水蒸気中で１０分間９００ＥＣ
（℃）で加熱する。
【００３６】次に、アクティブ領域にトレンチを画定す
るために第２のマスクのステップが行われる。ドライプ
ラズマエッチングが、次に、図１２に示されているよう
に間隔をおいて配置されたトレンチをエッチングするた
めに行われる。トレンチの深さは１．７から１．８ミク
ロンであることが好ましく、これが完成されたデバイス
でＱGDとＲDSONの間の最も有利な兼ね合い（trade−of
f）につながることが見出された。
るために第２のマスクのステップが行われる。ドライプ
ラズマエッチングが、次に、図１２に示されているよう
に間隔をおいて配置されたトレンチをエッチングするた
めに行われる。トレンチの深さは１．７から１．８ミク
ロンであることが好ましく、これが完成されたデバイス
でＱGDとＲDSONの間の最も有利な兼ね合い（trade−of
f）につながることが見出された。
【００３７】より詳細には、トレンチエッチングは、Ｐ
チャネル領域８２よりもほぼ０．２から０．２５ミクロ
ンほど深くなければならない。トレンチを深くすること
で、ＲDSONがよくなるが、ブレークダウン電圧が減少す
る。トレンチを浅くすることで、ＱGDが減少するが、Ｒ
DSONが大きくなる。深さ約１．８ミクロンでＰチャネル
よりも約０．２から０．２５ミクロンほど深いトレンチ
で、ＱGD、ＲDSONおよびブレークダウン電圧の間の最も
有利な調整（バランス）が得られることが見出された。
チャネル領域８２よりもほぼ０．２から０．２５ミクロ
ンほど深くなければならない。トレンチを深くすること
で、ＲDSONがよくなるが、ブレークダウン電圧が減少す
る。トレンチを浅くすることで、ＱGDが減少するが、Ｒ
DSONが大きくなる。深さ約１．８ミクロンでＰチャネル
よりも約０．２から０．２５ミクロンほど深いトレンチ
で、ＱGD、ＲDSONおよびブレークダウン電圧の間の最も
有利な調整（バランス）が得られることが見出された。
【００３８】ソース／チャネルコンタクトは遠く離れて
配置されているので、低いアバランシェエネルギーによ
って（Ｎ+ソース領域８３の長い電流径路と高いＲｂ1に
よって）容易に破壊しないように、トレンチ長さを注意
深く選ばなければならない。したがって、０．６ミクロ
ンの開口を有するトレンチに対して０．６ミクロンのト
レンチからトレンチの間隔を使用する時には、８ミクロ
ンが好ましい。もっと中程度のトレンチ密度では、例え
ば１．２から１．８ミクロンだけ間隔をあけたトレンチ
では、トレンチの長さを約１４ミクロンに増してもさつ
しかえなく、アバランシェエネルギーに対して過度に
「弱い」ということはない。
配置されているので、低いアバランシェエネルギーによ
って（Ｎ+ソース領域８３の長い電流径路と高いＲｂ1に
よって）容易に破壊しないように、トレンチ長さを注意
深く選ばなければならない。したがって、０．６ミクロ
ンの開口を有するトレンチに対して０．６ミクロンのト
レンチからトレンチの間隔を使用する時には、８ミクロ
ンが好ましい。もっと中程度のトレンチ密度では、例え
ば１．２から１．８ミクロンだけ間隔をあけたトレンチ
では、トレンチの長さを約１４ミクロンに増してもさつ
しかえなく、アバランシェエネルギーに対して過度に
「弱い」ということはない。
【００３９】図１２のトレンチエッチングのステップの
後で、フォトレジストが取除かれ、ウェーハはガラス除
去（deglass）され洗浄される。次に、水蒸気中で９５
０ＥＣ（℃）までウェーハを加熱することによって犠牲
酸化膜（sacrificial oxide）が成長し、次にガラス除
去し成長した酸化膜を取除き、ウェーハを洗浄する。次
に、ゲート酸化膜好ましくはＴＣＡ（トリクロロエタ
ン）酸化のステップが９５０ＥＣ（℃）で行われて、図
１３に示されているように、ゲート酸化膜層９０が３０
０から５００Åの厚さに成長する。酸化膜層９０はトレ
ンチ間のシリコン表面を横切って延びる酸化膜１２０の
上に重なって成長し、その延在する表面上の酸化膜層を
厚くすることに留意されたい。
後で、フォトレジストが取除かれ、ウェーハはガラス除
去（deglass）され洗浄される。次に、水蒸気中で９５
０ＥＣ（℃）までウェーハを加熱することによって犠牲
酸化膜（sacrificial oxide）が成長し、次にガラス除
去し成長した酸化膜を取除き、ウェーハを洗浄する。次
に、ゲート酸化膜好ましくはＴＣＡ（トリクロロエタ
ン）酸化のステップが９５０ＥＣ（℃）で行われて、図
１３に示されているように、ゲート酸化膜層９０が３０
０から５００Åの厚さに成長する。酸化膜層９０はトレ
ンチ間のシリコン表面を横切って延びる酸化膜１２０の
上に重なって成長し、その延在する表面上の酸化膜層を
厚くすることに留意されたい。
【００４０】その後で、図１３にも示されているよう
に、導電性ポリシリコン層９５がデバイスのアクティブ
表面（および、終端領域）覆って成長する。もっと正確
にいえば、このポリシリコンがインサイチュー（in−si
tu）ドーパントと一緒に、例えばシランにフォスフィン
を加えて使用して、堆積されるインサイチュー・ポリシ
リコンドーピングが使用されなければならない。（な
お、インサイチューポリシリコンドーピングはポリシリ
コンゲート（またはレジスタ）が成長する（または堆積
する）工程であって、（燐あるいはボロン等のような）
「ドーピング」材がＰ型またはＮ型のポリシリコンの製
造時の成長と同時にポリシリコン内に注入される。）イ
ンサイチュー・ドーピングを使用することで、ドープし
ない薄膜に比べて約０．５ボルトだけ閾値電圧が減少す
ることが見出された。もしくは、リンがトレンチの底ま
でドライブ（不純物拡散）される場合には、ＰＯＣｌ3
ドープトポリ薄膜を使用することができる。
に、導電性ポリシリコン層９５がデバイスのアクティブ
表面（および、終端領域）覆って成長する。もっと正確
にいえば、このポリシリコンがインサイチュー（in−si
tu）ドーパントと一緒に、例えばシランにフォスフィン
を加えて使用して、堆積されるインサイチュー・ポリシ
リコンドーピングが使用されなければならない。（な
お、インサイチューポリシリコンドーピングはポリシリ
コンゲート（またはレジスタ）が成長する（または堆積
する）工程であって、（燐あるいはボロン等のような）
「ドーピング」材がＰ型またはＮ型のポリシリコンの製
造時の成長と同時にポリシリコン内に注入される。）イ
ンサイチュー・ドーピングを使用することで、ドープし
ない薄膜に比べて約０．５ボルトだけ閾値電圧が減少す
ることが見出された。もしくは、リンがトレンチの底ま
でドライブ（不純物拡散）される場合には、ＰＯＣｌ3
ドープトポリ薄膜を使用することができる。
【００４１】好ましいプロセスでは、約１０００Åの厚
さのアンドープトポリシリコン層を最初に形成すること
が採用され、続いて、６５００Åの厚さのインサイチュ
ー・ドープトポリシリコンが堆積される。このプロセス
によって、酸化物被覆トレンチ８５の内部を完全に満た
し、さらにトレンチ間を橋渡しする平らなシリコン表面
上を覆う酸化膜の上に堆積する厚さ７５００Åを有する
ポリシリコン層９５が形成される。
さのアンドープトポリシリコン層を最初に形成すること
が採用され、続いて、６５００Åの厚さのインサイチュ
ー・ドープトポリシリコンが堆積される。このプロセス
によって、酸化物被覆トレンチ８５の内部を完全に満た
し、さらにトレンチ間を橋渡しする平らなシリコン表面
上を覆う酸化膜の上に堆積する厚さ７５００Åを有する
ポリシリコン層９５が形成される。
【００４２】プロセスの次のステップで第３のポリシリ
コンのマスクが使用されて、ソース／チャネルコンタク
トを収容させるため、図６の領域８８のような領域の位
置でポリシリコン層９５を開口し、さらに、終端領域で
フィールドプレート１１０とＥＱＲリング１１２を画定
し分離するために終端領域にギャップ１１１を形成する
（図８および図９）。このようにして、図１４で、およ
び領域８８で、ポリシリコン層９５にパターンが形成さ
れエッチング除去されてポリシリコン層９５および下層
の酸化膜層１２０、９０に窓１３０、１３１および１３
２が開けられる。プラズマエッチングが使用されること
が好ましい。その後に、ＴＥＯＳ層９６が７５００Åの
厚さに形成される。
コンのマスクが使用されて、ソース／チャネルコンタク
トを収容させるため、図６の領域８８のような領域の位
置でポリシリコン層９５を開口し、さらに、終端領域で
フィールドプレート１１０とＥＱＲリング１１２を画定
し分離するために終端領域にギャップ１１１を形成する
（図８および図９）。このようにして、図１４で、およ
び領域８８で、ポリシリコン層９５にパターンが形成さ
れエッチング除去されてポリシリコン層９５および下層
の酸化膜層１２０、９０に窓１３０、１３１および１３
２が開けられる。プラズマエッチングが使用されること
が好ましい。その後に、ＴＥＯＳ層９６が７５００Åの
厚さに形成される。
【００４３】次に、図１５に示されているように、コン
タクトマスクである第４のマスクが適用され、列８８の
ような列にソース／チャネル開口を画定し、同時係属出
願（米国）第０８／９５６，０６２号（ＩＲ−１２３
２）のプロセスシーケンスを用いて、トレンチ１０１、
１０２および１０３がＮ+層８３を貫通して、Ｐチャネ
ル層８２の最上部にまでエッチングされる。酸化膜層１
２０、９０の縁部を僅かにエッチングして後退させるこ
とが好ましい。
タクトマスクである第４のマスクが適用され、列８８の
ような列にソース／チャネル開口を画定し、同時係属出
願（米国）第０８／９５６，０６２号（ＩＲ−１２３
２）のプロセスシーケンスを用いて、トレンチ１０１、
１０２および１０３がＮ+層８３を貫通して、Ｐチャネ
ル層８２の最上部にまでエッチングされる。酸化膜層１
２０、９０の縁部を僅かにエッチングして後退させるこ
とが好ましい。
【００４４】このステップの後に、９００ＥＣ（℃）で
約３０分間アニールされる高濃度Ｐ+ベース注入１４０
（図７に示されない）が続く。Ｐ+ベース注入１４０に
よって、デバイスのＲb’（ベース抵抗）が減少する。
約３０分間アニールされる高濃度Ｐ+ベース注入１４０
（図７に示されない）が続く。Ｐ+ベース注入１４０に
よって、デバイスのＲb’（ベース抵抗）が減少する。
【００４５】ウェーハは次にガラス除去（deglass）さ
れ、洗浄され、アルミニウムソース金属７１がデバイス
表面に付けられ、ソース領域８３とＰチャネルに対する
コンタクトが作られる。
れ、洗浄され、アルミニウムソース金属７１がデバイス
表面に付けられ、ソース領域８３とＰチャネルに対する
コンタクトが作られる。
【００４６】次に、第５のマスク（金属マスク）が適用
されて、ゲートパッド７２（図４）およびトレンチ８５
の延びる方向に平行に延びるゲートバス（図示せず）を
画定する。
されて、ゲートパッド７２（図４）およびトレンチ８５
の延びる方向に平行に延びるゲートバス（図示せず）を
画定する。
【００４７】最後に、ウェーハは４２５ＥＣ（℃）で１
時間シンターされる。次に、ウェーハの厚さを約２００
ミクロンに減らすために、Ｎ+領域８０（図５）の底面
が研削される。最初に表面を粗い粉で研削し、続いてよ
り滑らかな粉で研削し、その後で研削表面の応力を緩和
（stress relief）するためにエッチングすることが好
ましい。次に、適当な裏側金属（後部金属）７３がデバ
イスの裏面に付けられる。
時間シンターされる。次に、ウェーハの厚さを約２００
ミクロンに減らすために、Ｎ+領域８０（図５）の底面
が研削される。最初に表面を粗い粉で研削し、続いてよ
り滑らかな粉で研削し、その後で研削表面の応力を緩和
（stress relief）するためにエッチングすることが好
ましい。次に、適当な裏側金属（後部金属）７３がデバ
イスの裏面に付けられる。
【００４８】次に、ウェーハは試験され、従来通りの方
法でチップが分離される。次に、チップは、例えばＳＯ
−８型ケース（米工業規格のフラット８ピン絶縁ハウジ
ング）に実装してもよい。
法でチップが分離される。次に、チップは、例えばＳＯ
−８型ケース（米工業規格のフラット８ピン絶縁ハウジ
ング）に実装してもよい。
【００４９】上記のプロセスおよびデバイスは、性能指
数を減少させたパワーＭＯＳＦＥＴを製造するためのも
のである。デバイスプロセスを調整するために、および
他の種類のＭＯＳゲートデバイス、例えばＩＧＢＴ（in
sulated gate bipolar transistor:絶縁ゲート・バイポ
ーラ・トランジスタ）を作るために多数の変形が可能で
ある。
数を減少させたパワーＭＯＳＦＥＴを製造するためのも
のである。デバイスプロセスを調整するために、および
他の種類のＭＯＳゲートデバイス、例えばＩＧＢＴ（in
sulated gate bipolar transistor:絶縁ゲート・バイポ
ーラ・トランジスタ）を作るために多数の変形が可能で
ある。
【００５０】一つの変更では、双方向型のＭＯＳＦＥＴ
をつくるようにプロセスを変えることができる。例え
ば、列８８にコンタクトをつくる際に、図１５のアルミ
ニウムソース７１がソース８３だけに接触しチャネル領
域に接触していない場合には、小さなｄＶ／ｄｔ動作の
用途でデバイスを双方向動作に使用することができる。
をつくるようにプロセスを変えることができる。例え
ば、列８８にコンタクトをつくる際に、図１５のアルミ
ニウムソース７１がソース８３だけに接触しチャネル領
域に接触していない場合には、小さなｄＶ／ｄｔ動作の
用途でデバイスを双方向動作に使用することができる。
【００５１】本発明はその特定の実施形態に関して説明
されたが、他の多くの変形と修正および他の使用が当業
者には明らかになるであろう。したがって、本発明はこ
こでの特定の開示によってではなく、添付の特許請求の
範囲によってのみ限定されることが望ましい。
されたが、他の多くの変形と修正および他の使用が当業
者には明らかになるであろう。したがって、本発明はこ
こでの特定の開示によってではなく、添付の特許請求の
範囲によってのみ限定されることが望ましい。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
ＱGDおよびＲDSONのような変量について改良されたバラ
ンスを与えるトレンチ型デバイスの新規な設計を提供す
るので、簡略化された製造方法、および、公知のデバイ
スに比べて性能指数が減少しコストが削減された低電圧
型のＭＯＳゲートデバイスを提供することができる。
ＱGDおよびＲDSONのような変量について改良されたバラ
ンスを与えるトレンチ型デバイスの新規な設計を提供す
るので、簡略化された製造方法、および、公知のデバイ
スに比べて性能指数が減少しコストが削減された低電圧
型のＭＯＳゲートデバイスを提供することができる。
【図１】従来技術の平面形状のＭＯＳＦＥＴの一つのセ
ルの断面を示す図である。
ルの断面を示す図である。
【図２】第２の従来技術の平面形状のＭＯＳＦＥＴの一
つのセルの断面を示す図である。
つのセルの断面を示す図である。
【図３】従来技術のトレンチ形状のデバイスの一つのセ
ル要素の断面を示す図である。
ル要素の断面を示す図である。
【図４】本発明を組込んだチップの上面を示す図であ
る。
る。
【図５】図４の領域「Ａ」の図４のチップのアクティブ
領域の断面であって、発明のトレンチ構造および共通ポ
リシリコンゲートを示し、図６の切断線５−５に沿った
図６の断面を示す図である。
領域の断面であって、発明のトレンチ構造および共通ポ
リシリコンゲートを示し、図６の切断線５−５に沿った
図６の断面を示す図である。
【図６】図４の領域「Ａ」の概略上面図であり、上部の
ポリシリコン層を取除いて二列のトレンチおよびその遠
隔ソースコンタクトを示す図である。
ポリシリコン層を取除いて二列のトレンチおよびその遠
隔ソースコンタクトを示す図である。
【図７】図６の切断線７−７に沿った図６の断面であ
り、図６のトレンチの列の間のソースコンタクト構造を
示す図である。
り、図６のトレンチの列の間のソースコンタクト構造を
示す図である。
【図８】図４のチップ領域「Ｂ」の断面であり、図４の
チップを取囲む終端構造を示す図である。
チップを取囲む終端構造を示す図である。
【図９】図４および図８の領域「Ｂ」の終端部配列の概
略上面を示す図である。
略上面を示す図である。
【図１０】チップの小さな部分の断面であり、本発明を
含むデバイスの製造の第１のステップを示す図である。
含むデバイスの製造の第１のステップを示す図である。
【図１１】ソース領域およびチャネル領域になる領域を
形成する拡散ステップの後の図１０のチップ部分の断面
を示す図である。
形成する拡散ステップの後の図１０のチップ部分の断面
を示す図である。
【図１２】典型的なトレンチを形成した後の図１１の構
造の断面を示す図である。
造の断面を示す図である。
【図１３】トレンチにゲート酸化膜を形成しインサイチ
ュー・ドープトポリシリコンの層を形成した後の図１２
の構造の断面を示す図である。
ュー・ドープトポリシリコンの層を形成した後の図１２
の構造の断面を示す図である。
【図１４】ソース／チャネルコンタクトを形成する前の
トレンチの列の間の間隔（スペース）部分の断面を示す
図である。
トレンチの列の間の間隔（スペース）部分の断面を示す
図である。
【図１５】ソース／チャネルコンタクトのコンタクト領
域を形成した後で、図５に示されているアクティブ領域
を完成するステップの前の図１４の断面を示す図であ
る。
域を形成した後で、図５に示されているアクティブ領域
を完成するステップの前の図１４の断面を示す図であ
る。
３０ パワーＭＯＳＦＥＴのセル（多角形平面セル）
３１ Ｐ型チャネル拡散領域（Ｐベース）
３２ 基板（Ｎエピタキシャル層、ドレイン）
３３ Ｐ+拡散（Ｐ+領域）
３４ Ｎ+ソース拡散（Ｎ+ソース領域）
３５ 平面反転可能チャネル領域
３６ 二酸化シリコン層
３７ 導電性ポリシリコン層（ゲート）
３８ アルミニウムソース電極（ソース）
３９ 絶縁層（低温堆積酸化物層、ＬＴＯ層）
４０ コンタクト開口
５０ 側面絶縁スペーサ絶縁体
５１ Ｎ-エピタキシャル基盤（シリコン、Ｎ領域）
５２、５３ トレンチ
５４ Ｐ型チャネル
５５、５６ Ｎ+ソース領域
５７、５８ ゲート酸化物
５９、６０ ポリシリコン細片
６１ 共通ゲート電極
６２ アルミニウムソース電極
６３、６４ ＬＴＯ細片
７０ チップ
７１ アルミニウムソース電極
７２ ゲートパッド
７３ 底部ドレイン電極（ドレインコンタクト、裏面金
属） ８０ Ｎ+本体 ８１ Ｎ-エピタキシャル堆積の接合型型受容層（Ｎ-基
板層、Ｎ-領域） ８２ Ｐ型チャネル拡散（Ｐベース、チャネル領域、チ
ャネル層） ８３ Ｎ＋ソース領域（ソース層） ８５ トレンチ ８６、８７ トレンチの第１と第２の列 ８８ 中央のトレンチされていない領域（スペース） ９０ 二酸化シリコンゲート絶縁層（酸化膜層） ９５ 導電性ポリシリコン層（ポリシリコンゲート電極
層） ９６ ＴＥＯＳ絶縁層 １０１、１０２ エッチングフレーム（トレンチ） １０１ａ、１０２ａ コンタクト窓 １０１ｂ、１０２ｂ トレンチ １０３ トレンチ １１０ ポリシリコンフィールドプレート １１１ ギャップ １１２ ＥＱＲリング １１５ フィールド酸化膜層 １２０ 酸化膜層 １３０、１３１、１３２ 窓 １４０ 高濃度Ｐ+ベース注入
属） ８０ Ｎ+本体 ８１ Ｎ-エピタキシャル堆積の接合型型受容層（Ｎ-基
板層、Ｎ-領域） ８２ Ｐ型チャネル拡散（Ｐベース、チャネル領域、チ
ャネル層） ８３ Ｎ＋ソース領域（ソース層） ８５ トレンチ ８６、８７ トレンチの第１と第２の列 ８８ 中央のトレンチされていない領域（スペース） ９０ 二酸化シリコンゲート絶縁層（酸化膜層） ９５ 導電性ポリシリコン層（ポリシリコンゲート電極
層） ９６ ＴＥＯＳ絶縁層 １０１、１０２ エッチングフレーム（トレンチ） １０１ａ、１０２ａ コンタクト窓 １０１ｂ、１０２ｂ トレンチ １０３ トレンチ １１０ ポリシリコンフィールドプレート １１１ ギャップ １１２ ＥＱＲリング １１５ フィールド酸化膜層 １２０ 酸化膜層 １３０、１３１、１３２ 窓 １４０ 高濃度Ｐ+ベース注入
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−45830（ＪＰ，Ａ)
特開 平８−70121（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (18)
- 【請求項１】 一方の導電型であって上部平面を有する
半導体基板と、 前記基板の前記上部平面の中に該上部平面の下の第１の
深さまで延びる他方の導電型のチャネル拡散領域と、 前記基板の中に前記第１の深さよりも浅い第２の深さま
で延びる前記一方の導電型のソース拡散領域と、 前記基板内でその前記上部平面から該平面の下の前記第
１の深さよりも深い第３の深さにまで形成されて複数の
一定間隔をおいて配置されたトレンチと、 前記複数のトレンチの壁の上に少なくとも前記第１の深
さと前記第２の深さの間の範囲に形成された絶縁ゲート
層と、 前記絶縁ゲート層の上で前記トレンチの内側に配置され
た導電性ゲート材料と、 前記複数のトレンチから完全にその外側に離れた前記上
部平面上の位置で前記ソース拡散領域に接続されたソー
スコンタクトと、 前記導電性ゲート材料に接続されたゲート電極と、 前記基板に接続されたドレインコンタクトとを有し、前記複数の一定間隔を置いて配置されたトレンチは、一
定間隔を置いて配置された複数の列として形成され、か
つ互いに平行であり、かつ各列間で互いに同一の広がり
を持ち、そして前記ソースコンタクトの位置は、前記一
定間隔を有するトレンチの列と列との間に配置される こ
とを特徴とするＭＯＳゲートデバイス。 - 【請求項２】 前記トレンチが、１．８ミクロンの深さ
を有することを特徴とする請求項１に記載のデバイス。 - 【請求項３】 前記第３の深さが、前記第１の深さより
も０．２から０．２５ミクロン深いことを特徴とする請
求項１または２に記載のデバイス。 - 【請求項４】 前記トレンチが、０．６ミクロンの幅と
０．６ミクロン以上の間隔を有することを特徴とする請
求項１から３のいずれかに記載のデバイス。 - 【請求項５】 前記絶縁ゲート層が、２００Åよりも厚
い厚さを有して前記トレンチのそれぞれの内側を完全に
覆う酸化物層であり、かつ前記導電性ゲート材料が、前
記トレンチのそれぞれを完全に満たしていて前記基板か
ら絶縁されているポリシリコンの連続層であることを特
徴とする請求項１から４のいずれかに記載のデバイス。 - 【請求項６】 前記ソースコンタクトが、前記チャネル
拡散領域ならびに前記ソース拡散領域にさらに接続され
ていることを特徴とする請求項１に記載のデバイス。 - 【請求項７】 前記トレンチのそれぞれが、６ミクロン
よりも長く、２０ミクロンよりも短い長さを有すること
を特徴とする請求項４から６のいずれかに記載のデバイ
ス。 - 【請求項８】 一方の導電型であって上部表面を有する
半導体基板と、 前記上部表面を貫通して前記基板内に第１の深さまで形
成された、反転可能な垂直チャネルを形成する少なくと
も第１と第２のトレンチと、 前記第１と第２のトレンチの内側の壁を被覆するゲート
酸化物と、 前記第１と第２のトレンチの壁の長さの部分に隣接して
前記上部表面の下に前記第１の深さよりも浅い第２の深
さまで配置された他方の導電型チャネル領域と、 前記上部表面から前記基板内に前記第２の深さよりも浅
い第３の深さまで伸びる浅いソース領域と、 前記少なくとも第１と第２のトレンチを満たして前記基
板から絶縁された連続する導電性ポリシリコンと、 前記連続する導電性ポリシリコンを貫通して前記浅いソ
ース領域まで伸びるソースコンタクトと、 を有することを特徴とするＭＯＳゲートデバイス。 - 【請求項９】 前記ソースコンタクトは、前記少なくと
も第１と第２のトレンチの間にある前記上部表面の範囲
から該トレンチの外側に十分に間隔をあけて配置され
て、該第１と第２のトレンチから隔たった位置で少なく
とも前記ソース領域に接続されることを特徴とする請求
項８に記載のデバイス。 - 【請求項１０】 前記トレンチが、１．８ミクロンの深
さを有することを特徴とする請求項８または９に記載の
デバイス。 - 【請求項１１】 前記トレンチが、０．６ミクロンの幅
と０．６ミクロン以上の間隔を有することを特徴とする
請求項８から１０のいずれかに記載のデバイス。 - 【請求項１２】 前記チャネル領域が、前記トレンチよ
りも０．２から０．２５ミクロン浅いことを特徴とする
請求項８から１１のいずれかに記載のデバイス。 - 【請求項１３】 前記ソースコンタクトが、前記隔たっ
た位置で前記チャネル領域にも接続されていることを特
徴とする請求項９から１２のいずれかに記載のデバイ
ス。 - 【請求項１４】 ＭＯＳゲートパワーデバイスを製造す
るプロセスであって、 一方の導電型のチャネル領域を他方の導電型のシリコン
基板の表面内に第１の深さまで拡散するステップと、 前記他方の導電型のソース領域を前記第１の深さよりも
浅い第２の深さまで拡散するステップと、 複数の一定間隔をおいて配置された一般的にＵ字形のト
レンチを前記シリコン基板内の表面内に前記第１の深さ
より深い第３の深さまでエッチングするステップと、 前記トレンチの内側表面を蔽ってゲート酸化物を形成
し、前記トレンチの間の表面範囲を覆って絶縁酸化物を
形成するステップと、 次に、導電性ポリシリコンの連続した層を、前記トレン
チのそれぞれの中に、および前記トレンチの間の前記絶
縁表面を覆って堆積するステップと、 前記トレンチ間の場所からその外側に離れた位置に、前
記導電性ポリシリコンの連続した層を貫いて少なくとも
前記ソース領域まで伸びるソースコンタクトを形成する
ステップと、 を有することを特徴とするプロセス。 - 【請求項１５】 前記トレンチが、０．６ミクロンの幅
と０．６ミクロンよりも大きい間隔を有することを特徴
とする請求項１４に記載のプロセス。 - 【請求項１６】 前記ソースコンタクトが、前記位置で
前記チャネル領域にさらに接続されることを特徴とする
請求項１４に記載のプロセス。 - 【請求項１７】 前記トレンチが、１．８ミクロンの深
さまでエッチングされることを特徴とする請求項１４ま
たは１５に記載のプロセス。 - 【請求項１８】 前記トレンチが、前記チャネルよりも
０．２から０．２５ミクロン深い深さを有することを特
徴とする請求項１４から１６のいずれかに記載のプロセ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10414898P | 1998-10-14 | 1998-10-14 | |
| US60/104,148 | 1998-10-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156503A JP2000156503A (ja) | 2000-06-06 |
| JP3365984B2 true JP3365984B2 (ja) | 2003-01-14 |
Family
ID=22298897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29301599A Expired - Lifetime JP3365984B2 (ja) | 1998-10-14 | 1999-10-14 | Ｍｏｓゲートデバイスおよびその製造プロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US7462910B1 (ja) |
| JP (1) | JP3365984B2 (ja) |
| DE (1) | DE19949364B4 (ja) |
| TW (1) | TW437066B (ja) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) * | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
| US6461918B1 (en) | 1999-12-20 | 2002-10-08 | Fairchild Semiconductor Corporation | Power MOS device with improved gate charge performance |
| US6838735B1 (en) * | 2000-02-24 | 2005-01-04 | International Rectifier Corporation | Trench FET with non overlapping poly and remote contact therefor |
| WO2002007312A2 (en) | 2000-07-13 | 2002-01-24 | Isothermal Systems Research, Inc. | Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods of forming a power transistor |
| US7745289B2 (en) | 2000-08-16 | 2010-06-29 | Fairchild Semiconductor Corporation | Method of forming a FET having ultra-low on-resistance and low gate charge |
| DE10055765A1 (de) * | 2000-11-10 | 2002-05-23 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Feldeffekt-Transistors mit Rekombinationszone |
| US6916745B2 (en) | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
| US6677641B2 (en) | 2001-10-17 | 2004-01-13 | Fairchild Semiconductor Corporation | Semiconductor structure with improved smaller forward voltage loss and higher blocking capability |
| US7345342B2 (en) | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US6803626B2 (en) | 2002-07-18 | 2004-10-12 | Fairchild Semiconductor Corporation | Vertical charge control semiconductor device |
| US6818513B2 (en) | 2001-01-30 | 2004-11-16 | Fairchild Semiconductor Corporation | Method of forming a field effect transistor having a lateral depletion structure |
| US7132712B2 (en) | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
| US20030006483A1 (en) * | 2001-03-28 | 2003-01-09 | International Rectifier Corp. | Short channel power MOSFET with increased breakdown voltage |
| US7061066B2 (en) | 2001-10-17 | 2006-06-13 | Fairchild Semiconductor Corporation | Schottky diode using charge balance structure |
| KR100859701B1 (ko) | 2002-02-23 | 2008-09-23 | 페어차일드코리아반도체 주식회사 | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 |
| US7576388B1 (en) | 2002-10-03 | 2009-08-18 | Fairchild Semiconductor Corporation | Trench-gate LDMOS structures |
| US7033891B2 (en) | 2002-10-03 | 2006-04-25 | Fairchild Semiconductor Corporation | Trench gate laterally diffused MOSFET devices and methods for making such devices |
| US6710418B1 (en) | 2002-10-11 | 2004-03-23 | Fairchild Semiconductor Corporation | Schottky rectifier with insulation-filled trenches and method of forming the same |
| TW563244B (en) * | 2002-10-25 | 2003-11-21 | Vanguard Int Semiconduct Corp | Deep trench isolation structure of high voltage device and its manufacturing method |
| JP4604444B2 (ja) * | 2002-12-24 | 2011-01-05 | トヨタ自動車株式会社 | 埋設ゲート型半導体装置 |
| US6861701B2 (en) * | 2003-03-05 | 2005-03-01 | Advanced Analogic Technologies, Inc. | Trench power MOSFET with planarized gate bus |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| KR100994719B1 (ko) | 2003-11-28 | 2010-11-16 | 페어차일드코리아반도체 주식회사 | 슈퍼정션 반도체장치 |
| US7368777B2 (en) | 2003-12-30 | 2008-05-06 | Fairchild Semiconductor Corporation | Accumulation device with charge balance structure and method of forming the same |
| US7352036B2 (en) | 2004-08-03 | 2008-04-01 | Fairchild Semiconductor Corporation | Semiconductor power device having a top-side drain using a sinker trench |
| US7265415B2 (en) | 2004-10-08 | 2007-09-04 | Fairchild Semiconductor Corporation | MOS-gated transistor with reduced miller capacitance |
| AT504998A2 (de) | 2005-04-06 | 2008-09-15 | Fairchild Semiconductor | Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben |
| US7718480B1 (en) * | 2005-05-26 | 2010-05-18 | National Semiconductor Corporation | ESD clamps and NMOS arrays with increased electrical overstress robustness |
| US7385248B2 (en) | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
| US7446374B2 (en) | 2006-03-24 | 2008-11-04 | Fairchild Semiconductor Corporation | High density trench FET with integrated Schottky diode and method of manufacture |
| US7944035B2 (en) * | 2006-05-22 | 2011-05-17 | International Rectifier Corporation | Double sided semiconduction device with edge contact and package therefor |
| US7319256B1 (en) | 2006-06-19 | 2008-01-15 | Fairchild Semiconductor Corporation | Shielded gate trench FET with the shield and gate electrodes being connected together |
| CN101868856B (zh) | 2007-09-21 | 2014-03-12 | 飞兆半导体公司 | 用于功率器件的超结结构及制造方法 |
| JP5417699B2 (ja) * | 2007-09-27 | 2014-02-19 | 富士電機株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| US7772668B2 (en) | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| JP2009224495A (ja) * | 2008-03-14 | 2009-10-01 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| JP5452003B2 (ja) | 2008-09-23 | 2014-03-26 | 三菱電機株式会社 | 半導体チップの製造方法および半導体モジュールの製造方法 |
| US8432000B2 (en) | 2010-06-18 | 2013-04-30 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US8673700B2 (en) | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8772868B2 (en) | 2011-04-27 | 2014-07-08 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8786010B2 (en) | 2011-04-27 | 2014-07-22 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| TWI550864B (zh) * | 2011-08-09 | 2016-09-21 | 聯華電子股份有限公司 | 溝槽型金屬－氧化物－半導體元件及其製造方法 |
| US9048118B2 (en) * | 2012-02-13 | 2015-06-02 | Maxpower Semiconductor Inc. | Lateral transistors with low-voltage-drop shunt to body diode |
| CN104348225B (zh) * | 2014-08-12 | 2017-07-11 | 矽力杰半导体技术(杭州)有限公司 | 一种单开关的电池充放电电路及电池充放电的控制方法 |
| JP6318973B2 (ja) * | 2014-08-20 | 2018-05-09 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| US20160247879A1 (en) * | 2015-02-23 | 2016-08-25 | Polar Semiconductor, Llc | Trench semiconductor device layout configurations |
| KR102404973B1 (ko) | 2015-12-07 | 2022-06-02 | 삼성전자주식회사 | 반도체 장치 |
| EP3227924B1 (en) | 2016-02-02 | 2020-07-22 | ABB Power Grids Switzerland AG | Power semiconductor device |
| JP2017220174A (ja) * | 2016-06-10 | 2017-12-14 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN107706237B (zh) * | 2017-10-31 | 2024-03-29 | 珠海零边界集成电路有限公司 | 绝缘栅双极型晶体管器件及其制作方法、电力电子设备 |
| TWI825508B (zh) * | 2021-11-11 | 2023-12-11 | 力晶積成電子製造股份有限公司 | 半導體結構 |
| JP2024048723A (ja) * | 2022-09-28 | 2024-04-09 | 株式会社 日立パワーデバイス | 半導体装置 |
| TWI835376B (zh) * | 2022-10-31 | 2024-03-11 | 力晶積成電子製造股份有限公司 | 半導體裝置及形成屏蔽結構的方法 |
| WO2025190498A1 (en) * | 2024-03-15 | 2025-09-18 | Hitachi Energy Ltd | Unit cell of a multi-trench semiconductor device and semiconductor device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4333224A (en) * | 1978-04-24 | 1982-06-08 | Buchanan Bobby L | Method of fabricating polysilicon/silicon junction field effect transistors |
| US4379305A (en) | 1980-05-29 | 1983-04-05 | General Instrument Corp. | Mesh gate V-MOS power FET |
| US4516143A (en) * | 1982-01-04 | 1985-05-07 | General Electric Company | Self-aligned power MOSFET with integral source-base short and methods of making |
| US4568958A (en) | 1984-01-03 | 1986-02-04 | General Electric Company | Inversion-mode insulated-gate gallium arsenide field-effect transistors |
| US4859621A (en) | 1988-02-01 | 1989-08-22 | General Instrument Corp. | Method for setting the threshold voltage of a vertical power MOSFET |
| US4961100A (en) | 1988-06-20 | 1990-10-02 | General Electric Company | Bidirectional field effect semiconductor device and circuit |
| JP3167457B2 (ja) * | 1992-10-22 | 2001-05-21 | 株式会社東芝 | 半導体装置 |
| US5506421A (en) | 1992-11-24 | 1996-04-09 | Cree Research, Inc. | Power MOSFET in silicon carbide |
| US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
| US5674766A (en) * | 1994-12-30 | 1997-10-07 | Siliconix Incorporated | Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer |
| US5592005A (en) | 1995-03-31 | 1997-01-07 | Siliconix Incorporated | Punch-through field effect transistor |
| US5661322A (en) | 1995-06-02 | 1997-08-26 | Siliconix Incorporated | Bidirectional blocking accumulation-mode trench power MOSFET |
| US6090716A (en) * | 1996-12-17 | 2000-07-18 | Siliconix Incorporated | Method of fabricating a field effect transistor |
| US5986304A (en) * | 1997-01-13 | 1999-11-16 | Megamos Corporation | Punch-through prevention in trenched DMOS with poly-silicon layer covering trench corners |
| US6037628A (en) * | 1997-06-30 | 2000-03-14 | Intersil Corporation | Semiconductor structures with trench contacts |
-
1999
- 1999-04-15 US US09/292,186 patent/US7462910B1/en not_active Expired - Fee Related
- 1999-10-13 US US09/416,796 patent/US6476443B1/en not_active Expired - Lifetime
- 1999-10-13 DE DE19949364.2A patent/DE19949364B4/de not_active Expired - Fee Related
- 1999-10-14 TW TW088117761A patent/TW437066B/zh not_active IP Right Cessation
- 1999-10-14 JP JP29301599A patent/JP3365984B2/ja not_active Expired - Lifetime
-
2002
- 2002-09-11 US US10/242,015 patent/US6610574B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US7462910B1 (en) | 2008-12-09 |
| DE19949364B4 (de) | 2014-10-30 |
| TW437066B (en) | 2001-05-28 |
| US6476443B1 (en) | 2002-11-05 |
| DE19949364A1 (de) | 2000-04-27 |
| US6610574B2 (en) | 2003-08-26 |
| JP2000156503A (ja) | 2000-06-06 |
| US20030008445A1 (en) | 2003-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3365984B2 (ja) | Ｍｏｓゲートデバイスおよびその製造プロセス | |
| US7910990B2 (en) | Insulated gate type semiconductor device and method for fabricating the same | |
| US7211862B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US6624494B2 (en) | Method for fabricating a power semiconductor device having a floating island voltage sustaining layer | |
| US7091552B2 (en) | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and ion implantation | |
| US20010020720A1 (en) | Field-effect semiconductor devices | |
| US6639276B2 (en) | Power MOSFET with ultra-deep base and reduced on resistance | |
| US6838735B1 (en) | Trench FET with non overlapping poly and remote contact therefor | |
| EP1162665A2 (en) | Trench gate MIS device and method of fabricating the same | |
| US6900523B2 (en) | Termination structure for MOSgated power devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3365984 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081101 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091101 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101101 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111101 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111101 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121101 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131101 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |