JP3375966B2 - 表示素子及びその製造方法 - Google Patents
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Description
【発明の詳細な説明】
技術分野
本発明は液晶表示素子及びその製造方法に係り、特に
線状の輝度欠陥を解消して均一な表示画面を備えた液晶
表示素子及びその製造方法に関する。
線状の輝度欠陥を解消して均一な表示画面を備えた液晶
表示素子及びその製造方法に関する。
背景技術
薄膜トランジスタ（Thin Flim Transistor;以下、TFT
と略称）をスイッチ素子として表示画素電極アレイを構
成したアクティブマトリクス型液晶表示素子を例にあげ
て従来の技術を説明する。
と略称）をスイッチ素子として表示画素電極アレイを構
成したアクティブマトリクス型液晶表示素子を例にあげ
て従来の技術を説明する。
アクティブマトリクス型液晶表示素子の基本構成は、
表示画素電極アレイの形成されたアレイ基板と、対向電
極の形成された対向基板との間隙に液晶物質を封入して
なる。前記アレイ基板上には、TFT及びこれに接続され
た表示画素電極がマトリクス状に形成され、さらに行方
向に配列された各TFTのゲートに共通に接続された走査
線、及び列方向に配列された各TFTのドレイン電極に共
通に接続された信号線、表示画素電極に絶縁層を介し相
対して配置され、蓄積容量を構成する蓄積容量線等が、
必要に応じて形成されている。
表示画素電極アレイの形成されたアレイ基板と、対向電
極の形成された対向基板との間隙に液晶物質を封入して
なる。前記アレイ基板上には、TFT及びこれに接続され
た表示画素電極がマトリクス状に形成され、さらに行方
向に配列された各TFTのゲートに共通に接続された走査
線、及び列方向に配列された各TFTのドレイン電極に共
通に接続された信号線、表示画素電極に絶縁層を介し相
対して配置され、蓄積容量を構成する蓄積容量線等が、
必要に応じて形成されている。
これらの電極群やTFT等の半導体素子は、一般に薄膜
パターン形成技術つまりフォトファブリケーション技術
を適用して作製される。
パターン形成技術つまりフォトファブリケーション技術
を適用して作製される。
例えば一般の薄膜パターン形成プロセスでは、先ず薄
膜材料を基板上にスパッタリング法やCVD法などの所定
の成膜方法を用いて成膜した後、この薄膜をいわゆるPE
P（フォトエッチングプロセス）により所望の形状にパ
ターニングする。
膜材料を基板上にスパッタリング法やCVD法などの所定
の成膜方法を用いて成膜した後、この薄膜をいわゆるPE
P（フォトエッチングプロセス）により所望の形状にパ
ターニングする。
即ち、基板上に成膜された薄膜上にフォトレジストを
コーティングし、これを露光処理することにより所定パ
ターンに現像する。つまり所望パターンの遮光体を有す
るフォトマスクを基板上方に位置合わせしてセットし、
このフォトマスクを介して上方からフォトレジストに光
を照射して、露光処理を行なう。
コーティングし、これを露光処理することにより所定パ
ターンに現像する。つまり所望パターンの遮光体を有す
るフォトマスクを基板上方に位置合わせしてセットし、
このフォトマスクを介して上方からフォトレジストに光
を照射して、露光処理を行なう。
次いでその露光されたフォトレジストを現像する。そ
して現像されたフォトレジストをマスクとして、基板上
に成膜されている薄膜の不要部分をエッチング除去して
所望のパターンを得る。さらにこの工程を電極や半導体
素子を構成する各薄膜の層数に対応する工程数繰り返す
ことによって、所望の素子を作製することができる。
して現像されたフォトレジストをマスクとして、基板上
に成膜されている薄膜の不要部分をエッチング除去して
所望のパターンを得る。さらにこの工程を電極や半導体
素子を構成する各薄膜の層数に対応する工程数繰り返す
ことによって、所望の素子を作製することができる。
ところで、近年の液晶表示素子をはじめとして光学素
子の大容量化に伴い、大面積の表示素子に対応する薄膜
形成およびそのパターニング技術が要求されている。
子の大容量化に伴い、大面積の表示素子に対応する薄膜
形成およびそのパターニング技術が要求されている。
例えば、前記の露光処理を行なうに際し、露光装置の
光学系の能力には一定の制約があるので、一度に露光処
理が可能な面積は限られている。そこで、いわゆる分割
露光（ステッパ）方式を適用することによって大面積の
露光処理を行なう方法が用いられている。
光学系の能力には一定の制約があるので、一度に露光処
理が可能な面積は限られている。そこで、いわゆる分割
露光（ステッパ）方式を適用することによって大面積の
露光処理を行なう方法が用いられている。
このステッパを用いた分割露光方式は、露光処理を行
なう基板上の領域を図11に示すような複数の露光エリア
に分割し、一回の露光処理（ショット）ごとにその一つ
の分割露光エリアを露光処理し、これを分割数だけ繰り
返す（ステップアンドリピートする）ことで、基板全面
に亙って露光処理を行なうものである。このような露光
を行なうことによって、露光装置が一度に処理可能な面
積を超えて大面積にわたる露光処理を行なうことが可能
となる。
なう基板上の領域を図11に示すような複数の露光エリア
に分割し、一回の露光処理（ショット）ごとにその一つ
の分割露光エリアを露光処理し、これを分割数だけ繰り
返す（ステップアンドリピートする）ことで、基板全面
に亙って露光処理を行なうものである。このような露光
を行なうことによって、露光装置が一度に処理可能な面
積を超えて大面積にわたる露光処理を行なうことが可能
となる。
しかしながら、このステッパ方式を適用することによ
って、作製されたアクティブマトリクス型液晶表示装置
には、異なる露光エリア間で同じ画像信号を入力したに
も関わらずこれに応答する画素の輝度が異なるという現
象が生じるという問題がある。特に、隣接する露光エリ
ア間で輝度差が大きくなると、露光エリアの境界線がそ
の表示画面上で「継ぎ目」として視認されてしまい、高
精細度な画像表示が要求されるアクティブマトリクス型
液晶表示装置の表示品位を著しく低下させていた。
って、作製されたアクティブマトリクス型液晶表示装置
には、異なる露光エリア間で同じ画像信号を入力したに
も関わらずこれに応答する画素の輝度が異なるという現
象が生じるという問題がある。特に、隣接する露光エリ
ア間で輝度差が大きくなると、露光エリアの境界線がそ
の表示画面上で「継ぎ目」として視認されてしまい、高
精細度な画像表示が要求されるアクティブマトリクス型
液晶表示装置の表示品位を著しく低下させていた。
この露光エリア間の輝度差は、次の理由によって生じ
るものと考えられる。
るものと考えられる。
即ち、液晶表示素子などの容量駆動型の表示素子にお
いては、画素容量とこの画素に寄生する寄生容量との間
で入力信号の分圧が生じ、実際に画素容量に印加される
電圧は、入力信号から寄生容量に分圧された分だけシフ
トした量となる。
いては、画素容量とこの画素に寄生する寄生容量との間
で入力信号の分圧が生じ、実際に画素容量に印加される
電圧は、入力信号から寄生容量に分圧された分だけシフ
トした量となる。
この寄生容量の大きさは、TFT（Thin Film Transisto
r）と信号配線との重なりなど、表示素子の各画素を構
成している構造物の各薄膜パターンどうしの重なり量に
依存するが、各薄膜層の露光処理に使用するフォトマス
クが所定位置からずれてセットされると、続く工程で現
像されたフォトレジストパターン及びエッチングされた
薄膜パターンも所定位置からずれることとなる。従って
下層の薄膜パターンに対して定められた位置よりもずれ
て上層の薄膜パターンが形成され、重なり量が設計され
た値と異なった値となる。
r）と信号配線との重なりなど、表示素子の各画素を構
成している構造物の各薄膜パターンどうしの重なり量に
依存するが、各薄膜層の露光処理に使用するフォトマス
クが所定位置からずれてセットされると、続く工程で現
像されたフォトレジストパターン及びエッチングされた
薄膜パターンも所定位置からずれることとなる。従って
下層の薄膜パターンに対して定められた位置よりもずれ
て上層の薄膜パターンが形成され、重なり量が設計され
た値と異なった値となる。
さらには、露光装置の駆動系の精度などに起因して、
ある露光エリアと他の露光エリアではフォトマスクのず
れ量つまりマスクアライメントのずれが異なることがあ
り、その結果、異なった露光エリアどうしの間でそのエ
リアごとに薄膜パターン間の重なり量及びこれによって
決定される寄生容量の値が異なるため、画素容量に印加
される電圧のシフト量も異なった露光エリアどうしの間
で異なってしまう。
ある露光エリアと他の露光エリアではフォトマスクのず
れ量つまりマスクアライメントのずれが異なることがあ
り、その結果、異なった露光エリアどうしの間でそのエ
リアごとに薄膜パターン間の重なり量及びこれによって
決定される寄生容量の値が異なるため、画素容量に印加
される電圧のシフト量も異なった露光エリアどうしの間
で異なってしまう。
このため、従来の製造方法を適用して作製された液晶
表示素子では、異なる露光エリア間での輝度差が発生
し、表示むらの原因となっていた。
表示素子では、異なる露光エリア間での輝度差が発生
し、表示むらの原因となっていた。
特に隣接する露光エリアでそれぞれのエリアに属する
画素に等しい画像信号を入力したとき、一方のエリアに
属する画素と他方のエリアに属する画素との間で光透過
率差が0.5％以上あると、これが領域の「継ぎ目」とし
て視認されてしまうことが、従来の製造方法により作製
された液晶表示素子の表示画面を官能試験をはじめとし
て種々の実験により検証した結果、判明した。
画素に等しい画像信号を入力したとき、一方のエリアに
属する画素と他方のエリアに属する画素との間で光透過
率差が0.5％以上あると、これが領域の「継ぎ目」とし
て視認されてしまうことが、従来の製造方法により作製
された液晶表示素子の表示画面を官能試験をはじめとし
て種々の実験により検証した結果、判明した。
本発明は、このような技術的背景に鑑みて成されたも
ので、上記の如き「継ぎ目」のように視認される線状の
輝度欠陥を解消して、均一な表示画面を備えた液晶表示
素子を提供することを目的としている。
ので、上記の如き「継ぎ目」のように視認される線状の
輝度欠陥を解消して、均一な表示画面を備えた液晶表示
素子を提供することを目的としている。
発明の開示
本発明は、表示素子を複数のエリアに分割してフォト
レジストの露光等を行なって単位画素をアレイ状に配列
されたパターンに形成し、液晶表示素子のような表示素
子を作製するにあたり、その分割した複数の表示エリア
（小領域）どうしの輝度差が生じる場合に、その互いに
隣接している境界線近傍の輝度の変化勾配を緩やかにす
ることにより、エリア間の「継ぎ目」を視認上目立たな
くすることを基本的な技術思想としている。
レジストの露光等を行なって単位画素をアレイ状に配列
されたパターンに形成し、液晶表示素子のような表示素
子を作製するにあたり、その分割した複数の表示エリア
（小領域）どうしの輝度差が生じる場合に、その互いに
隣接している境界線近傍の輝度の変化勾配を緩やかにす
ることにより、エリア間の「継ぎ目」を視認上目立たな
くすることを基本的な技術思想としている。
即ち、本発明の表示素子及びその製造方法において
は、互いに隣接する表示エリアどうしのそれぞれに属す
る画素が境界領域で互いに入り組んだ配置で混在するよ
うに、その小領域の境界線を取ることにより、互いの小
領域どうしの境界線近傍の領域での画素の見かけの輝度
差を平均化することができる。
は、互いに隣接する表示エリアどうしのそれぞれに属す
る画素が境界領域で互いに入り組んだ配置で混在するよ
うに、その小領域の境界線を取ることにより、互いの小
領域どうしの境界線近傍の領域での画素の見かけの輝度
差を平均化することができる。
従って、従来の直線的な境界線による分割の場合に
は、その境界線の左右あるいは上下で表示エリアどうし
の輝度差が全く急峻に現れていたので、その境界線での
輝度差が著しく視認されていたものが、本発明によれ
ば、一方の表示エリアから他方の表示エリアへの輝度変
化のカーブが緩やかとなり、表示エリアどうしの境界線
の輝度差を視認上ほとんど目立たなくすることができ
る。
は、その境界線の左右あるいは上下で表示エリアどうし
の輝度差が全く急峻に現れていたので、その境界線での
輝度差が著しく視認されていたものが、本発明によれ
ば、一方の表示エリアから他方の表示エリアへの輝度変
化のカーブが緩やかとなり、表示エリアどうしの境界線
の輝度差を視認上ほとんど目立たなくすることができ
る。
また、本発明の表示素子の製造方法においては、表示
素子を構成する薄膜を小領域に分割してフォトレジスト
の露光あるいは薄膜のパターニングを行なう際に、互い
に隣接する小領域の境界線を非直線状となるように設定
する。その結果、一方のパターニングエリアに属する画
素と他方のパターニングエリアに属する画素がそのエリ
アどうしの境界線の近傍の領域で混在することとなるの
で、パターニング時のマスクずれ等に起因した両エリア
に属する画素どうしの輝度特性のばらつきが生じても、
その境界線の近傍の領域での見かけの輝度を平均化する
ことができる。
素子を構成する薄膜を小領域に分割してフォトレジスト
の露光あるいは薄膜のパターニングを行なう際に、互い
に隣接する小領域の境界線を非直線状となるように設定
する。その結果、一方のパターニングエリアに属する画
素と他方のパターニングエリアに属する画素がそのエリ
アどうしの境界線の近傍の領域で混在することとなるの
で、パターニング時のマスクずれ等に起因した両エリア
に属する画素どうしの輝度特性のばらつきが生じても、
その境界線の近傍の領域での見かけの輝度を平均化する
ことができる。
これにより、例えば分割露光時のショットむらによる
隣接露光エリア間での輝度変化を緩衝化し、エリアの境
界線を視認上目立たなくすることができる。
隣接露光エリア間での輝度変化を緩衝化し、エリアの境
界線を視認上目立たなくすることができる。
なお、本発明の導電層もしくは誘電体層とは、Cr、Al
等のメタル層、アモルファスシリコン膜などの半導体
層、前記半導体層に不純物を導入したドーピング層、Si
Ox膜、SiNx膜などの絶縁膜のいずれを選択しても良い。
等のメタル層、アモルファスシリコン膜などの半導体
層、前記半導体層に不純物を導入したドーピング層、Si
Ox膜、SiNx膜などの絶縁膜のいずれを選択しても良い。
また、上記の境界線の近傍の領域とは、少なくともそ
の隣接する両エリアどうしの境界線に位置している画素
を含む領域である。その幅については、表示素子ごとの
輝度特性等のパラメータに依存して種々変化するので一
概には限定できないが、表示素子ごとに、その境界線に
おける見かけの輝度差が視認されなくなるような幅に亙
って設けることが望ましい。
の隣接する両エリアどうしの境界線に位置している画素
を含む領域である。その幅については、表示素子ごとの
輝度特性等のパラメータに依存して種々変化するので一
概には限定できないが、表示素子ごとに、その境界線に
おける見かけの輝度差が視認されなくなるような幅に亙
って設けることが望ましい。
図面の簡単な説明
図１は、本発明に係る一実施例にて作製された液晶表
示装置の、一画素部分の概略平面構造を示す図である。
図２は、図１におけるＡ−Ａ′線に沿った部分の断面構
造を示す図である。図３は、本発明に係る液晶表示装置
のアレイ基板上の薄膜が形成された領域を複数のショッ
ト領域に分割して各領域ごとに露光処理を行なう工程を
概念的に示す図である。図４は、図３における隣接する
ショット領域（小領域）どうしの境界線近傍を部分的に
拡大して示す図である。図５は、実際の画素パターンに
本発明に係る小領域の分割を適用して作製された液晶表
示素子の画素アレイを、部分的に拡大して示す図であ
る。図６は、本発明の一実施例の製造方法において用い
られるフォトマスクのマスクパターンの外郭形状を示す
図である。図７は、２重露光領域で形成されたパターン
が細くくびれた形状となる場合を示す図である。図８
は、本実施例のアクティブマトリクス型液晶表示素子の
理論上の印加電圧（信号線電圧）−透過率曲線を示す図
である。図９は、本発明に係る境界線を構成する画素の
配列をランダムなピッチとなるようにした場合を示す図
である。図10は、本発明に係る境界線を、１画素内を境
界線が複数回横切るように設定した場合を示す図であ
る。図11は、従来の、ステッパを用いた分割露光方式表
示素子のパターニング工程を示す図である。
示装置の、一画素部分の概略平面構造を示す図である。
図２は、図１におけるＡ−Ａ′線に沿った部分の断面構
造を示す図である。図３は、本発明に係る液晶表示装置
のアレイ基板上の薄膜が形成された領域を複数のショッ
ト領域に分割して各領域ごとに露光処理を行なう工程を
概念的に示す図である。図４は、図３における隣接する
ショット領域（小領域）どうしの境界線近傍を部分的に
拡大して示す図である。図５は、実際の画素パターンに
本発明に係る小領域の分割を適用して作製された液晶表
示素子の画素アレイを、部分的に拡大して示す図であ
る。図６は、本発明の一実施例の製造方法において用い
られるフォトマスクのマスクパターンの外郭形状を示す
図である。図７は、２重露光領域で形成されたパターン
が細くくびれた形状となる場合を示す図である。図８
は、本実施例のアクティブマトリクス型液晶表示素子の
理論上の印加電圧（信号線電圧）−透過率曲線を示す図
である。図９は、本発明に係る境界線を構成する画素の
配列をランダムなピッチとなるようにした場合を示す図
である。図10は、本発明に係る境界線を、１画素内を境
界線が複数回横切るように設定した場合を示す図であ
る。図11は、従来の、ステッパを用いた分割露光方式表
示素子のパターニング工程を示す図である。
発明を実施するための最良の形態
以下、本発明の実施例を図面に基づいて詳細に説明す
る。本実施例においては、本発明をアクティブマトリク
ス型液晶表示装置に適用した場合の一例についてを示
す。図１は本発明に係る製造方法によって作製されたア
レイ基板の一画素の概略平面図を示す図、図２は図１に
おけるＡ−Ａ′断面を示す図である。
る。本実施例においては、本発明をアクティブマトリク
ス型液晶表示装置に適用した場合の一例についてを示
す。図１は本発明に係る製造方法によって作製されたア
レイ基板の一画素の概略平面図を示す図、図２は図１に
おけるＡ−Ａ′断面を示す図である。
アレイ基板上には、TFT52及びこれに接続される表示
画素電極９が複数個マトリクス状に配列され、TFT52は
アレイ基板の行方向にわたって走査線50で連結されてお
り、一方、列方向にわたって信号線51で連結されてい
る。
画素電極９が複数個マトリクス状に配列され、TFT52は
アレイ基板の行方向にわたって走査線50で連結されてお
り、一方、列方向にわたって信号線51で連結されてい
る。
各TFT52は、走査線50と一体のゲート電極２、及びそ
の上にゲート絶縁膜４、半導体層５を介して対向配置さ
れたソース電極７、及びドレイン電極８によってその主
要部が構成されている。
の上にゲート絶縁膜４、半導体層５を介して対向配置さ
れたソース電極７、及びドレイン電極８によってその主
要部が構成されている。
ソース電極７は表示画素電極９に接続されている。一
方、ドレイン電極８は信号線51と一体的に形成されてい
る。そしてソース電極７及びドレイン電極８と半導体層
５との層間には、オーミックコンタクト層６が介挿され
ている。
方、ドレイン電極８は信号線51と一体的に形成されてい
る。そしてソース電極７及びドレイン電極８と半導体層
５との層間には、オーミックコンタクト層６が介挿され
ている。
また、表示画素電極９の下には、必要に応じてゲート
絶縁膜４を介して表示画素電極９と対向するように蓄積
容量電極３が形成されており、この蓄積容量電極３とこ
れに対向する部分の表示画素電極９とこれら両者に挟ま
れた部分のゲート絶縁膜４とによって蓄積容量が形成さ
れる。
絶縁膜４を介して表示画素電極９と対向するように蓄積
容量電極３が形成されており、この蓄積容量電極３とこ
れに対向する部分の表示画素電極９とこれら両者に挟ま
れた部分のゲート絶縁膜４とによって蓄積容量が形成さ
れる。
次に、上記のような構造の本発明に係るアレイ基板の
製造製工程を説明する。
製造製工程を説明する。
ガラスなどの光透過成の電気絶縁性基板１の上にTa膜
をスパッタリング法を用いた堆積し、次いでこれをPEP
法を用いて所望の形状にパターニングし、行方向に連続
する走査線50及び外部回路との接続のための接続端子
（図示省略）を形成する。
をスパッタリング法を用いた堆積し、次いでこれをPEP
法を用いて所望の形状にパターニングし、行方向に連続
する走査線50及び外部回路との接続のための接続端子
（図示省略）を形成する。
次いで、SiOx膜、ａ−Si膜、ｎ＋ａ−Si膜を順次CVD
法により堆積し、ａ−Si膜、ｎ＋ａ−Si膜をPEP法を用
いて所望の形状にパターニングし、半導体層５、オーミ
ックコンタクト層６を形成する。
法により堆積し、ａ−Si膜、ｎ＋ａ−Si膜をPEP法を用
いて所望の形状にパターニングし、半導体層５、オーミ
ックコンタクト層６を形成する。
さらに、ITO（Indium Tin Oxide）膜をスパッタリン
グ法を用いて堆積し、PEP法を用いて表示画素電極９の
形状にパターニングする。
グ法を用いて堆積し、PEP法を用いて表示画素電極９の
形状にパターニングする。
この後、Al膜をスパッタリング法により堆積し、PEP
法によりソース電極７、ドレイン電極８及びこれと一体
の信号線51を形成する。
法によりソース電極７、ドレイン電極８及びこれと一体
の信号線51を形成する。
なお、上記の各電極層及び半導体層のPEP工程は基本
的に、パターニングされる材料を薄膜形成する工程、そ
の上の全面にフォトレジストを塗布形成する工程、その
フォトレジストを所定のパターンが描画されたフォトマ
スクを用いて露光する工程、その露光後のフォトレジス
トを現像処理して所定パターン（レジスト像）を得る工
程、このフォトレジストをマスクとして薄膜の不要部分
をウェットエッチングまたはケミカルドライエッチング
などのフォトエッチングによるパターニング技術を用い
て除去して、所望の形状にパターニングする工程から、
そのプロセスの主要部が構成されている。
的に、パターニングされる材料を薄膜形成する工程、そ
の上の全面にフォトレジストを塗布形成する工程、その
フォトレジストを所定のパターンが描画されたフォトマ
スクを用いて露光する工程、その露光後のフォトレジス
トを現像処理して所定パターン（レジスト像）を得る工
程、このフォトレジストをマスクとして薄膜の不要部分
をウェットエッチングまたはケミカルドライエッチング
などのフォトエッチングによるパターニング技術を用い
て除去して、所望の形状にパターニングする工程から、
そのプロセスの主要部が構成されている。
上記の露光工程において、アレイ基板上の薄膜形成領
域を複数のショット領域に分割し、各領域ごとに露光処
理を行なう。図３はその概念図である。同図に示すよう
に、本実施例においては基板上の領域を４つのショット
領域ａ、ｂ、ｃ、ｄに分割し、そのそれぞれの領域で露
光処理を行なう分割露光方式を用いた。
域を複数のショット領域に分割し、各領域ごとに露光処
理を行なう。図３はその概念図である。同図に示すよう
に、本実施例においては基板上の領域を４つのショット
領域ａ、ｂ、ｃ、ｄに分割し、そのそれぞれの領域で露
光処理を行なう分割露光方式を用いた。
図４は、これをさらに詳細に説明する模式図であり、
図３に一点鎖線で示した隣接ショット領域どうしの境界
線301の近傍を拡大して示す図である。図４において１
ドットは１単位画素の形成領域を示しており、その黒ド
ット401で示した単位画素と白ドット402で示した単位画
素とは、互いに別のショット領域に属する単位画素であ
ることを示す。つまり黒ドット401で示した各単位画素
は図４中の右側の小領域に属しており、白ドット402で
示した各単位画素は左側の小領域に属している。
図３に一点鎖線で示した隣接ショット領域どうしの境界
線301の近傍を拡大して示す図である。図４において１
ドットは１単位画素の形成領域を示しており、その黒ド
ット401で示した単位画素と白ドット402で示した単位画
素とは、互いに別のショット領域に属する単位画素であ
ることを示す。つまり黒ドット401で示した各単位画素
は図４中の右側の小領域に属しており、白ドット402で
示した各単位画素は左側の小領域に属している。
図４に示すように、画素の縦方向の配列方向を基準と
して、異なるショット領域に属する単位画素が行方向に
３画素、列方向に６画素のピッチで規則的に混在するよ
うに、両領域の境界線301を取ってある。つまりそのよ
うな非直線状となるように各小領域の外郭線である境界
線301を設定している。
して、異なるショット領域に属する単位画素が行方向に
３画素、列方向に６画素のピッチで規則的に混在するよ
うに、両領域の境界線301を取ってある。つまりそのよ
うな非直線状となるように各小領域の外郭線である境界
線301を設定している。
図５は、上記の小領域の分割を実際の画素パターンに
適用して作製された液晶表示素子の、各画素アレイを部
分的に拡大して示す図である。図中、鎖線501は隣接す
るショット領域どうしの境界線つまり前記の図３におけ
る境界線301を示しており、この鎖線で示したパターン
に従って実際の露光処理を行なうためのフォトマスクパ
ターンの外郭線がパターン設計される。
適用して作製された液晶表示素子の、各画素アレイを部
分的に拡大して示す図である。図中、鎖線501は隣接す
るショット領域どうしの境界線つまり前記の図３におけ
る境界線301を示しており、この鎖線で示したパターン
に従って実際の露光処理を行なうためのフォトマスクパ
ターンの外郭線がパターン設計される。
図６はこのようなフォトマスクの概略平面図である。
同図に示す如く、本実施例においては、１層の導電層も
しくは誘電体層を露光処理するにあたり４つのショット
エリアａ、ｂ、ｃ、ｄに対応して、合計４枚のフォトマ
スク60を用いている。その各々のフォトマスク60は、ガ
ラスや人工石英などの透明基板（サブストレート）61上
に、Crなどの遮光層62を所定パターンに形成することで
作製される。例えば、信号線51をパターニングする際の
露光処理に用いられるフォトマスクの遮光層62は、信号
線51の射影パターンとなるように形成されている。また
隣接ショット領域に対応するフォトマスク、例えばマス
クａとマスクｂは、その境界部分の遮光層62パターンが
平面的に互いに嵌合している形状に形成されている。
同図に示す如く、本実施例においては、１層の導電層も
しくは誘電体層を露光処理するにあたり４つのショット
エリアａ、ｂ、ｃ、ｄに対応して、合計４枚のフォトマ
スク60を用いている。その各々のフォトマスク60は、ガ
ラスや人工石英などの透明基板（サブストレート）61上
に、Crなどの遮光層62を所定パターンに形成することで
作製される。例えば、信号線51をパターニングする際の
露光処理に用いられるフォトマスクの遮光層62は、信号
線51の射影パターンとなるように形成されている。また
隣接ショット領域に対応するフォトマスク、例えばマス
クａとマスクｂは、その境界部分の遮光層62パターンが
平面的に互いに嵌合している形状に形成されている。
このような４枚のフォトマスクａ、ｂ、ｃ、ｄを４つ
のショット領域ごとにそれぞれ対応させて用いて分割露
光を行なう。そしてこれに続くエッチング処理によっ
て、薄膜のパターニングを行なう。
のショット領域ごとにそれぞれ対応させて用いて分割露
光を行なう。そしてこれに続くエッチング処理によっ
て、薄膜のパターニングを行なう。
この露光処理及びエッチング処理を、アレイ基板を構
成する各薄膜層ごとに行なって、図１、図５に示すよう
な画素を配列形成したアレイ基板を得る。
成する各薄膜層ごとに行なって、図１、図５に示すよう
な画素を配列形成したアレイ基板を得る。
なお、本実施例においては、ショット領域の境界近傍
では、いわゆる２重露光処理を行なっている。
では、いわゆる２重露光処理を行なっている。
２重露光処理は、ある１ショット領域の露光時に、そ
のショットの辺縁分が部分的に、その前に既に露光処理
を施した隣接する前ショットの領域に重なるように、露
光処理を施すものである。これは、ショット領域どうし
の境界線近傍で未露光の領域が残るといった露光不良を
防止するために行なわれる。
のショットの辺縁分が部分的に、その前に既に露光処理
を施した隣接する前ショットの領域に重なるように、露
光処理を施すものである。これは、ショット領域どうし
の境界線近傍で未露光の領域が残るといった露光不良を
防止するために行なわれる。
実際には、既露光領域の端部を再び露光するようにフ
ォトマスクの位置を調整（アライメント）して露光処理
を行なうもので、例えば図３に破線で示したような境界
線がある程度の重なり幅を持った２重線となるように調
整（アライメント）される。
ォトマスクの位置を調整（アライメント）して露光処理
を行なうもので、例えば図３に破線で示したような境界
線がある程度の重なり幅を持った２重線となるように調
整（アライメント）される。
また２重露光処理を受けた領域では、フォトレジスト
の露光量が他の露光部分に比べて多いため、これを現像
した際にフォトレジストのパターン幅が狭くなる場合が
ある。従って、これをマスクとしてパターニングされた
薄膜のパターン形状は、例えば図７に示すように２重露
光領域701で配線パターン702が細くくびれた形状となる
場合もある。
の露光量が他の露光部分に比べて多いため、これを現像
した際にフォトレジストのパターン幅が狭くなる場合が
ある。従って、これをマスクとしてパターニングされた
薄膜のパターン形状は、例えば図７に示すように２重露
光領域701で配線パターン702が細くくびれた形状となる
場合もある。
２重露光領域に形成される画素と他の領域に形成され
る画素では、そのようにパターン形状（パターン幅）が
異なったものとなる場合があるため、２重露光領域を過
度に大きくすることは均一な表示性能を得るうえで好ま
しくない。
る画素では、そのようにパターン形状（パターン幅）が
異なったものとなる場合があるため、２重露光領域を過
度に大きくすることは均一な表示性能を得るうえで好ま
しくない。
従って、本実施例においては基本的には２重露光を１
単位画素領域内に収まるピッチとした。具体的にはその
値には10μｍ以下が好ましく、本実施例では６μｍに設
定した。その結果、２重露光領域での輝度むらの発生は
見受けられず、良好な表示が実現できた。あるいは、こ
のようなパターンのくびれが悪影響を及ぼさない程度に
収まるように予め２重露光の重なり幅をその液晶表示素
子の特性等に応じて適宜に設定すれば良いことは言うま
でもない。
単位画素領域内に収まるピッチとした。具体的にはその
値には10μｍ以下が好ましく、本実施例では６μｍに設
定した。その結果、２重露光領域での輝度むらの発生は
見受けられず、良好な表示が実現できた。あるいは、こ
のようなパターンのくびれが悪影響を及ぼさない程度に
収まるように予め２重露光の重なり幅をその液晶表示素
子の特性等に応じて適宜に設定すれば良いことは言うま
でもない。
さて、上記の製造方法で得られたアレイ基板を、図２
に示すように対向基板21と組み合わせて封着し、その間
隙に液晶物質を注入して得られたアクティブマトリクス
型液晶表示素子を作製した。なお、図２に示すように対
向基板21の内表面にはITOなどの透明電極材料からなる
対向電極22が全面に形成されており、さらに、アレイ基
板20と対向基板21の液晶と接する部分には配向膜（図示
省略）を必要に応じて形成する。また、対向基板22の表
示画素電極の間隙に対向する領域に遮光層を形成しても
良く、さらにまた表示画素電極に対向する領域にＲ、
Ｇ、Ｂのカラーフィルタ層を形成しても良い。
に示すように対向基板21と組み合わせて封着し、その間
隙に液晶物質を注入して得られたアクティブマトリクス
型液晶表示素子を作製した。なお、図２に示すように対
向基板21の内表面にはITOなどの透明電極材料からなる
対向電極22が全面に形成されており、さらに、アレイ基
板20と対向基板21の液晶と接する部分には配向膜（図示
省略）を必要に応じて形成する。また、対向基板22の表
示画素電極の間隙に対向する領域に遮光層を形成しても
良く、さらにまた表示画素電極に対向する領域にＲ、
Ｇ、Ｂのカラーフィルタ層を形成しても良い。
このような本発明に係る液晶表示素子を、実際に点灯
させて次のような要領で表示品位の評価を行なった。
させて次のような要領で表示品位の評価を行なった。
先ず、表示画面上の輝度を複数ポイントで測定するこ
とにより、ショット領域間の輝度差を確認した。
とにより、ショット領域間の輝度差を確認した。
即ち、信号線51全てに等しい画像信号を入力し、表示
画面の輝度を輝度計を用いて、各ショット領域ごとに画
面上の複数の位置で測定し、その平均値を各ショット領
域の輝度の代表値として比較した。
画面の輝度を輝度計を用いて、各ショット領域ごとに画
面上の複数の位置で測定し、その平均値を各ショット領
域の輝度の代表値として比較した。
図８は、本実施例のアクティブマトリクス型液晶表示
素子の理論上の印加電圧（信号線電圧）−透過率曲線つ
まりＶ−T curveを示す図である。この図８において、
信号線電圧とは実際に信号線に入力される電圧の値を示
しており、透過率は信号線電圧が0Vであるときの輝度を
100％としたときの相対値として換算された数値を示す
ものである。本実施例の評価方法においては、信号線51
に約2.5Vの電圧を入力して、理論的には全ての画素が50
％の透過率となる条件でそのときの輝度を測定した。
素子の理論上の印加電圧（信号線電圧）−透過率曲線つ
まりＶ−T curveを示す図である。この図８において、
信号線電圧とは実際に信号線に入力される電圧の値を示
しており、透過率は信号線電圧が0Vであるときの輝度を
100％としたときの相対値として換算された数値を示す
ものである。本実施例の評価方法においては、信号線51
に約2.5Vの電圧を入力して、理論的には全ての画素が50
％の透過率となる条件でそのときの輝度を測定した。
その結果を透過率差に換算すると、異なるショット領
域どうしの間で0.6％の透過率差があることが判った。
域どうしの間で0.6％の透過率差があることが判った。
次に、本実施例のアクティブマトリクス型液晶表示素
子を実際に目視することにより、ショット領域の境界線
が視認できるか否かについて官能試験を行なった。具体
的には、暗室内部に本実施例の表示素子を配置し、上記
の輝度測定の際と同じ駆動条件で画面を一様な電圧印加
で表示させて、境界線を視認できるか否かを、対象者数
延べ100人にて試験した。
子を実際に目視することにより、ショット領域の境界線
が視認できるか否かについて官能試験を行なった。具体
的には、暗室内部に本実施例の表示素子を配置し、上記
の輝度測定の際と同じ駆動条件で画面を一様な電圧印加
で表示させて、境界線を視認できるか否かを、対象者数
延べ100人にて試験した。
その結果、対象者全員が境界線を視認できないという
結果が得られた。さらに、観察角度を変えて目視検査を
行なったが、やはりショット領域どうしの間での境界線
は全く視認されないという結果となった。
結果が得られた。さらに、観察角度を変えて目視検査を
行なったが、やはりショット領域どうしの間での境界線
は全く視認されないという結果となった。
さらには、上記実施例と同様の工程で、上記実施例と
は異なる画素ピッチ等の仕様に作製したアクティブマト
リクス型液晶表示素子についても前記と同様の試験を行
なったところ、隣接するショット領域どうしの透過率差
が1.0％あったが、このときのショット領域の境界線
は、全く視認されないという結果となった。
は異なる画素ピッチ等の仕様に作製したアクティブマト
リクス型液晶表示素子についても前記と同様の試験を行
なったところ、隣接するショット領域どうしの透過率差
が1.0％あったが、このときのショット領域の境界線
は、全く視認されないという結果となった。
このように、本発明に係る表示素子においては、隣接
するショット領域どうしの境界線が全く視認されること
なく、従って極めて良好な表示を実現することができ
る。また、本発明の表示素子の製造方法によれば、その
フォトファブリケーションプロセスにおけるマスクアラ
イメントずれ等に起因して、隣接するショット領域（小
領域）の画素どうしの間に輝度差が生じても、その輝度
差が境界線としては視認され無くすることができ、その
結果、製造歩留を大幅に向上させることができる。
するショット領域どうしの境界線が全く視認されること
なく、従って極めて良好な表示を実現することができ
る。また、本発明の表示素子の製造方法によれば、その
フォトファブリケーションプロセスにおけるマスクアラ
イメントずれ等に起因して、隣接するショット領域（小
領域）の画素どうしの間に輝度差が生じても、その輝度
差が境界線としては視認され無くすることができ、その
結果、製造歩留を大幅に向上させることができる。
また本発明の製造方法は、上記の実施例のショット数
よりもさらにショット数を増加させた場合でも適用可能
である。従って、表示素子のさらなる大面積化に対して
も十分に対応することが可能である。
よりもさらにショット数を増加させた場合でも適用可能
である。従って、表示素子のさらなる大面積化に対して
も十分に対応することが可能である。
なお、本発明は上記実施例のみには限定されず、この
他にも種々の変型が可能である。例えば、パターニング
方法としていわゆるPEP法以外の方法を用いることも可
能である。また、TFT素子の構造は上記の構造に限られ
るものではなく、例えばTFTのチャネル領域の半導体層
上にSiOx等の絶縁材料からなるチャネル保護膜を形成し
ても良い。その場合、チャネル保護膜のパターニングを
行なう際にも本発明の製造方法が適用可能であることは
言うまでもない。
他にも種々の変型が可能である。例えば、パターニング
方法としていわゆるPEP法以外の方法を用いることも可
能である。また、TFT素子の構造は上記の構造に限られ
るものではなく、例えばTFTのチャネル領域の半導体層
上にSiOx等の絶縁材料からなるチャネル保護膜を形成し
ても良い。その場合、チャネル保護膜のパターニングを
行なう際にも本発明の製造方法が適用可能であることは
言うまでもない。
また、上記の各電極層、誘電体層の形成工程順は、上
記実施例のみには限定されるものではなく、必要に応じ
て積層順を組み替える、あるいは任意の複数層を一度の
露光処理に続いて一括してエッチングしてパターニング
処理を施すこと等も可能であることは言うまでもない。
記実施例のみには限定されるものではなく、必要に応じ
て積層順を組み替える、あるいは任意の複数層を一度の
露光処理に続いて一括してエッチングしてパターニング
処理を施すこと等も可能であることは言うまでもない。
さらには、画素の配列形状についても上記実施例のよ
うな矩形パターンの単位画素の縦横マトリックス配列の
他にも、任意に変更することができることは言うまでも
ない。
うな矩形パターンの単位画素の縦横マトリックス配列の
他にも、任意に変更することができることは言うまでも
ない。
また上記実施例においては、ショット領域の境界で一
方の領域に属する画素と他方の領域に属する画素が規則
的に入り組むようなショット領域の分割方法を用いた
が、分割方法はこれのみには限定されないことは言うま
でもなく、種々の変形が可能である。
方の領域に属する画素と他方の領域に属する画素が規則
的に入り組むようなショット領域の分割方法を用いた
が、分割方法はこれのみには限定されないことは言うま
でもなく、種々の変形が可能である。
例えば、双方のショット領域の画素どうしが互いに入
り組む奥行き、即ち行方向のピッチを、0.5cm以上、特
に好ましくは1cm以上にすると、輝度の変化率が大幅に
緩和され、隣接ショット領域間の輝度差が１％以上と大
きい場合でも、確実に境界線を視認上目立たなくするこ
とができた。
り組む奥行き、即ち行方向のピッチを、0.5cm以上、特
に好ましくは1cm以上にすると、輝度の変化率が大幅に
緩和され、隣接ショット領域間の輝度差が１％以上と大
きい場合でも、確実に境界線を視認上目立たなくするこ
とができた。
また、上記行方向のピッチは必ずしも規則的なピッチ
に設定することのみには限定されない。例えば図９にそ
の概念図を示すように、境界線を構成する画素の配列を
ランダムなピッチとなるようにしても良い。具体的に
は、単位画素の幅すなわち単位画素の行方向のピッチを
基準として、互いの領域の画素どうしの入り組むピッチ
が乱数的に変化するように、そのピッチを乱数に基づい
て単位画素の行方向のピッチの乱数倍となるように設定
する。この場合の実施例として、単位画素の幅を100μ
ｍとし、乱数を０〜90の間の値をとるように設定した。
従って、最大のピッチは0.9cmとなり、各行のピッチの
値はこれ以下の値で乱数的に振動しているように設定さ
れている。
に設定することのみには限定されない。例えば図９にそ
の概念図を示すように、境界線を構成する画素の配列を
ランダムなピッチとなるようにしても良い。具体的に
は、単位画素の幅すなわち単位画素の行方向のピッチを
基準として、互いの領域の画素どうしの入り組むピッチ
が乱数的に変化するように、そのピッチを乱数に基づい
て単位画素の行方向のピッチの乱数倍となるように設定
する。この場合の実施例として、単位画素の幅を100μ
ｍとし、乱数を０〜90の間の値をとるように設定した。
従って、最大のピッチは0.9cmとなり、各行のピッチの
値はこれ以下の値で乱数的に振動しているように設定さ
れている。
このようにピッチを乱数的に決定すると、以下の理由
から、特に液晶表示素子にカラーフィルタを組み込んだ
カラー液晶表示装置の場合に有効であることが判明し
た。
から、特に液晶表示素子にカラーフィルタを組み込んだ
カラー液晶表示装置の場合に有効であることが判明し
た。
即ち、境界線の設定方法によっては、境界線がＲ、
Ｇ、Ｂの３原色に対応する各画素のうちの、特定の１色
の画素のみを通って設定される場合がある。この場合、
境界線が通る画素の輝度は、一方のショット領域と他方
のショット領域との間の、ある特定色の成分の輝度のほ
ぼ平均の値となる。ところがＲ、Ｇ、Ｂの各色で視感度
が異なるため、境界線が通る画素の輝度は、Ｒ、Ｇ、Ｂ
成分の合成された左右のショット領域の輝度の平均から
は大幅にずれる可能性が高い。すると、隣接ショット領
域間の輝度差によっては、輝度差の大きい部分が境界線
として視認される可能性がある。
Ｇ、Ｂの３原色に対応する各画素のうちの、特定の１色
の画素のみを通って設定される場合がある。この場合、
境界線が通る画素の輝度は、一方のショット領域と他方
のショット領域との間の、ある特定色の成分の輝度のほ
ぼ平均の値となる。ところがＲ、Ｇ、Ｂの各色で視感度
が異なるため、境界線が通る画素の輝度は、Ｒ、Ｇ、Ｂ
成分の合成された左右のショット領域の輝度の平均から
は大幅にずれる可能性が高い。すると、隣接ショット領
域間の輝度差によっては、輝度差の大きい部分が境界線
として視認される可能性がある。
これに対して、境界線の行方向のピッチをランダムに
すれば、境界線がある特定色の画素のみを通る可能性
は、ほとんど無くなる。すると、境界線の通る画素の輝
度は概ねＲ、Ｇ、Ｂ成分の合成された左右のショット領
域の輝度の平均値となり、その輝度が一方のショット領
域の輝度に対して大きな差を有することは無くなる。こ
うして境界線の視認される確率をさらに効果的に低減す
ることができる。
すれば、境界線がある特定色の画素のみを通る可能性
は、ほとんど無くなる。すると、境界線の通る画素の輝
度は概ねＲ、Ｇ、Ｂ成分の合成された左右のショット領
域の輝度の平均値となり、その輝度が一方のショット領
域の輝度に対して大きな差を有することは無くなる。こ
うして境界線の視認される確率をさらに効果的に低減す
ることができる。
また、図10に示すように、１画素内を境界線が複数回
横切るように設定してもよい。同図に示す方法では、１
画素を３分割されるように露光エリアの境界線を設定す
る。これにより、さらに輝度の変化率を緩和する効果が
相乗される。
横切るように設定してもよい。同図に示す方法では、１
画素を３分割されるように露光エリアの境界線を設定す
る。これにより、さらに輝度の変化率を緩和する効果が
相乗される。
例えば、表示画素電極９と信号線51の露光時のフォト
マスクの位置ずれにより、上側の露光エリアａに属する
部分と下側の露光エリアｂに属する部分とで表示画素電
極９と信号線51の距離が変化した場合を想定する。する
と、表示画素電極９と信号線51との間の寄生容量が露光
エリアａとｂで異なり、この寄生容量の影響で液晶容量
に印加される電圧も変動を受け、エリア間で異なった値
となる。これを、図10に示す方法では、一画素で表示画
素電極９と信号線51の配線間距離が２種類存在するよう
に設定するので、寄生容量値は露光エリアａに属する画
素と露光エリアｂに属する画素との中間の値となり、電
圧の変動値も双方のエリア中間の値となる。このような
画素を双方のエリア間に介在させることによって、さら
に輝度の変化率を緩和することが可能となる。
マスクの位置ずれにより、上側の露光エリアａに属する
部分と下側の露光エリアｂに属する部分とで表示画素電
極９と信号線51の距離が変化した場合を想定する。する
と、表示画素電極９と信号線51との間の寄生容量が露光
エリアａとｂで異なり、この寄生容量の影響で液晶容量
に印加される電圧も変動を受け、エリア間で異なった値
となる。これを、図10に示す方法では、一画素で表示画
素電極９と信号線51の配線間距離が２種類存在するよう
に設定するので、寄生容量値は露光エリアａに属する画
素と露光エリアｂに属する画素との中間の値となり、電
圧の変動値も双方のエリア中間の値となる。このような
画素を双方のエリア間に介在させることによって、さら
に輝度の変化率を緩和することが可能となる。
また、本実施例においては、パターニングされる各層
（薄膜）のショット領域の境界線は、同一の単一画素領
域を通るように設定した。即ち、各層の薄膜ごとに境界
線が異なる画素を通るようにすると、上記の寄生容量の
変動が各層の薄膜ごとに異なった画素で発生することに
なり、その結果、寄生容量の変動に起因して輝度の変化
が境界線領域の近傍でどのように起こり得るかを予測す
ることが困難となる。これに対して、各層の境界線が同
一の単位画素領域を通るようにすることによって、その
境界線の通る画素で左右のショット領域の輝度が平均化
されるため、輝度分布の予測（つまり輝度分布の設定）
が容易となる。従って、境界線を視認されないようにす
るという本発明による効果の予測を、より簡易で確実な
ものとすることができる。
（薄膜）のショット領域の境界線は、同一の単一画素領
域を通るように設定した。即ち、各層の薄膜ごとに境界
線が異なる画素を通るようにすると、上記の寄生容量の
変動が各層の薄膜ごとに異なった画素で発生することに
なり、その結果、寄生容量の変動に起因して輝度の変化
が境界線領域の近傍でどのように起こり得るかを予測す
ることが困難となる。これに対して、各層の境界線が同
一の単位画素領域を通るようにすることによって、その
境界線の通る画素で左右のショット領域の輝度が平均化
されるため、輝度分布の予測（つまり輝度分布の設定）
が容易となる。従って、境界線を視認されないようにす
るという本発明による効果の予測を、より簡易で確実な
ものとすることができる。
また、本発明は、以上の方法を組み合わせて用いるこ
とも可能であることは言うまでもない。例えば、境界線
が部分的にランダムピッチを有するようにしても良く、
あるいはランダムピッチを有する部分の境界線の繰り返
しが一つの境界線を構成するようにしても良い。このよ
うな複数の要素を組み合わせて最適の方法を適宜に選択
すれば良い。
とも可能であることは言うまでもない。例えば、境界線
が部分的にランダムピッチを有するようにしても良く、
あるいはランダムピッチを有する部分の境界線の繰り返
しが一つの境界線を構成するようにしても良い。このよ
うな複数の要素を組み合わせて最適の方法を適宜に選択
すれば良い。
このように、上記実施例のアクティブマトリクス型液
晶表示素子においては、露光等の際に分割した隣接エリ
ア（隣接する小領域）どうしの間の境界線を視認上目立
たなくすることができ、表示品質の高い画面を実現でき
る。また、上記実施例のアクティブマトリクス型液晶表
示素子の製造方法を適用することによって、露光エリア
間に輝度差が生じた場合でも、エリア間の境界線を視認
上目立たなくすることができるので、製造上の歩留を向
上させることができる。
晶表示素子においては、露光等の際に分割した隣接エリ
ア（隣接する小領域）どうしの間の境界線を視認上目立
たなくすることができ、表示品質の高い画面を実現でき
る。また、上記実施例のアクティブマトリクス型液晶表
示素子の製造方法を適用することによって、露光エリア
間に輝度差が生じた場合でも、エリア間の境界線を視認
上目立たなくすることができるので、製造上の歩留を向
上させることができる。
産業上の利用可能性
以上、詳細な説明で明示したように、本発明によれ
ば、透過率の異なる隣接領域間の境界線を視認上目立た
なくすることができ、またその薄膜工程の製造方法にお
いてもアレイ基板の各種構造物の歩留を大幅に向上する
ことができる。
ば、透過率の異なる隣接領域間の境界線を視認上目立た
なくすることができ、またその薄膜工程の製造方法にお
いてもアレイ基板の各種構造物の歩留を大幅に向上する
ことができる。
フロントページの続き
(72)発明者 菅原 淳
神奈川県横浜市金沢区並木３―２―７―
506
(56)参考文献 特開 平２−143514（ＪＰ，Ａ)
特開 昭58−4927（ＪＰ，Ａ)
特開 昭61−240281（ＪＰ，Ａ)
特開 昭61−242021（ＪＰ，Ａ)
特開 昭62−183519（ＪＰ，Ａ)
欧州特許出願公開506117（ＥＰ，Ａ
１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/027
G03F 7/20
Claims (7)
- 【請求項１】絶縁基板上に薄膜を形成し前記薄膜の形成
領域を複数の小領域に分割してパターニングを行なう工
程を複数回繰り返すことにより単位画素が所定配列に形
成された表示素子を製造する方法において、 前記小領域に分割する境界線をともに非直線状に設定す
るとともに、前記境界線を、ともに同一の単位画素領域
を通るように設定することを特徴とする表示素子の製造
方法。 - 【請求項２】前記表示素子は液晶ディスプレイであるこ
とを特徴とする請求項１記載の表示素子の製造方法。 - 【請求項３】前記パターニングを光照射手段を用いるこ
とにより行なうことを特徴とする請求項１又は２に記載
の表示素子の製造方法。 - 【請求項４】絶縁基板上に電導体層及び誘電体層を積層
形成し、前記導線体層もしくは誘電体層の形成領域を複
数の小領域に分割してパターニングを行なうことにより
単位画素を所定配列に形成する工程を備えた表示素子の
製造方法であって、 互いに隣接する前記小領域の境界線を非直線状に設定す
るとともに、 前記境界線を、任意の前記単位画素を横切るように設定
することを特徴とする表示素子の製造方法。 - 【請求項５】絶縁基板上に薄膜のパターンを複数層積層
して形成された単位画素アレイを備えた表示素子におい
て、 前記単位画素アレイが異なる光透過率特性を呈する複数
の小領域に分割され、かつ隣接する前記小領域の境界線
の始点と終点とを結ぶ直線上に光透過率の異なる単位画
素が混在することを特徴とする表示素子。 - 【請求項６】前記光透過率の異なる単位画素どうしの光
透過率差が0.5％以上であることを特徴とする請求項５
記載の表示素子。 - 【請求項７】前記表示素子は液晶ディスプレイであるこ
とを特徴とする請求項５又は６記載の表示素子。
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| KR100502794B1 (ko) * | 1997-12-06 | 2005-10-14 | 삼성전자주식회사 | 액정 표시 장치의 패널 제조 방법 |
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