JP3376209B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP3376209B2 JP3376209B2 JP13182496A JP13182496A JP3376209B2 JP 3376209 B2 JP3376209 B2 JP 3376209B2 JP 13182496 A JP13182496 A JP 13182496A JP 13182496 A JP13182496 A JP 13182496A JP 3376209 B2 JP3376209 B2 JP 3376209B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、二重拡散型絶縁ゲ
ート電界効果トランジスタに関するもので、特にチップ
サイズを拡大することなく従来の二重拡散型絶縁ゲート
電界効果トランジスタと同様の逆耐圧特性を保ち、素子
形成工程を簡略化することに係わる。
ート電界効果トランジスタに関するもので、特にチップ
サイズを拡大することなく従来の二重拡散型絶縁ゲート
電界効果トランジスタと同様の逆耐圧特性を保ち、素子
形成工程を簡略化することに係わる。
【０００２】
【従来の技術】図２は、従来の二重拡散型絶縁ゲート電
界効果トランジスタ（Double-diffused ＭＯＳＦＥＴ、
以下ＤＭＯＳＦＥＴと呼ぶ）のチップ終端部の断面図を
示す。チップ終端部には、ＦＥＴセル領域２１の他にチ
ャネルストッパ領域２２が設けられている。
界効果トランジスタ（Double-diffused ＭＯＳＦＥＴ、
以下ＤＭＯＳＦＥＴと呼ぶ）のチップ終端部の断面図を
示す。チップ終端部には、ＦＥＴセル領域２１の他にチ
ャネルストッパ領域２２が設けられている。
【０００３】このＤＭＯＳトランジスタの製造工程を以
下に説明する。まず、高濃度Ｎ＋基板１上にＮ−エピタ
キシャル層２を形成し、Ｎ型半導体基板を作成する。こ
の半導体基板の全面にフィールド酸化膜３を形成し、Ｆ
ＥＴセル領域２１のフィールド酸化膜３を除去する。こ
のとき、チャネルストッパ領域２２はフィールド酸化膜
３で覆われたままである。
下に説明する。まず、高濃度Ｎ＋基板１上にＮ−エピタ
キシャル層２を形成し、Ｎ型半導体基板を作成する。こ
の半導体基板の全面にフィールド酸化膜３を形成し、Ｆ
ＥＴセル領域２１のフィールド酸化膜３を除去する。こ
のとき、チャネルストッパ領域２２はフィールド酸化膜
３で覆われたままである。
【０００４】その後、ＦＥＴセル領域２１にゲート絶縁
膜６を形成し、ゲート絶縁膜６上に例えばポリシリコン
を堆積させ、リンを拡散させてポリシリコンの抵抗値を
下げる。その後、フォトリソグラフィー技術を用いてパ
ターニングを行いゲート電極７を形成する。
膜６を形成し、ゲート絶縁膜６上に例えばポリシリコン
を堆積させ、リンを拡散させてポリシリコンの抵抗値を
下げる。その後、フォトリソグラフィー技術を用いてパ
ターニングを行いゲート電極７を形成する。
【０００５】続いて、Ｎ−領域２内にゲート電極７と自
己整合的に例えばボロンをイオン注入し、熱拡散を行い
Ｐ型ベース拡散領域４を形成する。その後、レジストを
塗布し、チャネルストッパ領域を開口するようにパター
ニングを行い、チャネルストッパ領域のフィールド酸化
膜を除去する。
己整合的に例えばボロンをイオン注入し、熱拡散を行い
Ｐ型ベース拡散領域４を形成する。その後、レジストを
塗布し、チャネルストッパ領域を開口するようにパター
ニングを行い、チャネルストッパ領域のフィールド酸化
膜を除去する。
【０００６】続いて、例えば砒素をイオン注入し、熱拡
散を行い、ＦＥＴセル領域２１にＮ＋ソース拡散領域５
を形成すると同時に、チャネルストッパ領域２２にＮ＋
拡散領域９を形成する。
散を行い、ＦＥＴセル領域２１にＮ＋ソース拡散領域５
を形成すると同時に、チャネルストッパ領域２２にＮ＋
拡散領域９を形成する。
【０００７】その後、ＣＶＤ法により酸化膜を堆積して
層間絶縁膜８を形成し、この層間絶縁膜にコンタクトを
開口して、ＦＥＴセル領域２１のＮ＋ソース拡散領域に
接続されるソース電極１１と、チャネルストッパ領域２
２のＮ＋拡散領域９に接続されるドレイン電極１０を形
成する。
層間絶縁膜８を形成し、この層間絶縁膜にコンタクトを
開口して、ＦＥＴセル領域２１のＮ＋ソース拡散領域に
接続されるソース電極１１と、チャネルストッパ領域２
２のＮ＋拡散領域９に接続されるドレイン電極１０を形
成する。
【０００８】このチャネルストッパ領域のＮ＋拡散領域
９は、ＦＥＴセル領域を取り囲むように設けられ、これ
に接続されたドレイン電極１０が周回して配置されてい
る。このチャネルストッパ領域により、ソース・ドレイ
ン間の逆耐圧特性は安定なものにされる。
９は、ＦＥＴセル領域を取り囲むように設けられ、これ
に接続されたドレイン電極１０が周回して配置されてい
る。このチャネルストッパ領域により、ソース・ドレイ
ン間の逆耐圧特性は安定なものにされる。
【０００９】
【発明が解決しようとする課題】従来のＤＭＯＳＦＥＴ
において、ＦＥＴセル領域２１はＮ−型基板とＰ型ベー
ス拡散領域４とＮ＋型ソース拡散領域５とにより形成さ
れているのに対し、チャネルストッパ領域はＮ＋型ソー
ス拡散領域５と同時に形成されるＮ＋型拡散領域９で形
成されている。上述のように、チャネルストッパ領域の
拡散領域９とＦＥＴセル領域のソース拡散領域５とを同
時に形成するために、チャネルストッパ領域にある厚膜
のフィールド酸化膜３を除去する必要がある。したがっ
て、このフィールド酸化膜除去のためのリソグラフィ工
程が１回以上必要となり、工程が複雑になり生産コスト
が上がる。
において、ＦＥＴセル領域２１はＮ−型基板とＰ型ベー
ス拡散領域４とＮ＋型ソース拡散領域５とにより形成さ
れているのに対し、チャネルストッパ領域はＮ＋型ソー
ス拡散領域５と同時に形成されるＮ＋型拡散領域９で形
成されている。上述のように、チャネルストッパ領域の
拡散領域９とＦＥＴセル領域のソース拡散領域５とを同
時に形成するために、チャネルストッパ領域にある厚膜
のフィールド酸化膜３を除去する必要がある。したがっ
て、このフィールド酸化膜除去のためのリソグラフィ工
程が１回以上必要となり、工程が複雑になり生産コスト
が上がる。
【００１０】本発明は、上記課題に鑑み、チャネルスト
ッパ領域とＦＥＴセル領域を同一のリソグラフィ工程で
同時に形成し、従来のドレイン・ソース間の逆耐圧特性
を保ちつつ、素子形成工程を簡略にすることを目的とす
る。
ッパ領域とＦＥＴセル領域を同一のリソグラフィ工程で
同時に形成し、従来のドレイン・ソース間の逆耐圧特性
を保ちつつ、素子形成工程を簡略にすることを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は、上記課題を解
決するため、半導体基板と、前記半導体基板の上面に形
成される第１導電型の半導体層と、フィールド絶縁膜に
より離間されて設けられたセル領域及びチャネルストッ
パ領域と、前記セル領域に形成された半導体セルと、前
記チャネルストッパ領域の表面領域に形成され、前記セ
ル領域及び前記フィールド絶縁膜とを囲む第２導電型の
第１不純物拡散層と、前記第１不純物拡散層の表面領域
に形成された第１導電型の第２不純物拡散層と、少なく
とも前記第１不純物拡散層と前記フィールド絶縁膜との
間に形成された第１絶縁膜と、前記第１の絶縁膜上に形
成された第１電極と、前記第２不純物拡散層、前記第１
電極に電気的に接続された第２電極とを有し、前記第２
電極と前記半導体基板は電気的に接続される。また、本
発明の半導体装置は、半導体基板と、前記半導体基板の
上面に形成される第１導電型の半導体層と、フィールド
絶縁膜により離間されて設けられたセル領域及びチャネ
ルストッパ領域と、前記セル領域に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記セル領域の表面領域に形成された第２導電型の
ベース拡散領域と、前記ベース拡散領域内に形成された
第１導電型のソース拡散領域と、前記チャネルストッパ
領域の表面領域に形成され、前記セル領域及び前記フィ
ールド絶縁膜とを囲む第２導電型の第１不純物拡散層
と、前記第１不純物拡散層の表面領域に形成された第１
導電型の第２不純物拡散層と、少なくとも前記第１不純
物拡散層と前記フィールド絶縁膜との間に形成された第
１絶縁膜と、前記第１の絶縁膜上に形成された第１電極
と、前記第２不純物拡散層、前記第１電極に電気的に接
続されたドレイン電極とを有し、前記ドレイン電極と前
記半導体基板は電気的に接続される。
決するため、半導体基板と、前記半導体基板の上面に形
成される第１導電型の半導体層と、フィールド絶縁膜に
より離間されて設けられたセル領域及びチャネルストッ
パ領域と、前記セル領域に形成された半導体セルと、前
記チャネルストッパ領域の表面領域に形成され、前記セ
ル領域及び前記フィールド絶縁膜とを囲む第２導電型の
第１不純物拡散層と、前記第１不純物拡散層の表面領域
に形成された第１導電型の第２不純物拡散層と、少なく
とも前記第１不純物拡散層と前記フィールド絶縁膜との
間に形成された第１絶縁膜と、前記第１の絶縁膜上に形
成された第１電極と、前記第２不純物拡散層、前記第１
電極に電気的に接続された第２電極とを有し、前記第２
電極と前記半導体基板は電気的に接続される。また、本
発明の半導体装置は、半導体基板と、前記半導体基板の
上面に形成される第１導電型の半導体層と、フィールド
絶縁膜により離間されて設けられたセル領域及びチャネ
ルストッパ領域と、前記セル領域に形成されたゲート絶
縁膜と、前記ゲート絶縁膜上に形成されたゲート電極
と、前記セル領域の表面領域に形成された第２導電型の
ベース拡散領域と、前記ベース拡散領域内に形成された
第１導電型のソース拡散領域と、前記チャネルストッパ
領域の表面領域に形成され、前記セル領域及び前記フィ
ールド絶縁膜とを囲む第２導電型の第１不純物拡散層
と、前記第１不純物拡散層の表面領域に形成された第１
導電型の第２不純物拡散層と、少なくとも前記第１不純
物拡散層と前記フィールド絶縁膜との間に形成された第
１絶縁膜と、前記第１の絶縁膜上に形成された第１電極
と、前記第２不純物拡散層、前記第１電極に電気的に接
続されたドレイン電極とを有し、前記ドレイン電極と前
記半導体基板は電気的に接続される。
【００１２】さらに、本発明の半導体装置の製造方法
は、半導体基板上に、セル領域及びチャネルストッパ領
域を離間するよう設けられたフィールド絶縁膜を形成す
る工程と、前記セル領域及びチャネルストッパ領域にゲ
ート絶縁膜を形成する工程と、前記セル領域に形成され
た前記ゲート絶縁膜上に第１のゲート電極を形成すると
ともに、前記チャネルストッパ領域に形成されたゲート
絶縁膜及び前記フィールド絶縁膜上に第２のゲート電極
を形成する工程と、前記第１及び第２のゲート電極と自
己整合的にイオン注入をし、熱拡散を行い、第２導電型
の第１不純物拡散層を形成する工程と、前記第１不純物
拡散層の表面領域に、前記第１及び第２のゲート電極と
自己整合的にイオン注入し、第１導電型の第２不純物拡
散層を形成する工程と、少なくとも前記第２のゲート電
極及び前記第２不純物拡散層にコンタクト開口部を有す
る層間絶縁膜を形成する工程と、前記第２のゲート電極
及びチャネルストッパ領域に形成された第２不純物拡散
層を接続する配線を形成する工程とを具備する。
は、半導体基板上に、セル領域及びチャネルストッパ領
域を離間するよう設けられたフィールド絶縁膜を形成す
る工程と、前記セル領域及びチャネルストッパ領域にゲ
ート絶縁膜を形成する工程と、前記セル領域に形成され
た前記ゲート絶縁膜上に第１のゲート電極を形成すると
ともに、前記チャネルストッパ領域に形成されたゲート
絶縁膜及び前記フィールド絶縁膜上に第２のゲート電極
を形成する工程と、前記第１及び第２のゲート電極と自
己整合的にイオン注入をし、熱拡散を行い、第２導電型
の第１不純物拡散層を形成する工程と、前記第１不純物
拡散層の表面領域に、前記第１及び第２のゲート電極と
自己整合的にイオン注入し、第１導電型の第２不純物拡
散層を形成する工程と、少なくとも前記第２のゲート電
極及び前記第２不純物拡散層にコンタクト開口部を有す
る層間絶縁膜を形成する工程と、前記第２のゲート電極
及びチャネルストッパ領域に形成された第２不純物拡散
層を接続する配線を形成する工程とを具備する。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の実施例を示す。
図１は、ＤＭＯＳＦＥＴのチップ終端部の断面を示す。
以下、図２と同一の構成要素には同一の符号を付し、説
明を省略する。
施の形態を説明する。図１は、本発明の実施例を示す。
図１は、ＤＭＯＳＦＥＴのチップ終端部の断面を示す。
以下、図２と同一の構成要素には同一の符号を付し、説
明を省略する。
【００１４】本発明のＤＭＯＳトランジスタの製造工程
を以下に説明する。まず、高濃度Ｎ＋基板１上にＮ−エ
ピタキシャル層２を形成して、Ｎ型半導体基板を作成す
る。続いて、この半導体基板の全面にフィールド酸化膜
３を形成する。その後、ＦＥＴセル領域２１とチップ終
端領域２３のフィールド酸化膜３を除去する。
を以下に説明する。まず、高濃度Ｎ＋基板１上にＮ−エ
ピタキシャル層２を形成して、Ｎ型半導体基板を作成す
る。続いて、この半導体基板の全面にフィールド酸化膜
３を形成する。その後、ＦＥＴセル領域２１とチップ終
端領域２３のフィールド酸化膜３を除去する。
【００１５】続いて、ＦＥＴセル領域２１及びチップ終
端領域２３にそれぞれゲート絶縁膜６、１６を形成し、
ゲート絶縁膜６、１６上に例えばＣＶＤ法でポリシリコ
ンを成長させる。その後、フォトリソグラフィー技術を
用いてパターニングを行いゲート電極７、１７を形成す
る。この際、チップ終端部のポリシリコン１７は、ＦＥ
Ｔセル領域２１のゲートポリシリコン７とは分離され、
一部分がフィールド酸化膜３上に存在し、他の部分がゲ
ート酸化膜１６上に存在するようにパターニングされ
る。
端領域２３にそれぞれゲート絶縁膜６、１６を形成し、
ゲート絶縁膜６、１６上に例えばＣＶＤ法でポリシリコ
ンを成長させる。その後、フォトリソグラフィー技術を
用いてパターニングを行いゲート電極７、１７を形成す
る。この際、チップ終端部のポリシリコン１７は、ＦＥ
Ｔセル領域２１のゲートポリシリコン７とは分離され、
一部分がフィールド酸化膜３上に存在し、他の部分がゲ
ート酸化膜１６上に存在するようにパターニングされ
る。
【００１６】その後、ポリシリコン電極７、１７をマス
クとしてＰ型ベース拡散領域４、１４及びＮ型ソース・
ドレイン拡散領域５、１５をイオン注入技術と熱拡散技
術を用いて順次形成する。
クとしてＰ型ベース拡散領域４、１４及びＮ型ソース・
ドレイン拡散領域５、１５をイオン注入技術と熱拡散技
術を用いて順次形成する。
【００１７】続いて、層間絶縁膜８を堆積し、コンタク
トを開口する。チップ終端部２３では、コンタクトは、
Ｎ型拡散領域１５上とポリシリコン電極１７上に開けら
れる。その後、Ａｌ等の金属をスパッタ法により堆積
し、パターニングして電極を形成する。チップ終端部２
３では、Ｎ型拡散領域１５とポリシリコン電極１７は同
一のドレイン電極１０に接続される。
トを開口する。チップ終端部２３では、コンタクトは、
Ｎ型拡散領域１５上とポリシリコン電極１７上に開けら
れる。その後、Ａｌ等の金属をスパッタ法により堆積
し、パターニングして電極を形成する。チップ終端部２
３では、Ｎ型拡散領域１５とポリシリコン電極１７は同
一のドレイン電極１０に接続される。
【００１８】本実施例において、ドレイン電極に逆バイ
アスが加えられたとき、図３（ｂ）に示すように、チッ
プ終端部のポリシリコン電極１７の下のゲート絶縁膜１
６の下の基板に電子が蓄積され、導電型がＮ−からＮ＋
に変わる。これによりチップ終端部は、図３（ａ）に示
す従来のチャネルストッパ構造のドレインに逆バイアス
をかけた場合と同様に、チャネルストッパとしての役割
を果たすことが可能になる。図３の１２は空乏層を示
し、１３は電子の蓄積層を示す。
アスが加えられたとき、図３（ｂ）に示すように、チッ
プ終端部のポリシリコン電極１７の下のゲート絶縁膜１
６の下の基板に電子が蓄積され、導電型がＮ−からＮ＋
に変わる。これによりチップ終端部は、図３（ａ）に示
す従来のチャネルストッパ構造のドレインに逆バイアス
をかけた場合と同様に、チャネルストッパとしての役割
を果たすことが可能になる。図３の１２は空乏層を示
し、１３は電子の蓄積層を示す。
【００１９】チップ終端部のポリシリコン電極は、チャ
ネルストッパとしての役割を果たすように、適正な位置
に適切な長さで配置される必要がある。特に、図４
（ａ）のＡＡ’で示される、逆バイアスが加えられたと
きに電子が蓄積されてＮ−基板がＮ＋に変化する蓄積層
１３の長さは適切に設定される必要がある。例えば、Ｎ
−基板の抵抗率が２０Ω・ｃｍである場合、ＡＡ’の距
離は１５μｍ以上必要である。この距離が短いと、図４
（ｂ）に示すように、ドレインに逆バイアスが加えられ
たとき、ＦＥＴセル領域から伸びてきた空乏層１２がチ
ップ終端部のＰ型拡散領域にまで達し、ドレイン・ソー
ス間の逆バイアスリーク電流が発生してしまう。図５
（ａ）及び図５（ｂ）は、図４（ａ）及び図４（ｂ）の
逆耐圧特性をそれぞれ示す。なお、チップ終端部のポリ
シリコン電極１７は、必ずエッジがフィールド酸化膜３
上になければならない。ポリシリコン電極１７がフィー
ルド酸化膜３上にない場合、ポリシリコン電極１７とフ
ィールド酸化膜３間にＰ型の領域が形成されてしまい、
チャネルストッパとしての役割を果たさなくなる。ま
た、逆耐圧信頼性の問題も生じる。以上、Ｎチャネル型
ＤＭＯＳＦＥＴについて述べたが、Ｐチャネル型ＭＯＳ
ＦＥＴやＩＧＢＴについても本発明を適用できる。
ネルストッパとしての役割を果たすように、適正な位置
に適切な長さで配置される必要がある。特に、図４
（ａ）のＡＡ’で示される、逆バイアスが加えられたと
きに電子が蓄積されてＮ−基板がＮ＋に変化する蓄積層
１３の長さは適切に設定される必要がある。例えば、Ｎ
−基板の抵抗率が２０Ω・ｃｍである場合、ＡＡ’の距
離は１５μｍ以上必要である。この距離が短いと、図４
（ｂ）に示すように、ドレインに逆バイアスが加えられ
たとき、ＦＥＴセル領域から伸びてきた空乏層１２がチ
ップ終端部のＰ型拡散領域にまで達し、ドレイン・ソー
ス間の逆バイアスリーク電流が発生してしまう。図５
（ａ）及び図５（ｂ）は、図４（ａ）及び図４（ｂ）の
逆耐圧特性をそれぞれ示す。なお、チップ終端部のポリ
シリコン電極１７は、必ずエッジがフィールド酸化膜３
上になければならない。ポリシリコン電極１７がフィー
ルド酸化膜３上にない場合、ポリシリコン電極１７とフ
ィールド酸化膜３間にＰ型の領域が形成されてしまい、
チャネルストッパとしての役割を果たさなくなる。ま
た、逆耐圧信頼性の問題も生じる。以上、Ｎチャネル型
ＤＭＯＳＦＥＴについて述べたが、Ｐチャネル型ＭＯＳ
ＦＥＴやＩＧＢＴについても本発明を適用できる。
【００２０】
【発明の効果】以上説明したように、本発明のＤＭＯＳ
ＦＥＴは、ＦＥＴセルの形成と同時にチップ終端部にＭ
ＯＳ構造のチャネルストッパの機能を果たす領域を形成
することで、従来と同様のドレイン・ソース間の逆耐圧
特性を確保しつつ、製造工程を簡略にし、生産コストを
下げることができる。
ＦＥＴは、ＦＥＴセルの形成と同時にチップ終端部にＭ
ＯＳ構造のチャネルストッパの機能を果たす領域を形成
することで、従来と同様のドレイン・ソース間の逆耐圧
特性を確保しつつ、製造工程を簡略にし、生産コストを
下げることができる。
【図１】本発明の実施例を示す図。
【図２】従来のＤＭＯＳＦＥＴの断面図。
【図３】ＤＭＯＳＦＥＴに逆バイアス電圧を印加したと
きの状態を示す図。
きの状態を示す図。
【図４】ＤＭＯＳＦＥＴに逆バイアス電圧を印加したと
きの状態を示す図。
きの状態を示す図。
【図５】逆耐圧特性を示す図。
１…高濃度シリコン基板、
２…エピタキシャル層、
３…フィールド絶縁膜、
４…ベース拡散領域、
５…ソース拡散領域、
６…ゲート酸化膜、
７…ゲート電極、
８…層間絶縁膜、
９…拡散領域、
１０…ドレイン電極、
１１…ソース電極、
１２…空乏層、
１３…蓄積層。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (8)
- 【請求項１】 半導体基板と、 前 記半導体基板の上面に形成される第１導電型の半導体
層と、 フィールド絶縁膜により離間されて設けられたセル領域
及びチャネルストッパ領域と、 前記セル領域に形成された半導体セルと、 前記チャネルストッパ領域の表面領域に形成され、前記
セル領域及び前記フィールド絶縁膜とを囲む第２導電型
の第１不純物拡散層と、 前記第１不純物拡散層の表面領域に形成された第１導電
型の第２不純物拡散層と、 少なくとも前記第１不純物拡散層と前記フィールド絶縁
膜との間に形成された第１絶縁膜と、 前記第１の絶縁膜上に形成された第１電極と、 前記第２不純物拡散層、前記第１電極に電気的に接続さ
れた第２電極とを有し、前記第２電極と前記半導体基板
は電気的に接続された半導体装置。 - 【請求項２】 半導体基板と、 前 記半導体基板の上面に形成される第１導電型の半導体
層と、 フィールド絶縁膜により離間されて設けられたセル領域
及びチャネルストッパ領域と、 前記セル領域に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記セル領域の表面領域に形成された第２導電型のベー
ス拡散領域と、 前記ベース拡散領域内に形成された第１導電型のソース
拡散領域と、 前記チャネルストッパ領域の表面領域に形成され、前記
セル領域及び前記フィールド絶縁膜とを囲む第２導電型
の第１不純物拡散層と、 前記第１不純物拡散層の表面領域に形成された第１導電
型の第２不純物拡散層と、 少なくとも前記第１不純物拡散層と前記フィールド絶縁
膜との間に形成された第１絶縁膜と、 前記第１の絶縁膜上に形成された第１電極と、 前記第２不純物拡散層、前記第１電極に電気的に接続さ
れたドレイン電極とを有し、前記ドレイン電極と前記半
導体基板は電気的に接続された半導体装置。 - 【請求項３】 前記第１絶縁膜の１つの端部は、前記フ
ィールド絶縁膜に接して設けられたことを特徴とする請
求項１または２に記載の半導体装置。 - 【請求項４】 前記第１絶縁膜の他の端部は、前記第１
不純物拡散層上に設けられ、前記第１絶縁膜上に第２電
極が設けられたことを特徴とする請求項３に記載の半導
体装置。 - 【請求項５】 前記第２電極の一端は、前記フィールド
絶縁膜上に形成されたことを特徴とする請求項３または
４に記載の半導体装置。 - 【請求項６】 前記第１導電型の半導体層が２０Ω・ｃ
ｍである場合、前記第１絶縁膜の長さは、１５μｍ以上
あることを特徴とする請求項１または２に記載の半導体
装置。 - 【請求項７】 前記第１電極と前記第２電極は、略同電
位であることを特徴とする請求項１または２に記載の半
導体装置。 - 【請求項８】 半導体基板上に、セル領域及びチャネル
ストッパ領域を離間するよう設けられたフィールド絶縁
膜を形成する工程と、 前記セル領域及びチャネルストッパ領域にゲート絶縁膜
を形成する工程と、 前記セル領域に形成された前記ゲート絶縁膜上に第１の
ゲート電極を形成するとともに、前記チャネルストッパ
領域に形成されたゲート絶縁膜及び前記フィールド絶縁
膜上に第２のゲート電極を形成する工程と、 前 記第１及び第２のゲート電極と自己整合的にイオン注
入をし、熱拡散を行い、第２導電型の第１不純物拡散層
を形成する工程と、 前記第１不純物拡散層の表面領域に、前記第１及び第２
のゲート電極と自己整合的にイオン注入し、第１導電型
の第２不純物拡散層を形成する工程と、 少なくとも前記第２のゲート電極及び前記第２不純物拡
散層にコンタクト開口部を有する層間絶縁膜を形成する
工程と、 前記第２のゲート電極及びチャネルストッパ領域に形成
された第２不純物拡散層を接続する配線を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13182496A JP3376209B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13182496A JP3376209B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321282A JPH09321282A (ja) | 1997-12-12 |
| JP3376209B2 true JP3376209B2 (ja) | 2003-02-10 |
Family
ID=15066966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13182496A Expired - Lifetime JP3376209B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3376209B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9000538B2 (en) | 2010-06-30 | 2015-04-07 | Renesas Electronics Corporation | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same |
-
1996
- 1996-05-27 JP JP13182496A patent/JP3376209B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9000538B2 (en) | 2010-06-30 | 2015-04-07 | Renesas Electronics Corporation | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same |
| US9263280B2 (en) | 2010-06-30 | 2016-02-16 | Renesas Electronics Corporation | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same |
| US10340147B2 (en) | 2010-06-30 | 2019-07-02 | Renesas Electronics Corporation | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09321282A (ja) | 1997-12-12 |
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