JP3378173B2 - １ビットデジタル信号の再生または受信装置 - Google Patents
１ビットデジタル信号の再生または受信装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、音声信号の記録再
生や伝送などに有利な符号化方式であるデルタシグマ変
調によって得られた１ビットデジタル信号を、再生また
は受信して、アナログ信号に復調するための装置に関す
る。 【０００２】 【従来の技術】デルタシグマ変調によって得られた１ビ
ットデジタル信号は、各ビットが均等な重みを有し、相
反する特性である有効周波数帯域とダイナミックレンジ
とを、音源の種類などに応じて任意に設定することがで
き、次世代オーディオ用に盛んに研究が行われている。 【０００３】たとえば、この１ビットデジタル信号にお
ける前記有効周波数帯域とダイナミックレンジとの関係
を用いてノイズシェーピングを行うようにした第１の従
来技術が、特開平５−３７３８７号公報に示されてい
る。この従来技術は、マルチビットの入力デジタル信号
を、オーバーサンプリングして１ビットデジタル信号に
変換し、その変換にあたって、積分器のゲインやフィー
ドバックゲインを調整することによって、所望とする有
効周波数帯域およびダイナミックレンジを得てノイズシ
ェーピングを行い、また無音時には、量子化ノイズを削
減するために、「０」と「１」とを交互に繰返す疑似信
号を出力するようにしたものである。 【０００４】また、記録や伝送にあたって、アナログ音
響信号を１ビットデジタル信号に変調する第２の従来技
術が、特開平７−７４６４１号公報で示されている。こ
の従来技術では、アナログ音響信号をデルタシグマ変調
するとともに、該アナログ音響信号のレベルが継続的に
充分小さいときには、変調出力として、前記「０」と
「１」とを交互に繰返す疑似信号を、１ビットデジタル
信号として出力する。 【０００５】 【発明が解決しようとする課題】上述の従来技術は、い
ずれも、マルチビット入力デジタル信号またはアナログ
音響信号を１ビットデジタル信号に変調するにあたっ
て、量子化ノイズを低減するために、無音レベル時に、
「０」と「１」とを交互に繰返す疑似信号を出力するよ
うに構成されている。 【０００６】一方、このようにして変調された１ビット
デジタル信号を記録媒体から再生して、または伝送媒体
を介して受信して、アナログ音響信号に復調するにあた
って、読取りエラーや伝送エラーの発生によって、再生
または受信した１ビットデジタル信号に、データの途切
れなどのバーストエラーの発生することがある。したが
って、このような再生側または受信側で、そのバースト
エラー発生時に、前記無音レベルを表す疑似信号に切換
えて復調することによって、前記バーストエラーによる
ノイズを抑制することが望まれる。 【０００７】しかしながら、前記第１の従来技術を適用
した場合には、再生または受信した１ビットデジタル信
号をマルチビットデジタル信号に一旦復調した後に、各
ビットを比較するコンパレータなどによって、バースト
エラーの検知を行う必要があり、構成が煩雑になるとと
もに、たとえば低次ローパスフィルタなどによって容易
にアナログ信号に復調することができるという１ビット
デジタル信号の利点を生かすことができないという問題
がある。 【０００８】また、第２の従来技術でも、一旦アナログ
信号に復調した後にエラー検知を行う必要があり、本来
の復調のためのデジタル／アナログ変換器とは別に、そ
のデジタル／アナログ変換器よりも簡略化することがで
きるけれども、もう１つ、デジタル／アナログ変換器を
設ける必要がある。 【０００９】したがって、２つの従来技術では、いずれ
も再生または受信側で、１ビットデジタル信号の特徴を
利用して、簡単にバーストエラー検知およびノイズ抑制
を行うことができないという問題がある。 【００１０】本発明の目的は、１ビットデジタル信号の
再生または受信側で、簡易な構成でバーストエラーを検
出し、ノイズを抑制することができる１ビットデジタル
信号の再生または受信装置を提供することである。 【００１１】 【課題を解決するための手段】本発明に係る１ビットデ
ジタル信号の再生または受信装置は、記録媒体に記録さ
れている１ビットデジタル信号を再生し、または伝送媒
体を介して送信側から伝送されてきた１ビットデジタル
信号を受信し、アナログ信号に復調する装置において、
入力された１ビットデジタル信号を該１ビットデジタル
信号の周期より短い予め定める期間だけ遅延する遅延回
路と、入力された１ビットデジタル信号と前記遅延回路
の出力との排他的論理和を得る排他的論理和ゲートと、
前記排他的論理和ゲートからのパルス出力の有無を検知
する検知回路とを備えるバーストエラー検出回路と、前
記１ビットデジタル信号の周期で「０」と「１」とを交
互に繰返す疑似信号を発生する疑似信号発生回路と、前
記バーストエラー検出回路からの出力に応答し、復調回
路へ、定常時には入力１ビットデジタル信号をそのまま
入力し、バーストエラー発生時には前記疑似信号を入力
する切換手段とを含むことを特徴とする。 【００１２】上記の構成によれば、再生または受信した
１ビットデジタル信号にバーストエラーが発生している
ときには、該再生または受信した１ビットデジタル信号
に代えて、無音を表す「０」と「１」とを交互に繰返す
疑似信号を復調回路へ出力するように構成するにあたっ
て、前記バーストエラーの検出を、遅延回路と、排他的
論理和ゲートと、検知回路とを備えるバーストエラー検
出回路によって行う。 【００１３】前記遅延回路は、入力された１ビットデジ
タル信号を、該１ビットデジタル信号の周期より短い予
め定める期間、たとえば１／２周期だけ遅延して出力す
る。したがって、排他的論理和ゲートに入力される該遅
延回路の出力と、入力されたままの１ビットデジタル信
号とでは、たとえば前記１／２周期のずれが生じてお
り、入力１ビットデジタル信号が「０」と「１」とに適
宜切換わっているときには、該排他的論理和ゲートの２
つの入力が相互に異なる期間が生じることになり、その
期間には該排他的論理和ゲートからは、ハイレベルのパ
ルスが出力される。 【００１４】このパルスが出力されているときには、検
知回路は、バーストエラーが発生していないものと判定
して、前記切換手段を入力１ビットデジタル信号側に切
換えて、入力１ビットデジタル信号を復調させている。
これに対して、入力１ビットデジタル信号がバーストエ
ラーによって継続的に「０」または「１」となると、前
記遅延回路で遅延しても、排他的論理和ゲートに入力さ
れる２つの入力は相互に同一の状態になり、該排他的論
理和ゲートからの出力は、ローレベルのままとなる。こ
れによって、検知回路は、バーストエラーの発生を検知
し、前記切換手段を疑似信号発生回路側に切換えて、
「０」と「１」とを交互に繰返す疑似信号を復調回路に
復調させる。 【００１５】したがって、再生または受信側で１ビット
デジタル信号のバーストエラーを検出するにあたって、
前記遅延回路と、排他的論理和ゲートと、検知回路との
該再生または受信側に適した簡易な構成で検出を可能と
し、ノイズの発生を抑制することができる。 【００１６】 【発明の実施の形態】本発明の実施の一形態について、
図１〜図３に基づいて説明すれば以下のとおりである。 【００１７】図１は本発明の実施の一形態のバーストエ
ラー検出回路１の電気的構成を示すブロック図であり、
図２はそのバーストエラー検出回路１を用いる１ビット
デジタル信号の再生装置２の一部分の電気的構成を示す
ブロック図であり、図３はバーストエラー検出回路１の
動作を説明するための波形図である。 【００１８】まず、図２および図３を参照して、図示し
ない再生回路によって、記録媒体から読取られ、かつ、
波形整形されて入力される１ビットデジタル信号Ｓ１
は、バーストエラー検出回路１と、クロック発生回路３
とに入力されている。クロック発生回路３は、入力され
る１ビットデジタル信号Ｓ１に同期したクロック信号Ｃ
Ｋを発生し、前記バーストエラー検出回路１ならびに後
述する疑似信号発生回路４およびデジタル／アナログ変
換回路５へ出力する。疑似信号発生回路４は、前記クロ
ック信号ＣＫに同期して、該クロック信号ＣＫの１周期
毎に「０」と「１」とを交互に繰返す疑似信号Ｓ２を出
力している。 【００１９】前記疑似信号Ｓ２と１ビットデジタル信号
Ｓ１とは、切換回路６に入力されている。この切換回路
６は、前記バーストエラー検出回路１から出力される選
択信号ＳＥＬに応答して、前記１ビットデジタル信号Ｓ
１または疑似信号Ｓ２を、選択的にデジタル／アナログ
変換回路５へ出力する。デジタル／アナログ変換回路５
は、入力された１ビットデジタル信号Ｓ１または疑似信
号Ｓ２を、前記クロック信号ＣＫに同期して、アナログ
音声信号Ｓ３に復調し、図示しないアンプおよびスピー
カーなどから成る音響化手段へ出力する。 【００２０】図１および図３を参照して、バーストエラ
ー検出回路１は、遅延回路１１と、排他的論理和ゲート
１２と、ローパスフィルタ１３と、波形整形回路１４と
を含んで構成されている。遅延回路１１は、前記１ビッ
トデジタル信号Ｓ１を、該１ビットデジタル信号Ｓ１の
１周期未満の予め定める期間、たとえば１／２周期だけ
遅延して、遅延信号Ｓ１ａとして、排他的論理和ゲート
１２の一方の入力へ出力する。したがって、この遅延信
号Ｓ１ａには、１ビットデジタル信号Ｓ１の論理が、
「０」または「１」から「１」または「０」にそれぞれ
切換わったときに、その変化が前記予め定める期間だけ
遅延して現れることになる。 【００２１】また、排他的論理和ゲート１２の他方の入
力には、前記１ビットデジタル信号Ｓ１が直接入力され
ている。したがって、この排他的論理和ゲート１２から
は、１ビットデジタル信号Ｓ１に前記論理の切換わりが
あるときには、パルス信号ＳＤが出力され、前記論理の
切換わりがないときには、ローレベルの出力が導出され
る。 【００２２】前記排他的論理和ゲート１２からのパルス
信号ＳＤは、ローパスフィルタ１３において平均化さ
れ、そのローパスフィルタ１３の直流出力ＤＣは、波形
整形回路１４に入力されて、矩形波の選択信号ＳＥＬに
整形される。 【００２３】したがって、図３において時刻ｔ１以前で
示すように、前記パルス信号ＳＤが発生されており、ロ
ーパスフィルタ１３の直流出力ＤＣが所定レベル以上あ
るときには、選択信号ＳＥＬはハイレベルとなる。これ
に対して、前記時刻ｔ１以降で示すように、前記パルス
信号ＳＤが出力されないとき、すなわち１ビットデジタ
ル信号Ｓ１と遅延信号Ｓ１ａとが同一となる１ビットデ
ジタル信号Ｓ１が「０」または「１」の連続信号となっ
たときには、前記ローパスフィルタ１３からの直流出力
ＤＣはローレベルとなり、これによって選択信号ＳＥＬ
もローレベルとなる。 【００２４】前記選択信号ＳＥＬは切換回路６に与えら
れ、該切換回路６は、選択信号ＳＥＬがハイレベルであ
るとき、すなわち１ビットデジタル信号Ｓ１が、適宜、
交互に「０」と「１」とを繰返しているときには、該１
ビットデジタル信号Ｓ１をデジタル／アナログ変換回路
５へ出力し、選択信号ＳＥＬがローレベルとなるとき、
すなわち前記１ビットデジタル信号Ｓ１が連続信号とな
ったときには、疑似信号Ｓ２をデジタル／アナログ変換
回路５へ出力する。 【００２５】このように、本発明に従う１ビットデジタ
ル信号の再生装置２では、再生された１ビットデジタル
信号Ｓ１からバーストエラーを検出し、該バーストエラ
ー発生時に疑似信号Ｓ２をアナログ音声信号Ｓ３に復調
することによって、前記バーストエラー発生時における
ノイズの発生を抑制するにあたって、バーストエラー検
出回路１を、遅延回路１１と、排他的論理和ゲート１２
と、ローパスフィルタ１３と、波形整形回路１４とから
成る、１ビットデジタル信号Ｓ１の復調側の構成に適し
た簡単な構成とすることができる。 【００２６】なお、上述の例では、記録媒体から再生さ
れた１ビットデジタル信号Ｓ１を復調する装置について
説明したけれども、伝送媒体を介して受信された１ビッ
トデジタル信号や、信号処理回路によって信号処理が施
された１ビットデジタル信号に対しても、同様の構成に
よってノイズを抑制可能であることは言うまでもない。 【００２７】 【発明の効果】本発明に係る１ビットデジタル信号の再
生または受信装置は、以上のように、記録媒体に記録さ
れている１ビットデジタル信号を再生し、または伝送媒
体を介して送信側から伝送されてきた１ビットデジタル
信号を受信し、復調するにあたって、バーストエラーの
発生しているときには、無音を表す「０」と「１」とを
交互に繰返す疑似信号に切換えて復調を行い、ノイズを
抑制するようにした１ビットデジタル信号の再生または
受信装置において、前記バーストエラーの検出を、入力
された１ビットデジタル信号の遅延出力と、入力された
ままの１ビットデジタル信号との排他的論理和が「０」
のままとなることによって行う。 【００２８】それゆえ、再生または受信装置側で１ビッ
トデジタル信号のバーストエラーを検知するにあたっ
て、遅延回路と、排他的論理和ゲートと、検知回路との
該再生または受信側に適した簡易な構成で検出を可能と
し、ノイズの発生を抑制することができる。
生や伝送などに有利な符号化方式であるデルタシグマ変
調によって得られた１ビットデジタル信号を、再生また
は受信して、アナログ信号に復調するための装置に関す
る。 【０００２】 【従来の技術】デルタシグマ変調によって得られた１ビ
ットデジタル信号は、各ビットが均等な重みを有し、相
反する特性である有効周波数帯域とダイナミックレンジ
とを、音源の種類などに応じて任意に設定することがで
き、次世代オーディオ用に盛んに研究が行われている。 【０００３】たとえば、この１ビットデジタル信号にお
ける前記有効周波数帯域とダイナミックレンジとの関係
を用いてノイズシェーピングを行うようにした第１の従
来技術が、特開平５−３７３８７号公報に示されてい
る。この従来技術は、マルチビットの入力デジタル信号
を、オーバーサンプリングして１ビットデジタル信号に
変換し、その変換にあたって、積分器のゲインやフィー
ドバックゲインを調整することによって、所望とする有
効周波数帯域およびダイナミックレンジを得てノイズシ
ェーピングを行い、また無音時には、量子化ノイズを削
減するために、「０」と「１」とを交互に繰返す疑似信
号を出力するようにしたものである。 【０００４】また、記録や伝送にあたって、アナログ音
響信号を１ビットデジタル信号に変調する第２の従来技
術が、特開平７−７４６４１号公報で示されている。こ
の従来技術では、アナログ音響信号をデルタシグマ変調
するとともに、該アナログ音響信号のレベルが継続的に
充分小さいときには、変調出力として、前記「０」と
「１」とを交互に繰返す疑似信号を、１ビットデジタル
信号として出力する。 【０００５】 【発明が解決しようとする課題】上述の従来技術は、い
ずれも、マルチビット入力デジタル信号またはアナログ
音響信号を１ビットデジタル信号に変調するにあたっ
て、量子化ノイズを低減するために、無音レベル時に、
「０」と「１」とを交互に繰返す疑似信号を出力するよ
うに構成されている。 【０００６】一方、このようにして変調された１ビット
デジタル信号を記録媒体から再生して、または伝送媒体
を介して受信して、アナログ音響信号に復調するにあた
って、読取りエラーや伝送エラーの発生によって、再生
または受信した１ビットデジタル信号に、データの途切
れなどのバーストエラーの発生することがある。したが
って、このような再生側または受信側で、そのバースト
エラー発生時に、前記無音レベルを表す疑似信号に切換
えて復調することによって、前記バーストエラーによる
ノイズを抑制することが望まれる。 【０００７】しかしながら、前記第１の従来技術を適用
した場合には、再生または受信した１ビットデジタル信
号をマルチビットデジタル信号に一旦復調した後に、各
ビットを比較するコンパレータなどによって、バースト
エラーの検知を行う必要があり、構成が煩雑になるとと
もに、たとえば低次ローパスフィルタなどによって容易
にアナログ信号に復調することができるという１ビット
デジタル信号の利点を生かすことができないという問題
がある。 【０００８】また、第２の従来技術でも、一旦アナログ
信号に復調した後にエラー検知を行う必要があり、本来
の復調のためのデジタル／アナログ変換器とは別に、そ
のデジタル／アナログ変換器よりも簡略化することがで
きるけれども、もう１つ、デジタル／アナログ変換器を
設ける必要がある。 【０００９】したがって、２つの従来技術では、いずれ
も再生または受信側で、１ビットデジタル信号の特徴を
利用して、簡単にバーストエラー検知およびノイズ抑制
を行うことができないという問題がある。 【００１０】本発明の目的は、１ビットデジタル信号の
再生または受信側で、簡易な構成でバーストエラーを検
出し、ノイズを抑制することができる１ビットデジタル
信号の再生または受信装置を提供することである。 【００１１】 【課題を解決するための手段】本発明に係る１ビットデ
ジタル信号の再生または受信装置は、記録媒体に記録さ
れている１ビットデジタル信号を再生し、または伝送媒
体を介して送信側から伝送されてきた１ビットデジタル
信号を受信し、アナログ信号に復調する装置において、
入力された１ビットデジタル信号を該１ビットデジタル
信号の周期より短い予め定める期間だけ遅延する遅延回
路と、入力された１ビットデジタル信号と前記遅延回路
の出力との排他的論理和を得る排他的論理和ゲートと、
前記排他的論理和ゲートからのパルス出力の有無を検知
する検知回路とを備えるバーストエラー検出回路と、前
記１ビットデジタル信号の周期で「０」と「１」とを交
互に繰返す疑似信号を発生する疑似信号発生回路と、前
記バーストエラー検出回路からの出力に応答し、復調回
路へ、定常時には入力１ビットデジタル信号をそのまま
入力し、バーストエラー発生時には前記疑似信号を入力
する切換手段とを含むことを特徴とする。 【００１２】上記の構成によれば、再生または受信した
１ビットデジタル信号にバーストエラーが発生している
ときには、該再生または受信した１ビットデジタル信号
に代えて、無音を表す「０」と「１」とを交互に繰返す
疑似信号を復調回路へ出力するように構成するにあたっ
て、前記バーストエラーの検出を、遅延回路と、排他的
論理和ゲートと、検知回路とを備えるバーストエラー検
出回路によって行う。 【００１３】前記遅延回路は、入力された１ビットデジ
タル信号を、該１ビットデジタル信号の周期より短い予
め定める期間、たとえば１／２周期だけ遅延して出力す
る。したがって、排他的論理和ゲートに入力される該遅
延回路の出力と、入力されたままの１ビットデジタル信
号とでは、たとえば前記１／２周期のずれが生じてお
り、入力１ビットデジタル信号が「０」と「１」とに適
宜切換わっているときには、該排他的論理和ゲートの２
つの入力が相互に異なる期間が生じることになり、その
期間には該排他的論理和ゲートからは、ハイレベルのパ
ルスが出力される。 【００１４】このパルスが出力されているときには、検
知回路は、バーストエラーが発生していないものと判定
して、前記切換手段を入力１ビットデジタル信号側に切
換えて、入力１ビットデジタル信号を復調させている。
これに対して、入力１ビットデジタル信号がバーストエ
ラーによって継続的に「０」または「１」となると、前
記遅延回路で遅延しても、排他的論理和ゲートに入力さ
れる２つの入力は相互に同一の状態になり、該排他的論
理和ゲートからの出力は、ローレベルのままとなる。こ
れによって、検知回路は、バーストエラーの発生を検知
し、前記切換手段を疑似信号発生回路側に切換えて、
「０」と「１」とを交互に繰返す疑似信号を復調回路に
復調させる。 【００１５】したがって、再生または受信側で１ビット
デジタル信号のバーストエラーを検出するにあたって、
前記遅延回路と、排他的論理和ゲートと、検知回路との
該再生または受信側に適した簡易な構成で検出を可能と
し、ノイズの発生を抑制することができる。 【００１６】 【発明の実施の形態】本発明の実施の一形態について、
図１〜図３に基づいて説明すれば以下のとおりである。 【００１７】図１は本発明の実施の一形態のバーストエ
ラー検出回路１の電気的構成を示すブロック図であり、
図２はそのバーストエラー検出回路１を用いる１ビット
デジタル信号の再生装置２の一部分の電気的構成を示す
ブロック図であり、図３はバーストエラー検出回路１の
動作を説明するための波形図である。 【００１８】まず、図２および図３を参照して、図示し
ない再生回路によって、記録媒体から読取られ、かつ、
波形整形されて入力される１ビットデジタル信号Ｓ１
は、バーストエラー検出回路１と、クロック発生回路３
とに入力されている。クロック発生回路３は、入力され
る１ビットデジタル信号Ｓ１に同期したクロック信号Ｃ
Ｋを発生し、前記バーストエラー検出回路１ならびに後
述する疑似信号発生回路４およびデジタル／アナログ変
換回路５へ出力する。疑似信号発生回路４は、前記クロ
ック信号ＣＫに同期して、該クロック信号ＣＫの１周期
毎に「０」と「１」とを交互に繰返す疑似信号Ｓ２を出
力している。 【００１９】前記疑似信号Ｓ２と１ビットデジタル信号
Ｓ１とは、切換回路６に入力されている。この切換回路
６は、前記バーストエラー検出回路１から出力される選
択信号ＳＥＬに応答して、前記１ビットデジタル信号Ｓ
１または疑似信号Ｓ２を、選択的にデジタル／アナログ
変換回路５へ出力する。デジタル／アナログ変換回路５
は、入力された１ビットデジタル信号Ｓ１または疑似信
号Ｓ２を、前記クロック信号ＣＫに同期して、アナログ
音声信号Ｓ３に復調し、図示しないアンプおよびスピー
カーなどから成る音響化手段へ出力する。 【００２０】図１および図３を参照して、バーストエラ
ー検出回路１は、遅延回路１１と、排他的論理和ゲート
１２と、ローパスフィルタ１３と、波形整形回路１４と
を含んで構成されている。遅延回路１１は、前記１ビッ
トデジタル信号Ｓ１を、該１ビットデジタル信号Ｓ１の
１周期未満の予め定める期間、たとえば１／２周期だけ
遅延して、遅延信号Ｓ１ａとして、排他的論理和ゲート
１２の一方の入力へ出力する。したがって、この遅延信
号Ｓ１ａには、１ビットデジタル信号Ｓ１の論理が、
「０」または「１」から「１」または「０」にそれぞれ
切換わったときに、その変化が前記予め定める期間だけ
遅延して現れることになる。 【００２１】また、排他的論理和ゲート１２の他方の入
力には、前記１ビットデジタル信号Ｓ１が直接入力され
ている。したがって、この排他的論理和ゲート１２から
は、１ビットデジタル信号Ｓ１に前記論理の切換わりが
あるときには、パルス信号ＳＤが出力され、前記論理の
切換わりがないときには、ローレベルの出力が導出され
る。 【００２２】前記排他的論理和ゲート１２からのパルス
信号ＳＤは、ローパスフィルタ１３において平均化さ
れ、そのローパスフィルタ１３の直流出力ＤＣは、波形
整形回路１４に入力されて、矩形波の選択信号ＳＥＬに
整形される。 【００２３】したがって、図３において時刻ｔ１以前で
示すように、前記パルス信号ＳＤが発生されており、ロ
ーパスフィルタ１３の直流出力ＤＣが所定レベル以上あ
るときには、選択信号ＳＥＬはハイレベルとなる。これ
に対して、前記時刻ｔ１以降で示すように、前記パルス
信号ＳＤが出力されないとき、すなわち１ビットデジタ
ル信号Ｓ１と遅延信号Ｓ１ａとが同一となる１ビットデ
ジタル信号Ｓ１が「０」または「１」の連続信号となっ
たときには、前記ローパスフィルタ１３からの直流出力
ＤＣはローレベルとなり、これによって選択信号ＳＥＬ
もローレベルとなる。 【００２４】前記選択信号ＳＥＬは切換回路６に与えら
れ、該切換回路６は、選択信号ＳＥＬがハイレベルであ
るとき、すなわち１ビットデジタル信号Ｓ１が、適宜、
交互に「０」と「１」とを繰返しているときには、該１
ビットデジタル信号Ｓ１をデジタル／アナログ変換回路
５へ出力し、選択信号ＳＥＬがローレベルとなるとき、
すなわち前記１ビットデジタル信号Ｓ１が連続信号とな
ったときには、疑似信号Ｓ２をデジタル／アナログ変換
回路５へ出力する。 【００２５】このように、本発明に従う１ビットデジタ
ル信号の再生装置２では、再生された１ビットデジタル
信号Ｓ１からバーストエラーを検出し、該バーストエラ
ー発生時に疑似信号Ｓ２をアナログ音声信号Ｓ３に復調
することによって、前記バーストエラー発生時における
ノイズの発生を抑制するにあたって、バーストエラー検
出回路１を、遅延回路１１と、排他的論理和ゲート１２
と、ローパスフィルタ１３と、波形整形回路１４とから
成る、１ビットデジタル信号Ｓ１の復調側の構成に適し
た簡単な構成とすることができる。 【００２６】なお、上述の例では、記録媒体から再生さ
れた１ビットデジタル信号Ｓ１を復調する装置について
説明したけれども、伝送媒体を介して受信された１ビッ
トデジタル信号や、信号処理回路によって信号処理が施
された１ビットデジタル信号に対しても、同様の構成に
よってノイズを抑制可能であることは言うまでもない。 【００２７】 【発明の効果】本発明に係る１ビットデジタル信号の再
生または受信装置は、以上のように、記録媒体に記録さ
れている１ビットデジタル信号を再生し、または伝送媒
体を介して送信側から伝送されてきた１ビットデジタル
信号を受信し、復調するにあたって、バーストエラーの
発生しているときには、無音を表す「０」と「１」とを
交互に繰返す疑似信号に切換えて復調を行い、ノイズを
抑制するようにした１ビットデジタル信号の再生または
受信装置において、前記バーストエラーの検出を、入力
された１ビットデジタル信号の遅延出力と、入力された
ままの１ビットデジタル信号との排他的論理和が「０」
のままとなることによって行う。 【００２８】それゆえ、再生または受信装置側で１ビッ
トデジタル信号のバーストエラーを検知するにあたっ
て、遅延回路と、排他的論理和ゲートと、検知回路との
該再生または受信側に適した簡易な構成で検出を可能と
し、ノイズの発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のバーストエラー検出回
路の電気的構成を示すブロック図である。 【図２】図１で示すバーストエラー検出回路を用いる１
ビットデジタル信号の再生装置の一部分の電気的構成を
示すブロック図である。 【図３】図１で示すバーストエラー検出回路の動作を説
明するための波形図である。 【符号の説明】 １ バーストエラー検出回路 ２ 再生装置 ３ クロック発生回路 ４ 疑似信号発生回路 ５ デジタル／アナログ変換回路（復調回路） ６ 切換回路（切換手段） １１ 遅延回路 １２ 排他的論理和ゲート １３ ローパスフィルタ（検知回路） １４ 波形整形回路（検知回路）
路の電気的構成を示すブロック図である。 【図２】図１で示すバーストエラー検出回路を用いる１
ビットデジタル信号の再生装置の一部分の電気的構成を
示すブロック図である。 【図３】図１で示すバーストエラー検出回路の動作を説
明するための波形図である。 【符号の説明】 １ バーストエラー検出回路 ２ 再生装置 ３ クロック発生回路 ４ 疑似信号発生回路 ５ デジタル／アナログ変換回路（復調回路） ６ 切換回路（切換手段） １１ 遅延回路 １２ 排他的論理和ゲート １３ ローパスフィルタ（検知回路） １４ 波形整形回路（検知回路）
─────────────────────────────────────────────────────
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(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/02
G11B 20/18 520
Claims (1)
- (57)【特許請求の範囲】 【請求項１】記録媒体に記録されている１ビットデジタ
ル信号を再生し、または伝送媒体を介して送信側から伝
送されてきた１ビットデジタル信号を受信し、アナログ
信号に復調する装置において、 入力された１ビットデジタル信号を該１ビットデジタル
信号の周期より短い予め定める期間だけ遅延する遅延回
路と、入力された１ビットデジタル信号と前記遅延回路
の出力との排他的論理和を得る排他的論理和ゲートと、
前記排他的論理和ゲートからのパルス出力の有無を検知
する検知回路とを備えるバーストエラー検出回路と、 前記１ビットデジタル信号の周期で「０」と「１」とを
交互に繰返す疑似信号を発生する疑似信号発生回路と、 前記バーストエラー検出回路からの出力に応答し、復調
回路へ、定常時には入力１ビットデジタル信号をそのま
ま入力し、バーストエラー発生時には前記疑似信号を入
力する切換手段とを含むことを特徴とする１ビットデジ
タル信号の再生または受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897897A JP3378173B2 (ja) | 1997-06-16 | 1997-06-16 | １ビットデジタル信号の再生または受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897897A JP3378173B2 (ja) | 1997-06-16 | 1997-06-16 | １ビットデジタル信号の再生または受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118558A JPH118558A (ja) | 1999-01-12 |
| JP3378173B2 true JP3378173B2 (ja) | 2003-02-17 |
Family
ID=15683544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15897897A Expired - Fee Related JP3378173B2 (ja) | 1997-06-16 | 1997-06-16 | １ビットデジタル信号の再生または受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3378173B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102332895A (zh) * | 2011-07-21 | 2012-01-25 | 广东美的电器股份有限公司 | 用于高压集成电路的连续窄脉冲抑制电路 |
-
1997
- 1997-06-16 JP JP15897897A patent/JP3378173B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102332895A (zh) * | 2011-07-21 | 2012-01-25 | 广东美的电器股份有限公司 | 用于高压集成电路的连续窄脉冲抑制电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH118558A (ja) | 1999-01-12 |
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