JP3379388B2 - 容量検出回路 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は容量検出回路に関
し、特にリーク電流の回路特性への影響を削減する技術
に関する。 【０００２】 【従来の技術】従来、キャパシタの微小容量変化を検出
する回路として、スイッチトキャパシタ回路を用いたも
のが知られている。 【０００３】図６に、従来のスイッチトキャパシタ容量
検出回路の一例を示す。同図において、ＣXはセンサキ
ャパシタの容量（センサ容量）であり、圧力に応じて変
化する。また、ＣRは参照用キャパシタの容量（参照容
量）であり、ＣFは検出用キャパシタの容量（帰還容
量）である。また、制御回路１００は、図７のタイムチ
ャート図に示すタイミングで、ＶX，ＶR，φRES，φ
HOLDを出力し、容量検出回路１０２を駆動する。 【０００４】以下、この従来のスイッチトキャパシタ容
量検出回路の動作原理を同図のタイムチャート図を用い
て説明する。 【０００５】まず、リセット信号φRESがハイレベルの
間、帰還スイッチトランジスタＳＷＦはオンとなり、帰
還容量ＣFに蓄積されていた電荷は放電される。この
時、センサ容量ＣXの両端には、電荷ＱX＝ＣX×ＶPが蓄
積されている。 【０００６】次に、ｔ＝ｔ20でリセット信号ＶRESがロ
ーレベルになると、帰還スイッチトランジスタＳＷＦは
オフとなる。この時、帰還スイッチトランジスタＳＷＦ
からクロックフィードスルー及びチャネルチャージイン
ジェクションに起因する電荷ＱFがオペアンプ１０４の
反転入力端子側に注入される。この電荷によりオペアン
プ１０４の出力Ｖ１は−ＱF/ＣFを出力する。 【０００７】ｔ＝ｔ21では、センサ容量ＣXへの印加電
圧ＶXがＶPから０となり、センサ容量ＣXの両端に蓄積
されていた電荷ＱX＝ＣX×ＶPは放電される。一方、参
照容量ＣRへの印加電圧ＶRは０からＶPとなり、参照容
量ＣRの両端には電荷ＱR＝ＣR×ＶPが蓄積される。この
時、帰還容量ＣFへ−（ＣX−ＣR）×ＶPの電荷が供給さ
れるため、オペアンプ１０４の出力Ｖ１は（（ＣX−
ＣR）×ＶP−ＱF）/ＣFとなる。 【０００８】ｔ＝ｔ22からｔ23の間にオペアンプ１０４
の出力Ｖ１はサンプルホールド回路（Ｓ／Ｈ回路）１０
６に取り込まれ、ｔ＝ｔ23以後、一周期の間、その電圧
が保持される。この電圧が回路出力ＶOUTとして出力さ
れる。 【０００９】ｔ＝ｔ24でリセット信号φRESがハイレベ
ルとなり、帰還スイッチトランジスタＳＷＦはオンとな
る。これにより、オペアンプ１０４の出力Ｖ１はリセッ
トされるが、サンプルホールド回路１０６により回路出
力ＶOUTは保持される。 【００１０】ｔ＝ｔ25でセンサ容量ＣX及び参照容量ＣR
への印加電圧が切り替わり、センサ容量ＣXの両端に
は、電荷ＱX＝ＣX×ＶPが蓄積される。一方、参照容量
ＣRの両端に蓄積されていた電荷ＱR＝ＣR×ＶPは放電さ
れる。この時生じる電荷（ＣX−ＣR）×ＶPは帰還スイ
ッチトランジスタＳＷＦを経由してオペアンプ１０４の
出力側へ放電される。 【００１１】以上説明した容量検出回路１０２では、こ
のような動作が周期的に繰り返される。この回路では、
帰還スイッチトランジスタＳＷＦがオンからオフになる
時に生じるクロックフィードスルー及びチャネルチャー
ジインジェクションに起因する電荷ＱFの影響がオフセ
ット成分として出力電圧に相乗されてしまう。 【００１２】この問題を解決する方法としては、大別し
て二通りの方法が知られている。一つは、帰還スイッチ
トランジスタＳＷＦの影響を低減しようとする方法であ
り、例えば特開平５−２３１９７３号公報に開示された
技術がある。もう一つは、帰還スイッチトランジスタＳ
ＷＦの影響を、後段に差動アンプを置くことにより除去
する方法である。 【００１３】図８に、後者に係るスイッチトキャパシタ
容量検出回路の一例を示す。同図において、制御回路２
００は、図９のタイムチャート図が示すタイミングで、
ＶX，ＶR，φRES，φHOLD1，φHOLD2を出力し、制御回
路容量検出回路２０２を駆動する。 【００１４】以下、この回路の動作原理を、同図のタイ
ムチャート図を用いて説明する。 【００１５】まず、リセット信号φRESがハイレベルの
間、帰還スイッチトランジスタＳＷＦはオンとなり、帰
還容量ＣFに蓄積されていた電荷は放電される。この
時、センサ容量ＣXの両端には電荷ＱX＝ＣX×ＶPが蓄積
されている。 【００１６】次に、ｔ＝ｔ40でリセット信号ＶRESがロ
ーレベルになると帰還スイッチトランジスタＳＷＦはオ
フとなる。この時、帰還スイッチトランジスタＳＷＦか
らクロックフィードスルー及びチャネルチャージインジ
ェクションに起因する電荷ＱFがオペアンプ２０４の反
転入力端子側に注入される。この電荷によりオペアンプ
２０４の出力Ｖ１は−ＱF/ＣFを出力する。 【００１７】ｔ＝ｔ41からｔ42の間に、このオペアンプ
２０４の出力Ｖ１はサンプルホールド回路２０６に取り
込まれる。ｔ＝ｔ42以後、一周期の間、その電圧は保持
されサンプルホールド回路２０６の出力電圧Ｖ２として
出力される。このＶ２は、差動アンプ２１０への反転入
力となる。 【００１８】ｔ＝ｔ43では、センサ容量ＣXへの印加電
圧ＶXがＶPから０となり、このセンサ容量ＣXの両端に
蓄積されていた電荷ＱX＝ＣX×ＶPは放電される。一
方、参照容量ＣRへの印加電圧ＶRは０からＶPとなり、
参照容量ＣRの両端には電荷ＱR＝ＣR×ＶPが蓄積され
る。この時、帰還容量ＣFへ−（ＣX−ＣR）×ＶPの電荷
が供給されるため、オペアンプ２０４の出力Ｖ１は
（（ＣX−ＣR）×ＶP−ＱF）/ＣFとなる。 【００１９】ｔ＝ｔ44からｔ45の間では、オペアンプ２
０４の出力Ｖ１がサンプルホールド回路２０８に取り込
まれる。ｔ＝ｔ45以後、一周期の間、その電圧が保持さ
れサンプルホールド回路２０８の出力電圧Ｖ３として出
力される。このＶ３は、差動アンプ２１０への非反転入
力となる。 【００２０】ｔ＝ｔ46でリセット信号φRESがハイレベ
ルとなると、帰還スイッチトランジスタＳＷＦはオンと
なり、オペアンプ２０４の出力Ｖ１はリセットされる。
この時、同時に差動アンプ２１０の出力（Ｖ３−Ｖ２）
がサンプルホールド回路２１２に取り込まれ、回路出力
ＶOUTとして出力される。この回路出力電圧は、ＶOUT＝
（ＣX−ＣR）×ＶP/ＣFであり、差動アンプによって帰
還スイッチトランジスタＳＷＦに起因する電荷ＱFの影
響を除去できている。 【００２１】この式からわかるように， 回路利得が帰
還容量ＣFに反比例するため、微小な容量変化を検出す
る場合、帰還容量ＣFとしてかなり小さな容量が用いら
れる。 【００２２】 【発明が解決しようとする課題】しかし、上記回路で
は、帰還スイッチトランジスタＳＷＦのクロックフィー
ドスルー及びチャネルチャージインジェクションに起因
する電荷ＱFの影響を取り除くことはできるものの、オ
ペアンプ２０４の入力バイアス電流や帰還スイッチトラ
ンジスタＳＷＦあるいはセンサ２１４側のリーク電流に
対しては対策できていない。このリーク電流は、通常の
用途では特性への影響は小さいが、電荷保持を行なって
いる回路（例えばスイッチトキャパシタ回路）で微小電
荷を扱う回路や高温環境で用いられる回路では、特に回
路の温度特性に悪影響を与える。例えば、入力バイアス
電流１［ｐＡ］のオペアンプ， 帰還容量ＣF＝１［ｐ
Ｆ］を用いて回路を構成した場合、１［Ｖ／ｓｅｃ］の
電位損失を生じる。 【００２３】本発明は上記課題に鑑みてなされたもので
あって、その目的は、リーク電流の回路特性への影響を
削減し、容量検出回路の温度特性を改善することのでき
る容量検出回路を提供することにある。 【００２４】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、検出用キャパシタと、該検出用キャパシ
タの一端に接続されるセンサキャパシタと、前記検出用
キャパシタの前記一端にさらに接続される参照用キャパ
シタと、前記検出用キャパシタと並列に接続されるスイ
ッチ素子と、前記スイッチ素子が接続状態で前記センサ
キャパシタを所与の第一の基準電位で充電するとともに
前記参照用キャパシタを所与の第二の基準電位で充電し
た後、前記スイッチ素子の接続を第一の開放タイミング
で開放し、さらに前記センサキャパシタを前記第二の基
準電位で充電するとともに前記参照用キャパシタを前記
第一の基準電位で充電して前記検出用キャパシタに蓄え
られる電荷量を表す電荷量情報を検出する第一の電荷量
情報検出手段と、前記スイッチ素子が接続状態で前記セ
ンサキャパシタを前記第二の基準電位で充電するととも
に前記参照用キャパシタを前記第一の基準電位で充電し
た後、前記スイッチ素子の接続を第二の開放タイミング
で開放し、さらに前記センサキャパシタを前記第一の基
準電位で充電するとともに前記参照用キャパシタを前記
第二の基準電位で充電して前記検出用キャパシタに蓄え
られる電荷量を表す電荷量情報を検出する第二の電荷量
情報検出手段と、を含む容量検出回路であって、前記第
一の開放タイミングから前記第一の電荷量情報検出手段
が電荷量情報を検出するまでの時間と、前記第二の開放
タイミングから前記第二の電荷量情報検出手段が電荷量
情報を検出するまでの時間と、が略同一であることを特
徴とする。 【００２５】本発明によれば、検出用キャパシタとセン
サキャパシタと参照用キャパシタとスイッチ素子は、図
１に示すようにして結線される。また、前記第一の電荷
量情報検出手段は、図２（ａ）に示す回路操作によって
検出用キャパシタに蓄えられる電荷を検出する。一方、
前記第二の電荷量情報検出手段は、図２（ｂ）に示す回
路操作によって検出用キャパシタに蓄えられる電荷を検
出する。これらの図においては、検出用キャパシタの容
量をＣF、センサキャパシタの容量をＣX、参照用キャパ
シタの容量をＣR、前記第一の基準電位をＶ１、前記第
二の基準電位をＶ２、スイッチ素子のクロックフィード
スルー及びチャネルチャージインジェクションにより検
出用キャパシタへ流入する電荷をＱF、前記検出用キャ
パシタへのリーク電流をＩLEAK、前記第一の開放タイミ
ングから前記第一の電荷量情報検出手段が電荷量情報を
検出するまでの時間、及び、前記第二の開放タイミング
から前記第二の電荷量情報検出手段が電荷量情報を検出
するまでの時間をＴ、としている。まず、図２（ａ）に
示すように前記第一の電荷量情報検出手段により検出さ
れる電荷量は次式（１）で表される。 【００２６】 【数１】 （ＣX−ＣR）×（Ｖ１−Ｖ２）＋ＱF＋Ｔ×ＩLEAK （１） 一方、前記第二の電荷量検出手段により検出される電荷
量は、図２（ｂ）に示すように次式（２）で表される。 【００２７】 【数２】 −（ＣX−ＣR）×（Ｖ１−Ｖ２）＋ＱF＋Ｔ×ＩLEAK （２） 上記式（１）（２）から分かるように、本発明では、前
記第一の開放タイミングから前記第一の電荷量情報検出
手段が電荷量情報を検出するまでの時間と、前記第二の
開放タイミングから前記第二の電荷量情報検出手段が電
荷量情報を検出するまでの時間と、を略同一としている
ので（ここではＴ）、前記第一の電荷量情報検出手段に
より検出される電荷量と、前記第二の電荷量情報検出手
段により検出される電荷量とでは、検出目標の寄与分で
ある、 【数３】 （ＣX−ＣR）×（Ｖ１−Ｖ２） （３） と、リーク電流ＩLEAKの寄与分、 【数４】 Ｔ×ＩLEAK （４） と、の符号がそれぞれ逆となる。 【００２８】従って、前記第一の電荷量情報検出手段に
より検出される電荷量と前記第二の電荷量情報検出手段
により検出される電荷量との差分を取ることにより、或
いはそれらを交互に出力して所定のフィルタ回路を通す
ことにより、リーク電流の影響を削減することができ
る。この結果、本発明によれば、検出用キャパシタ、セ
ンサキャパシタ、参照用キャパシタ、スイッチ素子、第
一及び第二の電荷量情報検出手段、その他の回路からの
リーク電流が回路の特性に与える影響を削減し、容量検
出回路の温度特性を改善することができる。 【００２９】なお、本発明の望ましい実施の形態は、検
出用キャパシタと、該検出用キャパシタの一端に接続さ
れるセンサキャパシタと、前記検出用キャパシタの前記
一端にさらに接続される参照用キャパシタと、前記検出
用キャパシタと並列に接続され、略等間隔で供給される
所与の第一及び第二のリセットタイミングで、前記検出
用キャパシタの両端子を短絡するよう駆動されるスイッ
チ素子と、所与の第一の電圧印加タイミングで、前記セ
ンサキャパシタに所与の第一の基準電圧を印加するとと
もに前記参照用キャパシタに所与の第二の基準電圧を印
加し、所与の第二の電圧印加タイミングで、前記センサ
キャパシタに前記所与の第二の基準電圧を印加するとと
もに前記参照用キャパシタに前記所与の第一の基準電圧
を印加する電源回路と、前記検出用キャパシタが蓄積す
る電荷を表す電荷情報を所与の第一及び第三の電荷検出
タイミングで検出する第一の電荷検出回路と、前記検出
用キャパシタが蓄積する電荷を表す電荷情報を所与の第
二及び第四の電荷検出タイミングで検出する第二の電荷
検出回路と、前記第一の電圧印加タイミングと、前記第
一のリセットタイミングと、前記第一の電荷検出タイミ
ングと、前記第二の電圧印加タイミングと、前記第二の
電荷検出タイミングと、前記第二のリセットタイミング
と、前記第三又は第四のいずれか一方の電荷検出タイミ
ングと、前記第一の電圧印加タイミングと、前記第三又
は第四のいずれか他方の電荷検出タイミングと、をこの
順で周期的に供給するタイミング供給回路と、前記第一
の電荷検出タイミングで前記第一の電荷検出回路により
検出される電荷情報が表す電荷と前記第二の電圧検出タ
イミングで前記第二の電荷検出回路により検出される電
荷情報が表す電荷との差分情報と、前記第三の電荷検出
タイミングで前記第一の電荷検出回路により検出される
電荷情報が表す電荷と前記第四の電圧検出タイミングで
前記第二の電荷検出回路により検出される電荷情報が表
す電荷との差分情報と、を交互に略等間隔で出力する差
分情報出力回路と、を含む容量検出回路であって、前記
タイミング供給回路は、前記第一のリセットタイミング
により前記スイッチ素子が前記検出用キャパシタの短絡
を終了する時点から前記第一の電荷検出タイミングによ
り前記第一の電荷検出回路が電荷情報を検出する時点ま
での時間と、前記第二のリセットタイミングにより前記
スイッチ素子が前記検出用キャパシタの短絡を終了する
時点から前記一方の電荷検出タイミングにより前記第一
又は第二のいずれか対応する電荷検出回路が電荷情報を
検出する時点までの時間と、が略同一となるよう各々の
タイミングを供給するとともに、前記第一のリセットタ
イミングにより前記スイッチ素子が前記検出用キャパシ
タの短絡を終了する時点から前記第二の電荷検出タイミ
ングにより前記第二の電荷検出回路が電荷情報を検出す
る時点までの時間と、前記第二のリセットタイミングに
より前記スイッチ素子が前記検出用キャパシタの短絡を
終了する時点から前記他方の電荷検出タイミングにより
前記第一又は第二のいずれか対応する電荷検出回路が電
荷情報を検出する時点までの時間と、が略同一となるよ
う各々のタイミングを供給するものである。 【００３０】この発明によれば、前記差分情報を所定の
フィルタ回路を通すことにより、上述した従来の容量検
出回路と同様の回路構成で、制御信号の供給タイミング
を変更することにより、リーク電流の回路特性への影響
を削減し、容量検出回路の温度特性を改善することがで
きる。 【００３１】 【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面に基づいて詳細に説明する。 【００３２】図３は本発明の実施の形態に係る容量検出
回路の回路図である。従来例として示した図８とはタイ
ミング制御回路１０が異なる。ここで、制御回路１２
は、図４のタイムチャート図が示すタイミングで、
ＶX，ＶR，φRES，φ1，φ2を出力する。また、タイミ
ング制御回路１０は図５に示すように構成され、制御回
路１２から出力されるφRES，φ1，φ2が入力されて、
図４のタイミングのチャート図が示すタイミングでφ
HOLD1，φHOLD2を出力する。 【００３３】さらに、同図のタイムチャート図が示すよ
うに、本容量検出回路では、ｔ＝ｔ60からｔ62までの時
間をＴ１、ｔ＝ｔ60からｔ65までの時間をＴ２とする
と、ｔ＝ｔ67からｔ69までの時間がＴ１、ｔ＝ｔ67から
ｔ6Cまでの時間がＴ２となるようにタイミング制御がな
されている。 【００３４】以下、図４のタイムチャート図を用いて図
３に示す容量検出回路１３の動作を説明する。 【００３５】まず、リセット信号φRESがハイレベルの
間、帰還スイッチトランジスタＳＷＦはオンとなり、帰
還容量ＣFに蓄積されていた電荷は放電される。この
時、センサ容量ＣXの両端には電荷ＱX＝ＣX×ＶPが蓄積
されている。 【００３６】次に、ｔ＝ｔ60でリセット信号ＶRESがロ
ーレベルになると帰還スイッチトランジスタＳＷＦはオ
フとなる。この時、帰還スイッチトランジスタＳＷＦか
らクロックフィードスルー及びチャネルチャージインジ
ェクションに起因する電荷ＱFがオペアンプ１４の反転
入力端子側に注入される。この電荷によりオペアンプ１
４の出力Ｖ１は−ＱF/ＣFを出力する。 【００３７】ｔ＝ｔ61からt62の間に、このオペアンプ
１４の出力Ｖ１はサンプルホールド回路１６に取り込ま
れる。この時同時にリーク電流による電位損失が生じて
いる。オペアンプ１４の入力部のリーク電流をＩLEAKと
表すと、ｔ＝ｔ60からｔ62の間のリーク電荷ＱLEAKはI
LEAK×Ｔ１であり、この電荷によるオペアンプの出力電
位損失はILEAK×Ｔ１/ＣFである。ｔ＝ｔ62以後、一周
期の間、その電圧は保持されサンプルホールド回路１６
で次式（５）に示す出力電圧Ｖ２が出力される。 【００３８】 【数５】 Ｖ２＝（−ＱF＋ＩLEAK×Ｔ１）/ＣF （５） このＶ２は、差動アンプ２０への反転入力となる。 【００３９】ｔ＝ｔ63では、センサ容量ＣXへの印加電
圧ＶXがＶPから０となりセンサ容量ＣXの両端に蓄積さ
れていた電荷ＱX＝ＣX×ＶPは放電される。一方、参照
容量ＣRのへの印加電圧ＶRは０からＶPとなり、参照容
量ＣRの両端には電荷ＱR＝ＣR×ＶPが蓄積される。この
時、帰還容量へ−（ＣX−ＣR）×ＶPの電荷が供給され
るため、オペアンプ１４の出力Ｖ１は（（ＣX−ＣR）×
ＶP−ＱF）/ＣFを出力する。 【００４０】ｔ＝ｔ64からｔ65の間にオペアンプ１４の
出力Ｖ１はサンプルホールド回路１８に取り込まれる。
このとき同時にリーク電流による電位損失成分ＩLEAK×
Ｔ１/ＣFが取り込まれる。ｔ＝ｔ65以後、一周期の間、
その電圧が保持されサンプルホールド回路１８で次式
（６）に示す出力電圧Ｖ３が出力される。 【００４１】 【数６】 Ｖ３＝（（ＣX−ＣR）×ＶP−ＱF＋ＩLEAK×Ｔ２）/ＣF （６） このＶ３は、差動アンプ２０への非反転入力となる。 【００４２】ｔ＝ｔ66でリセット信号φRESがハイレベ
ルとなると、帰還スイッチトランジスタＳＷＦはオンと
なり、オペアンプ１４の出力Ｖ１はリセットされる。こ
の時、同時に差動アンプ２０の出力であるＶ３−Ｖ２が
サンプルホールド回路２２に取り込まれ、そのまま次式
（７）に示す回路出力ＶOUTが出力される。 【００４３】 【数７】 ＶOUT＝（（ＣX−ＣR）×ＶP＋ＩLEAK×（Ｔ２−Ｔ１））/ＣF （７） 同式によれば、差動アンプ２０によって帰還スイッチト
ランジスタＳＷＦに起因する電荷ＱFの影響を除去でき
ているが、リーク電流ＩLEAKの影響が出力オフセット成
分として残存している。この出力オフセット電圧成分
は、 【数８】 ＶOF1＝ＩLEAK×（Ｔ２−Ｔ１）/ＣF （８） である。 【００４４】ｔ＝ｔ67でリセット信号ＶRESがローレベ
ルになると帰還スイッチトランジスタＳＷＦはオフとな
る。この時、帰還スイッチトランジスタＳＷＦから電荷
ＱFがオペアンプ１４の反転入力端子側に注入される。
この電荷によりオペアンプ１４はＶ１＝−ＱF/ＣFを出
力する。 【００４５】ｔ＝ｔ68からｔ69の間に、このオペアンプ
１４の出力Ｖ１は、サンプルホールド回路１８に取り込
まれる。この時同時にリーク電流による電位損失成分Ｉ
LEAK×Ｔ１/ＣFが取り込まれる。ｔ＝ｔ69以後、一周期
の間、その電圧は保持されサンプルホールド回路１８は
次式（９）に示す出力電圧Ｖ３として表れる。 【００４６】 【数９】 Ｖ３＝（−ＱF＋ＩLEAK×Ｔ１）/ＣF （９） このＶ３は、差動アンプ２０への非反転入力となる。 【００４７】ｔ＝ｔ6Aでは、センサ容量ＣXへの印加電
圧ＶXが０からＶPとなりセンサ容量ＣXの両端には電荷
ＱX＝ＣX×ＶPが蓄積される。一方、参照容量ＣRへの印
加電圧ＶRはＶPから０となり参照容量ＣRの両端に蓄積
されていた電荷ＱR＝ＣR×ＶPは放電される。この時、
帰還容量へ（ＣX−ＣR）×ＶPの電荷が供給されるた
め、オペアンプ１４の出力Ｖ１は（−（ＣX−ＣR）×Ｖ
P−ＱF）/ＣFを出力する。 【００４８】ｔ＝ｔ6Bからｔ6Cの間にオペアンプ１４の
出力Ｖ１はサンプルホールド回路１６に取り込まれる。
この時同時にリーク電流による電位損失成分ＩLEAK×Ｔ
２/ＣＦが取り込まれる。ｔ＝ｔ6C以後、一周期の間、
その電圧が保持されサンプルホールド回路１６の次式
（１０）に示す出力電圧Ｖ２として表れる。 【００４９】 【数１０】 Ｖ２＝（−（ＣX−ＣR）×ＶP−ＱF＋ＩLEAK×Ｔ２）/ＣF （１０） このＶ２は、差動アンプ２０への非反転入力となる。 【００５０】ｔ＝ｔ6Dでリセット信号φRESがハイレベ
ルとなると、帰還スイッチトランジスタＳＷＦはオンと
なり、オペアンプ１４の出力Ｖ１はリセットされる。こ
の時、同時に差動アンプ２０の出力Ｖ３−Ｖ２がサンプ
ルホールド回路２２に取り込まれ、そのまま次式（１
１）に示す回路出力ＶOUTとして表れる。 【００５１】 【数１１】 ＶOUT＝（（ＣX−ＣR）×ＶP−ＩLEAK×（Ｔ２−Ｔ１））/ＣF （１１） この出力電圧に相乗されているリーク電流による出力オ
フセット電圧成分は、 【数１２】 ＶOF2＝−ＩLEAK×（Ｔ２−Ｔ１）/ＣF （１２） である。 【００５２】このＶOF2は、上記式（８）に示すＶOF1と
は絶対値が等しく符号のみが異なる大きさになってお
り、出力に容量変化による信号周波数帯域のみを取り出
すローパスフィルタを挿入することによりリーク電流に
よる出力オフセット電圧成分を除去できる。また，クロ
ック周波数成分のみを取り出すことにより，リーク電流
による出力オフセット電圧成分のみを取り出すこともで
き、それを温度情報として活用する事もできる。
し、特にリーク電流の回路特性への影響を削減する技術
に関する。 【０００２】 【従来の技術】従来、キャパシタの微小容量変化を検出
する回路として、スイッチトキャパシタ回路を用いたも
のが知られている。 【０００３】図６に、従来のスイッチトキャパシタ容量
検出回路の一例を示す。同図において、ＣXはセンサキ
ャパシタの容量（センサ容量）であり、圧力に応じて変
化する。また、ＣRは参照用キャパシタの容量（参照容
量）であり、ＣFは検出用キャパシタの容量（帰還容
量）である。また、制御回路１００は、図７のタイムチ
ャート図に示すタイミングで、ＶX，ＶR，φRES，φ
HOLDを出力し、容量検出回路１０２を駆動する。 【０００４】以下、この従来のスイッチトキャパシタ容
量検出回路の動作原理を同図のタイムチャート図を用い
て説明する。 【０００５】まず、リセット信号φRESがハイレベルの
間、帰還スイッチトランジスタＳＷＦはオンとなり、帰
還容量ＣFに蓄積されていた電荷は放電される。この
時、センサ容量ＣXの両端には、電荷ＱX＝ＣX×ＶPが蓄
積されている。 【０００６】次に、ｔ＝ｔ20でリセット信号ＶRESがロ
ーレベルになると、帰還スイッチトランジスタＳＷＦは
オフとなる。この時、帰還スイッチトランジスタＳＷＦ
からクロックフィードスルー及びチャネルチャージイン
ジェクションに起因する電荷ＱFがオペアンプ１０４の
反転入力端子側に注入される。この電荷によりオペアン
プ１０４の出力Ｖ１は−ＱF/ＣFを出力する。 【０００７】ｔ＝ｔ21では、センサ容量ＣXへの印加電
圧ＶXがＶPから０となり、センサ容量ＣXの両端に蓄積
されていた電荷ＱX＝ＣX×ＶPは放電される。一方、参
照容量ＣRへの印加電圧ＶRは０からＶPとなり、参照容
量ＣRの両端には電荷ＱR＝ＣR×ＶPが蓄積される。この
時、帰還容量ＣFへ−（ＣX−ＣR）×ＶPの電荷が供給さ
れるため、オペアンプ１０４の出力Ｖ１は（（ＣX−
ＣR）×ＶP−ＱF）/ＣFとなる。 【０００８】ｔ＝ｔ22からｔ23の間にオペアンプ１０４
の出力Ｖ１はサンプルホールド回路（Ｓ／Ｈ回路）１０
６に取り込まれ、ｔ＝ｔ23以後、一周期の間、その電圧
が保持される。この電圧が回路出力ＶOUTとして出力さ
れる。 【０００９】ｔ＝ｔ24でリセット信号φRESがハイレベ
ルとなり、帰還スイッチトランジスタＳＷＦはオンとな
る。これにより、オペアンプ１０４の出力Ｖ１はリセッ
トされるが、サンプルホールド回路１０６により回路出
力ＶOUTは保持される。 【００１０】ｔ＝ｔ25でセンサ容量ＣX及び参照容量ＣR
への印加電圧が切り替わり、センサ容量ＣXの両端に
は、電荷ＱX＝ＣX×ＶPが蓄積される。一方、参照容量
ＣRの両端に蓄積されていた電荷ＱR＝ＣR×ＶPは放電さ
れる。この時生じる電荷（ＣX−ＣR）×ＶPは帰還スイ
ッチトランジスタＳＷＦを経由してオペアンプ１０４の
出力側へ放電される。 【００１１】以上説明した容量検出回路１０２では、こ
のような動作が周期的に繰り返される。この回路では、
帰還スイッチトランジスタＳＷＦがオンからオフになる
時に生じるクロックフィードスルー及びチャネルチャー
ジインジェクションに起因する電荷ＱFの影響がオフセ
ット成分として出力電圧に相乗されてしまう。 【００１２】この問題を解決する方法としては、大別し
て二通りの方法が知られている。一つは、帰還スイッチ
トランジスタＳＷＦの影響を低減しようとする方法であ
り、例えば特開平５−２３１９７３号公報に開示された
技術がある。もう一つは、帰還スイッチトランジスタＳ
ＷＦの影響を、後段に差動アンプを置くことにより除去
する方法である。 【００１３】図８に、後者に係るスイッチトキャパシタ
容量検出回路の一例を示す。同図において、制御回路２
００は、図９のタイムチャート図が示すタイミングで、
ＶX，ＶR，φRES，φHOLD1，φHOLD2を出力し、制御回
路容量検出回路２０２を駆動する。 【００１４】以下、この回路の動作原理を、同図のタイ
ムチャート図を用いて説明する。 【００１５】まず、リセット信号φRESがハイレベルの
間、帰還スイッチトランジスタＳＷＦはオンとなり、帰
還容量ＣFに蓄積されていた電荷は放電される。この
時、センサ容量ＣXの両端には電荷ＱX＝ＣX×ＶPが蓄積
されている。 【００１６】次に、ｔ＝ｔ40でリセット信号ＶRESがロ
ーレベルになると帰還スイッチトランジスタＳＷＦはオ
フとなる。この時、帰還スイッチトランジスタＳＷＦか
らクロックフィードスルー及びチャネルチャージインジ
ェクションに起因する電荷ＱFがオペアンプ２０４の反
転入力端子側に注入される。この電荷によりオペアンプ
２０４の出力Ｖ１は−ＱF/ＣFを出力する。 【００１７】ｔ＝ｔ41からｔ42の間に、このオペアンプ
２０４の出力Ｖ１はサンプルホールド回路２０６に取り
込まれる。ｔ＝ｔ42以後、一周期の間、その電圧は保持
されサンプルホールド回路２０６の出力電圧Ｖ２として
出力される。このＶ２は、差動アンプ２１０への反転入
力となる。 【００１８】ｔ＝ｔ43では、センサ容量ＣXへの印加電
圧ＶXがＶPから０となり、このセンサ容量ＣXの両端に
蓄積されていた電荷ＱX＝ＣX×ＶPは放電される。一
方、参照容量ＣRへの印加電圧ＶRは０からＶPとなり、
参照容量ＣRの両端には電荷ＱR＝ＣR×ＶPが蓄積され
る。この時、帰還容量ＣFへ−（ＣX−ＣR）×ＶPの電荷
が供給されるため、オペアンプ２０４の出力Ｖ１は
（（ＣX−ＣR）×ＶP−ＱF）/ＣFとなる。 【００１９】ｔ＝ｔ44からｔ45の間では、オペアンプ２
０４の出力Ｖ１がサンプルホールド回路２０８に取り込
まれる。ｔ＝ｔ45以後、一周期の間、その電圧が保持さ
れサンプルホールド回路２０８の出力電圧Ｖ３として出
力される。このＶ３は、差動アンプ２１０への非反転入
力となる。 【００２０】ｔ＝ｔ46でリセット信号φRESがハイレベ
ルとなると、帰還スイッチトランジスタＳＷＦはオンと
なり、オペアンプ２０４の出力Ｖ１はリセットされる。
この時、同時に差動アンプ２１０の出力（Ｖ３−Ｖ２）
がサンプルホールド回路２１２に取り込まれ、回路出力
ＶOUTとして出力される。この回路出力電圧は、ＶOUT＝
（ＣX−ＣR）×ＶP/ＣFであり、差動アンプによって帰
還スイッチトランジスタＳＷＦに起因する電荷ＱFの影
響を除去できている。 【００２１】この式からわかるように， 回路利得が帰
還容量ＣFに反比例するため、微小な容量変化を検出す
る場合、帰還容量ＣFとしてかなり小さな容量が用いら
れる。 【００２２】 【発明が解決しようとする課題】しかし、上記回路で
は、帰還スイッチトランジスタＳＷＦのクロックフィー
ドスルー及びチャネルチャージインジェクションに起因
する電荷ＱFの影響を取り除くことはできるものの、オ
ペアンプ２０４の入力バイアス電流や帰還スイッチトラ
ンジスタＳＷＦあるいはセンサ２１４側のリーク電流に
対しては対策できていない。このリーク電流は、通常の
用途では特性への影響は小さいが、電荷保持を行なって
いる回路（例えばスイッチトキャパシタ回路）で微小電
荷を扱う回路や高温環境で用いられる回路では、特に回
路の温度特性に悪影響を与える。例えば、入力バイアス
電流１［ｐＡ］のオペアンプ， 帰還容量ＣF＝１［ｐ
Ｆ］を用いて回路を構成した場合、１［Ｖ／ｓｅｃ］の
電位損失を生じる。 【００２３】本発明は上記課題に鑑みてなされたもので
あって、その目的は、リーク電流の回路特性への影響を
削減し、容量検出回路の温度特性を改善することのでき
る容量検出回路を提供することにある。 【００２４】 【課題を解決するための手段】上記課題を解決するため
に、本発明は、検出用キャパシタと、該検出用キャパシ
タの一端に接続されるセンサキャパシタと、前記検出用
キャパシタの前記一端にさらに接続される参照用キャパ
シタと、前記検出用キャパシタと並列に接続されるスイ
ッチ素子と、前記スイッチ素子が接続状態で前記センサ
キャパシタを所与の第一の基準電位で充電するとともに
前記参照用キャパシタを所与の第二の基準電位で充電し
た後、前記スイッチ素子の接続を第一の開放タイミング
で開放し、さらに前記センサキャパシタを前記第二の基
準電位で充電するとともに前記参照用キャパシタを前記
第一の基準電位で充電して前記検出用キャパシタに蓄え
られる電荷量を表す電荷量情報を検出する第一の電荷量
情報検出手段と、前記スイッチ素子が接続状態で前記セ
ンサキャパシタを前記第二の基準電位で充電するととも
に前記参照用キャパシタを前記第一の基準電位で充電し
た後、前記スイッチ素子の接続を第二の開放タイミング
で開放し、さらに前記センサキャパシタを前記第一の基
準電位で充電するとともに前記参照用キャパシタを前記
第二の基準電位で充電して前記検出用キャパシタに蓄え
られる電荷量を表す電荷量情報を検出する第二の電荷量
情報検出手段と、を含む容量検出回路であって、前記第
一の開放タイミングから前記第一の電荷量情報検出手段
が電荷量情報を検出するまでの時間と、前記第二の開放
タイミングから前記第二の電荷量情報検出手段が電荷量
情報を検出するまでの時間と、が略同一であることを特
徴とする。 【００２５】本発明によれば、検出用キャパシタとセン
サキャパシタと参照用キャパシタとスイッチ素子は、図
１に示すようにして結線される。また、前記第一の電荷
量情報検出手段は、図２（ａ）に示す回路操作によって
検出用キャパシタに蓄えられる電荷を検出する。一方、
前記第二の電荷量情報検出手段は、図２（ｂ）に示す回
路操作によって検出用キャパシタに蓄えられる電荷を検
出する。これらの図においては、検出用キャパシタの容
量をＣF、センサキャパシタの容量をＣX、参照用キャパ
シタの容量をＣR、前記第一の基準電位をＶ１、前記第
二の基準電位をＶ２、スイッチ素子のクロックフィード
スルー及びチャネルチャージインジェクションにより検
出用キャパシタへ流入する電荷をＱF、前記検出用キャ
パシタへのリーク電流をＩLEAK、前記第一の開放タイミ
ングから前記第一の電荷量情報検出手段が電荷量情報を
検出するまでの時間、及び、前記第二の開放タイミング
から前記第二の電荷量情報検出手段が電荷量情報を検出
するまでの時間をＴ、としている。まず、図２（ａ）に
示すように前記第一の電荷量情報検出手段により検出さ
れる電荷量は次式（１）で表される。 【００２６】 【数１】 （ＣX−ＣR）×（Ｖ１−Ｖ２）＋ＱF＋Ｔ×ＩLEAK （１） 一方、前記第二の電荷量検出手段により検出される電荷
量は、図２（ｂ）に示すように次式（２）で表される。 【００２７】 【数２】 −（ＣX−ＣR）×（Ｖ１−Ｖ２）＋ＱF＋Ｔ×ＩLEAK （２） 上記式（１）（２）から分かるように、本発明では、前
記第一の開放タイミングから前記第一の電荷量情報検出
手段が電荷量情報を検出するまでの時間と、前記第二の
開放タイミングから前記第二の電荷量情報検出手段が電
荷量情報を検出するまでの時間と、を略同一としている
ので（ここではＴ）、前記第一の電荷量情報検出手段に
より検出される電荷量と、前記第二の電荷量情報検出手
段により検出される電荷量とでは、検出目標の寄与分で
ある、 【数３】 （ＣX−ＣR）×（Ｖ１−Ｖ２） （３） と、リーク電流ＩLEAKの寄与分、 【数４】 Ｔ×ＩLEAK （４） と、の符号がそれぞれ逆となる。 【００２８】従って、前記第一の電荷量情報検出手段に
より検出される電荷量と前記第二の電荷量情報検出手段
により検出される電荷量との差分を取ることにより、或
いはそれらを交互に出力して所定のフィルタ回路を通す
ことにより、リーク電流の影響を削減することができ
る。この結果、本発明によれば、検出用キャパシタ、セ
ンサキャパシタ、参照用キャパシタ、スイッチ素子、第
一及び第二の電荷量情報検出手段、その他の回路からの
リーク電流が回路の特性に与える影響を削減し、容量検
出回路の温度特性を改善することができる。 【００２９】なお、本発明の望ましい実施の形態は、検
出用キャパシタと、該検出用キャパシタの一端に接続さ
れるセンサキャパシタと、前記検出用キャパシタの前記
一端にさらに接続される参照用キャパシタと、前記検出
用キャパシタと並列に接続され、略等間隔で供給される
所与の第一及び第二のリセットタイミングで、前記検出
用キャパシタの両端子を短絡するよう駆動されるスイッ
チ素子と、所与の第一の電圧印加タイミングで、前記セ
ンサキャパシタに所与の第一の基準電圧を印加するとと
もに前記参照用キャパシタに所与の第二の基準電圧を印
加し、所与の第二の電圧印加タイミングで、前記センサ
キャパシタに前記所与の第二の基準電圧を印加するとと
もに前記参照用キャパシタに前記所与の第一の基準電圧
を印加する電源回路と、前記検出用キャパシタが蓄積す
る電荷を表す電荷情報を所与の第一及び第三の電荷検出
タイミングで検出する第一の電荷検出回路と、前記検出
用キャパシタが蓄積する電荷を表す電荷情報を所与の第
二及び第四の電荷検出タイミングで検出する第二の電荷
検出回路と、前記第一の電圧印加タイミングと、前記第
一のリセットタイミングと、前記第一の電荷検出タイミ
ングと、前記第二の電圧印加タイミングと、前記第二の
電荷検出タイミングと、前記第二のリセットタイミング
と、前記第三又は第四のいずれか一方の電荷検出タイミ
ングと、前記第一の電圧印加タイミングと、前記第三又
は第四のいずれか他方の電荷検出タイミングと、をこの
順で周期的に供給するタイミング供給回路と、前記第一
の電荷検出タイミングで前記第一の電荷検出回路により
検出される電荷情報が表す電荷と前記第二の電圧検出タ
イミングで前記第二の電荷検出回路により検出される電
荷情報が表す電荷との差分情報と、前記第三の電荷検出
タイミングで前記第一の電荷検出回路により検出される
電荷情報が表す電荷と前記第四の電圧検出タイミングで
前記第二の電荷検出回路により検出される電荷情報が表
す電荷との差分情報と、を交互に略等間隔で出力する差
分情報出力回路と、を含む容量検出回路であって、前記
タイミング供給回路は、前記第一のリセットタイミング
により前記スイッチ素子が前記検出用キャパシタの短絡
を終了する時点から前記第一の電荷検出タイミングによ
り前記第一の電荷検出回路が電荷情報を検出する時点ま
での時間と、前記第二のリセットタイミングにより前記
スイッチ素子が前記検出用キャパシタの短絡を終了する
時点から前記一方の電荷検出タイミングにより前記第一
又は第二のいずれか対応する電荷検出回路が電荷情報を
検出する時点までの時間と、が略同一となるよう各々の
タイミングを供給するとともに、前記第一のリセットタ
イミングにより前記スイッチ素子が前記検出用キャパシ
タの短絡を終了する時点から前記第二の電荷検出タイミ
ングにより前記第二の電荷検出回路が電荷情報を検出す
る時点までの時間と、前記第二のリセットタイミングに
より前記スイッチ素子が前記検出用キャパシタの短絡を
終了する時点から前記他方の電荷検出タイミングにより
前記第一又は第二のいずれか対応する電荷検出回路が電
荷情報を検出する時点までの時間と、が略同一となるよ
う各々のタイミングを供給するものである。 【００３０】この発明によれば、前記差分情報を所定の
フィルタ回路を通すことにより、上述した従来の容量検
出回路と同様の回路構成で、制御信号の供給タイミング
を変更することにより、リーク電流の回路特性への影響
を削減し、容量検出回路の温度特性を改善することがで
きる。 【００３１】 【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面に基づいて詳細に説明する。 【００３２】図３は本発明の実施の形態に係る容量検出
回路の回路図である。従来例として示した図８とはタイ
ミング制御回路１０が異なる。ここで、制御回路１２
は、図４のタイムチャート図が示すタイミングで、
ＶX，ＶR，φRES，φ1，φ2を出力する。また、タイミ
ング制御回路１０は図５に示すように構成され、制御回
路１２から出力されるφRES，φ1，φ2が入力されて、
図４のタイミングのチャート図が示すタイミングでφ
HOLD1，φHOLD2を出力する。 【００３３】さらに、同図のタイムチャート図が示すよ
うに、本容量検出回路では、ｔ＝ｔ60からｔ62までの時
間をＴ１、ｔ＝ｔ60からｔ65までの時間をＴ２とする
と、ｔ＝ｔ67からｔ69までの時間がＴ１、ｔ＝ｔ67から
ｔ6Cまでの時間がＴ２となるようにタイミング制御がな
されている。 【００３４】以下、図４のタイムチャート図を用いて図
３に示す容量検出回路１３の動作を説明する。 【００３５】まず、リセット信号φRESがハイレベルの
間、帰還スイッチトランジスタＳＷＦはオンとなり、帰
還容量ＣFに蓄積されていた電荷は放電される。この
時、センサ容量ＣXの両端には電荷ＱX＝ＣX×ＶPが蓄積
されている。 【００３６】次に、ｔ＝ｔ60でリセット信号ＶRESがロ
ーレベルになると帰還スイッチトランジスタＳＷＦはオ
フとなる。この時、帰還スイッチトランジスタＳＷＦか
らクロックフィードスルー及びチャネルチャージインジ
ェクションに起因する電荷ＱFがオペアンプ１４の反転
入力端子側に注入される。この電荷によりオペアンプ１
４の出力Ｖ１は−ＱF/ＣFを出力する。 【００３７】ｔ＝ｔ61からt62の間に、このオペアンプ
１４の出力Ｖ１はサンプルホールド回路１６に取り込ま
れる。この時同時にリーク電流による電位損失が生じて
いる。オペアンプ１４の入力部のリーク電流をＩLEAKと
表すと、ｔ＝ｔ60からｔ62の間のリーク電荷ＱLEAKはI
LEAK×Ｔ１であり、この電荷によるオペアンプの出力電
位損失はILEAK×Ｔ１/ＣFである。ｔ＝ｔ62以後、一周
期の間、その電圧は保持されサンプルホールド回路１６
で次式（５）に示す出力電圧Ｖ２が出力される。 【００３８】 【数５】 Ｖ２＝（−ＱF＋ＩLEAK×Ｔ１）/ＣF （５） このＶ２は、差動アンプ２０への反転入力となる。 【００３９】ｔ＝ｔ63では、センサ容量ＣXへの印加電
圧ＶXがＶPから０となりセンサ容量ＣXの両端に蓄積さ
れていた電荷ＱX＝ＣX×ＶPは放電される。一方、参照
容量ＣRのへの印加電圧ＶRは０からＶPとなり、参照容
量ＣRの両端には電荷ＱR＝ＣR×ＶPが蓄積される。この
時、帰還容量へ−（ＣX−ＣR）×ＶPの電荷が供給され
るため、オペアンプ１４の出力Ｖ１は（（ＣX−ＣR）×
ＶP−ＱF）/ＣFを出力する。 【００４０】ｔ＝ｔ64からｔ65の間にオペアンプ１４の
出力Ｖ１はサンプルホールド回路１８に取り込まれる。
このとき同時にリーク電流による電位損失成分ＩLEAK×
Ｔ１/ＣFが取り込まれる。ｔ＝ｔ65以後、一周期の間、
その電圧が保持されサンプルホールド回路１８で次式
（６）に示す出力電圧Ｖ３が出力される。 【００４１】 【数６】 Ｖ３＝（（ＣX−ＣR）×ＶP−ＱF＋ＩLEAK×Ｔ２）/ＣF （６） このＶ３は、差動アンプ２０への非反転入力となる。 【００４２】ｔ＝ｔ66でリセット信号φRESがハイレベ
ルとなると、帰還スイッチトランジスタＳＷＦはオンと
なり、オペアンプ１４の出力Ｖ１はリセットされる。こ
の時、同時に差動アンプ２０の出力であるＶ３−Ｖ２が
サンプルホールド回路２２に取り込まれ、そのまま次式
（７）に示す回路出力ＶOUTが出力される。 【００４３】 【数７】 ＶOUT＝（（ＣX−ＣR）×ＶP＋ＩLEAK×（Ｔ２−Ｔ１））/ＣF （７） 同式によれば、差動アンプ２０によって帰還スイッチト
ランジスタＳＷＦに起因する電荷ＱFの影響を除去でき
ているが、リーク電流ＩLEAKの影響が出力オフセット成
分として残存している。この出力オフセット電圧成分
は、 【数８】 ＶOF1＝ＩLEAK×（Ｔ２−Ｔ１）/ＣF （８） である。 【００４４】ｔ＝ｔ67でリセット信号ＶRESがローレベ
ルになると帰還スイッチトランジスタＳＷＦはオフとな
る。この時、帰還スイッチトランジスタＳＷＦから電荷
ＱFがオペアンプ１４の反転入力端子側に注入される。
この電荷によりオペアンプ１４はＶ１＝−ＱF/ＣFを出
力する。 【００４５】ｔ＝ｔ68からｔ69の間に、このオペアンプ
１４の出力Ｖ１は、サンプルホールド回路１８に取り込
まれる。この時同時にリーク電流による電位損失成分Ｉ
LEAK×Ｔ１/ＣFが取り込まれる。ｔ＝ｔ69以後、一周期
の間、その電圧は保持されサンプルホールド回路１８は
次式（９）に示す出力電圧Ｖ３として表れる。 【００４６】 【数９】 Ｖ３＝（−ＱF＋ＩLEAK×Ｔ１）/ＣF （９） このＶ３は、差動アンプ２０への非反転入力となる。 【００４７】ｔ＝ｔ6Aでは、センサ容量ＣXへの印加電
圧ＶXが０からＶPとなりセンサ容量ＣXの両端には電荷
ＱX＝ＣX×ＶPが蓄積される。一方、参照容量ＣRへの印
加電圧ＶRはＶPから０となり参照容量ＣRの両端に蓄積
されていた電荷ＱR＝ＣR×ＶPは放電される。この時、
帰還容量へ（ＣX−ＣR）×ＶPの電荷が供給されるた
め、オペアンプ１４の出力Ｖ１は（−（ＣX−ＣR）×Ｖ
P−ＱF）/ＣFを出力する。 【００４８】ｔ＝ｔ6Bからｔ6Cの間にオペアンプ１４の
出力Ｖ１はサンプルホールド回路１６に取り込まれる。
この時同時にリーク電流による電位損失成分ＩLEAK×Ｔ
２/ＣＦが取り込まれる。ｔ＝ｔ6C以後、一周期の間、
その電圧が保持されサンプルホールド回路１６の次式
（１０）に示す出力電圧Ｖ２として表れる。 【００４９】 【数１０】 Ｖ２＝（−（ＣX−ＣR）×ＶP−ＱF＋ＩLEAK×Ｔ２）/ＣF （１０） このＶ２は、差動アンプ２０への非反転入力となる。 【００５０】ｔ＝ｔ6Dでリセット信号φRESがハイレベ
ルとなると、帰還スイッチトランジスタＳＷＦはオンと
なり、オペアンプ１４の出力Ｖ１はリセットされる。こ
の時、同時に差動アンプ２０の出力Ｖ３−Ｖ２がサンプ
ルホールド回路２２に取り込まれ、そのまま次式（１
１）に示す回路出力ＶOUTとして表れる。 【００５１】 【数１１】 ＶOUT＝（（ＣX−ＣR）×ＶP−ＩLEAK×（Ｔ２−Ｔ１））/ＣF （１１） この出力電圧に相乗されているリーク電流による出力オ
フセット電圧成分は、 【数１２】 ＶOF2＝−ＩLEAK×（Ｔ２−Ｔ１）/ＣF （１２） である。 【００５２】このＶOF2は、上記式（８）に示すＶOF1と
は絶対値が等しく符号のみが異なる大きさになってお
り、出力に容量変化による信号周波数帯域のみを取り出
すローパスフィルタを挿入することによりリーク電流に
よる出力オフセット電圧成分を除去できる。また，クロ
ック周波数成分のみを取り出すことにより，リーク電流
による出力オフセット電圧成分のみを取り出すこともで
き、それを温度情報として活用する事もできる。
【図面の簡単な説明】
【図１】 本発明に係る容量検出回路の一部を示す図で
ある。 【図２】 本発明に係る容量検出回路の動作を説明する
図である。 【図３】 本発明の実施の形態に係る容量検出回路の回
路図である。 【図４】 本発明の実施の形態に係る容量検出回路の動
作を説明するタイムチャート図である。 【図５】 本発明の実施の形態に係る容量検出回路のタ
イミング制御回路の例を示す図である。 【図６】 従来の容量検出回路の回路図である。 【図７】 従来の容量検出回路の動作を説明するタイム
チャート図である。 【図８】 従来の容量検出回路の回路図である。 【図９】 従来の容量検出回路の動作を説明するタイム
チャート図である。 【符号の説明】 ＣX センサ容量、ＣR 参照容量、ＣF 帰還容量、Ｓ
ＷＦ 帰還スイッチトランジスタ、１０ タイミング制
御回路、１２ 制御回路、１３ 容量検出回路、１４
オペアンプ、１６，１８，２２ サンプルホールド回
路、２０ 差動アンプ。
ある。 【図２】 本発明に係る容量検出回路の動作を説明する
図である。 【図３】 本発明の実施の形態に係る容量検出回路の回
路図である。 【図４】 本発明の実施の形態に係る容量検出回路の動
作を説明するタイムチャート図である。 【図５】 本発明の実施の形態に係る容量検出回路のタ
イミング制御回路の例を示す図である。 【図６】 従来の容量検出回路の回路図である。 【図７】 従来の容量検出回路の動作を説明するタイム
チャート図である。 【図８】 従来の容量検出回路の回路図である。 【図９】 従来の容量検出回路の動作を説明するタイム
チャート図である。 【符号の説明】 ＣX センサ容量、ＣR 参照容量、ＣF 帰還容量、Ｓ
ＷＦ 帰還スイッチトランジスタ、１０ タイミング制
御回路、１２ 制御回路、１３ 容量検出回路、１４
オペアンプ、１６，１８，２２ サンプルホールド回
路、２０ 差動アンプ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−72757（ＪＰ，Ａ)
特開 平８−145717（ＪＰ，Ａ)
特開 昭62−32372（ＪＰ，Ａ)
特表 平４−503112（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 27/26
G01D 5/24
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 検出用キャパシタと、 該検出用キャパシタの一端に接続されるセンサキャパシ
タと、 前記検出用キャパシタの前記一端にさらに接続される参
照用キャパシタと、 前記検出用キャパシタと並列に接続されるスイッチ素子
と、 前記スイッチ素子が接続状態で前記センサキャパシタを
所与の第一の基準電位で充電するとともに前記参照用キ
ャパシタを所与の第二の基準電位で充電した後、前記ス
イッチ素子の接続を第一の開放タイミングで開放し、さ
らに前記センサキャパシタを前記第二の基準電位で充電
するとともに前記参照用キャパシタを前記第一の基準電
位で充電して前記検出用キャパシタに蓄えられる電荷量
を表す電荷量情報を検出する第一の電荷量情報検出手段
と、 前記スイッチ素子が接続状態で前記センサキャパシタを
前記第二の基準電位で充電するとともに前記参照用キャ
パシタを前記第一の基準電位で充電した後、前記スイッ
チ素子の接続を第二の開放タイミングで開放し、さらに
前記センサキャパシタを前記第一の基準電位で充電する
とともに前記参照用キャパシタを前記第二の基準電位で
充電して前記検出用キャパシタに蓄えられる電荷量を表
す電荷量情報を検出する第二の電荷量情報検出手段と、 を含む容量検出回路であって、 前記第一の開放タイミングから前記第一の電荷量情報検
出手段が電荷量情報を検出するまでの時間と、前記第二
の開放タイミングから前記第二の電荷量情報検出手段が
電荷量情報を検出するまでの時間と、が略同一であるこ
とを特徴とする容量検出回路。
Priority Applications (1)
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|---|---|---|---|
| JP15055097A JP3379388B2 (ja) | 1997-06-09 | 1997-06-09 | 容量検出回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP15055097A JP3379388B2 (ja) | 1997-06-09 | 1997-06-09 | 容量検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10339750A JPH10339750A (ja) | 1998-12-22 |
| JP3379388B2 true JP3379388B2 (ja) | 2003-02-24 |
Family
ID=15499333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15055097A Expired - Fee Related JP3379388B2 (ja) | 1997-06-09 | 1997-06-09 | 容量検出回路 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3379388B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE602005027713D1 (de) * | 2005-12-02 | 2011-06-09 | St Microelectronics Srl | Vorrichtung und Verfahren zum Auslesen eines kapazitiven Sensors insbesondere eines mikro-elektromechanischen Sensors |
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-
1997
- 1997-06-09 JP JP15055097A patent/JP3379388B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10339750A (ja) | 1998-12-22 |
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